JPH01173393A - 参照電圧回復回路及びこれを用いたメモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 イ、産業上の利用分野 本発明は論理回路及びメモリ回路に係り、更に詳しくは
、これらの回路における参照電圧発生器に関する。本発
明に係る参照電圧発生器はＳＲＡＭやＤＲＡＭの参照電
圧回復回路に特に適している。

口、背景技術 ＳＲＡＭにおいてはデータは、接地レベルへの経路がオ
ンあるいはオフに選択的に切換えられ得るような交差接
続トランジスタ段に記憶され、一方、ＤＲＡＭにおいて
はデータはトランジスタによって作動されるキャパシタ
に記憶される。

アクセス操作はどちらのタイプのメモリでも同様であり
、適宜な経路を接地電位につなぐことばよる。

ＳＲＡＭのメモリ・セル・アレイはスタティック・メモ
リ・セルの配列体から成り、それらのセルは水平ワード
線（ＷＬ）及び垂直ピット線（ＢＬ）に接続されている
。メモリ・セルはビット線にトランスファ・ゲート・ト
ランジスタを介して接続されており、このトランスファ
・ゲート・トランジスタのゲートはワード線に接続され
ている。ビット線は１つの列上に配置された全てのセル
に共通して接続しており、比較的高い浮遊容量を有する
列バスを構成し、その高い浮遊容量は並列接続されたト
ランスファ・ゲート−トランジスタによるものである。

リード／ライト動作はビット線を通じて行なわれる。ビ
ット線は参照電圧と呼ばれる特定の電圧レベルにまでプ
リチャージされ、参照電圧は結合回路を通じて参照電圧
発生器から与えられる。スタティック型のセルにアクセ
スする場合、ワード線デコーダを通じて選択されたセル
はビット線の１つのキャパシタを部分放電させることに
よって記憶されたデータをビット線へと転送し、こうし
て、選択されたセルに接続された２つのピット線間の差
動電圧が拡がってい（。この電位差はセンス・アンプ（
ＳＡ）によって感知され、入出力（Ｉｌｏ）パッドに出
力するために適当なパンファ手段により増幅及びラッチ
される。

アレイへの次のアクセスは、前回選択されたビット線が
参照電圧に回復された後にのみ可能である。このビット
線の参照電圧への回復をピット線回復という。このビッ
ト線回復のために要する時間はメモリ・サイクル時間に
直接影響を与える。

このメモリ・サイクル時間とはアクセス時間と回復時間
との合計時間だからである。このように、゛ピット線回
復の動作には２つの問題点があることが分かる。第１点
はメモリ・サイクル時間を増大させることである。これ
は回復動作とアクセス動作とを時間的に重畳させること
ができないからでアル。第２点は比較的大きなキャパシ
タンスヲ有するビット線をチャージする必要があること
である。

好ましいとは言えないリード・サイクルを必要とするダ
イナミック・メモリ・セルを利用するシステムでは、ア
ドレス指定された時にメモリ・セルのキャパシタがチャ
ージあるいはデスチャージされた際の列バス上の電圧の
急激な変化を検知することにより、データがメモリ・セ
ルから読み出される。

従ってメモリ回路内の高いキャパシタンス’ｔ−有する
バスあるいは線を参照電位に回復させる際には同様の点
が問題になる。更に、メモリ以外の論理回路についても
同様の問題が生じる。

ＳＲＡＭに関しては、１つの典型的解決策が既に知られ
ている。Ｈ，５ｈｉｎｏｈａｒａ等の［６レペル・ワー
ド線を有する４、５ｎｓ　　２５６Ｋ　　ＣＭＯ８ＳＲ
ＡＭＪと題する１９８５年ＩＥＥＥ／５ＳＣＣダイジェ
ストのテクニカル・ペーパーｐｐ６２−６３の文献、特
にそのＦｉｇ、２は回復回路を含むＲＡＭの回路図を示
している。本明細書添付の図面中の第５図はこの従来技
術を示している。

第５図に示されたメモリ回路１０は従来のＳＲＡＭの一
部である。メモリ回路１０は通常のスタティック・メモ
リ・セルＭＣＩを含み、セルＭＣＩは行及び列状に配列
された多数の同様のセルの一部である。メモリ・セルＭ
ＣＩは２本のビット線の間に接続されている。２本のビ
ット線はＢＬ（真）及びＢＬ（反転あるいは相補ピット
線）であり、これらは列パスを構成する。メモリ・セル
ＭＣ１は行線即ちワード線ＷＬによりアドレス指定（イ
ネーブル）される。従ってワード線ＷＬは１つの行止の
全てのメモリ・セルをアドレス指定する。先に述べたト
ランスファ・ゲート・トランジスタについては説明を簡
単にするため省略しである。列バス即ちビット線ＢＬ及
びＢＬは既知のように夫々がセンス・アンプ（図示せず
）の２本の手に接続されている。ビット線ＢＬ、ＢＬは
固有の高い浮遊容量Ｃ１及びＣ２を有している。浮遊容
量Ｃ１及びＣ２は、列上のメモリ・セルの数とともに増
大する非常に多数の前記トランスファ・ゲート・トラン
ジスタに起因するものである。

メモリ回路１０は参照電圧回復回路１１を含み、この参
照電圧回復回路１１はビット線ＢＬ及びＢＬの電位を参
照電圧まで引上げるためのものである。

参照電圧回復回路１１は２つの要素回路から成る。

それらは結合及び均等化回路１２と参照電圧発生器１６
とである。結合及び均等化回路１２は３つのＰ−チャネ
ル舎トランジスタＰ１４、ＰＩ３及びＰＩ３から成り、
これらのトランジスタＰ１４、ＰＩ３及びＰＩ３はビッ
ト線ＢＬ及びＢＬ間に設けられ、また、ビット線クロッ
ク（信号）ＢＬＲによりゲート操作されるようになって
いる。トランジスタＰ１４及びＰＩ３は結合トランジス
タとして利用されている。これらのトランジスタは、夕
。

−ン・オンされた時には、参照電圧線ＲＬ上の参照電圧
をビット線に印加する。一方、２本のビット線ＢＬ及び
ＢＬはトランジスタＰｉ６を通じて導通され、電荷は２
本のビット線ＢＬ及びＢＬに等しく分けられる。こうし
てキャパシタンスＣ１及びＣ２（ビット線ＢＬ及びＨＬ
の浮遊容量）の両方は参照電圧のレベルまでチャージさ
れる。トランジスタＰ１６はキャパシタンスＣ１及びＣ
２の電荷即ちビット線の電位を均等化する。こうしてト
ランジスタＰ１４、ＰＩ３、ＰＩ３は回復時間中にビッ
ト線を参照電圧線ＲＬ上の参照電圧にプリチャージする
。出願人の知る限り、参照電圧発生器１′５は普通のＮ
チャネルφトランジスタＮ１７から成り、そのゲートは
ドレインに接続され、ドレインは第１の電源ＶＨに接続
されている。トランジスタＮ１７は定電流源として働き
、大容量のキャパシタンスＣ１及びＣ２に必要な電流を
供給する。キャパシタンスＣ１及びＣ２はビット線と第
２の電源、この場合は接地ＧＮＤとの間に接続されてい
る。トランジスタＮ１７のしきい値電圧ｉＶＴとしたと
き、参照電圧は（ＶＨ−ＶＴ）に等しい。

Ｓ　ＲＡＭで大容量のビット線を特定の参照電圧に回復
する際の問題に対する従来の解決策には非常に安定な参
照電圧発生器を用いるというものがある。ビット線のキ
ャパシタンスに必要な電流供給を行うのに適するように
するにはこの参照電圧発生器は非常に大きなものでなげ
ればならない。そしてトランジスタＮ１７はビット線を
十分にプリチャージレベルにするために十分に大きく設
計されなければならない。例えば１５ｍｍといった数ミ
リメートルのチャネル幅を有するトランジスタを用いる
ことが知られているが、これではシリコン上の極めて広
い面積が占められてしまうことになる。

また、トランジスタを小さ（しようとすれば、回復速度
を遅くしなければならず、回復時間が非常に長くなる、
１一般に回復速度と面積との間で妥協がはかられるが、
両方について不満足な特性が得られるだけである。

このような回復速度と面積との間で妥協がはかられるよ
うなトランジスタＮ１７を有する第５図のメモリ回路の
動作は第６図の信号波形を参照することにより更に理解
される。第６図は第５図のいくつかの点における電位を
示している。メモリ・セルＭＣ１にアクセスする前に、
初期状態において、参照線ＲＬ（図中、曲線２１参照）
、ビット線ＢＬ（曲線２３参照）、及び相補ビット線Ｂ
　Ｌ　（ＩＪ−ド鯛作中は曲線２４、ライト動作中は曲
線２５）は全てＶＨ−ＶＴ即ち電源電圧よりもしきい値
電圧だけ低いレベルにプリチャージされる。ビット線回
復クロック信号ＢＬＲ（曲線２２）はＶＨとＧＮＤ（０
レベル）との間で変化する。時刻ｔ１及びｔ２の間で始
まるアクセス動作に続いて、ビット線への電流供給に起
因して参照線ＲＬの電位は時刻ｔ２において下がり始め
る。時刻ｔ２では、トランジスタＰ１４及びＰＩ３を駆
動させるためにビット線回復信号ＢＬＲが下降し、トラ
ンジスタＮ１７から電流を供給してビット線ＢＬ及びＢ
Ｌの電位を参照電圧ＶＨ−ＶＴまで押し上げる。回復動
作は時刻ｔ２からｔ６まで続（。時刻ｔ６で回復動作は
完了し、全線特に参照線が回復する。時刻ｔ３の直後に
はＢＬＲクロック信号は上昇する。

このような従来の解決策ではトレード・オフが行なわれ
て来ており、即ち、トランジスタＮ１７の大きさは十分
でなく、しかも、波形２１中のかなりの大きさの電圧降
下が我慢して受入れられ、標準的な回復時間は約１２ｎ
ｓとなっていた。

ビット線キャパシタをチャージする電流の流れは設計上
の制約を常に受けており、この点から、従来の参照電圧
発生器は決して完全に安定なものではなかった。

ハ９発明の目的 本発明の目的は半導体上に占める面積が小さ（且つビッ
ト線キャパシタンスを参照電圧に迅速に回復させること
のできる参照電圧発生器を提供することである。

二６発明の概要 本発明によれば、大容量バスを電源の公称値よりも低い
参照電圧レベルに回復させるための参照電圧回復回路が
提供される。この参照電圧回復回路はパスと参照電圧線
との間に接続された結合手段を含み、結合手段内では参
照電圧が利用され、この参照電圧は参照電圧発生器から
供給される。

本発明では、回復時間中に動作する動的電流源が定電流
源に付加される。

本発明による参照電圧発生器は２つの特徴点を有する。

第１点は定電流源が十分に小さい事である。この定電流
源もやはり、負荷抵抗として働き且つ参照電圧線と第１
電源との間に接続されたＮＭＯＳトランジスタを含んで
いる。第２点は前記ダイナミック電流源がＰＭＯ８トラ
ンジスタを含んでいる事である。このＰＭｏｓトランジ
スタは前記ＮＭＯＳトランジスタに並列に設置され回復
時間中に導通するようにゲート操作される。

本発明をメモリ回路に適用すると、例えばＣＭＯＳメモ
リが提供され、このＣＭＯＳメモリはアドレス信号によ
り選択されるメモリ・セル、このメモリ・セルに記憶さ
れる情報に対応する信号を受信及び送信するための少な
（とも一対のビット線、及びビット線を参照電圧線上に
現われ得る参照電圧に高速で回復させるための参照電圧
回復回路を含んでいる。このＣＭＯＳメモリは更に、ド
レイン及びケートが第１電源に短絡及び接続されている
ようなＮチャネルφトランジスタから成る参照電圧発生
器を含んでいる。この場合の特徴点は次のようである。

即ち、前記参照電圧発生器がＰチャネル・トランジスタ
をも含んでおり、とのＰチャネル・トランジスタは参照
電圧線と前記第１電源との間に接続されており、クロッ
ク信号によりゲート操作される。クロック信号はビット
線回復クロック信号により刻時操作され、Ｐチャネル・
トランジスタは回復時間中に活性化（ターンオン）され
るようになっている。

この場合には、参照電圧は電源電圧よりもしきい値電圧
分だけ低い値に等しい。

本発明に係る新規な参照電圧発生器はダイナミック型あ
るいはスタティック型のメモリ・システム中の、ビット
線回復回路以外の他の回路と組み合されてもよいし、メ
モリ・システム以外の論理回路に用いられてもよい。

札　実施例 第１図及び第２図には本発明の互いに異なる実施例が示
されている。第５図に示した従来の参照電圧発生器１３
と比較すると、定電流源装置に高速の動的電圧源が付加
され、定電流源装置の大きさは非常に減小されている。

この高速の動的電圧源は単にＰチャネル・トランジスタ
Ｐ３３から成るものであってもよく、Ｐチャネル拳トラ
ンジスタＰ３３の大きさはＮチャネル・トランジスタＮ
３２の大きさの１／３〜１１５程度である。トランジス
タＰ３３はブースト制御クロック信号ＢＣＣによって回
復時間中だけ活性化され、信号ＢＣＣはビット線回復ク
ロック信号ＢＬＲＫよって刻時制御される。トランジス
タＰ３３のドレイン電位は最大で（ＶＨ−ＶＴ）である
ので、トランジスタＰ５３はリニアに動作して参照線Ｒ
Ｌに付加的な電流工２を迅速に供給する。更に、トラン
ジスタＮ３２は第５図のトランジスタＮ１７より非常に
小さ（、例えば約１０分の１以下である。

第１図の参照電圧発生器６０に、参照線ＲＬと第２電源
電圧ＧＮＤとの間に設けられたトランジスタＮ３４を付
加すれば、更に改良した参照電圧発生器６１となる（第
２図）。トランジスタＮ３４もまた小さなサイズであり
、トランジスタＮ３４は電流を流して参照電圧発生器６
１を活性化させる。

トランジスタＮ３４は回路で発生するリーク電流を吸収
し、回復動作中にその電位が（ＶＨ−ＶＴ）を超過する
かもしれない参照線ＲＬを参照電圧発生器に結合するの
を回避させる。

第６図は第２図の回路を第５図のＳ　ＲＡＭ回路に適用
した場合のい（つかの点の電位を示している。

動作は第５図の回路とよく似ている。メモリ・セルＭＣ
Ｉがアクセスされる前に、初期状態において、参照線Ｒ
Ｌ（曲線４１）、ピット線ＢＬ（曲線４４）、及び相補
ピット線ＢＬ（ＩＪ−ド動作については曲線４５、ライ
ト動作については曲線４６）は参照電圧線の電位にプリ
チャージされる。参照電圧線の電位とは電源電位ＶＨよ
りもトランジスタＮ３２のしきい値電圧ＶＴだげ低い値
であり即ち（ＶＨ−ＶＴ）である。ビット線回復クロッ
ク信号ＢＬＲ（曲線４２）及びＢＣＣクロック（曲線４
６）はＶＨとＧＮＤとの間を変化する。

動作は第６図の場合とよ（似ている。しかし、トランジ
スタＮ３２が極めて小さいため、回復動作の始点である
時刻ｔ’２において、参照線ＲＬの電位変化を表わす曲
ａ４１は非常にはつきりした降下状態を示す。この電位
降下はビット線キャパシタに蓄積された電荷がディスチ
ャージされることに起因している。時刻ｔ’３において
、ＢＣＣ信号（曲線４！Ｉ）により操作されるトランジ
スタＰ５５は電流工２を供給し、この電流工２はトラン
ジスタＮ３２により供給される電流工１の降下分を補償
する。

このような動的ブースト作用によって、参照線ＲＬの電
位は時刻ｔ１４において迅速にＶＨＫ到達し、その少し
後の時刻ｔ’５において参照電圧（ＶＨ−ＶＴ）になる
。時刻ｔ＋５は回復動作の終了点である。本発明に係る
参照電圧発生器によれば、回復時間は２〜３ｎｓにまで
減小し、既述の従来装置に比べて非常に短絡されること
になる。

このように、本発明をＳＲＡＭの回復回路に適用した実
施例では、回復時間が数分の１程度にまで短絡され且つ
半導体上に占める面積が１０分の１程度にまで縮小され
る、。

前記実施例はハードウェア上で実際に実験されており、
設計上は５０ＭＨｚ用のプロトタイプを９０ＭＨｚで動
作させたところ、その動作は極めて完壁なものであった
。

本発明に係る参照電圧発生器は極めて広い方面に活用で
きる。本発明によれば、種々の値の回復速度及び種々の
値の容量負荷を実現できる。例えば、所望する回復時間
によってトランジスタＰ３３の大きさを種々に変えても
よい。この回復時間はリード動作かライト動作かによっ
て変ってもよいし、駆動すべき容量負荷の大きさ（これ
はメモリの大きさによって変わる。）によって変っても
よい。

第４図には更に別の実施例が示されている。図中、回復
回路５０は通常の結合及び均等化回路１２及び参照電圧
発生器５１を有している。第４図の回路では、第１図及
び第２図のトランジスタＰ３３がｎ個のＰチャネル・ト
ランジスタＰ’５３．・・・に置き換えられている。こ
れらのｎ個のトランジスタＰ’５３、・・・は全てが並
列に接続され、且つ、それらのゲートはプログラマブル
加算器５２の別々の出力線に接続されている。加算器５
２に入力する制御信号ＣＴＲＬによって、並列接続され
たＰチャネル・トランジスタのうちの所望の数のトラン
ジスタだけが回復動作中に活性化される。また、定電流
源はトランジスタＮ５２及びＮ５３かも成っている。

前述の実施例ではＰＭＯ３）ランジスタを動的電流源と
して用いてＮＭＯＳトランジスタを定電流源として用い
ているが、本発明はＮ型とＰ型とについて逆の用い方を
してもよい。

更に、本発明はＳＲＡＭへの適用に限らず、ＶＨより低
いレベルに回復させる必要のある全ての回路に適用でき
る。

【図面の簡単な説明】

第１図及び第２図は本発明に係る参照電圧発生器の互い
に異なる実施例を示す回路図、第６図は第２図の実施例
に関するいくつかの点における電位の変化を示すタイミ
ング図、第４図は更に別の実施例を示す回路図、第５図
は従来の参照電圧発生器を示す回路図、第６図は第５図
の従来装置に関するい（つかの点における電位の変化を
示すタイミング図である。　１２・・・・カプリング及
び均等化回路、３０．６１．５１・・・・参照電圧発生
器、５０・・・・回復回路。 第１図 一一−−−−−−一−−−−−−−−’１第４図 第５図

Claims (2)

【特許請求の範囲】
1. （１）浮遊容量を有するバスの電圧を電源電圧より低い
   参照電圧に回復させるための参照電圧回復回路であつて
   、参照電圧発生器が供給する参照電圧が印加される参照
   電圧線に前記バスを接続させるカプリング手段を備え、
   定電流源に加えて回復時間中にだけ動作する動的電流源
   が設けられている参照電圧回復回路。
2. （２）参照電圧線に接続され且つ浮遊容量を有する一対
   のビット線と、前記ビット線及びワード線に接続されて
   アドレス信号により選択されるメモリ・セルと、ビット
   線回復信号により制御される結合及び均等化回路と参照
   電圧発生器とから成る参照電圧回復回路と、を含むメモ
   リ装置であつて、前記参照電圧発生器は定電流源と回復
   時間にのみ活性化される動的電流源とが組み合わされて
   構成されているメモリ装置。