JPH01133287A - ダイナミックランダムアクセスメモリにおけるセンスアンプ駆動装置およびセンスアンプ駆動方法 - Google Patents
ダイナミックランダムアクセスメモリにおけるセンスアンプ駆動装置およびセンスアンプ駆動方法Info
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- JPH01133287A JPH01133287A JP62292721A JP29272187A JPH01133287A JP H01133287 A JPH01133287 A JP H01133287A JP 62292721 A JP62292721 A JP 62292721A JP 29272187 A JP29272187 A JP 29272187A JP H01133287 A JPH01133287 A JP H01133287A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
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- G—PHYSICS
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明はダイナミックランダムアクセスメモリ等にお
いて用いられるセンスアンプ回路を駆動するための装置
および方法に関し、特にセンスアンプ回路の増幅度の改
良に関する。
いて用いられるセンスアンプ回路を駆動するための装置
および方法に関し、特にセンスアンプ回路の増幅度の改
良に関する。
［従来の技術］
第９図は従来から用いられ、かつこの発明が適用される
ダイナミックランダムアクセスメモリの読出部の全体の
概略構成を示す図である。第９図において、ダイナミッ
クランダムアクセスメモリは、情報を記憶するためのメ
モリセルが複数個行および列状に配列されたメモリセル
アレイＭＡと、外部から与えられる外部アドレスを受け
て内部アドレスを発生するアドレスバッファＡＢと、ア
ドレスバッファＡＢからの内部アドレス信号をデコード
して対応するメモリセルアレイの行を選択するＸデコー
ダＡＤＸと、アドレスバッファＡＢからの内部列アドレ
スをデコードしてメモリセルアレイの対応する列を選択
するためのＹデコーダＡＤＹと、メモリセルアレイＭＡ
の選択されたメモリセルの有する情報を検知かつ増幅し
、ＹデコーダＡＤＹからの信号に応答し出力バッファＯ
Ｂへ伝達するための（センスアンプ＋ｌ１０）Ｓｌと、
（センスアンプ＋ｌ１０）ＳＩからの読出データを受け
て外部へ出力データＤｏｕｔを伝達するための出力バッ
ファＯＢとを備える。またダイナミックランダムアクセ
スメモリの各種動作のタイミングを制御するための制御
信号を発生するための制御信号発生系ＣＧが周辺回路と
して設けられる。
ダイナミックランダムアクセスメモリの読出部の全体の
概略構成を示す図である。第９図において、ダイナミッ
クランダムアクセスメモリは、情報を記憶するためのメ
モリセルが複数個行および列状に配列されたメモリセル
アレイＭＡと、外部から与えられる外部アドレスを受け
て内部アドレスを発生するアドレスバッファＡＢと、ア
ドレスバッファＡＢからの内部アドレス信号をデコード
して対応するメモリセルアレイの行を選択するＸデコー
ダＡＤＸと、アドレスバッファＡＢからの内部列アドレ
スをデコードしてメモリセルアレイの対応する列を選択
するためのＹデコーダＡＤＹと、メモリセルアレイＭＡ
の選択されたメモリセルの有する情報を検知かつ増幅し
、ＹデコーダＡＤＹからの信号に応答し出力バッファＯ
Ｂへ伝達するための（センスアンプ＋ｌ１０）Ｓｌと、
（センスアンプ＋ｌ１０）ＳＩからの読出データを受け
て外部へ出力データＤｏｕｔを伝達するための出力バッ
ファＯＢとを備える。またダイナミックランダムアクセ
スメモリの各種動作のタイミングを制御するための制御
信号を発生するための制御信号発生系ＣＧが周辺回路と
して設けられる。
制御信号発生系ＣＧが発生する各制御信号の詳細につい
て後述する。
て後述する。
第１０図は第９図に示されるメモリセルアレイ部の構成
の概略を示す図である。第１０図において、メモリセル
アレイＭＡは、複数のワード線ＷＬｌ、ＷＬ２．・・・
ＷＬｎおよび複数のビット線ＢＬＯ，ＢＬＯ，ＢＬＩ、
ＢＬＩ、＝・ＢＬｍ、ＢＬ席を含む。ワード線ＷＬＩ、
・・・ＷＬｎの各々にはメモリセルの１行が接続される
。ビット線は折返しビット線を構成し、２本のビット線
が１対のビット線対を構成する。すなわち、ビット線Ｂ
ＬＯ。
の概略を示す図である。第１０図において、メモリセル
アレイＭＡは、複数のワード線ＷＬｌ、ＷＬ２．・・・
ＷＬｎおよび複数のビット線ＢＬＯ，ＢＬＯ，ＢＬＩ、
ＢＬＩ、＝・ＢＬｍ、ＢＬ席を含む。ワード線ＷＬＩ、
・・・ＷＬｎの各々にはメモリセルの１行が接続される
。ビット線は折返しビット線を構成し、２本のビット線
が１対のビット線対を構成する。すなわち、ビット線Ｂ
ＬＯ。
■τ下が１対のビット線対を構成しＢＬＩ、ＢＬＴが１
対のビット線を構成し、以下同様にしてビット線ＢＬｍ
、ＢＬｍがビット線対を構成する。
対のビット線を構成し、以下同様にしてビット線ＢＬｍ
、ＢＬｍがビット線対を構成する。
各ビット線ＢＬＯ，ＢＬＯ，−ＢＬｍ、ＢＬｍには１本
おきのワード線との交点にメモリセル１が接続される。
おきのワード線との交点にメモリセル１が接続される。
すなわち、各ビット線対においては、１本のワード線と
１対のビット線のいずれかのビット線との交点にメモリ
セルが接続される構成となる。各ビット線対には各ビッ
ト線対電位を平衡化しかつ所定の電位ＶＢにプリチャー
ジするためのプリチャージ／イコライズ回路１５０が設
けられる。また各ビット線対には、信号線１４．１７上
に伝達される信号φ８．φＢに応答して活性化され、該
ビット線対の電位差を検知し差動的に増幅するセンスア
ンプ５０が設けられる。各ビット線は、ＹデコーダＡＤ
Ｙからのアドレスデコード信号に応答して選択的にデー
タ入出力バス■１０゜丁７万に接続される。すなわち、
ビ・ノド線ＢＬＯ。
１対のビット線のいずれかのビット線との交点にメモリ
セルが接続される構成となる。各ビット線対には各ビッ
ト線対電位を平衡化しかつ所定の電位ＶＢにプリチャー
ジするためのプリチャージ／イコライズ回路１５０が設
けられる。また各ビット線対には、信号線１４．１７上
に伝達される信号φ８．φＢに応答して活性化され、該
ビット線対の電位差を検知し差動的に増幅するセンスア
ンプ５０が設けられる。各ビット線は、ＹデコーダＡＤ
Ｙからのアドレスデコード信号に応答して選択的にデー
タ入出力バス■１０゜丁７万に接続される。すなわち、
ビ・ノド線ＢＬＯ。
ＢＬＯはそれぞれトランスファゲートＴＯ，ＴＯ’を介
してデータ入出力バスＩ１０．Ｉ１０に接続される。同
様にして、ビット線ＢＬＩ、ＢＬＩはそれぞれトランス
ファゲートＴ１．ＴＩ’を介してデータ入出力バスＩ１
０．Ｉ１０に接続され、ビット線ＢＬｍ、ＢＬｍはそれ
ぞれトランスファゲートＴｍ、Ｔｍ’を介してデータ入
出力バスＩ１０、Ｉｌｏに接続される。各トランスファ
ゲートＴＯ，ＴＯ’ 、−Ｔｍ、 Ｔｍ’のゲートには
ＹデコーダＡＤＹからのアドレスデコード信号が伝達さ
れる。これにより１対のビット線がデータ入出力バスＩ
１０．Ｉ１０に接続されることになる。
してデータ入出力バスＩ１０．Ｉ１０に接続される。同
様にして、ビット線ＢＬＩ、ＢＬＩはそれぞれトランス
ファゲートＴ１．ＴＩ’を介してデータ入出力バスＩ１
０．Ｉ１０に接続され、ビット線ＢＬｍ、ＢＬｍはそれ
ぞれトランスファゲートＴｍ、Ｔｍ’を介してデータ入
出力バスＩ１０、Ｉｌｏに接続される。各トランスファ
ゲートＴＯ，ＴＯ’ 、−Ｔｍ、 Ｔｍ’のゲートには
ＹデコーダＡＤＹからのアドレスデコード信号が伝達さ
れる。これにより１対のビット線がデータ入出力バスＩ
１０．Ｉ１０に接続されることになる。
第１１図は第１０図に示されるビット線対のうち１対の
ビット線およびセンスアンプ制御回路の詳細な構成を示
す図である。但し第１１図においては図面の煩雑化を避
けるために１本のワード線のみが示される。
ビット線およびセンスアンプ制御回路の詳細な構成を示
す図である。但し第１１図においては図面の煩雑化を避
けるために１本のワード線のみが示される。
１対のビット線２．７を、メモリのスタンバイ時に所定
電位ＶＢにプリチャージしかつビット線２．７電位を所
定電位にイコライズするためのプリチャージ／イコライ
ズ回路１５０は、プリチャージ信号φＰに応答してビッ
ト線２．７へそれぞれ所定のプリチャージ電位ｖａを伝
達するｎチャネル絶縁ゲート電界効果トランジスタ（以
下、単にＭＯＳトランジスタと称す）と、信号線１３を
介して与えられるイコライズ信号φＥに応答してビット
線２．７を電気的に接続し、それによりビット線２．７
電位をイコライズするｎチャネルＭＯＳトランジスタ１
２とから構成される。プリチャージ用のｎチャネルＭＯ
Ｓトランジスタ９，１０はともに信号線１１を介して与
えられるプリチャージ信号φＰに応答してオン状態とな
り、信号線８上に伝達されているプリチャージ電位ＶＢ
をそれぞれビット線２．７上へ伝達する。
電位ＶＢにプリチャージしかつビット線２．７電位を所
定電位にイコライズするためのプリチャージ／イコライ
ズ回路１５０は、プリチャージ信号φＰに応答してビッ
ト線２．７へそれぞれ所定のプリチャージ電位ｖａを伝
達するｎチャネル絶縁ゲート電界効果トランジスタ（以
下、単にＭＯＳトランジスタと称す）と、信号線１３を
介して与えられるイコライズ信号φＥに応答してビット
線２．７を電気的に接続し、それによりビット線２．７
電位をイコライズするｎチャネルＭＯＳトランジスタ１
２とから構成される。プリチャージ用のｎチャネルＭＯ
Ｓトランジスタ９，１０はともに信号線１１を介して与
えられるプリチャージ信号φＰに応答してオン状態とな
り、信号線８上に伝達されているプリチャージ電位ＶＢ
をそれぞれビット線２．７上へ伝達する。
ビット線２．７の信号を差動的に増幅するセンスアンプ
５０は、ゲートとその一方電極が交差接続されてビット
線２．７へそれぞれ接続される１対のｐチャネルＭＯＳ
）ランジスタ１５，１６と、その一方電極とゲート電極
とが交差接続されてビット線２．７へそれぞれ接続され
る１対のｎチャネルＭＯＳ）ランジスタ１８，１９とか
ら構成される。ｐチャネルＭＯＳトランジスタ１５．１
６の他方電極はともに信号線１４に接続され、信号φ＾
を受ける。ｎチャネルＭＯＳトランジスタ１８．１９の
他方電極は信号線１７に接続され、信号線１７上の信号
φＢを受ける。
５０は、ゲートとその一方電極が交差接続されてビット
線２．７へそれぞれ接続される１対のｐチャネルＭＯＳ
）ランジスタ１５，１６と、その一方電極とゲート電極
とが交差接続されてビット線２．７へそれぞれ接続され
る１対のｎチャネルＭＯＳ）ランジスタ１８，１９とか
ら構成される。ｐチャネルＭＯＳトランジスタ１５．１
６の他方電極はともに信号線１４に接続され、信号φ＾
を受ける。ｎチャネルＭＯＳトランジスタ１８．１９の
他方電極は信号線１７に接続され、信号線１７上の信号
φＢを受ける。
第１のセンスアンプ駆動信号線１４には、センスアンプ
活性化のタイミングを与える制御信号φ、に応答してオ
ン状態となり電源電位Ｖｃｃを第１のセンスアンプ駆動
信号線１４上に伝達するｐチャネルＭＯＳ）ランジスタ
２４と、ビット線プリチャージ期間中第１のセンスアン
プ駆動信号線１４を所定電位に保つためのｎチャネルＭ
ＯＳトランジスタ３０と定電圧発生回路１００とが設け
られる。
活性化のタイミングを与える制御信号φ、に応答してオ
ン状態となり電源電位Ｖｃｃを第１のセンスアンプ駆動
信号線１４上に伝達するｐチャネルＭＯＳ）ランジスタ
２４と、ビット線プリチャージ期間中第１のセンスアン
プ駆動信号線１４を所定電位に保つためのｎチャネルＭ
ＯＳトランジスタ３０と定電圧発生回路１００とが設け
られる。
第２のセンスアンプ駆動信号線１７には、センスアンプ
活性化のタイミングを与える第２の制御信号φ、に応答
して第２のセンスアンプ駆動信号線１７を接地電位に接
続するためのｎチャネルＭＯＳ）ランジスタ２７が設け
られる。
活性化のタイミングを与える第２の制御信号φ、に応答
して第２のセンスアンプ駆動信号線１７を接地電位に接
続するためのｎチャネルＭＯＳ）ランジスタ２７が設け
られる。
第１のセンスアンプ駆動信号線１４を電源電位Ｖｃｃに
充電するためのｐチャネルＭＯＳトランジスタ２４は、
センスアンプ活性化信号φＲを信号線２５を介してゲー
トに受け、電源電位Ｖｃｃを信号線２６を介して受ける
。第２のセンスアンプ駆動信号線１７を接地電位に放電
するためのｎチャネルＭＯＳ）ランジスタ２７は第２の
センスアンプ活性化信号φ、を信号線２８を介してゲー
トに受ける。
充電するためのｐチャネルＭＯＳトランジスタ２４は、
センスアンプ活性化信号φＲを信号線２５を介してゲー
トに受け、電源電位Ｖｃｃを信号線２６を介して受ける
。第２のセンスアンプ駆動信号線１７を接地電位に放電
するためのｎチャネルＭＯＳ）ランジスタ２７は第２の
センスアンプ活性化信号φ、を信号線２８を介してゲー
トに受ける。
定電圧発生回路１００は、電源電位Ｖｃｃに信号線２６
を介してその一方端子が接続される抵抗３３と、抵抗３
３にノード３２を介して接続されるダイオード接続され
たｎチャネルＭＯＳ）ランジスタ３５と、ｎチャネルＭ
ＯＳ）ランジスタ３５と直列にノード３４を介して接続
されるダイオード接続されたｐチャネルＭＯＳ）ランジ
スタ３６と、ノード３２上の電位をゲートに受け、電源
電位Ｖｃｃを信号線２６を介して受け、ノード２９へ所
定電位を伝達するｎチャネルＭＯＳトランジスタ３１と
を備える。ｎチャネルＭＯＳ）ランジスタ３０は、プリ
チャージ信号φＰに応答してオン状態となり、ノード２
９上の電位を第１のセンスアンプ駆動信号線１４上へ伝
達する。
を介してその一方端子が接続される抵抗３３と、抵抗３
３にノード３２を介して接続されるダイオード接続され
たｎチャネルＭＯＳ）ランジスタ３５と、ｎチャネルＭ
ＯＳ）ランジスタ３５と直列にノード３４を介して接続
されるダイオード接続されたｐチャネルＭＯＳ）ランジ
スタ３６と、ノード３２上の電位をゲートに受け、電源
電位Ｖｃｃを信号線２６を介して受け、ノード２９へ所
定電位を伝達するｎチャネルＭＯＳトランジスタ３１と
を備える。ｎチャネルＭＯＳ）ランジスタ３０は、プリ
チャージ信号φＰに応答してオン状態となり、ノード２
９上の電位を第１のセンスアンプ駆動信号線１４上へ伝
達する。
ｎチャネルＭＯＳトランジスタ３５はそのゲートおよび
ドレインがノード３２に接続され、ノード３２の電位を
ノード３４の電位よりそのしきい値電圧Ｖ、Ｎだけ高く
する。ｐチャネルＭＯＳトランジスタ３６はそのゲート
とドレインとが接続され、かつ信号線８を介してプリチ
ャージ電位ＶＢに接続される。したがってノード３４に
はプリチャージ電位Ｖａよりそのしきい値電圧ｖＴｅの
絶対値だけ高い電圧が与えられる。抵抗３３はノード３
２に電圧のみを供給するために設けられ、数Ｍ〜数１０
ＭΩの大きな抵抗値を有する。この構成によりノード３
２の電位はＶＢ ＋ ｌ Ｖ７ ｐ ｌ十ｖＴ、とな
る。ｎチャネルＭＯ３）ランジスタ３１はしきい値電圧
ＶＴＮを有し、したがってノード２９へＶＢ＋１ｖＴＰ
１の電位を伝達する。
ドレインがノード３２に接続され、ノード３２の電位を
ノード３４の電位よりそのしきい値電圧Ｖ、Ｎだけ高く
する。ｐチャネルＭＯＳトランジスタ３６はそのゲート
とドレインとが接続され、かつ信号線８を介してプリチ
ャージ電位ＶＢに接続される。したがってノード３４に
はプリチャージ電位Ｖａよりそのしきい値電圧ｖＴｅの
絶対値だけ高い電圧が与えられる。抵抗３３はノード３
２に電圧のみを供給するために設けられ、数Ｍ〜数１０
ＭΩの大きな抵抗値を有する。この構成によりノード３
２の電位はＶＢ ＋ ｌ Ｖ７ ｐ ｌ十ｖＴ、とな
る。ｎチャネルＭＯ３）ランジスタ３１はしきい値電圧
ＶＴＮを有し、したがってノード２９へＶＢ＋１ｖＴＰ
１の電位を伝達する。
メモリセル１はそのゲートがワード線３に接続され、そ
のソースがビット線２に接続されるトランスファゲート
５と、トランスファゲート５のドレインにノード４を介
して接続される容量６とを備える。ノード４にメモリセ
ル１のデータが記憶される。すなわちノード４はいわゆ
るストレージノードである。
のソースがビット線２に接続されるトランスファゲート
５と、トランスファゲート５のドレインにノード４を介
して接続される容量６とを備える。ノード４にメモリセ
ル１のデータが記憶される。すなわちノード４はいわゆ
るストレージノードである。
ワード線３の選択時にはワード線駆動信号Ｒｎが伝達さ
れ、これによりｎチャネル絶縁ゲート電界効果トランジ
スタからなるトランスファゲート５がオン状態となり、
メモリセル１が有する情報がビット線２上に伝達される
。ビット線７に接続されるメモリセルは示していないが
、ワード線３とビット線７との交点にはメモリセルは設
けられず、したがって第１１図の構成によりメモリセル
１が選択された場合、ビット線２に対する基準電位をビ
ット線７が与えることになる。
れ、これによりｎチャネル絶縁ゲート電界効果トランジ
スタからなるトランスファゲート５がオン状態となり、
メモリセル１が有する情報がビット線２上に伝達される
。ビット線７に接続されるメモリセルは示していないが
、ワード線３とビット線７との交点にはメモリセルは設
けられず、したがって第１１図の構成によりメモリセル
１が選択された場合、ビット線２に対する基準電位をビ
ット線７が与えることになる。
ビット線２，７はそれぞれ寄生容ｆｆ１２０． ２１を
有し、第１のセンスアンプ駆動信号線１４，１７はそれ
ぞれ寄生容ｆｆ１２２．２３を有する。
有し、第１のセンスアンプ駆動信号線１４，１７はそれ
ぞれ寄生容ｆｆ１２２．２３を有する。
第１２図は第１１図に示される回路構成の動作を説明す
るための波形図であり、第１２図においては、メモリセ
ル１に論理“１”のデータが記憶されており、このメモ
リセル１が記憶する情報“１″を読出す場合の動作が示
される。ここでメモリセル１からのデータ読出動作を説
明するためには、前のサイクルからの動作を説明する必
要があるため、第１２図には前のサイクルにおける動作
波形図も併せて示される。
るための波形図であり、第１２図においては、メモリセ
ル１に論理“１”のデータが記憶されており、このメモ
リセル１が記憶する情報“１″を読出す場合の動作が示
される。ここでメモリセル１からのデータ読出動作を説
明するためには、前のサイクルからの動作を説明する必
要があるため、第１２図には前のサイクルにおける動作
波形図も併せて示される。
以下、第１１図および第１２図を参照してメモリセル１
の有する論理“１“のデータを読出す場合の動作につい
て説明する。
の有する論理“１“のデータを読出す場合の動作につい
て説明する。
前サイクルにおいて、ビット線２またはビット線７に接
続されたメモリセルからデータを読出したことにより、
今ビット線２の電位がＯＶ１ビット線７の電位がＶｃｃ
の状態になっているとする。
続されたメモリセルからデータを読出したことにより、
今ビット線２の電位がＯＶ１ビット線７の電位がＶｃｃ
の状態になっているとする。
もちろんこの状態は限定されたものではなく、前サイク
ルで読出されたメモリセルのデータによっては逆の状態
もあり得る。前サイクルでメモリセルを選択したワード
線（図示せず）のレベルがＯＶになった後、時刻ｔｏに
おいてセンスアンプ駆動信号φ、３ φ、がそれぞれ下
降、上昇し始め、ＭＯＳトランジスタ２７．２４がとも
に非導通状態となり、センスアンプ５０が非活性化され
る。
ルで読出されたメモリセルのデータによっては逆の状態
もあり得る。前サイクルでメモリセルを選択したワード
線（図示せず）のレベルがＯＶになった後、時刻ｔｏに
おいてセンスアンプ駆動信号φ、３ φ、がそれぞれ下
降、上昇し始め、ＭＯＳトランジスタ２７．２４がとも
に非導通状態となり、センスアンプ５０が非活性化され
る。
次に時刻ｔ１においてビット線の平衡化信号φＥが上昇
し始めると、イコライズ用のＭＯＳ）ランジスタ１２が
導通する。この結果、電位の高いビット線７側から電位
の低いビット線２側へ電荷が移動し、ビット線２，７の
電位はともにＶｃｃ／２に平衡化される。各ビット線２
，７の電位がＶ ｃ ｃ ／ ２になるまでに、センス
アンプ駆動信号線１４．１７の間が、センスアンプ５０
に含まれるＭＯＳトランジスタにより導通し、電位の高
いセンスアンプ駆動信号線１４から電位の低いセンスア
ンプ駆動信号線１７側へ電荷が移動する。すなわち、セ
ンスアンプ駆動信号線１４の電位は、ビット線のイコラ
イズ電位Ｖ ｃ ｃ ／ ２よりＭＯＳトランジスタ１
５．１６のしきい値電圧ＶＴＰの絶対値分タケ高いＶｃ
ｃ／２＋ ｌ Ｖｖ ｐ ｌとなり、一方、センス
アンプ駆動信号線１７の電位はビット線のイコライズ電
位Ｖｃｃ／２よりＭＯＳトランジスタ１８．１９のしき
い値電圧ＶＴＮだけ低い電位Ｖｃｃ／２−ＶＴＮになる
。
し始めると、イコライズ用のＭＯＳ）ランジスタ１２が
導通する。この結果、電位の高いビット線７側から電位
の低いビット線２側へ電荷が移動し、ビット線２，７の
電位はともにＶｃｃ／２に平衡化される。各ビット線２
，７の電位がＶ ｃ ｃ ／ ２になるまでに、センス
アンプ駆動信号線１４．１７の間が、センスアンプ５０
に含まれるＭＯＳトランジスタにより導通し、電位の高
いセンスアンプ駆動信号線１４から電位の低いセンスア
ンプ駆動信号線１７側へ電荷が移動する。すなわち、セ
ンスアンプ駆動信号線１４の電位は、ビット線のイコラ
イズ電位Ｖ ｃ ｃ ／ ２よりＭＯＳトランジスタ１
５．１６のしきい値電圧ＶＴＰの絶対値分タケ高いＶｃ
ｃ／２＋ ｌ Ｖｖ ｐ ｌとなり、一方、センス
アンプ駆動信号線１７の電位はビット線のイコライズ電
位Ｖｃｃ／２よりＭＯＳトランジスタ１８．１９のしき
い値電圧ＶＴＮだけ低い電位Ｖｃｃ／２−ＶＴＮになる
。
次に時刻ｔ２において、ビット線２．７の電位をＶ ｃ
ｃ ／ ２レベルに安定化するために、プリチャージ
用のクロック信号φＰが０ボルトから上昇し、これによ
りプリチャージ用のＭＯ３Ｉ−ランジスタ９，１０が導
通状態となり、Ｖ ｃ ｃ ／ ２の電位を有する電源
線８がビット線２．７と接続される。ここでプリチャー
ジ電位Ｖａは動作電源電位Ｖｃｃの半分すなわちＶ ｃ
ｃ ／ ２に設定されている。
ｃ ／ ２レベルに安定化するために、プリチャージ
用のクロック信号φＰが０ボルトから上昇し、これによ
りプリチャージ用のＭＯ３Ｉ−ランジスタ９，１０が導
通状態となり、Ｖ ｃ ｃ ／ ２の電位を有する電源
線８がビット線２．７と接続される。ここでプリチャー
ジ電位Ｖａは動作電源電位Ｖｃｃの半分すなわちＶ ｃ
ｃ ／ ２に設定されている。
時刻ｔ３において、プリチャージ用クロック信号φＰの
上昇が終了して前のサイクル動作が終了する。
上昇が終了して前のサイクル動作が終了する。
次に時刻ｔ４において、ビット線２，７の平衡化と充電
とを終了して現サイクルを開始するため、ビット線イコ
ライズ用信号φＥとプリチャージ用クロック信号φＰが
ともに下降を始め、これによりＭＯＳトランジスタ９，
１０．１２が非導通状態となる。
とを終了して現サイクルを開始するため、ビット線イコ
ライズ用信号φＥとプリチャージ用クロック信号φＰが
ともに下降を始め、これによりＭＯＳトランジスタ９，
１０．１２が非導通状態となる。
時刻ｔ５において、Ｘデコーダからの行アドレスデコー
ド信号に応答してワード線３が選択されるとワード線選
択信号Ｒｎがワード線３上に伝達されワード線３電位が
上昇する。この結果、ＭＯＳトランジスタ５が導通し容
量６に蓄積されていた電荷がビット線２側へ移動し、ビ
ット線２の電位が上昇を始める。このビット線２の電位
変化はセンスアンプ５０に含まれるＭＯＳトランジスタ
１９を導通させ、この結果ビット線７、センスアンプ駆
動信号線１４．１７の電位がそれぞれ応じて変化する。
ド信号に応答してワード線３が選択されるとワード線選
択信号Ｒｎがワード線３上に伝達されワード線３電位が
上昇する。この結果、ＭＯＳトランジスタ５が導通し容
量６に蓄積されていた電荷がビット線２側へ移動し、ビ
ット線２の電位が上昇を始める。このビット線２の電位
変化はセンスアンプ５０に含まれるＭＯＳトランジスタ
１９を導通させ、この結果ビット線７、センスアンプ駆
動信号線１４．１７の電位がそれぞれ応じて変化する。
このビット線７、センスアンプ駆動信号線１４．１７の
電位変化の詳細は後述する。
電位変化の詳細は後述する。
このビット線２の電位変化は微小（数１００ｍＶ）であ
りかつ一般に数１０ｎＳの立上がり時定数を有している
。
りかつ一般に数１０ｎＳの立上がり時定数を有している
。
時刻ｔ６において、センスアンプ駆動信号φ。
が上昇しこのビット線２．７間の微小な信号差をセンス
アンプ５０を駆動して増幅する。このときセンスアンプ
５０を安定に動作させるためにはできるだけその入力信
号、すなわちビット線２．７の電位差が大きい方が好ま
しい。このビット線２゜７の電位差を大きくするには時
刻ｔ５と時刻ｔ６との時間間隔を大きくする必要がある
が、メモリセルのデータ読出速度を早くするために、一
般社時刻ｔ５から時刻ｔ６の間は１５〜２５ｎＳに設定
されている。
アンプ５０を駆動して増幅する。このときセンスアンプ
５０を安定に動作させるためにはできるだけその入力信
号、すなわちビット線２．７の電位差が大きい方が好ま
しい。このビット線２゜７の電位差を大きくするには時
刻ｔ５と時刻ｔ６との時間間隔を大きくする必要がある
が、メモリセルのデータ読出速度を早くするために、一
般社時刻ｔ５から時刻ｔ６の間は１５〜２５ｎＳに設定
されている。
時刻ｔ７において、センスアンプ５０による信号電位差
の増幅が終了しビット線７の電位が接地電位になり、電
位差がさらに大きくされる。
の増幅が終了しビット線７の電位が接地電位になり、電
位差がさらに大きくされる。
次に時刻ｔ７において同様にビット線充電信号φ、が下
降すると、充電用のＭＯＳトランジスタ２４がオン状態
となり、センスアンプ駆動信号線１４の電位が電源電位
Ｖｃｃに上昇する。この結果、センスアンプ５０のＭＯ
Ｓトランジスタ１５を介してビット線２の電位も電源電
位Ｖｃｃレベルにまで充電される。これによりセンスア
ンプ５０によるセンス動作が完了する。ここで信号φ。
降すると、充電用のＭＯＳトランジスタ２４がオン状態
となり、センスアンプ駆動信号線１４の電位が電源電位
Ｖｃｃに上昇する。この結果、センスアンプ５０のＭＯ
Ｓトランジスタ１５を介してビット線２の電位も電源電
位Ｖｃｃレベルにまで充電される。これによりセンスア
ンプ５０によるセンス動作が完了する。ここで信号φ。
がトリガする動作をセンス動作、信号φ、がトリガする
動作をリストア動作と区別する場合もあるが、以下の説
明では両者を含めてセンス動作と規定する。
動作をリストア動作と区別する場合もあるが、以下の説
明では両者を含めてセンス動作と規定する。
ビット線２．７の電位がそれぞれ電源電位ＶｃＣ１接地
電位Ｏｖに確定した後に、Ｙデコーダ出力によりビット
線２．７がそれぞれデータ入出力バスＩ１０．Ｉ１０に
接続され、データの読出しが行なわれる。
電位Ｏｖに確定した後に、Ｙデコーダ出力によりビット
線２．７がそれぞれデータ入出力バスＩ１０．Ｉ１０に
接続され、データの読出しが行なわれる。
［発明が解決しようとする問題点１
次ビット線のデータ読出時における微小電位変化につい
て第１３図および第１４図を用いて詳しく説明する。
て第１３図および第１４図を用いて詳しく説明する。
第１３図はセンスアンプを介したセンスアンプ駆動信号
線とビット線との間の電荷の移動および各信号線におけ
る電位変化後の電位を示す図である。
線とビット線との間の電荷の移動および各信号線におけ
る電位変化後の電位を示す図である。
第１４図はメモリセルデータ読出時における各信号線に
おける電位変化を示す図である。以下、第１３図および
第１４図を参照してメモリセルデータ読出時におけるビ
ット線上の微小電位変化について詳しく説明する。
おける電位変化を示す図である。以下、第１３図および
第１４図を参照してメモリセルデータ読出時におけるビ
ット線上の微小電位変化について詳しく説明する。
今メモリセル１から論理“１°のデータを読出す場合を
考える。この場合、ワード線３に与えられるワード線駆
動信号Ｒｎが立上がり、その電位レベルがＶＣＣ／２＋
ＶＴ’Ｎを超えると、メモリセル１のＭＯＳ）ランジス
タ５が導通を始め、ビット線２とノード４とが接続され
、これによりノード４からビット線２に向かって電荷が
移動してビット線２の電位が上昇する。このビット線２
の電位上昇により、ＭＯＳトランジスタ１９が導通を始
め、ビット線７からセンスアンプ駆動信号線１７に向か
って電荷が移動する。これによりセンスアンプ駆動信号
線１７の電位が上昇するとともにビット線７の電位が低
下する。このビット線７の電位が低下することによりＭ
ＯＳトランジスタ１５が導通し、センスアンプ駆動信号
線１４からビット線２に向かって電荷が移動し、ビット
線２の電位が上昇する。この上述の現象が繰返されると
ビット線２の電位が次第に大きくなっていくように考え
られるが、実際にはセンスアンプ駆動信号線１７の寄生
容量２１の容量値がビット線７の寄生容量２８の容量値
に比べて小さいため、センスアンプ駆動信号線１７の電
位がビット線７の電位低下よりも早く上昇し、これによ
りＭＯＳトランジスタ１９が導通しにくくなり、ビット
線２の電位上昇が比較的小さな値で留まる。このビット
線２の電位上昇をさらに大きくするためには、センスア
ンプ駆動信号線１７に容量を付加することが考えられる
が、この方法ではビット線７からの放電経路の放電の時
定数が大きくなり、却ってビット線７の電位低下が小さ
くなる場合も生じる。
考える。この場合、ワード線３に与えられるワード線駆
動信号Ｒｎが立上がり、その電位レベルがＶＣＣ／２＋
ＶＴ’Ｎを超えると、メモリセル１のＭＯＳ）ランジス
タ５が導通を始め、ビット線２とノード４とが接続され
、これによりノード４からビット線２に向かって電荷が
移動してビット線２の電位が上昇する。このビット線２
の電位上昇により、ＭＯＳトランジスタ１９が導通を始
め、ビット線７からセンスアンプ駆動信号線１７に向か
って電荷が移動する。これによりセンスアンプ駆動信号
線１７の電位が上昇するとともにビット線７の電位が低
下する。このビット線７の電位が低下することによりＭ
ＯＳトランジスタ１５が導通し、センスアンプ駆動信号
線１４からビット線２に向かって電荷が移動し、ビット
線２の電位が上昇する。この上述の現象が繰返されると
ビット線２の電位が次第に大きくなっていくように考え
られるが、実際にはセンスアンプ駆動信号線１７の寄生
容量２１の容量値がビット線７の寄生容量２８の容量値
に比べて小さいため、センスアンプ駆動信号線１７の電
位がビット線７の電位低下よりも早く上昇し、これによ
りＭＯＳトランジスタ１９が導通しにくくなり、ビット
線２の電位上昇が比較的小さな値で留まる。このビット
線２の電位上昇をさらに大きくするためには、センスア
ンプ駆動信号線１７に容量を付加することが考えられる
が、この方法ではビット線７からの放電経路の放電の時
定数が大きくなり、却ってビット線７の電位低下が小さ
くなる場合も生じる。
上述のビット線２．７における電位変化の現象は過渡現
象であり、その詳細は過渡現象の計算が必要であるが、
ここでは後述の本発明の構成と大まかに比較する目的の
ために、電荷の移動が停止した最終状態について第１３
図を用いて説明する。
象であり、その詳細は過渡現象の計算が必要であるが、
ここでは後述の本発明の構成と大まかに比較する目的の
ために、電荷の移動が停止した最終状態について第１３
図を用いて説明する。
今第１３図に示されるように、電荷移動後のビット線２
，７、センスアンプ駆動信号線１４，１７の電位変化を
それぞれΔＶ＋ΔＶ２、Δ■７、ΔＶ１４、ΔＶ１７と
する。ここでΔＶはメモリセル１からの論理“１２デー
タを読出したことにより生じた電位変化量である。また
寄生容量２０゜２１．２７．２８の容量値をそれぞれＣ
２０，Ｃ２１、Ｃ２７，Ｃ２８とする。
，７、センスアンプ駆動信号線１４，１７の電位変化を
それぞれΔＶ＋ΔＶ２、Δ■７、ΔＶ１４、ΔＶ１７と
する。ここでΔＶはメモリセル１からの論理“１２デー
タを読出したことにより生じた電位変化量である。また
寄生容量２０゜２１．２７．２８の容量値をそれぞれＣ
２０，Ｃ２１、Ｃ２７，Ｃ２８とする。
まずビット線２とセンスアンプ駆動信号線１４との間の
電荷の移動を考える。この場合、電荷の保存則により、 （ＶＣＣ／２＋ΔＶ）−Ｃ２７ ＋ （ＶＣＣ／２＋１ＶＴＰ ｌ） ・Ｃ２Ｏ−（Ｖ
ｃｃ／２＋ΔＶ＋ΔＶ２）−Ｃ２７＋ （Ｖｃ ｃ／２
＋ ｌ ＶＴ Ｐ ｌ−ΔＶ１４）・Ｃ２０゜ すなわち、 Ｃ２７−ΔＶ２−Ｃ２０−ΔＶ１４ ＝・ （１）同
様にビット線７とセンスアンプ駆動信号線１７との間で
の電荷の保存則を考えることにより、Ｃ２８・ΔＶ７−
Ｃ２１・ΔＶ１７ ・・・（２）が得られる。またＭ
ＯＳトランジスタ１９が非導通状態となり、センスアン
プ駆動信号線１７への電荷の移動が停止するということ
がら、Ｖ ｃ ｃ ／ ２＋ΔＶ＋ΔＶ２−ＶＴ。
電荷の移動を考える。この場合、電荷の保存則により、 （ＶＣＣ／２＋ΔＶ）−Ｃ２７ ＋ （ＶＣＣ／２＋１ＶＴＰ ｌ） ・Ｃ２Ｏ−（Ｖ
ｃｃ／２＋ΔＶ＋ΔＶ２）−Ｃ２７＋ （Ｖｃ ｃ／２
＋ ｌ ＶＴ Ｐ ｌ−ΔＶ１４）・Ｃ２０゜ すなわち、 Ｃ２７−ΔＶ２−Ｃ２０−ΔＶ１４ ＝・ （１）同
様にビット線７とセンスアンプ駆動信号線１７との間で
の電荷の保存則を考えることにより、Ｃ２８・ΔＶ７−
Ｃ２１・ΔＶ１７ ・・・（２）が得られる。またＭ
ＯＳトランジスタ１９が非導通状態となり、センスアン
プ駆動信号線１７への電荷の移動が停止するということ
がら、Ｖ ｃ ｃ ／ ２＋ΔＶ＋ΔＶ２−ＶＴ。
＝Ｖｃｃ／２ ＶＴＮ＋ΔＶ１７
すなわち、
ΔＶ＋ΔＶ２−ΔＶ１７ ・・・（３）同
様に、ＭＯＳトランジスタ１５が非導通状態となり、ビ
ット線２への電荷の移動が停止するということから、 Ｖ ｃ ｃ ／ ２−ΔＶ７＋ＩＶＴＰ Ｉ−Ｖｃ
ｃ／２＋ ｌ Ｖ７ Ｆ ＋−ΔＶ１４すなわち、 ΔＶ７−ΔＶ１４ ・・・（４）
が得られる。上式（４）を上式（２）へ代入することに
より、 Ｃ２８・ΔＶ１４−Ｃ２１・ΔＶ１７ ・・・（５）
が得られる。
様に、ＭＯＳトランジスタ１５が非導通状態となり、ビ
ット線２への電荷の移動が停止するということから、 Ｖ ｃ ｃ ／ ２−ΔＶ７＋ＩＶＴＰ Ｉ−Ｖｃ
ｃ／２＋ ｌ Ｖ７ Ｆ ＋−ΔＶ１４すなわち、 ΔＶ７−ΔＶ１４ ・・・（４）
が得られる。上式（４）を上式（２）へ代入することに
より、 Ｃ２８・ΔＶ１４−Ｃ２１・ΔＶ１７ ・・・（５）
が得られる。
一方、上式（１）より、
ΔＶ１４− （Ｃ２７／Ｃ２０）−ΔＶ２−（６）とな
る。この式（６）を式（５）へ代入すると、（Ｃ２７−
Ｃ２８／Ｃ２０）−ΔＶ２ −Ｃ２１・ΔＶ１７ すなわち、 ΔＶ１７− （Ｃ２７・Ｃ２８／Ｃ２０・Ｃ２１）・Δ
Ｖ２ ・・・（７）式（７）を式（
３）へ代入すると、 ΔＶ−１（Ｃ２７・Ｃ２８／Ｃ２０・Ｃ２１）−１）
・ΔＶ２ すなわち、 ΔＶ２−ΔＶ／ｆ（Ｃ２７・Ｃ２８／Ｃ２０・Ｃ２１）
−１１・・・（８） 同様にして、 ΔＶ７鳴ΔＶ１４ ミΔＶ／ ｆ （Ｃ２８／Ｃ２１） −（Ｃ２０／Ｃ２７）ｌ ・・・（９）ΔＶ１７
− （Ｃ２８／Ｃ２１） ・ΔＶ１４−ΔＶ／ （１
−（Ｃ２０・Ｃ２１ ／Ｃ２７・Ｃ２８）ｌ ・・・（１０）今ココテ、
（Ｃ２７−Ｃ２８）： （Ｃ２０−Ｃ２１）：；１０
： １．かつΔＶ〜２００ｍＶとすると、 ΔＶ２＝２００／９９”＝２ｍＶ。
る。この式（６）を式（５）へ代入すると、（Ｃ２７−
Ｃ２８／Ｃ２０）−ΔＶ２ −Ｃ２１・ΔＶ１７ すなわち、 ΔＶ１７− （Ｃ２７・Ｃ２８／Ｃ２０・Ｃ２１）・Δ
Ｖ２ ・・・（７）式（７）を式（
３）へ代入すると、 ΔＶ−１（Ｃ２７・Ｃ２８／Ｃ２０・Ｃ２１）−１）
・ΔＶ２ すなわち、 ΔＶ２−ΔＶ／ｆ（Ｃ２７・Ｃ２８／Ｃ２０・Ｃ２１）
−１１・・・（８） 同様にして、 ΔＶ７鳴ΔＶ１４ ミΔＶ／ ｆ （Ｃ２８／Ｃ２１） −（Ｃ２０／Ｃ２７）ｌ ・・・（９）ΔＶ１７
− （Ｃ２８／Ｃ２１） ・ΔＶ１４−ΔＶ／ （１
−（Ｃ２０・Ｃ２１ ／Ｃ２７・Ｃ２８）ｌ ・・・（１０）今ココテ、
（Ｃ２７−Ｃ２８）： （Ｃ２０−Ｃ２１）：；１０
： １．かつΔＶ〜２００ｍＶとすると、 ΔＶ２＝２００／９９”＝２ｍＶ。
ＡＶ７−ΔＶ１４−１．ＩＸ２００
−２２０ｍＶ。
ΔＶ１７−１００・２００／９９＝２０２ｍＶ。
となる値が得られる。上述の値を用いると、センスアン
プ５０へ与えられる人力電位差ＶＳは、Ｖｓ＝Ｖ２−Ｖ
７ ・・・（１１）−Ｖｃｃ／
２＋ΔＶ＋Δｖ２ − （Ｖｃｃ／２−ΔＶ７） 一ΔＶ＋ΔＶ２＋Δｖ７ −２００＋２＋２２０ ■４２２ｍＶ となる。この値は、時刻ｔ５と時刻ｔ６の間を無限大に
した場合の値であり、この値は、実際にはメモリセルデ
ータの高速読出しのために、比較的短い有限の時間（た
とえば１５〜２５ｎｓ）に設定する必要がある。
プ５０へ与えられる人力電位差ＶＳは、Ｖｓ＝Ｖ２−Ｖ
７ ・・・（１１）−Ｖｃｃ／
２＋ΔＶ＋Δｖ２ − （Ｖｃｃ／２−ΔＶ７） 一ΔＶ＋ΔＶ２＋Δｖ７ −２００＋２＋２２０ ■４２２ｍＶ となる。この値は、時刻ｔ５と時刻ｔ６の間を無限大に
した場合の値であり、この値は、実際にはメモリセルデ
ータの高速読出しのために、比較的短い有限の時間（た
とえば１５〜２５ｎｓ）に設定する必要がある。
また一方において、隣接ビット線間の容量結合による電
圧ノイズ、またさらに実際のメモリデバイス製造時にお
いて付随的に生じるビット線間の電気的非平衡によりビ
ット線間の電位は上述の値の１／３〜１／４程度の大き
さとなり、センスアンプ回路の動作余裕度が小さくなる
という問題が生じる。すなわち、センスアンプが正確に
動作するためには人力信号の電位差が大きいほどよいが
、上述のようにセンスアンプへの人力信号電位差が小さ
くなり、センスアンプ回路の動作余裕度が小さくなり確
実なセンス動作ができない場合が生じるという問題があ
った。
圧ノイズ、またさらに実際のメモリデバイス製造時にお
いて付随的に生じるビット線間の電気的非平衡によりビ
ット線間の電位は上述の値の１／３〜１／４程度の大き
さとなり、センスアンプ回路の動作余裕度が小さくなる
という問題が生じる。すなわち、センスアンプが正確に
動作するためには人力信号の電位差が大きいほどよいが
、上述のようにセンスアンプへの人力信号電位差が小さ
くなり、センスアンプ回路の動作余裕度が小さくなり確
実なセンス動作ができない場合が生じるという問題があ
った。
それゆえこの発明の目的は上述のような従来のダイナミ
ックランダムアクセスメモリにおけるセンスアンプへの
入力電位差が小さくなるという欠点を除去し、ビット線
対間のデータ読出し時の電位差を大きくしこれによりセ
ンスアンプの動作を安定および／または高速にすること
が可能となるセンスアンプの駆動装置および方法を提供
することである。
ックランダムアクセスメモリにおけるセンスアンプへの
入力電位差が小さくなるという欠点を除去し、ビット線
対間のデータ読出し時の電位差を大きくしこれによりセ
ンスアンプの動作を安定および／または高速にすること
が可能となるセンスアンプの駆動装置および方法を提供
することである。
［問題点を解決するための手段］
この発明に係るランダムアクセスメモリにおけるセンス
アンプ駆動装置および方法は、センスアンプを駆動する
１対のセンスアンプ駆動信号線の間に、メモリセルデー
タ読出時において生じる一方の駆動信号線の電位変化を
他方のセンスアンプ駆動信号線に伝達する伝達手段を設
けたものである。
アンプ駆動装置および方法は、センスアンプを駆動する
１対のセンスアンプ駆動信号線の間に、メモリセルデー
タ読出時において生じる一方の駆動信号線の電位変化を
他方のセンスアンプ駆動信号線に伝達する伝達手段を設
けたものである。
この電位変化伝達手段はセンスアンプの動作時の前に非
能動化される。好ましくは電位変化伝達手段は結合容量
手段により構成される。
能動化される。好ましくは電位変化伝達手段は結合容量
手段により構成される。
この１発明に係るセンスアンプの駆動方法は、１対のセ
ンスアンプ駆動信号線を容量結合し、メモリセルデータ
を読出し、１対のセンスアンプ駆動信号線を電気的に分
離し、次にセンスアンプを能動化するステップを備える
。
ンスアンプ駆動信号線を容量結合し、メモリセルデータ
を読出し、１対のセンスアンプ駆動信号線を電気的に分
離し、次にセンスアンプを能動化するステップを備える
。
［作用］
この発明に係るセンスアンプの駆動装置および方法に従
えば、メモリセルデータ読出時において生じる一方のビ
ット線の電位変化は、一方のセンスアンプ駆動信号線か
ら電位変化伝達手段を介して他方のセンスアンプ駆動信
号線へ伝達され、さらにセンスアンプに含まれるトラン
ジスタを介して他方のビット線へ伝達される。これによ
りメモリセルデータ読出時におけるビット線対間の電位
差を大きくすることができ、センスアンプの動作マージ
ンを拡大することができる。
えば、メモリセルデータ読出時において生じる一方のビ
ット線の電位変化は、一方のセンスアンプ駆動信号線か
ら電位変化伝達手段を介して他方のセンスアンプ駆動信
号線へ伝達され、さらにセンスアンプに含まれるトラン
ジスタを介して他方のビット線へ伝達される。これによ
りメモリセルデータ読出時におけるビット線対間の電位
差を大きくすることができ、センスアンプの動作マージ
ンを拡大することができる。
［発明の実施例］
以下、この発明の一実施例について第１図を参照して説
明する。
明する。
第１図はこの発明の一実施例であるセンスアンプ駆動装
置を示す図であり、第１１図に示される従来のセンスア
ンプシステムの部分に対応する部分には同一の参照番号
が付されている。
置を示す図であり、第１１図に示される従来のセンスア
ンプシステムの部分に対応する部分には同一の参照番号
が付されている。
第１図に示される装置構成と第１１図に示される従来の
装置構成とを比較すれば明らかなように、この発明の一
実施例においては、第１のセンスアンプ駆動信号線１４
と第２のセンスアンプ駆動信号線１７との間に、一方の
センスアンプ駆動信号線に生じる電位変化を他方のセン
スアンプ駆動信号線へ伝達するための電位変化伝達回路
４４が設けられる。
装置構成とを比較すれば明らかなように、この発明の一
実施例においては、第１のセンスアンプ駆動信号線１４
と第２のセンスアンプ駆動信号線１７との間に、一方の
センスアンプ駆動信号線に生じる電位変化を他方のセン
スアンプ駆動信号線へ伝達するための電位変化伝達回路
４４が設けられる。
電位変化伝達回路４４は、その一方導通端子が第１のセ
ンスアンプ駆動信号線１４に接続され、その他方導通端
子がノード３７に接続され、そのゲートがクロック信号
φＴに結合されるｐチャネルＭＯＳトランジスタ３８と
、ノード３７とノード４０との間に設けられる容ｆｆ１
４１と、その一方導通端子がノード４０に接続され、そ
の他方導通端子が第２のセンスアンプ駆動信号線１７に
接続され、そのゲートが信号線４３を介してクロック信
号φ丁に結合されるｎチャネルＭＯＳトランジスタ４２
とから構成される。この電位変化伝達回路４４は、第２
のセンスアンプ駆動信号線１７に生じた電位変化を容量
結合により第１のセンスアンプ駆動信号線１４上へ伝達
し、これによりセンスアンプに含まれるトランジスタを
介して一方のビット線から他方のビット線へ電荷を転送
する機能を有している。
ンスアンプ駆動信号線１４に接続され、その他方導通端
子がノード３７に接続され、そのゲートがクロック信号
φＴに結合されるｐチャネルＭＯＳトランジスタ３８と
、ノード３７とノード４０との間に設けられる容ｆｆ１
４１と、その一方導通端子がノード４０に接続され、そ
の他方導通端子が第２のセンスアンプ駆動信号線１７に
接続され、そのゲートが信号線４３を介してクロック信
号φ丁に結合されるｎチャネルＭＯＳトランジスタ４２
とから構成される。この電位変化伝達回路４４は、第２
のセンスアンプ駆動信号線１７に生じた電位変化を容量
結合により第１のセンスアンプ駆動信号線１４上へ伝達
し、これによりセンスアンプに含まれるトランジスタを
介して一方のビット線から他方のビット線へ電荷を転送
する機能を有している。
第２図は第１図に示されるセンスアンプ駆動装置を用い
た際の動作を示す波形図であり、メモリセルデータ読出
時における各信号線の電位変化を示す図である。なお第
２図の動作波形図において、センスアンプ駆動信号φ１
、φ５、プリチャージ信号φＰ１イコライズ信号φＥ１
およびワード線駆動信号Ｒｎの動作タイミングは従来と
同様である。なお以下の説明において各ビット線をプリ
チャージする電位■８は動作電源電位Ｖｃｃの半分すな
わちＶ ｃ ｃ ／ ２であるとして説明する。以下、
第１図および第２図を参照してこの発明の一実施例であ
るセンスアンプ駆動装置の動作について説明する。
た際の動作を示す波形図であり、メモリセルデータ読出
時における各信号線の電位変化を示す図である。なお第
２図の動作波形図において、センスアンプ駆動信号φ１
、φ５、プリチャージ信号φＰ１イコライズ信号φＥ１
およびワード線駆動信号Ｒｎの動作タイミングは従来と
同様である。なお以下の説明において各ビット線をプリ
チャージする電位■８は動作電源電位Ｖｃｃの半分すな
わちＶ ｃ ｃ ／ ２であるとして説明する。以下、
第１図および第２図を参照してこの発明の一実施例であ
るセンスアンプ駆動装置の動作について説明する。
従来と同碌にして、行アドレスデコード信号に応答して
ワード線３が選択され、ワード線３上へワード線駆動信
号Ｒｎが伝達され、ワード線駆動信号Ｒｎが上昇し始め
る。そして時刻ｔＡにおいてワード線駆動信号ＲｎがＶ
ＣＣ／２＋ＶＴＮ（ＶＴ Ｎはメモリセル１に含まれる
トランスファゲートトランジスタ５のしきい値電圧）に
達したときメモリセル１のＮチャネルＭＯＳトランジス
タ５が導通を始め、これによりメモリセル１から論理“
１”のデータが読出される。すなわち、メモリセル１の
容量６に蓄えられていた電荷がＭＯＳトランジスタ５を
介してビット線２側へ移動し、ビット線２の電位が上昇
し始める。このビット線２の電位上昇に伴ってＭｏＳト
ランジスタ１９が導通し始める。この結果、ビット線７
の寄生容量２１に蓄えられていた電荷がＭＯＳ）ランジ
スタ１９を通して第２のセンスアンプ駆動信号線１７に
移動し、その電位を上昇させるように働く。−方、この
とき、クロック信号φＴ、φ丁はそれぞれ０、Ｖｃｃレ
ベルにあるため、電位変化伝達回路４４のＭｏＳトラン
ジスタ３８．４２はともに十分に導通した状態となって
いる。この結果第２のセンスアンプ駆動信号線１７に生
じた電位変化はそのまま結合容量４１を介して第１のセ
ンスアンプ駆動信号線１４へ伝えられる。このとき、Ｍ
ＯＳトランジスタ１５は、ビット線７のＭＯＳトランジ
スタ１９を介した放電により電位低下し、導通状態とな
っている。したがって第１のセンスアンプ駆動信号線１
４へ伝えられる電位変化量はＭＯＳトランジスタ１５を
介してビット線２へ伝達され、これによりビット線２の
電位がさらに上昇する。以下、ビット線２の電位上昇に
伴いＭＯＳトランジスタ１９はオン状態、ビット線７の
電位下降に伴いＮチャネルＭＯＳトランジスタ１５はオ
ン状態を保持するため、ビット線７の電荷がＭＯＳトラ
ンジスタ１９→第、２のセンスアンプ駆動信号線１７→
ＭＯＳトランジスタ４２→容ｊ１４１→ＭＯＳトランジ
スタ３８→第１のセンスアンプ駆動信号線１４−ＭＯＳ
トランジスタ１５を通してビット線２に伝達されたこと
になる。この結果、ビット線２の電位はメモリセル１か
ら読出された電位以上に変化し、一方ビット線７の電位
も次第に下降していく。このときセンスアンプ駆動信号
線１４．１７は単に上述の電荷移動媒体としてのみ機能
するため、この電位φ、、φＢは変化せず、それぞれＶ
ＣＣ／２＋１ＶＴＦ ｌ、Ｖｃｃ／２ＶＴＮである。
ワード線３が選択され、ワード線３上へワード線駆動信
号Ｒｎが伝達され、ワード線駆動信号Ｒｎが上昇し始め
る。そして時刻ｔＡにおいてワード線駆動信号ＲｎがＶ
ＣＣ／２＋ＶＴＮ（ＶＴ Ｎはメモリセル１に含まれる
トランスファゲートトランジスタ５のしきい値電圧）に
達したときメモリセル１のＮチャネルＭＯＳトランジス
タ５が導通を始め、これによりメモリセル１から論理“
１”のデータが読出される。すなわち、メモリセル１の
容量６に蓄えられていた電荷がＭＯＳトランジスタ５を
介してビット線２側へ移動し、ビット線２の電位が上昇
し始める。このビット線２の電位上昇に伴ってＭｏＳト
ランジスタ１９が導通し始める。この結果、ビット線７
の寄生容量２１に蓄えられていた電荷がＭＯＳ）ランジ
スタ１９を通して第２のセンスアンプ駆動信号線１７に
移動し、その電位を上昇させるように働く。−方、この
とき、クロック信号φＴ、φ丁はそれぞれ０、Ｖｃｃレ
ベルにあるため、電位変化伝達回路４４のＭｏＳトラン
ジスタ３８．４２はともに十分に導通した状態となって
いる。この結果第２のセンスアンプ駆動信号線１７に生
じた電位変化はそのまま結合容量４１を介して第１のセ
ンスアンプ駆動信号線１４へ伝えられる。このとき、Ｍ
ＯＳトランジスタ１５は、ビット線７のＭＯＳトランジ
スタ１９を介した放電により電位低下し、導通状態とな
っている。したがって第１のセンスアンプ駆動信号線１
４へ伝えられる電位変化量はＭＯＳトランジスタ１５を
介してビット線２へ伝達され、これによりビット線２の
電位がさらに上昇する。以下、ビット線２の電位上昇に
伴いＭＯＳトランジスタ１９はオン状態、ビット線７の
電位下降に伴いＮチャネルＭＯＳトランジスタ１５はオ
ン状態を保持するため、ビット線７の電荷がＭＯＳトラ
ンジスタ１９→第、２のセンスアンプ駆動信号線１７→
ＭＯＳトランジスタ４２→容ｊ１４１→ＭＯＳトランジ
スタ３８→第１のセンスアンプ駆動信号線１４−ＭＯＳ
トランジスタ１５を通してビット線２に伝達されたこと
になる。この結果、ビット線２の電位はメモリセル１か
ら読出された電位以上に変化し、一方ビット線７の電位
も次第に下降していく。このときセンスアンプ駆動信号
線１４．１７は単に上述の電荷移動媒体としてのみ機能
するため、この電位φ、、φＢは変化せず、それぞれＶ
ＣＣ／２＋１ＶＴＦ ｌ、Ｖｃｃ／２ＶＴＮである。
次に時刻ｔＢにおいてクロック信号７、φＴをそれぞれ
上昇、下降させることによりＭＯＳトランジスタ３８．
４２がともにオフ状態となり、センスアンプ駆動信号線
１４゜１７が電気的に分離される。
上昇、下降させることによりＭＯＳトランジスタ３８．
４２がともにオフ状態となり、センスアンプ駆動信号線
１４゜１７が電気的に分離される。
次に時刻ｔｃにおいてセンスアンプ駆動信号φ、が立上
がりメモリセルデータのセンス動作が行なわれることに
なる。このとき、この実施例においては、既にビット線
２，７のそれぞれで互いに逆方向に電位変化が生じてい
るため、従来に比べて約２倍の電位差が生じていること
になり、センスアンプ５０に対する読出マージンを大き
くすることができ、その動作の安定化を図ることができ
る。
がりメモリセルデータのセンス動作が行なわれることに
なる。このとき、この実施例においては、既にビット線
２，７のそれぞれで互いに逆方向に電位変化が生じてい
るため、従来に比べて約２倍の電位差が生じていること
になり、センスアンプ５０に対する読出マージンを大き
くすることができ、その動作の安定化を図ることができ
る。
また、従来のメモリデバイスと同一のビット線対の電位
差の時点でセンスアンプ５０を動作させる場合には、そ
の電位差に達する時間が従来よりも大幅に短縮されてい
るため、従来の装置よりも早い時点でセンスアンプ５０
を動作させることができ、高速データ読出しが可能とな
る。
差の時点でセンスアンプ５０を動作させる場合には、そ
の電位差に達する時間が従来よりも大幅に短縮されてい
るため、従来の装置よりも早い時点でセンスアンプ５０
を動作させることができ、高速データ読出しが可能とな
る。
また、センスアンプ５０の動作は時刻ｔｃにおいてセン
スアンプ駆動信号φ、を上昇させ、ＭＯＳトランジスタ
２７をオン状態として、第１のセンスアンプ駆動信号線
１７の電位をＶ ｃ ｃ ／ ２−ＶＴＮから接地電位
Ｏｖへ下降させることにより行なわれるが、この電位変
化が容量４１を介して第２のセンスアンプ駆動信号線１
４上へ伝わらないようにするために時刻ｔｃの直前の時
刻ｔ６において、ＭＯＳトランジスタ３８．４２をとも
に非導通状態として、第１と第２のセンスアンプ駆動信
号線を電気的に分離する。
スアンプ駆動信号φ、を上昇させ、ＭＯＳトランジスタ
２７をオン状態として、第１のセンスアンプ駆動信号線
１７の電位をＶ ｃ ｃ ／ ２−ＶＴＮから接地電位
Ｏｖへ下降させることにより行なわれるが、この電位変
化が容量４１を介して第２のセンスアンプ駆動信号線１
４上へ伝わらないようにするために時刻ｔｃの直前の時
刻ｔ６において、ＭＯＳトランジスタ３８．４２をとも
に非導通状態として、第１と第２のセンスアンプ駆動信
号線を電気的に分離する。
なお、上記実施例ではメモリセル１が“１″を記憶して
いる状態についても説明したが、それが“０°を記憶し
た状態でも同様の議論が成立する。
いる状態についても説明したが、それが“０°を記憶し
た状態でも同様の議論が成立する。
このときは、ビット線２の電位が下降するが、ビット線
２→ＭＯＳトランジスタ１８→容量４１−ＭＯＳトラン
ジスタ１６→ビツト線７の糸路で電荷が移動する。
２→ＭＯＳトランジスタ１８→容量４１−ＭＯＳトラン
ジスタ１６→ビツト線７の糸路で電荷が移動する。
第３図は電位変化伝達回路４４の動作を制御するための
クロック信号を発生する回路構成を概略的に示す図であ
る。第３図に示される構成においては、ワード線駆動信
号Ｒｎを所定時間遅延させて出力する遅延回路２００と
、遅延回路２００からの信号に応答してクロック信号φ
丁、φ丁を発生するクロック信号発生回路２０１と、ク
ロック信号φ工を所定時間遅延させて出力する遅延回路
２０２と、遅延回路２０２からの信号に応答してセンス
アンプ駆動信号φ８．φ、をそれぞれ発生するセンスア
ンプ駆動信号発生回路２０３とから構成される。この構
成において、クロック信号発生回路２０１は、ワード線
駆動信号Ｒｎが立上がった後所定時間経過後それぞれク
ロック信号φＴ。
クロック信号を発生する回路構成を概略的に示す図であ
る。第３図に示される構成においては、ワード線駆動信
号Ｒｎを所定時間遅延させて出力する遅延回路２００と
、遅延回路２００からの信号に応答してクロック信号φ
丁、φ丁を発生するクロック信号発生回路２０１と、ク
ロック信号φ工を所定時間遅延させて出力する遅延回路
２０２と、遅延回路２０２からの信号に応答してセンス
アンプ駆動信号φ８．φ、をそれぞれ発生するセンスア
ンプ駆動信号発生回路２０３とから構成される。この構
成において、クロック信号発生回路２０１は、ワード線
駆動信号Ｒｎが立上がった後所定時間経過後それぞれク
ロック信号φＴ。
７７をそれぞれ下降、上昇させる。センスアンプ駆動信
号φ５．φ、はそれぞれクロック信号φ丁が立下がった
後所定時間経過後に上昇、下降する。
号φ５．φ、はそれぞれクロック信号φ丁が立下がった
後所定時間経過後に上昇、下降する。
ここで、クロック信号φ丁、φ丁のそれぞれの立上がり
開始時点および立下がり開始時点を明確に示していない
が、この開始時点は、センスアンプ駆動信号φ、が立上
がってビット線対の電位差が拡大された後であればどの
時点であってもよい。
開始時点および立下がり開始時点を明確に示していない
が、この開始時点は、センスアンプ駆動信号φ、が立上
がってビット線対の電位差が拡大された後であればどの
時点であってもよい。
すなわち電位変化伝達手段４４はメモリセルデータ続出
時におけるビット線対間の電位差を増幅してセンスアン
プの人力電位差を大きくするものであるため、第１のセ
ンスアンプ駆動信号線１４と第２のセンスアンプ駆動信
号線１７とが電気的に分離されるのはビット線対間の電
位差センス時において第２の駆動信号線の電位下降が第
１の駆動信号線に伝わらないようにするタイミングであ
ればどの時点でもよい。なお、第３図の構成において遅
延回路２００．２０２が有する遅延時間はそれぞれのメ
モリデバイスの設計において適当な値に設定される。
時におけるビット線対間の電位差を増幅してセンスアン
プの人力電位差を大きくするものであるため、第１のセ
ンスアンプ駆動信号線１４と第２のセンスアンプ駆動信
号線１７とが電気的に分離されるのはビット線対間の電
位差センス時において第２の駆動信号線の電位下降が第
１の駆動信号線に伝わらないようにするタイミングであ
ればどの時点でもよい。なお、第３図の構成において遅
延回路２００．２０２が有する遅延時間はそれぞれのメ
モリデバイスの設計において適当な値に設定される。
なお上記実施例においては、センスアンプ駆動信号線１
４．１７の分離のためにｐチャネルＭＯＳトランジスタ
とｎチャネルＭＯＳトランジスタをそれぞれ１個用いて
構成しているが、この構成に代えて第４図および第５図
にそれぞれ示されるように同一導電型のチャネルを有す
るＭＯＳトランジスタを用いても上記実施例と同一の効
果が得られる。ここで第４図は２つのｎチャネルＭＯＳ
トランジスタ４２．４２’が用いられた場合の回路構成
を示し、第５図はｐチャネルＭＯＳトランジスタ３８．
３８’が用いられまた場合の構成を示す。但しこの構成
の場合においては、クロック信号の極性をそれぞれ逆に
する必要がある。
４．１７の分離のためにｐチャネルＭＯＳトランジスタ
とｎチャネルＭＯＳトランジスタをそれぞれ１個用いて
構成しているが、この構成に代えて第４図および第５図
にそれぞれ示されるように同一導電型のチャネルを有す
るＭＯＳトランジスタを用いても上記実施例と同一の効
果が得られる。ここで第４図は２つのｎチャネルＭＯＳ
トランジスタ４２．４２’が用いられた場合の回路構成
を示し、第５図はｐチャネルＭＯＳトランジスタ３８．
３８’が用いられまた場合の構成を示す。但しこの構成
の場合においては、クロック信号の極性をそれぞれ逆に
する必要がある。
さらに第４図、第５図に示される構成においては、ＭＯ
Ｓトランジスタを２個用いた構成を示しているが、これ
に代えて第６図、第７図に示されるように１個のＭＯＳ
トランジスタを用いて伝達回路４４を構成しても上記実
施例と同様の効果が得られる。すなわち、第６図の構成
においては、容ｆ１４１と第２のセンスアンプ駆動信号
ｖＡ１７との間にｎチャネルＭＯＳトランジスタ４２が
設けられる。このｎチャネルＭＯＳトランジスタ４２の
ゲートに信号線４３を介してタロツク信号φ丁が与えら
れる。第７図の構成においては、第１のセンスアンプ駆
動信号線１４と容量４１との間にｎチャネルＭＯＳ）ラ
ンジスタ４２′が設けられる。さらに第６図、第７図の
構成においてｎチャネルＭＯＳトランジスタ４２．４２
’ に代えて、それぞれｎチャネルＭＯＳ）ランジスタ
を用いても同様の効果が得られる。ただこの場合は容量
４１にセンス動作時に不要の電流が流れ、消費電力の若
干の増大をもたらすことが考えられるが、実用上は支障
はなく、上記実施例と同様の効果が得られる。ここで、
第６図、第７図に示されるｎチャネルＭＯＳ）ランジス
タの代わりにｎチャネルＭＯＳトランジスタを用いた場
合には、クロック信号φＴの極性を逆にする必要がある
。
Ｓトランジスタを２個用いた構成を示しているが、これ
に代えて第６図、第７図に示されるように１個のＭＯＳ
トランジスタを用いて伝達回路４４を構成しても上記実
施例と同様の効果が得られる。すなわち、第６図の構成
においては、容ｆ１４１と第２のセンスアンプ駆動信号
ｖＡ１７との間にｎチャネルＭＯＳトランジスタ４２が
設けられる。このｎチャネルＭＯＳトランジスタ４２の
ゲートに信号線４３を介してタロツク信号φ丁が与えら
れる。第７図の構成においては、第１のセンスアンプ駆
動信号線１４と容量４１との間にｎチャネルＭＯＳ）ラ
ンジスタ４２′が設けられる。さらに第６図、第７図の
構成においてｎチャネルＭＯＳトランジスタ４２．４２
’ に代えて、それぞれｎチャネルＭＯＳ）ランジスタ
を用いても同様の効果が得られる。ただこの場合は容量
４１にセンス動作時に不要の電流が流れ、消費電力の若
干の増大をもたらすことが考えられるが、実用上は支障
はなく、上記実施例と同様の効果が得られる。ここで、
第６図、第７図に示されるｎチャネルＭＯＳ）ランジス
タの代わりにｎチャネルＭＯＳトランジスタを用いた場
合には、クロック信号φＴの極性を逆にする必要がある
。
さらに第１図に示される実施例においては所謂ダミーセ
ルを省略したが、このビット線にダミーセルを接続すれ
ばさらに本願発明の効果が改善される。
ルを省略したが、このビット線にダミーセルを接続すれ
ばさらに本願発明の効果が改善される。
このダミーセル方式においては、たとえば第８図に示さ
れるようにダミーワード線６２．６５が設けられ、かつ
ビット線２とダミーワード線６５の交点にメモリセル１
のＭＯＳ）ランジスタ５と同一形状のＭＯＳトランジス
タ６４が接続され、また、ダミーワード線６２とビット
線７との交点に同様にＭＯＳトランジスタ５と同一形状
のＭＯＳトランジスタ６１が設けられる。ワード線３が
選択され、ワード線駆動信号Ｒｎがワード線３に伝達さ
れ、ワード線３の電位がＯＶからＶｃｃまで上昇する場
合、ワード線３とビット線２との間の寄生窓ｆｆ１６０
によりワード線とビット線とが結合して、ビット線２の
電位がわずかに持ち上がることが考えられる。これを避
けるために、ビット線７側にダミーワード線６２との交
点に設けられたＭＯＳトランジスタ５と同一形状のＭＯ
Ｓ）ランジスタロ１によりダミーワード線６２とビット
線７と間に同様の寄生容量６３を形成しこれによリピッ
ト線２側と同一の結合電圧をビット線７にも与え、容量
結合による電圧ノイズが相殺される。
れるようにダミーワード線６２．６５が設けられ、かつ
ビット線２とダミーワード線６５の交点にメモリセル１
のＭＯＳ）ランジスタ５と同一形状のＭＯＳトランジス
タ６４が接続され、また、ダミーワード線６２とビット
線７との交点に同様にＭＯＳトランジスタ５と同一形状
のＭＯＳトランジスタ６１が設けられる。ワード線３が
選択され、ワード線駆動信号Ｒｎがワード線３に伝達さ
れ、ワード線３の電位がＯＶからＶｃｃまで上昇する場
合、ワード線３とビット線２との間の寄生窓ｆｆ１６０
によりワード線とビット線とが結合して、ビット線２の
電位がわずかに持ち上がることが考えられる。これを避
けるために、ビット線７側にダミーワード線６２との交
点に設けられたＭＯＳトランジスタ５と同一形状のＭＯ
Ｓ）ランジスタロ１によりダミーワード線６２とビット
線７と間に同様の寄生容量６３を形成しこれによリピッ
ト線２側と同一の結合電圧をビット線７にも与え、容量
結合による電圧ノイズが相殺される。
すなわちワード線３が選択された場合にダミーワード線
６２が選択され、そのダミーワード線６２上にダミーワ
ード線駆動信号ＤＲｎが伝達される。
６２が選択され、そのダミーワード線６２上にダミーワ
ード線駆動信号ＤＲｎが伝達される。
一方、ビット線７が選択された場合にはダミーワード線
６５が選択され、ダミーワード線６５上にダミーワード
線駆動信号ＤＲｎが伝達される。このダミーワード線駆
動信号ＤＲｎ、ＤＲｎはともにワード線駆動信号Ｒｎと
同一タイミングで発生されかつ同一形状の波形を有して
いる。また、このダミーワード線駆動信号ＤＲｎ、ＤＲ
ｎは、行アドレスデコード信号に基づいて容易に発生す
ることができる。上述のように、第１図に示される構成
において第８図に示されるダミーセル方式を適用すれば
さらにセンスアンプの安定動作を図ることが可能となる
。
６５が選択され、ダミーワード線６５上にダミーワード
線駆動信号ＤＲｎが伝達される。このダミーワード線駆
動信号ＤＲｎ、ＤＲｎはともにワード線駆動信号Ｒｎと
同一タイミングで発生されかつ同一形状の波形を有して
いる。また、このダミーワード線駆動信号ＤＲｎ、ＤＲ
ｎは、行アドレスデコード信号に基づいて容易に発生す
ることができる。上述のように、第１図に示される構成
において第８図に示されるダミーセル方式を適用すれば
さらにセンスアンプの安定動作を図ることが可能となる
。
さらに上記実施例においては、センスアンプ５０の駆動
を、センスアンプ駆動信号線１７を用いて放電動作を先
に行なったが、これはセンスアンプ駆動信号線１４を用
いて先に充電動作を行なった場合においても上記実施例
と同様の効果が得られる。すなわちセンスアンプ駆動信
号φＳ、φにのどちらが先に活性状態に移行してもよい
。
を、センスアンプ駆動信号線１７を用いて放電動作を先
に行なったが、これはセンスアンプ駆動信号線１４を用
いて先に充電動作を行なった場合においても上記実施例
と同様の効果が得られる。すなわちセンスアンプ駆動信
号φＳ、φにのどちらが先に活性状態に移行してもよい
。
さらに、上記実施例においては１ ／ ２ Ｖ ｃ ｃ
プリチャージ方式のメモリデバイスについて説明したが
、Ｖｃｃプリチャージ方式のメモリデバイスにも本願発
明は適用可能である。ただし、このとき、第１の駆動信
号線１４をプリチャージ電位よりも高い電位に保持する
必要があるため、第１図において信号線２８に与えられ
る電源電位Ｖｃｃを、この動作電源電位Ｖｃｃよりも高
い電位ＶｃＣ′にする必要がある。
プリチャージ方式のメモリデバイスについて説明したが
、Ｖｃｃプリチャージ方式のメモリデバイスにも本願発
明は適用可能である。ただし、このとき、第１の駆動信
号線１４をプリチャージ電位よりも高い電位に保持する
必要があるため、第１図において信号線２８に与えられ
る電源電位Ｖｃｃを、この動作電源電位Ｖｃｃよりも高
い電位ＶｃＣ′にする必要がある。
［発明の効果］
以上のようにこの発明によれば、第１のセンスアンプ駆
動信号線と第２のセンスアンプ駆動信号線との間に、メ
モリセルデータ読出時において第２のセンスアンプ駆動
信号線に生じる電位変化を第１のセンスアンプ駆動信号
線へ伝達する電位変化伝達回路を設けたので、この伝達
された電荷（すなわち電位変化）がセンスアンプを介し
てビット線対間を伝達されたことになり、メモリセルデ
ータ読出時におけるビット線対間の電位差を拡大するこ
とができ、これによりセンスアンプ動作時における入力
電位差を大きくすることができ、センスアンプの動作マ
ージンを大きくすることができるとともに、従来と同一
のビット線対間電位差の時点でセンスアンプを駆動すれ
ば従来よりも早い時点でセンスアンプを活性化すること
が可能となり、高速データ読出しが可能となる。
動信号線と第２のセンスアンプ駆動信号線との間に、メ
モリセルデータ読出時において第２のセンスアンプ駆動
信号線に生じる電位変化を第１のセンスアンプ駆動信号
線へ伝達する電位変化伝達回路を設けたので、この伝達
された電荷（すなわち電位変化）がセンスアンプを介し
てビット線対間を伝達されたことになり、メモリセルデ
ータ読出時におけるビット線対間の電位差を拡大するこ
とができ、これによりセンスアンプ動作時における入力
電位差を大きくすることができ、センスアンプの動作マ
ージンを大きくすることができるとともに、従来と同一
のビット線対間電位差の時点でセンスアンプを駆動すれ
ば従来よりも早い時点でセンスアンプを活性化すること
が可能となり、高速データ読出しが可能となる。
第１図はこの発明の一実施例であるダイナミックランダ
ムアクセスメモリにおけるセンスアンプ駆動装置の構成
を示す図である。第２図はこの発明の一実施例であるセ
ンスアンプ駆動装置を動作させた場合の各信号線による
電位変化を示す波形図である。第３図はこの発明の一実
施例である電位変化伝達回路の動作を制御するためのク
ロック信号を発生するための回路構成の一例を示す図で
ある。第４図は第１図に示される電位変化伝達回路の第
１の変型例を示す図である。第５図は第１図に示される
電位変化伝達回路の第２の変型例を示す図である。第６
図は第１図に示される電位変化伝達回路の第３の変型例
を示す図である。第７図は第１図に示される電位変化伝
達回路の第４の変型例を示す図である。第８図はこの発
明の他の実施例においてビット線構成にダミーセル方式
を適用した際の構成の一例を示す図である。第９図は従
来から用いられ、この発明が適用されるダイナミックラ
ンダムアクセスメモリの読出部における概略構成を示す
図である。第１０図は第９図に示されるメモリセルアレ
イ部の詳細な構成を示すブロック図である。第１１図は
従来の１対のビット線の構成およびセンスアンプおよび
センスアンプ駆動系の構成を示す図である。第１２図は
従来のセンスアンプ駆動方式における各信号線上の電位
変化を示す図である。第１３図はメモリセルデータ読出
時におけるビット線およびセンスアンプ駆動信号線上の
電位変化および電荷の流れを示す図である。第１４図は
従来のセンスアンプにおけるメモリセルデータ読出時に
おける各信号線上の電位変化を示す図である。 図において、１はメモリセル、２．７はビット線、３は
ワード線、１４は第１のセンスアンプ駆動信号線、１７
は第２のセンスアンプ駆動信号線、４４は電位変化伝達
回路、５０はセンスアンプ、１００は定電圧発生回路、
１５０はビット線対プリチャージ／イコライズ回路であ
る。 なお、図中、同一符号は同一または相当部分を示す。
ムアクセスメモリにおけるセンスアンプ駆動装置の構成
を示す図である。第２図はこの発明の一実施例であるセ
ンスアンプ駆動装置を動作させた場合の各信号線による
電位変化を示す波形図である。第３図はこの発明の一実
施例である電位変化伝達回路の動作を制御するためのク
ロック信号を発生するための回路構成の一例を示す図で
ある。第４図は第１図に示される電位変化伝達回路の第
１の変型例を示す図である。第５図は第１図に示される
電位変化伝達回路の第２の変型例を示す図である。第６
図は第１図に示される電位変化伝達回路の第３の変型例
を示す図である。第７図は第１図に示される電位変化伝
達回路の第４の変型例を示す図である。第８図はこの発
明の他の実施例においてビット線構成にダミーセル方式
を適用した際の構成の一例を示す図である。第９図は従
来から用いられ、この発明が適用されるダイナミックラ
ンダムアクセスメモリの読出部における概略構成を示す
図である。第１０図は第９図に示されるメモリセルアレ
イ部の詳細な構成を示すブロック図である。第１１図は
従来の１対のビット線の構成およびセンスアンプおよび
センスアンプ駆動系の構成を示す図である。第１２図は
従来のセンスアンプ駆動方式における各信号線上の電位
変化を示す図である。第１３図はメモリセルデータ読出
時におけるビット線およびセンスアンプ駆動信号線上の
電位変化および電荷の流れを示す図である。第１４図は
従来のセンスアンプにおけるメモリセルデータ読出時に
おける各信号線上の電位変化を示す図である。 図において、１はメモリセル、２．７はビット線、３は
ワード線、１４は第１のセンスアンプ駆動信号線、１７
は第２のセンスアンプ駆動信号線、４４は電位変化伝達
回路、５０はセンスアンプ、１００は定電圧発生回路、
１５０はビット線対プリチャージ／イコライズ回路であ
る。 なお、図中、同一符号は同一または相当部分を示す。
Claims (11)
- （１）各々に複数のメモリセルが接続される第１および
第２のビット線を対をなすように繰返し配列して構成さ
れる複数のビット線対と、前記複数のビット線対の各々
に設けられ、第１および第２の信号線を介して伝達され
る信号に応答して活性化され、対応のビット線対の信号
を差動的に増幅する複数のセンスアンプとを有するダイ
ナミックランダムアクセスメモリにおけるセンスアンプ
駆動装置であって、前記第１および第２の信号線の間に
設けられ、前記第２の信号線の電位変化を前記第１の信
号線に伝達する電位変化伝達手段と、前記メモリセルの
情報読出タイミングを規定する制御信号に応答して前記
電位変化伝達手段の動作を制御する信号を発生する制御
信号発生手段とを備える、ダイナミックランダムアクセ
スメモリにおけるセンスアンプ駆動装置。 - （２）前記電位変化伝達手段は、前記制御信号発生手段
出力に応答して前記センスアンプの活性化の前に非活性
化され、前記第１の信号線と第２の信号線を電気的に分
離する手段を含む、特許請求の範囲第１項記載のダイナ
ミックランダムアクセスメモリにおけるセンスアンプ駆
動装置。 - （３）前記電気的分離手段は、選択されたメモリセルの
情報が、前記メモリセルの情報読出タイミングを規定す
る制御信号に応答して、対応するビット線上に伝達され
る前に活性化される、特許請求の範囲第２項記載のダイ
ナミックランダムアクセスメモリにおけるセンスアンプ
駆動装置。 - （４）前記電位変化伝達手段は、前記第１の信号線と前
記第２の信号線とを容量的に結合する容量結合手段を含
む、特許請求の範囲第１項記載のダイナミックランダム
アクセスメモリにおけるセンスアンプ駆動装置。 - （５）前記電位変化伝達手段は、前記制御信号発生手段
出力に応答してオフ状態となるスイッチング手段と、前
記スイッチング手段と直列に接続される容量手段とを含
む、特許請求の範囲第１項記載のダイナミックランダム
アクセスメモリにおけるセンスアンプ駆動装置。 - （６）前記電位変化伝達手段は、容量と、前記容量と前
記第１の信号線との間に設けられ、前記制御信号発生手
段出力に応答してオフ状態となる第１の絶縁ゲート電界
効果トランジスタと、前記容量と前記第２の信号線との
間に設けられ、前記制御信号発生手段出力に応答してオ
フ状態となる第２の絶縁ゲート電界効果トランジスタと
を備える、特許請求の範囲第１項記載のダイナミックラ
ンダムアクセスメモリにおけるセンスアンプ駆動装置。 - （７）前記電位変化伝達手段は、前記第１の信号線に結
合される一方電極と、他方電極とを有する容量と、前記
容量の前記他方電極と前記第２の信号線との間に設けら
れ、前記制御信号発生手段出力に応答してオフ状態とな
る第３の絶縁ゲート電界効果トランジスタとを備える、
特許請求の範囲第１項記載のダイナミックランダムアク
セスメモリにおけるセンスアンプ駆動装置。 - （８）前記電位変化伝達手段は、前記第２の信号線に結
合される一方電極と、他方電極とを有する容量と、前記
容量の前記他方電極と前記第１の信号線との間に設けら
れ、前記制御信号発生手段出力に応答してオフ状態とな
る第４の絶縁ゲート電界効果トランジスタとを備える、
特許請求の範囲第１項記載のダイナミックランダムアク
セスメモリにおけるセンスアンプ駆動装置。 - （９）前記センスアンプは、前記第１のビット線と前記
第２のビット線との間に設けられ、その一方電極とゲー
ト電極とが交差接続する形態で設けられ、かつ他方電極
に前記第２の信号線が結合される１対のｎチャネル絶縁
ゲート電界効果トランジスタと前記第１のビット線と前
記第２のビット線との間に設けられその一方電極とゲー
ト電極とが交差接続する接続形態で設けられ、かつその
他方電極が前記第１の信号線が結合される１対のｐチャ
ネル絶縁ゲート電界効果トランジスタとを備え、前記第
１の信号線には前記ビット線のプリチャージ期間中に前
記第１の信号線電位をプリチャージ電位より前記ｐチャ
ネル絶縁ゲート電界効果トランジスタのしきい値電圧の
絶対値よりも高い値に保持する手段が設けられる、特許
請求の範囲第１項記載のダイナミックランダムアクセス
メモリにおけるセンスアンプ駆動装置。 - （１０）前記第１のビット線および第２のビット線の各
々に接続され、前記複数のメモリセルの各々が有する容
量と同容量の容量値を有するダミーセルをさらに備える
、特許請求の範囲第１項記載のダイナミックランダムア
クセスメモリにおけるセンスアンプ駆動装置。 - （１１）各々に複数のメモリが接続された第１および第
２のビット線が対をなすように配列されて構成される複
数のビット線対と、前記複数のビット線対の各々に設け
られ、第１および第２の信号線を介して伝達される信号
に応答して活性化され、対応のビット線対の信号を差動
的に増幅する複数のセンスアンプとを有するダイナミッ
クランダムアクセスメモリのセンスアンプ駆動方法であ
って、前記第１の信号線と第２の信号線とを容量結合す
るステップと、前記複数のメモリセルにアクセスして、
選択されたメモリセルの有する情報を対応のビット線上
へ伝達するステップと、前記第１の信号線と前記第２の
信号線とを電気的に分離して前記センスアンプを活性化
するステップとを備える、ダイナミックランダムアクセ
スメモリにおけるセンスアンプ駆動方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62292721A JPH07107798B2 (ja) | 1987-11-18 | 1987-11-18 | ダイナミックランダムアクセスメモリにおけるセンスアンプ駆動装置およびセンスアンプ駆動方法 |
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| US07/262,301 US4951256A (en) | 1987-11-18 | 1988-10-25 | Apparatus and method for driving sense amplifier in dynamic random access memory |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62292721A JPH07107798B2 (ja) | 1987-11-18 | 1987-11-18 | ダイナミックランダムアクセスメモリにおけるセンスアンプ駆動装置およびセンスアンプ駆動方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01133287A true JPH01133287A (ja) | 1989-05-25 |
| JPH07107798B2 JPH07107798B2 (ja) | 1995-11-15 |
Family
ID=17785455
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