JPH0449194B2 - - Google Patents

Description

請求の範囲 １ (イ) 少なくとも１対のビツト線３０，３８
と、 (ロ) 第１のデータ状態に対応する第１の電圧状態
又は第２のデータ状態に対応する第２の電圧状
態をそれぞれ記憶する、前記各ビツト線用の少
なくとも１個の動的記憶セル２２，３２と、 (ハ) これ等の記憶セルの１個を、供給される記憶
アドレスに応答して対応するビツト線に接続す
るが、前記両ビツト線を第３の電圧状態に浮動
状態にすると共に、前記記憶セルに接続された
ビツト線を、このビツド線に接続された前記記
憶セル内に前記第１の電圧状態が記憶されてい
れば、第４の電圧状態に、このビツト線に接続
された前記記憶セル内に前記第２の電圧状態が
記憶されていれば第５の電圧状態に、それぞれ
駆動するようにする接続手段２４，３４と、 (ニ) ラツチ信号を受ける取ると前記対の各ビツト
線に直接に接続され、低い方の電荷を持つビツ
ト線を低い電圧状態に駆動するセンス増幅器４
４と、 (ホ) 前記対の各ビツト線用のプルアツプ回路６
０，６８であつて、各各 (a) 第１のプリチヤージ信号Ｐを受け取るよう
に接続された制御接続部と、供給電圧V_ccと
プリチヤージ接続部１２２との間に接続され
た被制御経路とを有する、第１のトランジス
タ１２０と、 (b) 第２のプリチヤージ信号P_pを受け取るよう
に接続された制御接続部と、前記プリチヤー
ジ接続部１２２と各プルアツプ回路に関係す
るビツト線３０，３８との間に接続された被
制御回路とを有する、第２のトランジスタ１
２４と、 (c) 前記プリチヤージ接続部１２２に接続され
た制御接続部と、第３のプリチヤージ信号
P₁を受け取るように接続された接続部と後
記第４のトランジスタ１２８の制御接続部と
の間に接続された被制御経路とを有する。第
３のトランジスタ１２６と、 (d) 前記供給電圧V_ccと前記ビツト線３０，３
８との間に接続された被制御経路とを有する
前記第４のトランジスタ１２８と、 を含んで成り、各プリチヤージ信号のタイミ
ングを、第１のプリチヤージ信号Ｐが予め定
めた期間供給されて各プルアツプ回路がプリ
チヤージされた後に、第２のプリチヤージ信
号P_pが、各ビツト線３０，３８が前記第３の
電圧状態から１トランジスタしきい値低い電
圧状態より高い電圧状態であるときには第２
のトランジスタ１２４を導通状態としない電
圧レベルで、第２のトランジスタ１２４に供
給され、そして次に第３のプリチヤージ信号
P₁が、前記対のビツト線のうちの接続され
るビツト線を、他方のビツト線が低い電圧状
態に駆動された後に、高い電圧状態に引き上
げるような電圧レベルで、第３のトランジス
タ１２８に供給されるように構成した、プル
アツプ回路６０，６８と、 (ヘ) 前記記憶セルに前もつて接続されたビツト線
を前記低い電圧状態、又は前記高い電圧状態に
駆動した後に、前記記憶セルを前記ビツト線か
ら接続を切る手段２４，３４と、 (ト) 少くとも以前に前記記憶セルに接続した方の
ビツト線の電圧状態を、両ビツト線を互いに接
続する前に、入力／出力回路８４に伝送する伝
送手段７４，７６，８０，８２と、 (チ) 前記対にビツト線の一方を前記低い電圧状態
に駆動し、他方のビツト線を前記高い電圧状態
に駆動した後に、前記対のビツト線を互いに接
続して、前記第３電圧状態が前記第１の電圧状
態と前記第２の電圧状態との間にあり又前記第
３の電圧状態が前記第４の電圧状態と前記第５
の電圧状態にある場合に、前記両ビツト線の電
圧を前記第３の電圧状態で平衡させるようにす
る接続手段５０，５２と を包含する、ダミー・セルをもたない動的等速呼
出記憶装置。 ２ 前記各ビツト線のうちの一方のビツト線を低
い電圧状態に駆動し他方のビツト線を高い電圧状
態に駆動した後に前記各ビツト線を互いに分離す
る分離手段５０，５２を備えた請求の範囲第１項
記載の動的等速呼出記憶装置。 ３ 前記両ビツト線を互いに接続する接続手段
を、前記対のビツト線のうちの一方と、前記セン
ス増幅器のラツチ接続部４６との間に接続された
ドレイン端子及びソース端子を持つ第１のトラン
ジスタ５０と、前記対のビツト線のうちの他方の
前記ラツチ接続部との間に接続されたドレイン端
子及びソース端子を持つ第２のトランジスタ５２
とにより構成し、前記各トランジスタを導通状態
にし前記両ビツト線の電圧をこれ等のビツト線の
電荷転送により前記第３の電圧に平衡させる平衡
信号を受け取るように、前記各トランジスタのゲ
ート端子を接続した請求の範囲第１項記載の動的
等速呼出記憶装置。 ４ 前記各記憶セルと、前記両ビツト線のうちの
一方に接続されたドレイン端子と行線に接続され
たゲート端子と、共通の接続部に第２の端子を接
続した記憶コンデンサ２６，３６の第１の端子に
接続されたソース端子とを持つアクセス・トラン
ジスタ２４，３４により構成した請求の範囲第１
項記載の動的等速呼出記憶装置。 技術分野 本発明は、半導体集積回路、ことに動的記憶セ
ルを利用する等速呼出し記憶装置に関する。 背景技術 従来の動的等速呼出記憶装置回路の動作は、ク
リステニアン（Christeneon）を発明者とする米
国特許第3588844号及び同第3514765号とウオール
ストロム（Wahlstrom）を発明者とする米国特
許第3699537号とプレーブステイング
（Proebsting）等を発明者とする米国特許第
3902082号及び同第396706号との各明細書に記載
されている。ウオールストロム及びプレーブステ
イングの特許明細書に示してあるように、各記憶
セルを接続した各ビツト線の差動電圧を検出する
のにセンス増幅器を使うのが普通である。記憶セ
ルのビツト線への接続によりこのビツト線の前回
に生じた電圧を変え各ビツト線の差動電圧として
所望のデータ状態が生ずる。しかしビツト線への
記憶セルの接続により生ずるこのビツト線の電圧
変化は極めてわずかで、このようなわずかな電圧
変化の検出は動的等速呼出記憶装置の構造に切実
な問題を生じている。又別の問題として電気的雑
音が、ビツト線により接受され、この電気的雑音
が記憶セルにより生ずる所望の電圧オフセツトを
いつわるようになる。さらに集積回路の製造公差
により不つりあいのビツト線が生じ記憶セルの読
出しの妨げになる。 これ等の問題に応答して従来記憶装置の各ビツ
ト線にダミー・セルを協働させることが行われて
いる。ダミー・セルは、与えられた電圧状態にプ
リチヤージ（precharge）され、各記憶サイクル
中に各対のビツト線内の選択されてないビツト線
に接続される。しかし多数個のダミー・セルと共
にその協働する回路を設ける場合は、集積回路の
寸法が増し回路がさらに複数になる。 前記の問題のために、このような方法でビツト
線ごとのダミー・セルを必要としないように動作
し、これと同時に各記憶セルに記憶した電圧状態
の信頼性のある識別のできる動的等速呼出記憶装
置が必要とされている。 発明の開示 本発明は次のステツプで動的等速呼出記憶装置
を動作させる方法を提供するものである。第１の
データ状態に対応する高い電圧状態、又は第２の
データ状態に対応する低い電圧状態を動的記憶セ
ルに記憶する。この記憶セルは、次に１対のビツ
ト線を中間の電圧状態にセツトした後に、これ等
のビツト線の一方の接続される。低電圧を記憶す
る記憶セルをビツト線に接続するときは、このビ
ツト線の電圧は低下する。高電圧を記憶する記憶
セルをビツト線に接続するときは、このビツト線
の電圧は上昇する。一方のビツト線の電圧状態
が、このビツト線への記憶セルの接続により変え
られているときは、対のビツト線のうちの相手の
ビツト線はセツトされた中間の電圧状態に実質的
に保たれる。記憶セルをビツト線の一方に接続し
た後、最低の電圧を持つビツト線は低い電圧状態
に駆動され、そして他の方のビツト線は高い電圧
状態に駆動される。記憶セルは対応するビツト線
を低い電圧状態又は高い電圧状態に駆動した後、
対応ビツト線から接続を切られる。この記憶セル
を対応ビツト線から接続を切つた後、各ビツト線
を相手に接続し新らたなサイクルの準備として中
間の電圧状態にする。

【図面の簡単な説明】

本発明及びその利点の一層詳細な説明のために
次に添付図面について述べる。第１図は本発明に
よる動的等速呼出記憶装置の回路図であり、第２
図は第１図に例示した動的等速呼出記憶装置に生
ずる種種の信号のタイミング線図であり、第３図
は第１図に示したセンス増幅器の回路図であり、
第４図は第１図に示したプルアツプ（pull−up）
回路の回路図である。

【発明の詳細な説明】

本発明による動的等速呼出記憶装置を第１図に
例示してある。記憶装置１０にはアドレス線１２
の群を経て記憶アドレスを送る。アドレス線１２
は、行デコーダ１４のような複数個の各行デコー
ダに設けてある。各アドレス線１２は、デコーダ
１６，１７のような複数の各列デコーダに接続さ
れている。選択された行線に対するアドレスビツ
トは、記憶サイクル中に各線１２を経て１度に並
列に供給される。又選択された列に対するアドレ
スビツトは、記憶サイクル中に各線１２を経て遅
れて供給される。このことは第２図に示したアド
レス波形A_p〜A_oにより例示してある。 行アドレスビツトは、デコーダ１４のような行
デコーダを選択し、行線１８を起動させる。行線
１８は、アクセス・トランジスタ２４及び記憶コ
ンデンサ２６を備えた動的記憶セル２２に接続し
てある。アクセス・トランジスタ２４のゲート端
子は行線１８に接続され、アクセス・トランジス
タ２４のソース端子は記憶コンデンサ２６の第１
の端子に接続されている。記憶コンデンサ２６の
残りの端子は、接地接続部（node）２８に接続
されている。アクセス・トランジスタ２４のドレ
イン端子は、ビツト線３０に接続されている。 行線２０は、行デコーダ２１によりチヤージ
（charge）され、動的記憶セル３２に接続されて
いる。動的記憶セル３２は、アクセス・トランジ
スタ３４及び記憶コンデンサ３６を備えている。
アクセス・トランジスタ３４のゲート端子は線２
０に接続され、そのソース端子は記憶コンデンサ
３６の第１の端子に接続されている。記憶コンデ
ンサ３６の残りの端子は、接地接続部２８に接続
されている。アクセス・トランジスタ３４のドレ
イン端子は、ビツト線３８に接続されている。 行線１８を高電圧状態に駆動するときは、対応
するアクセス・トランジスタ２４が起動させら
れ、ビツト線３０及び記憶コンデンサ２６間に導
電性経路が形成される。行デコーダにより選択さ
れた行線の電圧は、第２図に示したタイミング信
号４０により例示してある。センス増幅器４４
は、ラツチ接続部４６を経て伝送されるラツチ信
号に応答して起動させられる。ラツチ信号Ｌは、
第２図に波形４８として例示してある。 記憶装置１０は、トランジスタ５０，５２を持
つ平衡回路を備えている。トランジスタ５０のソ
ース端子及びドレイン端子及びドレイン端子は、
ビツト線３０及びラツチ接続部４６の間に接続さ
れ、そしてトランジスタ５２のソース端子は、ビ
ツト線３８及びラツチ接続部４６間に接続されて
いる。各トランジスタ５０，５２のゲート端子
は、平衡信号Ｅを受ける接続部５４に接続されて
いる。平衡信号Ｅは、第２図に波形５６として例
示してある。平衡信号Ｅが高い電圧状態にセツト
されるときは、各トランジスタ５０，５２はター
ンオンされ、各ビツト線３０，３８を接続部４６
に接続する。 プルアツプ回路６０は、線６２を経てビツト線
３０に接続されている。プルアツプ回路６０は、
第２図にそれぞれ波形６３，６４，６６として例
示したプリチヤージ信号Ｐ，P_p，P₁に応答して
動作する。同様なプルアツプ回路６８は、ビツト
線３８に線７０を経て接続されている。各プルア
ツプ回路６０，６８は、対応するビツト線の電圧
が前もつてセツトされた電圧レベルより高いとき
を検出し、プリチヤージ信号を受け取るときは、
後述のようにビツト線を供給電圧まで引き上げ
る。 各ビツト線には、各記憶セル内に又これ等の記
憶セルからデータ状態を送る列トランジスタを設
けてある。列トランジスタ７４のソース端子及び
ドレイン端子は、ビツト線３０及び入出力線７６
の間に接続されている。列トランジスタ７４のゲ
ート端子は、列デコーダ１６に接続されている。
同様に列トランジスタ８０のドレイン端子及びソ
ース端子は、ビツト線３８及び入出力線８２の間
に接続されている。列トランジスタ８０のゲート
端子は、列デコーダ１６と同様に同じ列アドレス
信号に応答する列デコーダ１７に接続されてい
る。各列デコーダ１６，１７は、アドレス線１２
を経て受け取る列アドレスビツトに応答して、選
択された列トランジスタを起動させ、アドレス指
定した記憶セルに又この記憶セルからデータ状態
を伝送する。 入出力線７６，８２は、各記憶セル内に書込ま
れ又これ等の記憶セルから読出されるデータ状態
を伝送する作用をする入出力回路８４に接続され
ている。データ状態は、外部の回路からデータ入
力端子８６を経て受け取られ、外部回路にデータ
出力端子８７を経て伝送される。 次に本発明による動的等速呼出記憶装置１０の
動作を第１図、第２図、第３図及び第４図につい
て述べる。この回路は5.0Vの電源により動作す
るものとする。記憶サイクルは、行アドレススト
ローブ（RAS）信号９０により開始される。
RAS信号９０は高レベルから低レベルに推移す
る際に起動状態になる。行アドレスビツトは、行
デコーダ１４に波形９２ａにより示すように供給
される。行アドレスビツトは、RAS信号が起動
状態になる直後に受け取られる。行デコーダ１４
は、行使用可能信号４０を選択された行線に送
る。 行使用可能信号４０が5Vのレベルになるとき
は、記憶セル２２内のアクセス・トランジスタ２
４は導通状態になり、記憶コンデンサ２６をビツ
ト線３０に接続する。ビツト線３０，３８は、波
形９６により示すように、約2.0Vの電圧レベル
に前もつて平衡させてある。記憶コンデンサ２６
が、前もつて5.0Vの記憶されたレベルに帯電し
ていれば、ビツト線３０は、記憶コンデンサ２６
とビツト線３０との間の電荷共用のために第２図
の波形９６ａにより示すように約2.3Vに駆動さ
れる。しかし記憶コンデンサ２６が前もつて地電
位に放電されていれば、ビツト線３０は波形９６
ｂにより示すように約1.8Vになる。 記憶セル２２をビツト線３０に接続した後、波
形４８として示したラツチ信号Ｌは地電位にな
る。センス増幅器４４は、これに接続され低い方
の電圧にある一方のビツト線を地電位にすること
によりラツチ信号に応答する。コンデンサ２６が
前もつて放電されていれば、ビツト線３０の電圧
は、この電圧を地電位にした場合に波形９６ｂで
示したようになる。しかし記憶コンデンサ２６が
波形９６ａで示すように記憶された高い電圧レベ
ルに帯電していれば、ビツト線３０は、センス増
幅器４４の動作により影響を受けない。しかしビ
ツト線３０が波形９６ａにより示した電圧に上昇
していれば、ビツト線３０は波形９８として示し
たビツト線３８の電圧を越え、ビツト線３８は波
形９８ａにより示すように地電位になる。しかし
ビツト線３０の電圧を記憶コンデンサ２６により
引き下げてあれば、ビツト線３８の平衡電圧はセ
ンス増幅器４４により影響を受けない。この状態
は波形９８ｂで示してある。 センス増幅器４４がビツト線の一方を地電位に
引き下げた後、又プリチヤージ信号Ｐによりプル
アツプ回路６０，６８をプリチヤージした後、プ
リチヤージ信号P₀，P₁が受け取られ、プルアツ
プ回路６０，６８を起動させる。各プルアツプ回
路６０，６８は、各ビツト線のうちのどの１つの
ビツト線の電圧が前もつてセツトされた電圧より
高いかを検出する。ビツト線の１つの地電位にな
り、他方のビツト線は、平衡電圧になるか又は高
電圧5Vを記憶した記憶コンデンサに接続するこ
とにより生ずる上昇電圧2.3Vになる。高電圧を
持つビツト線は、供給電圧まで引き上げられる。
記憶セルから高い電荷を受け取つたビツト線に対
し、この状態は波形９６ａにより示してある。平
衡電圧にあつたビツト線に対しては波形９８ｂに
より示してある。このときにはビツト線に接続し
てある記憶コンデンサは、そのもとの電圧にもど
つている。 ビツト線の一方を供給電圧に駆動し他方のビツ
ト線を地電位にしたときに、列トランジスタ７
４，８０はターンオンされ、各ビツト線３０，３
８をそれぞれ入出力線７６，８２に接続する。各
ビツト線の電圧状態は、各入出力線を経て入出力
回路８４に伝送される。入出力回路８４は、入出
力線７６，８２間の差動電圧を検出するようにセ
ンス増幅器を備えている。入出力回路内のセンス
増幅器は、記憶セル内に記憶される電圧状態を測
定し、この電圧状態をデータ出力線８７を経て伝
送する。 ビツト線の一方を地電位にし、他方のビツト線
を供給電圧にした後、記憶セル内のデータ状態は
ふたたび記憶される。そして行線１８は地電位に
もどり、記憶コンデンサの電荷を分離する。次で
これ等のビツト線は浮動状態にさせられる。次い
で平衡信号５６を、各トランジスタ５０，５２の
ゲート端子に加え、各トランジスタ５０，５２を
導通させ、ビツト線３０をビツト線３８にラツチ
接続部４６を経て接続する。この接続により電荷
を各ビツト線に共用し、これ等のビツト線が平衡
させられて、供給電圧及び地電位間にほぼ中間の
電圧になる。このことは波形９６，９８の両方で
示してある。この場合各波形９６，９８は、2V
の平衡電圧にもどる。 第１図に示したセンス増幅器４４に対する代表
的回路を第３図に例示してある。パス・トランジ
スタ１０４のソース端子及びドレイン端子は、ビ
ツト線３０及び接続部１０６の間に接続されてい
る。第２のパス・トランジスタ１０８のソース端
子及びドレイン端子は、ビツト線３８及び接続部
１１０の間に接続されている。両トランジスタ１
０４，１０８のゲート端子は、供給電圧V_ccのよ
うな高電圧源に接続されている。各トランジスタ
１０４，１０８はつねに導通しており、抵抗器と
して作用する。トランジスタ１１２のドレイン端
子は接続部１０６に接続され、ソース端子は接続
部４６に接続され、ゲート端子は接続部１０６に
接続されている。 センス増幅器の動作は、記憶セルがビツト線の
一方、すなわち線３０又は線３８に接続された後
に、生ずる。ビツト線の一方は、この場合他方の
ビツト線より高い電圧になる。たとえばビツト線
３０が高い方の電圧になるものとする。ラツチ信
号により接続部４６を徐徐に地電位にするとき
は、トランジスタ１１４のゲートからソースへの
バイアスが、トランジスタ１１２のゲートからソ
ースへのバイアスよりも大きいから、トランジス
タ１１４の方が、トランジスタ１１２より前にタ
ーンオンされる。トランジスタ１１４が導通する
ときは、接続部１１０はトランジスタ１１４を経
てラツチ接続部４６にデイスチヤージ
（discharge）される。接続部１１０のデイスチヤ
ージされるときは、トランジスタ１１２のゲート
バイアスが低下して、トランジスタ１１２が導通
状態にならないようにされる。ラツチ信号が地電
位まで引き下げられるときは、トランジスタ１１
４は、導通状態を継続する。なぜならば、ビツト
線３０及び接続部１０６が前回の高い電荷状態の
ままになつているからである。接続部１１０がデ
イスチヤージされるとトランジスタ１０８の導通
によりビツト線３８をデイスチヤージする。すな
わちラツチ信号が全く地電位になつた後ビツト線
３８も又地電位になる。 記憶セルをビツト線の一方に接続した後線３８
が高い方の電圧になれば、トランジスタ１１２は
導通状態になり、接続部１０６をデイスチヤージ
しビツト線３０を地電位にする。 プルアツプ回路６０，６８の回路図を第４図に
例示してある。トランジスタ１２０のドレイン端
子はV_cc電源に接続され、ソース端子は接続部１
２２に接続され、ゲート端子はプリチヤージ信号
Ｐを受け取るように接続されている。トランジス
タ１２４のドレイン端子は接続部１２２に接続さ
れ、ソース端子はビツト線３０に接続され、ゲー
ト端子はプリチヤージ信号P_pを受け取るように接
続されている。 トランジスタ１２６のドレイン端子はプリチヤ
ージ信号P₁を受け取るように接続され、ゲート
端子は接続部１２２に接続され、ソース端子はト
ランジスタ１２８のゲート端子に接続されてい
る。トランジスタ１２８のドレイン端子はV_ccｃ
電源に接続され、ソース端子はビツト線３０に接
続されている。 プリチヤージ信号Ｐを受け取るときは、トラン
ジスタ１２０が導通状態になり接続部１２２を高
い電圧状態にプリチヤージする。プリチヤージ信
号が低い電圧レベルにもどると、接続部１２２は
高い電圧状態で浮動状態のままになる。プリチヤ
ージ信号P_pが約2Vになると、ビツト線３０が十
分に低い電圧状態にあればトランジスタ１２４が
導通状態になり、トランジスタ１２４のゲート端
子及びソース端子の間に少くとも１のトランジス
タしきい値電圧が存在する。トランジスタ１２４
が導通すると、接続部１２２はビツト線３０にデ
イスチヤージされる。 しかしビツト線３０の電荷が十分に高くトラン
ジスタ１２４のゲート端子及びソース端子間に１
以上のトランジスタしきい値電圧がある場合に
は、トランジスタ１２４はプリチヤージ信号P_pに
より導通状態にならないで接続部１２２を高い電
圧レベルで浮動状態のままに残す。次いでP₁信
号は、トランジスタ１２６のドレイン端子に加え
られる。接続部１２２が高い電圧にあると、トラ
ンジスタ１２６が導通し、トランジスタ１２６の
ソースはV_cc以上の信号P₁に追従する。このこと
は、トランジスタ１２６のチヤネルキヤパシタン
スにより接続部１２２を高電圧レベルへブートス
トラツプする。トランジスタ１２８のゲート端子
に加えられるブートストラツプされたプリチヤー
ジ信号P₁の全電圧レベルによつて、全供給電圧
V_ccはビツト線３０に加えられることにより、ビ
ツト線をV_ccの電圧状態にする。すなわちビツト
線３０の電圧が前もつてセツトされたレベル以上
であるときは、ビツト線はプリチヤージ回路６０
の動作により供給電圧に上昇するが、ビツト線３
０の電圧が前もつてセツトされたベルルより低け
れば、プリチヤージ回路６０はビツト線３０に影
響を及ぼさない。 従来技術においてダミーセルを用いている理由
はセンス動作の前にビツト線上の容量を平衡化し
ておくためである。本発明はビツト線３０，３８
上の容量の平衡化に頼らずに正確なセンス動作を
行うことを可能にする。本発明では従来技術のよ
うに容量を平衡化するための手段を介してビツト
線を接続するのではなく、センス増幅器に直接に
ビツト線を接続する。 記憶セル３２は、ダミーセルを直接に置換する
ものではなく、その機能は単に記憶読出し動作の
間にセツトされる平衡化電圧を保持するだけであ
る［第２図の波形98参照］。従つて記憶セル２２
及び３２の間に厳密な対称性がなくても不都合は
ない。何故なら本発明によればビツト線容量の平
衡化は必要でないからである。もしトランジスタ
３２がトランジスタ２２と厳密に対称なものでな
くても、トランジスタ３２は平衡化電圧を保持す
る作用をするので本発明の実施に支障はない。 センス動作の間、ビツト線をセンス増幅器の入
力節点に直接に接続する理由は次のとおりであ
る。ビツト線３０，３８をセンス増幅器３４に直
接に接続することにより、センス動作後に２種の
電圧の低い方の電圧を持つビツト線が、センス増
幅器がラツチされたときに、地電位に引下げられ
ることが確実になる。一方、プルアツプ回路によ
り、２種の電圧の高い方の電圧を持つビツト線が
供給電圧に引き上げられる。こうして検出するべ
き電位差が増し、検出がより簡単になる。 ビツト線の電圧の平衡化をメモリサイクル外の
時間に行うことに理由は次のとおりである。この
平衡化の重要な技術的効果は、ビツト線３０，３
８上に基準電圧を与えることである。記憶セル２
２をアクセスすると、この記憶セルに協働するビ
ツト線上の電圧は記憶セル内に蓄積されている状
態に従つて上昇するか又は下降する。上記のよう
に、センス増幅器が高い方の電圧を持つビツト線
の電圧を引下げプルアツプ回路が低い方の電圧を
持つビツト線の電圧を引上げる。こうしてセンス
動作を行つた後、両電圧を平衡化して新しいサイ
クルに備える。すなわち新しいサイクルが始まる
前に平衡化する。実際、第２図において平衡信号
Ｅはメモリリードサイクル外で高となり、また、
平衡化はRAS信号がセツトされる前に生じるこ
とは上記に説明したとおりである。 要するに本発明は、各ビツト線に記憶セルを接
続する前に、各ビツト線を供給電圧の約半分2V
に平衡させる動的等速呼出記憶装置にある。セン
ス増幅器は、記憶コンデンサをビツト線の一方に
接続することにより生ずるビツト線の電圧差を検
出し、低い方の電圧を持つビツト線を地電位にす
る。プルアツプ回路は、高い方の電圧を持つビツ
ト線を高電圧にする。電圧状態を入出力線を経て
移した後に、又記憶セルを分離した後に、各ビツ
ト線を浮動状態にしラツチ接続部を経て相互に接
続し、これ等のビツト線をこれ等のビツト線間の
電荷転送によつて平衡電圧にもどすようにする。 プルアツプ回路の作用効果についてより具体的
に説明すると、各プルアツプ回路６０，６８はそ
れに接続されたビツト線上の電圧を検出し次の２
種の作用の一方をする。すなわち接続されたビツ
ト線上の電圧が予め定めたレベルより高いときに
は、そのビツト線上の電圧を供給電圧V_ccに引上
げる。一方、接続されたビツト線上の電圧が予め
定めたレベルより低いときには、そのビツト線上
の電圧に対して作用しない。プルアツプ回路は、
入力／出力回路中のセンス増幅器により検知する
ために充分な電位差をビツト線間に提供すること
に加えて、読出しサイクルの最後に記憶コンデン
サに最大の電圧を書込むために適当なビツト線を
V_ccに引上げるという重要な作用をする。 このプルアツプ回路の作用は第４図に示したト
ランジスタにより得られる。第１のプリチヤージ
信号Ｐがトランジスタ１２０に供給され、このト
ランジスタが導通状態となる。プリチヤージ接続
部１２２が高電圧状態となる。次に第１のプリチ
ヤージ信号が取除かれ、プリチヤージ接続部１２
２が浮遊状態となる。次に第２のプリチヤージ信
号P_pがトランジスタ１２４に供給され、ビツト線
３０が低電圧状態であれば、トランジスタ１２４
が導通状態となりプリチヤージ接続部１２２はビ
ツト線に放電し、従つてプルアツプ回路はビツト
線上の電圧に作用しない。しかしビツト線３０が
高電圧状態であれば、トランジスタ１２４は第２
のプリチヤージ信号によつても導通状態とならな
い。次に第３のプリチヤージ信号P₁がトランジ
スタ１２６に供給される。プリチヤージ接続部１
２２は浮遊状態であるので、第３のプリチヤージ
信号P₁はプリチヤージ接続部１２２をブートス
トラツプすることができ、こうして第３のプリチ
ヤージ信号P₁の全電圧レベルがトランジスタ１
２６を経てトランジスタ１２８のゲート端子に印
加される。従つて全供給電圧V_ccがビツト線３０
に印加され、ビツト線上の電圧がV_ccに引上げら
れる。 このプルアツプ回路は実質的にビツト線を高電
圧状態に充電するために充分な電荷だけを必要と
する。すなわちこのプルアツプ回路においては
V_ccと接地との間の直接の電流経路はどの時点に
おいてもない。 このプルアツプ回路はビツト線を直接にオフ状
態とする作用をする。そして両ビツト線のいずれ
をV_ccに引上げるかを定めるために両ビツト線間
の電位差を検知する必要がない。このことによつ
て、プルアツプ回路を、センス増幅器の位置する
両ビツト線間ではなく、ビツト線の終端部に位置
させることが可能となる。プルアツプ回路をビツ
ト線の終端部に位置させることにより、メモリア
クセス時間を短縮することがでるという効果が得
られる。ビツト線の終端部すなわちプルアツプ回
路の近くに接続される入力／出力回路が、プルア
ツプ電圧がビツト線を伝わつて伝播してくるのを
持つ必要がなくなるからである（ビツト線は比較
的高い容量をもつのでその一端に印加された電圧
パルスが他端に到達するには相当の遅延が生じ
る）。すなわち全ビツト線間電位差が入力／出力
回路に印加され、従つてプルアツプ回路がイネー
ブル状態となるとその後直ちに入力／出力回路が
イネーブル状態となることができるので、高速化
が可能となるのである。 本発明の１実施例を添付図面に例示し詳細に述
べたが、本発明が前記した実施例には限らないで
本発明の範囲を逸脱しないで種種の変化変型を行
うことができるのはもちろんである。