JPS62150587A - アクテイブリストア回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、半導体装置におけるアクティブリストア回路
に関するものである。

従来の技術 近年、半導体集積回路の大規模化に伴い、ＭＯ８型半導
体メモリ装置、なかでもダイナミック型ランダムアクセ
スメモリ（以下、ＤＲＡＭと略称）の高集積化、大容量
化への動きが著しい。ＭＯ８ＤＲＡＭの高集積化に際し
ては、チップサイズなどの制約から、１ピット当りのメ
モリセル面積を必要最小限にする例が多く、この結果、
メモリセルからの読み出し信号レベルが小さくなり、こ
の読み出し信号を増幅するセンスアンプと、センスアン
プ動作時のハイレベル側データ線のレベル低下を回復さ
せるアクティブリストア回路の高性能化をはかることが
、大容量ＤＲＡＭの高性能化のだめの最大の要件となっ
ている。特に、最近では消費電流・雑音の低減のため、
データ線を電源電圧（ｖｏ。）の半分、すなわち１／２
ｖ０゜まで予備充電する方式を採ることが多く、アクテ
ィブリスト子回路の重要性がますます高まってきている
。

以下に、従来のアクティブリストア回路について説明す
る。

第３図は、従来のアクティブリストア回路を用いて構成
されたＮチャネルＭＯＳＤＲＡＭのセンスアンプとアク
ティブリストア回路の示す図、また、第４図は第３図の
回路における各ノードの波形を模式的に示した図である
。

第３図において、アクティブリストア回路はトランジス
タＱ１　、Ｃ２，Ｃ５，Ｃ６，Ｃ７，ＱＢとコンデンサ
０２　、Ｃ３とによって構成されている。また、データ
線１とデータ線２には、トランジスタＱ１３．Ｑ１４か
らなる予備充電回路、トランジスタＱ１１とＣ１２から
なるセンスアンプならびに、メモリセルＡとメモリセル
Ｂが接続されている。このような構成とされた従来の回
路では、第４図に示すように、クロック信号φ、によっ
てＶ。ｃレベルまで予備充電されたデータ線にメモリセ
ルの内容を読み出すことで現われた微小な信号をセンス
アンプで増幅し片方のデータ線の電位をＯｖまで落とす
。クロック信号φＳ　はセンスアンプ駆動信号である。

なお、第４図では、データ線２がロウレベル、データ線
１がハイレベルになる場合について例示しているが、こ
のときハイレベル側のデータ線１も、センスアンプの動
作全高速で行なった場合にはｖｏ。レベルに対してわず
かに電位が下がる。次にクロック信号φ、によってアク
ティブリストア回路が起動され、データ線１の電位がｖ
ｃｃレベルにもどされる。以上の一連の動作の結果、デ
ータ線１と２の最終的な電位は、ｖｃｃレベルとＯｖに
なり、メモリセルの記憶内容がハイレベル・ロウレベル
いずれの場合についても、ｖｃｃレベルまたはＯｖの再
書き込みが確保できる。このとき、アクティブリストア
回路の動作の詳細を説明すると次のようになる。まず、
センスアンプの動作開始以前に第３図のノードＮ１とＮ
２はφＰによってデータ線と同時にＶ。、レベルに予備
充電される。次にメモリセルからデータ線への読み出し
が行なわれ、センスアンプが動作する。

この動作でデータ線２の電位が下降して、データ線１と
２の電位差が’／Ｔ　（ＶＴはしきい値電圧）より大き
くなると、トランジスタＱ６が導通し、ノードＮ２の電
位がデータ線２とともに下降する。

この時、トランジスタＱ５は遮断状態であるためノード
Ｎ１の電位は予備充電時のままである。最後に、センス
アンプの動作が完了し、ノードＮ２の電位が十分低くな
った後にφ、をＯＶからＶＣＣレベルに立ち上げると、
コンデンサＣ２によるブートストラップ効果によりノー
ドＮ１の電位がＶＣＣ＋α（α＞ＶＴ）まで上昇し、ト
ランジスタＱ１が導通してデータ線１の電位がＶＣＣレ
ベルまで引き上げられる。ところで、コンデンサＣ２お
よびＣ３をエン・・ンスメント型のＭＯＳ容量で形成し
、このＭＯＳ容量のゲート電極側をノードＮ１　、Ｎ２
とすると、アクティブリストア動作時におけるクロック
信号の負荷を軽減できる。この効果は、アクティブリス
トア動作開始時点でのノードＮ２の電位がｖＴ以下であ
ると、コンデンサＣ３は遮断状態となるため、Ｃ３はコ
ンデンサとして機能せず、φムの負荷がコンデンサＣ２
側のみとなることによってもたらされる。

以上説明した従来の構成によれば、アクティブリストア
回路を付加したことによる機能、すなわチ、センスアン
プ動作時のノ・イレベル側データ線のレベルの低下を回
復させる機能が発揮される。

しかしながら、第４図でノードＮ、、Ｎ２の波形旨すよ
うに、この回路では、ノードＮ２のノードの電位がＶＣ
Ｃレベルと０レベルとの間で変化するため、電流消費が
大きくなる不都合がある。また、この電位変化が大きい
ことによって、他の回路部に対する雑音の影響、さらに
、他の回路部からの雑音の影響が無視できなくなる。

このような問題の排除を意図して、データ線の電位を電
源電圧ＶＣＣの半分の電位、すなわち１／２ＶＣＣまで
予備充電するようにした回路形式が採用されるに至って
いる。

第５図は、従来のアクティブリストア回路を用いて構成
した１／２Ｖｃａ予備充電方予備充電型ネルＭＯ８ＤＲ
ＡＭのセンスアンプとアクティブリストア回路部分の構
成を示す図、また、第６図は第５図の回路における各ノ
ードの波形を模式的に示す図である。

第５図の回路は、トランジスタＱ＋３．Ｑ＋ａからなる
データ線の予備充電回路部の電源電位およびトランジス
タＱ７．Ｑ８からなるアクティブリストア回路中のノー
ドＮ１．Ｎ２の予備充電回路部の電源電位がＶ２ｖｃｃ
レベルとなっていること、アクティブリストア駆動信号
が第３図の回路ではノ・イレベルがＶＣＣレベルである
クロックφム　であったのに対し第５図の回路では、ト
ランジスタＱ＋ｓ＋　Ｑ＋６１Ｑ１７．コンデンサＣ１
，クロック信号φ人、φＢにより構成される昇圧回路に
より発生され、ノ・イレベルがＶＣａ＋α（α＞ＶＴ）
となる信号φＱを用いることの相違点を除けば、他は第
３図の回路と同様である。

この回路では、データ線の予備充電電位がｈ　Ｖｃｃレ
ベルになることにより、アクティブリストア回路中のノ
ードＮＩ　＋　Ｎ２の予備充電電位も、予備充電時にお
けるトランジスタＱ＋、Ｑ２の導通を防止するために必
然的に１／！　Ｖｃｃレベルとなる合→が、このことに
よりコンデンサＣ２もしくはＣ５のうちハイレベルにな
るべきデータ線側のコンデンサの両端の電位差がアクテ
ィブリストア動作直前においてｖ２Ｖｃｃとなる。とこ
ろで、第３図の従来例で示したのと同様に、コンデンサ
Ｃ２ｒ　Ｃ３をエン・・ンスメント型のＭＯ３容量で形
成すると、ノードＮ１またはＮ２の昇圧時の実効的な電
位差は１／！’／ＱＣＶＴとなり、・低い電源電圧（Ｖ
ｃｃ）での動作時に充分な昇圧が行なえなくなる。この
ため、第５図の回路図および第６図の波形図で示すよう
に、アクティブリストア駆動信号φ９をＶＣＣ＋α（α
＞ＶＴ）に昇圧することに加えて、コンデンサＣ２，Ｃ
，をデプレッション型のＭＯ３容量またはＭＯ３容量以
外の容量で形成する必要が生ずる。なお、第５図に例示
したアクティブリストア駆動信号φＱ　の発生回路は、
第６図の波形図にも示したように、クロックφムとトラ
ンスファゲートＱ＋７によりφＱの電位’ｒａｃｅレベ
ルに立ち上げると同時にコンデンサＣ１を予備充電し、
次いで、クロックφＢとトランジスタＱ１６によりＱ１
７を遮断状態にすると同時にコンデンサＣ１のブートス
トラップ効果によりφＱの電位をＶＣＣ＋α（α＞ＶＴ
）まで昇圧するように機能する。

発明が解決しようとする問題点 上記のように’ＡＶｃｃ予備充電の機能が付与された従
来の構成では、データ線の予備充電電位がＶ２Ｖｃｃの
場合において充分なアクティブリストア動作を実現する
ためには、コンデンサＣ２，Ｃ３をデプレッション化し
なければならず、第３図の従来例テ述ヘタコンデンサＣ
２１Ｃ’　ｓのエンノ・ンスメント型ＭＯ３容量化によ
るアクティブリストア駆動信号の負荷低減効果はもはや
期待できなくなる。

この結果、第５図のφＱの負荷が第３図のφムの負荷の
２倍程度という大きなものとなる。

さらに、このアクティブリストア駆動信号の負荷の増大
は、メモリの大容量化に伴って１つのメモリ装置内のア
クティブリストア回路の数そのものが増えた場合、深刻
な問題となる。さらに、データ線の予備充電電位をＶＶ
ｃｃ化することによる消費電流および雑音の低減効果を
相殺してしまう可能性もある。

このように、従来のアクティブリストア回路においては
、データ線の予備充電電位を１／！Ｖｃｃとしたときの
動作確保のために、アクティブリストア駆動信号の負荷
の増大が避けられないところとなり、ひいては消費電流
および雑音の増大をまねくという問題点があった。

本発明は、上記の問題点を解消するもので、データ線予
備充電電位のＷＶｃｃ化をはかつても、アクティブリス
トア駆動信号の負荷の増大をきたすことがないアクティ
ブリストア回路を提供することを目的とする。

問題点を解決するだめの手段 本発明は、ドレインが第１の固定電位電源に接続され、
ソースが第１のデータ線に接続された第１のトランジス
タと、ドレインが前記第１の固定電位電源に接続され、
ソースが第２のデータ線に接続された第２のトランジス
タと、ソースが前記第１のトランジスタのゲートに接続
された第３のトランジスタと、ソースが前記第２のトラ
ンジスタのゲートに接続された第４のトランジスタと、
前記第１データ線と第２データ線の間の電位差を感知し
て前記第３トランジスタと第４トランジスタのうち一方
を選択的に導通状態とする手段と、前記第３トランジス
タと第４トランジスタのドレインに印加されるアクティ
ブリストア駆動信号を前記第１の電源電圧以上に昇圧す
る手段とを備えたことを特徴とするアクティブリストア
回路である０ 作用 本発明によれば、ダイナミック型ランダムアクセスメモ
リにおいて、データ線の予備充電電位をｖ２Ｖｃｃとし
た場合に、アクティブリストア駆動信号の負荷を増大さ
せることなしに動作の安定なアクティブリストア回路を
提供するところとなる。

実施例 第１図はアクティブリストア回路を用いて構成された本
発明のＮチャネルＭＯ３ＤＲＡＭのセンスアンプとアク
ティブリストア回路を示す図、第２図は第１図の回路に
おける各ノードの波形を模式的に示す図である。

第１図で示す本発明の回路においては、アクティブリス
トア駆動信号φｑは、第２の従来例として示した第５図
と同様の回路によりＶＣＣ＋α（α＞ＶＴ）の電圧に昇
圧される。そして、この信号へカ、コンデンサを介する
ことなり、トランスファゲート用のトランジスタＱ３ま
たはＱ４を介して直接トランジスタＱ１またはＱ２のゲ
ートに印加される。なお、トランジスタＱ３と９４のゲ
ートは、それぞれトランジスタＱ５．Ｑ６のドレインに
接続されており、トランジスタＱ５のソースおよびトラ
ンジスタＱ６のゲートはデータ線１に、トランジスタＱ
５のゲートおよびＱ６のソースはデータ線２に接続され
ている。また、トランジスタＱｓ、Ｑａのゲートは、セ
ンスアンプの動作開始前には第２図に示すようにトラン
ジスタＱ７．ＱＢとクロックφＰによりＶＣＣレベルに
予備充電されている。

このような構成を採ることにより、例えばセンスアンプ
動作によりデータ線１がハイレベル、データ線２がロウ
レベル（Ｏｖ）になった場合には、トランジスタＱ６が
導通してノードＮ４（トランジスタＱ４のゲート）がＯ
ｖとなり、トランジスタＱ４が遮断状態となる。この後
φｑがＶＣＣ＋αに昇圧されると、この時に導通状態で
あるトランジスタＱ３を通して、ノードＮ１（トランジ
スタＱ１のゲート）にφｑが転送される。なお、この時
にノードＮ５はＶＣＣレベルに予備充電されていたため
、トランジスタＱｓのプートストラップ効果が充分なも
のとなりφＱのＶＣＣ＋αの電位は完全にノードＮ１に
転送されることになる。この結果、第２図に示したよう
に、データ線１の電位はＶＣＣレベルまで持ち上げられ
る。

以上のように、動作する本実施例の回路では、アクティ
ブリストア回路の動作中において、ロウレベルとなるデ
ータ線側の回路が、トランジスタＱ５またはＱ４により
、アクティブリストア駆動信号と完全に切り離される。

さらに、ハイレベルとなるデータ線側のアクティブリス
トア回路の負荷も、デバイスサイズを適正な値とするこ
とで、容易に第３図の場合と同等のも１のとすることが
でき、従って、データ線の予備充電を１／！Ｖｃ。とじ
た場合でも、アクティブリストア駆動信号の負荷を増や
すことなく安定なアクティブリストア動作が実現できる
ことになる。

発明の効果 本発明のアクティブリストア回路は、データ線対の電位
差を検知して選択的に導通または遮断状態となるトラン
スファゲートを介して、予め電源電圧以上に昇圧された
アクティブリストア駆動信号をアクティブリストア回路
に印加することで、駆動信号の負荷を最小限に抑えたも
のであり、これにより、アクティブリストア回路での消
費電流・雑音の増大を防止でき、メモリ装置の大容量化
への対応を容易ならしめるなどその実用的効果は大きい
。

【図面の簡単な説明】

第１図は本発明のアクティブリストア回路を用いて構成
したランダムアクセスメモリ装置のセンスアンプとアク
ティブリストア回路部の構成を示す回路図、第２図は第
１図の回路中における各ノ−ドの波形模式図、第３図は
従来例のアクティブリストア回路を用いて構成されたラ
ンダムアクセスメモリ装置のセンスアンプとアクティブ
リストア回路部の構成を示す回路図、第４図は、第３図
の回路中における各ノードの波形模式図、第６図は％Ｖ
ｃｃ予備充電形式の従来のアクティブリストア回路を用
いて構成されたランダムアクセスメモリ装置のセンスア
ンプとアクティブリストア回路部の構成を示す回路図、
第６図は第５図の回路中における各ノードの波形模式図
である。 Ｑ１〜Ｑ１７・・・・・・ＭＯＳ　）ランジスタ、Ｃ１
〜Ｃ５・・・・・・コンデンサ、φム、φＢ、φＰ、φ
Ｓ・・・・・・クロック、Ｑφｑ・・・・・・アクティ
ブリストア回路駆動信号、Ｎ１゜Ｎ２　＋　ＮＳ　＋　
Ｎ４・・・・・・回路ノード、ＶＣＣ・・・・・・電源
電圧、Ａ、Ｂ・・・・・・メモリセル。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名昧　
　　　　　　　　　　÷ 第２図 ′Ｉ１１間 第３図 第４図 竹、７ｓｌ 区　　　　　　　　　　　　６ 第６図

Claims (1)

【特許請求の範囲】
1. ドレインが固定電位電源に接続され、ソースが第１のデ
   ータ線に接続された第１のトランジスタと、ドレインが
   前記固定電位電源に接続され、ソースが第２のデータ線
   に接続された第２のトランジスタと、ソースが前記第１
   のトランジスタのゲートに接続された第３のトランジス
   タと、ソースが前記第２のトランジスタのゲートに接続
   された第４のトランジスタと、前記第１のデータ線と第
   ２のデータ線の間の電位差を感知して前記第３のトラン
   ジスタと第４のトランジスタのうち一方を選択的に導通
   状態に設定する手段と、前記第３のトランジスタと第４
   のトランジスタのドレインに印加するアクティブリスト
   ア駆動信号を前記固定電位電源の電圧以上に昇圧する手
   段とを備えたことを特徴とするアクティブリストア回路
   。