JPS6141198Y2 - - Google Patents
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- JPS6141198Y2 JPS6141198Y2 JP1983154284U JP15428483U JPS6141198Y2 JP S6141198 Y2 JPS6141198 Y2 JP S6141198Y2 JP 1983154284 U JP1983154284 U JP 1983154284U JP 15428483 U JP15428483 U JP 15428483U JP S6141198 Y2 JPS6141198 Y2 JP S6141198Y2
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4094—Bit-line management or control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
- G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
-
- G—PHYSICS
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Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Logic Circuits (AREA)
Description
【考案の詳細な説明】
本考案はMOSFET型大規模集積回路に形成さ
れたダイナミツク・ランダム・アクセス・メモリ
に関し、特にダイナミツク平衡型センス・アンプ
を含むメモリ装置に関する。
れたダイナミツク・ランダム・アクセス・メモリ
に関し、特にダイナミツク平衡型センス・アンプ
を含むメモリ装置に関する。
業界ではMOSFET集積回路技術を用いたダイ
ナミツク・ランダム・アクセス読出書込メモリの
製造法は現在公知である。これらの回路は各々が
容量性記憶ノードと該ノードを列又はデイジツト
線に接続する単一のトランジスタと含む4096又は
16384ビツト記憶セルを標準的に用いている。
ナミツク・ランダム・アクセス読出書込メモリの
製造法は現在公知である。これらの回路は各々が
容量性記憶ノードと該ノードを列又はデイジツト
線に接続する単一のトランジスタと含む4096又は
16384ビツト記憶セルを標準的に用いている。
4096ビツト・システムでは、記憶セルは標準的
には64行と64列のアレイに配置されている。記憶
ノード上のデイジツト線の電圧を記憶するため行
付勢線を高状態にしてトランジスタを瞬間的にオ
ンとしつつデイジツト線を接地電位又はドレイン
供給電圧よりいく分低い電圧に充電することによ
りデータはセルに記憶される。ノードの電圧が標
準的には＋12Vのドレイン供給電圧とソース供給
電圧又はアースとの間のある選択された電圧より
低い時に論理「０」が記憶され、記憶電圧が選択
電圧より高い時に論理「１」が記憶される。任意
の電圧レベルの標準値は約5Vである。最初にデ
イジツト・バスをある電圧までプリチヤージし、
プリチヤージの後セルをデイジツト・バスに接続
するトランジスタをオンにすることによりデータ
が記憶セルから読出される。論理「０」がノード
に記憶されている場合、列バスの電圧は論理
「１」が記憶されている時より大きく感じるか又
は小さく増加する。デイジツト・バス上のこれら
２つの究極電圧レベルは検出アンプによつて弁別
されて、セルから論理「１」又は論理「０」が読
出される。
には64行と64列のアレイに配置されている。記憶
ノード上のデイジツト線の電圧を記憶するため行
付勢線を高状態にしてトランジスタを瞬間的にオ
ンとしつつデイジツト線を接地電位又はドレイン
供給電圧よりいく分低い電圧に充電することによ
りデータはセルに記憶される。ノードの電圧が標
準的には＋12Vのドレイン供給電圧とソース供給
電圧又はアースとの間のある選択された電圧より
低い時に論理「０」が記憶され、記憶電圧が選択
電圧より高い時に論理「１」が記憶される。任意
の電圧レベルの標準値は約5Vである。最初にデ
イジツト・バスをある電圧までプリチヤージし、
プリチヤージの後セルをデイジツト・バスに接続
するトランジスタをオンにすることによりデータ
が記憶セルから読出される。論理「０」がノード
に記憶されている場合、列バスの電圧は論理
「１」が記憶されている時より大きく感じるか又
は小さく増加する。デイジツト・バス上のこれら
２つの究極電圧レベルは検出アンプによつて弁別
されて、セルから論理「１」又は論理「０」が読
出される。
デイジツト線上の異なる電圧変化を弁別する１
つの方法は本考案の譲渡人に譲渡された「ダイナ
ミツク・ランダム・アクセス・メモリMISFET
集積回路」という名称で1974年10月８日提出の共
願の一連番号第513091号に記述されている。この
方法はセルをアドレスする前にデイジツト線の電
圧をサンプルし、このサンプル電圧をセルをアド
レスした後のデイジツト線の電圧と比較する。こ
の装置は成功し、市販されている。この問題に対
する他のアプローチはクリステンセンに発行され
た米国特許第3588844号及び第3514765号に代表さ
れる。この装置では、デイジツト線は等しい部分
に分割され平衡アンプに接続される。この種の装
置は当該技術の多くの技術者に用いられ、それぞ
れ成功度が異なつている。しかしながら、この種
の装置の多くの実施例は直流電力を消費するか、
プリチヤージに非常に時間がかかるか、データの
読出に非常に時間がかかるか、高状態でなければ
ならないデイジツト・バスの電圧レベルが受け入
れ不能なほど低くなるか、デイジツト・バスが適
当な高レベルへ復元するために追加の装置を必要
とするか、又は適正な読出に大信号、従つてより
大きい記憶セルを必要とするかである。
つの方法は本考案の譲渡人に譲渡された「ダイナ
ミツク・ランダム・アクセス・メモリMISFET
集積回路」という名称で1974年10月８日提出の共
願の一連番号第513091号に記述されている。この
方法はセルをアドレスする前にデイジツト線の電
圧をサンプルし、このサンプル電圧をセルをアド
レスした後のデイジツト線の電圧と比較する。こ
の装置は成功し、市販されている。この問題に対
する他のアプローチはクリステンセンに発行され
た米国特許第3588844号及び第3514765号に代表さ
れる。この装置では、デイジツト線は等しい部分
に分割され平衡アンプに接続される。この種の装
置は当該技術の多くの技術者に用いられ、それぞ
れ成功度が異なつている。しかしながら、この種
の装置の多くの実施例は直流電力を消費するか、
プリチヤージに非常に時間がかかるか、データの
読出に非常に時間がかかるか、高状態でなければ
ならないデイジツト・バスの電圧レベルが受け入
れ不能なほど低くなるか、デイジツト・バスが適
当な高レベルへ復元するために追加の装置を必要
とするか、又は適正な読出に大信号、従つてより
大きい記憶セルを必要とするかである。
本考案は平衡アンプに接続された分割デイジツ
ト線の利点を有しつつ、短いプリチヤージ時間と
短い読出時間の両者の結果として改善された速度
を有する改良されたメモリ装置に関する。加えて
本装置は直流電力を消費せず、高感度読出を可能
とする。本考案によると、真及び補デイジツト線
は、入力ノードの各々をラツチ・ノードに接続し
た交差結合トランジスタを含むアンプの入力ノー
ドへ抵抗を介して結合される。望ましい形式で
は、入力抵抗はゲートが共通なトランジスタであ
る。デイジツト線はドレイン供給電圧までプリチ
ヤージされ、その間入力トランジスタのゲートは
ドレイン供給電圧より上の電圧にブートストラツ
プされてデイジツト線の差電圧がセンス・アンプ
の入力ノードに転送されることを可能にする。ラ
ツチノードは次いで次第により速い速度で接地電
位に転移されてデイジツト線の一方の放電すなわ
ちデスチヤージを可能にし、その間他方のデイジ
ツト線のドレイン供給電圧を実質的に保持するト
ランジスタにより与えられる抵抗はラツチ・ノー
ドの電圧が降下し始める時が最大であるため、低
電圧レベルで開始したアンプの入力ノードは取付
けられているデイジツト線への比較的大きい容量
へ最初に放電することなく迅速に放電される。こ
の結果、交差結合トランジスタは迅速にラツチさ
れて、より高い初期電圧レベルを有していた他方
のデイジツト線の顕著な放電を防止する。さら
に、放電している入力ノードの電圧が減少するに
つれて、トランジスタの抵抗は次第に減少して低
い初期電圧を有していたデイジツト線を迅速に放
電させる。
ト線の利点を有しつつ、短いプリチヤージ時間と
短い読出時間の両者の結果として改善された速度
を有する改良されたメモリ装置に関する。加えて
本装置は直流電力を消費せず、高感度読出を可能
とする。本考案によると、真及び補デイジツト線
は、入力ノードの各々をラツチ・ノードに接続し
た交差結合トランジスタを含むアンプの入力ノー
ドへ抵抗を介して結合される。望ましい形式で
は、入力抵抗はゲートが共通なトランジスタであ
る。デイジツト線はドレイン供給電圧までプリチ
ヤージされ、その間入力トランジスタのゲートは
ドレイン供給電圧より上の電圧にブートストラツ
プされてデイジツト線の差電圧がセンス・アンプ
の入力ノードに転送されることを可能にする。ラ
ツチノードは次いで次第により速い速度で接地電
位に転移されてデイジツト線の一方の放電すなわ
ちデスチヤージを可能にし、その間他方のデイジ
ツト線のドレイン供給電圧を実質的に保持するト
ランジスタにより与えられる抵抗はラツチ・ノー
ドの電圧が降下し始める時が最大であるため、低
電圧レベルで開始したアンプの入力ノードは取付
けられているデイジツト線への比較的大きい容量
へ最初に放電することなく迅速に放電される。こ
の結果、交差結合トランジスタは迅速にラツチさ
れて、より高い初期電圧レベルを有していた他方
のデイジツト線の顕著な放電を防止する。さら
に、放電している入力ノードの電圧が減少するに
つれて、トランジスタの抵抗は次第に減少して低
い初期電圧を有していたデイジツト線を迅速に放
電させる。
デイジツト線を充電（チヤージ）する新規な方
法を提供して電圧供給部の雑音からの逆の効果を
除去し、又抵抗トランジスタのゲート電圧を制御
する新規な装置を提供する。以下の実施例の詳細
な説明を参照することにより本考案を説明する。
法を提供して電圧供給部の雑音からの逆の効果を
除去し、又抵抗トランジスタのゲート電圧を制御
する新規な装置を提供する。以下の実施例の詳細
な説明を参照することにより本考案を説明する。
図面を参照すると、本考案によるダイナミツク
ランダム・アクセス・メモリの１部が第１図で参
照番号１０により全体を指示されている。装置１
０は適当な制御回路を含む単一の集積回路IC上
に形成された4096又は16384個の２進記憶セルを
標準的には含む。本明細書では詳細に開示しない
制御回路は、本考案の譲渡人に譲渡されロバー
ト・ジエー・プレーブステイング他により提供さ
れた「ダイナミツクランダム・アクセス・メモリ
MISFET集積回路」という名称の前述した共願
の米国出願一連番号第513091号のような従来技術
の回路でよく、該出願は参照により本明細書に含
まれる。４個の記憶セルが第１図の参照文字Ｓで
示される。各記憶セルは、デイジツト線DL1又は
1とＶDD、すなわちドレイン供給電圧との間に
直列接続された電界効果トランジスタ１４と容量
性記憶ノード１２とを含む。
ランダム・アクセス・メモリの１部が第１図で参
照番号１０により全体を指示されている。装置１
０は適当な制御回路を含む単一の集積回路IC上
に形成された4096又は16384個の２進記憶セルを
標準的には含む。本明細書では詳細に開示しない
制御回路は、本考案の譲渡人に譲渡されロバー
ト・ジエー・プレーブステイング他により提供さ
れた「ダイナミツクランダム・アクセス・メモリ
MISFET集積回路」という名称の前述した共願
の米国出願一連番号第513091号のような従来技術
の回路でよく、該出願は参照により本明細書に含
まれる。４個の記憶セルが第１図の参照文字Ｓで
示される。各記憶セルは、デイジツト線DL1又は
1とＶDD、すなわちドレイン供給電圧との間に
直列接続された電界効果トランジスタ１４と容量
性記憶ノード１２とを含む。
記憶セルＳは等しい数の行と列、標準的には
4096ビツト装置では64、16384ビツト装置では128
の行と列にアレイ配置されている。説明を簡単に
するために、記憶セルの第１列のみを説明する
が、同一形状の他の63列も標準装置に設けられて
いることを理解されたい。第１図に図示するよう
に各列に配置された64個の記憶セルＳの半分は真
のデイジツト線DL1に接続され、残りの半分は補
デイジツト線1に接続される。デイジツト線
DL1と1の各々は同じ幾何学的形状を有し、同
数の記憶セルＳに接続されている。加えて、以下
で説明するように、デイジツト線の一方の基準電
圧を設定するためにダミー・セルがデイジツ
ト線DL1に接続され、他のダミーセルSDがデイ
ジツトライン1に接続される。共通の行の全て
の記憶セルＳのゲートは行選択線RSに接続され
る。行選択線RS31−RS34が第１図に示されてい
る。もち論、図面を簡単化するために行選択線
RS1−RS30とRS35−RS64を除いたことを理解され
たい。
4096ビツト装置では64、16384ビツト装置では128
の行と列にアレイ配置されている。説明を簡単に
するために、記憶セルの第１列のみを説明する
が、同一形状の他の63列も標準装置に設けられて
いることを理解されたい。第１図に図示するよう
に各列に配置された64個の記憶セルＳの半分は真
のデイジツト線DL1に接続され、残りの半分は補
デイジツト線1に接続される。デイジツト線
DL1と1の各々は同じ幾何学的形状を有し、同
数の記憶セルＳに接続されている。加えて、以下
で説明するように、デイジツト線の一方の基準電
圧を設定するためにダミー・セルがデイジツ
ト線DL1に接続され、他のダミーセルSDがデイ
ジツトライン1に接続される。共通の行の全て
の記憶セルＳのゲートは行選択線RSに接続され
る。行選択線RS31−RS34が第１図に示されてい
る。もち論、図面を簡単化するために行選択線
RS1−RS30とRS35−RS64を除いたことを理解され
たい。
真デイジツト線DL1は第１トランジスタ２０の
チヤネルによりラツチ差動アンプの真入力ノード
２８に接続され、補デイジツト線1は第２トラ
ンジスタ２２のチヤネルにより差動アンプの補入
力ノードに接続される。ラツチ差動アンプは入力
ノード２８，３０をラツチ・バス３２に接続する
第３及び第４のトランジスタ２４，２６を含む。
第３のトランジスタ２４のゲートは補入力ノード
３０に交差結合され、第４のトランジスタ２６の
ゲートは真入力ノード２８に交差結合される。ラ
ツチ・バス３２は、トランジスタ３６がトランジ
スタ３４より十分に大きいため、トランジスタ３
４がクロツク信号L1によりオンされた時に遅い
速度で接地電位に引下げられ、トランジスタ３６
がクロツク信号L2によりオンされた時にはより
速い速度で引下げられる。クロツクL1は第３図
と関連して以下に説明する目的のためにL2より
わずかに前に高い状態となる。
チヤネルによりラツチ差動アンプの真入力ノード
２８に接続され、補デイジツト線1は第２トラ
ンジスタ２２のチヤネルにより差動アンプの補入
力ノードに接続される。ラツチ差動アンプは入力
ノード２８，３０をラツチ・バス３２に接続する
第３及び第４のトランジスタ２４，２６を含む。
第３のトランジスタ２４のゲートは補入力ノード
３０に交差結合され、第４のトランジスタ２６の
ゲートは真入力ノード２８に交差結合される。ラ
ツチ・バス３２は、トランジスタ３６がトランジ
スタ３４より十分に大きいため、トランジスタ３
４がクロツク信号L1によりオンされた時に遅い
速度で接地電位に引下げられ、トランジスタ３６
がクロツク信号L2によりオンされた時にはより
速い速度で引下げられる。クロツクL1は第３図
と関連して以下に説明する目的のためにL2より
わずかに前に高い状態となる。
64本の列線の全てのトランジスタ２０，２２の
ゲートはトランジスタ４２を介してＶDDにプリチ
ヤージされている共通ノードに接続される。トラ
ンジスタ４２のゲートはトランジスタ４４を介し
てＶDDに接続され、トランジスタ４４のゲートは
プリチヤージ信号P3により制御される。トランジ
スタ４２のゲートは、以下に説明するようにプリ
チヤージクロツクP3によつてトランジスタ４４が
オフした後に発生するクロツク・パルスL3に接
続されたコンデンサ４３によりＶDD以上に容量的
にブーストされる。ノード４０はコンデンサ４６
によりラツチ・バスに容量的に結合されて、後述
するようにノード４０をＶDD以上に駆動する際に
トランジスタ２０，２２の浮遊容量を補助する。
ゲートはトランジスタ４２を介してＶDDにプリチ
ヤージされている共通ノードに接続される。トラ
ンジスタ４２のゲートはトランジスタ４４を介し
てＶDDに接続され、トランジスタ４４のゲートは
プリチヤージ信号P3により制御される。トランジ
スタ４２のゲートは、以下に説明するようにプリ
チヤージクロツクP3によつてトランジスタ４４が
オフした後に発生するクロツク・パルスL3に接
続されたコンデンサ４３によりＶDD以上に容量的
にブーストされる。ノード４０はコンデンサ４６
によりラツチ・バスに容量的に結合されて、後述
するようにノード４０をＶDD以上に駆動する際に
トランジスタ２０，２２の浮遊容量を補助する。
64列全ての真及び補デイジツト線DL及びは
トランジスタ５２，５４を介してノード５０から
プリチヤージされ、トランジスタ５２，５４のゲ
ートは共通プリチヤージ信号P3により制御され
る。ノード５０はトランジスタ５６を介してＶDD
に駆動され、トランジスタ５６のゲートはＶDD以
上となるプリチヤージ信号P3によって制御され
る。真及び補データ・バスDB及びとゲートが
列選択線CS1によりそれぞれ制御される列選択ト
ランジスタ６０，６２によりデータがアドレスさ
れたセルに書込まれ、又はデータがアドレスされ
たセルから読出される。
トランジスタ５２，５４を介してノード５０から
プリチヤージされ、トランジスタ５２，５４のゲ
ートは共通プリチヤージ信号P3により制御され
る。ノード５０はトランジスタ５６を介してＶDD
に駆動され、トランジスタ５６のゲートはＶDD以
上となるプリチヤージ信号P3によって制御され
る。真及び補データ・バスDB及びとゲートが
列選択線CS1によりそれぞれ制御される列選択ト
ランジスタ６０，６２によりデータがアドレスさ
れたセルに書込まれ、又はデータがアドレスされ
たセルから読出される。
ダミー・セルSD，の各々はデータ記憶セル
Ｓの容量の約半分の容量を有する。デイジツト線
DL1に関係する行選択線RS1−RS32の内の１本が
動作可能（エネーブル）の時に全てのダミー・セ
ルSDが線６６により付勢される。同様に、デイ
ジツト線1に関係する行選択線が動作可能（エ
ネーブル）の時にダミー・セルが回線６８に
より付勢される。後述するように、線７４，７６
に印加されるプリチヤージ信号P1が高状態の時に
はダミー・セルSDの記憶ノードはトランジスタ
７０を介して接地電位にプリチヤージされ、ダミ
ー・セルの記憶ノードはトランジスタ７２を
介して接地電位にプリチヤージされる。
Ｓの容量の約半分の容量を有する。デイジツト線
DL1に関係する行選択線RS1−RS32の内の１本が
動作可能（エネーブル）の時に全てのダミー・セ
ルSDが線６６により付勢される。同様に、デイ
ジツト線1に関係する行選択線が動作可能（エ
ネーブル）の時にダミー・セルが回線６８に
より付勢される。後述するように、線７４，７６
に印加されるプリチヤージ信号P1が高状態の時に
はダミー・セルSDの記憶ノードはトランジスタ
７０を介して接地電位にプリチヤージされ、ダミ
ー・セルの記憶ノードはトランジスタ７２を
介して接地電位にプリチヤージされる。
以下で詳細に説明するように、プリチヤージ・
クロツク信号P2，P3の両者は回路が満足に動作す
るためにはドレイン供給電圧ＶDD以上の電圧を必
要とする。供給電圧ＶDDは通常回路内で利用でき
る最大の外部発生電圧であり、本考案の商用実施
例ではＮ−チヤネル・シリコン・ゲート・プロセ
ス技術を用いているため＋12Vである。P2及びP3
は約＋16Vの高レベルを有することが望ましい。
ドレイン供給電圧ＶDDより大きいクロツク電圧を
発生する適当な装置は概略的に第２図に図示され
ている。この装置は、本考案の譲渡人に譲渡さ
れ、ポール・アール・シユレーダー及びロバー
ト・ジユー・プレーブステイング出願の「クロツ
ク発生器及び遅延段」という名称の共願の米国特
許出願に詳細に記述され、特許請求されている。
この装置は複数個の遅延段８０，８２，８３を用
いている。遅延段８０からの出力は遅延段８２の
入力に印加され、その出力は第３の遅延段８３へ
印加される。遅延段８２の出力は出力ノード８４
を段８４から浮かすため遅延段８０に帰還され
る。段８３の出力はコンデンサ８６によりノード
８４と容量的に結合される。従つて、遅延段８０
へのプリチヤージタイミング信号ＰAの結果とし
て、ノード８４は最初に１遅延時間の後実質的に
ＶDDに駆動される。短時間後に、遅延段８２の出
力は遅延段８０の出力をオフにして、ノード８４
の電圧を浮かせる。次いで、遅延段８３の出力が
ＶDDに達すると、ノード８４は容量的にＶDD以上
にブーストされる。この回路は12Vの供給電圧Ｖ
DDから容易に16Vの出力を与える。ＶDD以上のプ
リチヤージクロツク信号P2，P3を作り出すため
に、他の適当な装置を用いてもよい。
クロツク信号P2，P3の両者は回路が満足に動作す
るためにはドレイン供給電圧ＶDD以上の電圧を必
要とする。供給電圧ＶDDは通常回路内で利用でき
る最大の外部発生電圧であり、本考案の商用実施
例ではＮ−チヤネル・シリコン・ゲート・プロセ
ス技術を用いているため＋12Vである。P2及びP3
は約＋16Vの高レベルを有することが望ましい。
ドレイン供給電圧ＶDDより大きいクロツク電圧を
発生する適当な装置は概略的に第２図に図示され
ている。この装置は、本考案の譲渡人に譲渡さ
れ、ポール・アール・シユレーダー及びロバー
ト・ジユー・プレーブステイング出願の「クロツ
ク発生器及び遅延段」という名称の共願の米国特
許出願に詳細に記述され、特許請求されている。
この装置は複数個の遅延段８０，８２，８３を用
いている。遅延段８０からの出力は遅延段８２の
入力に印加され、その出力は第３の遅延段８３へ
印加される。遅延段８２の出力は出力ノード８４
を段８４から浮かすため遅延段８０に帰還され
る。段８３の出力はコンデンサ８６によりノード
８４と容量的に結合される。従つて、遅延段８０
へのプリチヤージタイミング信号ＰAの結果とし
て、ノード８４は最初に１遅延時間の後実質的に
ＶDDに駆動される。短時間後に、遅延段８２の出
力は遅延段８０の出力をオフにして、ノード８４
の電圧を浮かせる。次いで、遅延段８３の出力が
ＶDDに達すると、ノード８４は容量的にＶDD以上
にブーストされる。この回路は12Vの供給電圧Ｖ
DDから容易に16Vの出力を与える。ＶDD以上のプ
リチヤージクロツク信号P2，P3を作り出すため
に、他の適当な装置を用いてもよい。
第１図の回路動作は第３図のタイミング図を参
照することにより良く理解できる。第３図は時間
線１００，１０２，１０４によりそれぞれプリチ
ヤージ信号P1，P2，P3の時間に関して電圧を図示
している。１本のエネーブル行選択線RS1−RS64
及び適当なダミー・セル付勢線RSD又はRSは
時間線１０６により示される。全ての他の行選択
RS1−RS64との他のダミー・セル付勢線は接地電
位にとどまる。ラツチ・クロツク信号L1，L2，
L3はそれぞれ時間線１０８，１１０，１１２に
より示される。ラツチ・バス３２に生じる電圧は
時間線１１４により表わされ、真及び補デイジツ
ト線DL及び上に生じる電圧はそれぞれ時間線
１１６，１１８により表わされる。アドレスされ
た行選択線CSの電圧は時間線１２０で表わさ
れ、真データ・バスDS及び補データ・バス上
に生ずる電圧はそれぞれ時間線１２２，１２４に
より表わされる。
照することにより良く理解できる。第３図は時間
線１００，１０２，１０４によりそれぞれプリチ
ヤージ信号P1，P2，P3の時間に関して電圧を図示
している。１本のエネーブル行選択線RS1−RS64
及び適当なダミー・セル付勢線RSD又はRSは
時間線１０６により示される。全ての他の行選択
RS1−RS64との他のダミー・セル付勢線は接地電
位にとどまる。ラツチ・クロツク信号L1，L2，
L3はそれぞれ時間線１０８，１１０，１１２に
より示される。ラツチ・バス３２に生じる電圧は
時間線１１４により表わされ、真及び補デイジツ
ト線DL及び上に生じる電圧はそれぞれ時間線
１１６，１１８により表わされる。アドレスされ
た行選択線CSの電圧は時間線１２０で表わさ
れ、真データ・バスDS及び補データ・バス上
に生ずる電圧はそれぞれ時間線１２２，１２４に
より表わされる。
プリチヤージ時間、すなわちエネーブル・サイ
クルの間の時間では、プリチヤージ信号P1はＶD
Ｄ、すなわち＋12Vにあり、プリチージ信号P2及
びP3は＋16VのＶDD以上にある。P1が高状態にあ
るため、トランジスタ７０，７２はオンとなつて
ダミー・セルSDとのノードを接地電位すなわ
ち0Vに放電させる。P2は＋16Vにあるため、トラ
ンジスタ５６はオンで、ノード５０はＶDDに完全
に充電される。デイジツト線プリチヤージP3が＋
16Vにあるため、データ線DL，は第３図の線
１１６，１１８に示すように全て＋12Vに充電さ
れる。
クルの間の時間では、プリチヤージ信号P1はＶD
Ｄ、すなわち＋12Vにあり、プリチージ信号P2及
びP3は＋16VのＶDD以上にある。P1が高状態にあ
るため、トランジスタ７０，７２はオンとなつて
ダミー・セルSDとのノードを接地電位すなわ
ち0Vに放電させる。P2は＋16Vにあるため、トラ
ンジスタ５６はオンで、ノード５０はＶDDに完全
に充電される。デイジツト線プリチヤージP3が＋
16Vにあるため、データ線DL，は第３図の線
１１６，１１８に示すように全て＋12Vに充電さ
れる。
以後明らかとなるように、第３図の時間線１２
６で表わされるノード４０はトランジスタ２０，
２２のゲートを介した全64列とコンデンサ４６と
の容量性結合の結果＋16Vとなつている。この点
に関して、この状態のゲートと実効ソース・ノー
ドが共にＶDDであるため、ノード４０がＶDD以上
にブートストラツプされていてもトランジスタ４
２は非導通であることが認められる。ＶDDがトラ
ンジスタ２４，２６の両方のゲートに印加される
ため、ラツチ・バス３２はＶDDより１閾値小さい
値、すなわち約＋10Vにプリチヤージされる。
６で表わされるノード４０はトランジスタ２０，
２２のゲートを介した全64列とコンデンサ４６と
の容量性結合の結果＋16Vとなつている。この点
に関して、この状態のゲートと実効ソース・ノー
ドが共にＶDDであるため、ノード４０がＶDD以上
にブートストラツプされていてもトランジスタ４
２は非導通であることが認められる。ＶDDがトラ
ンジスタ２４，２６の両方のゲートに印加される
ため、ラツチ・バス３２はＶDDより１閾値小さい
値、すなわち約＋10Vにプリチヤージされる。
エネーブル・サイクルの開始時に、事象１００
ａで示すようにプリチヤージ・クロツクP1は＋
12Vから接地電位に移行してトランジスタ７０，
７２をオフにし、プリチヤージ信号P2は事象１０
２ａで示すように＋16から＋12Vに降下し、従つ
て、ノード５０もＶDDであるためトランジスタ５
６は実質的にオフされる。この段階で、トランジ
スタ５６がオフした瞬間に電圧供給ＶDDのノイズ
がデイジツト線の等しくない容量値、又はトラン
ジスタ５２，５４の等しくない電導値がデイジツ
ト線DL1及び1上に等しくない電圧を生じたと
しても、データ線DL及び1の電圧をトランジ
スタ５２，５４を介して正確に等しくすることを
可能にするためトランジスタ５６がオフした短時
間後もプリチヤージ信号P3が＋16Vにあることに
注意されたい。次いでプリチヤージ信号P3が接地
電位に移行し、事象１０４ａに示すようにデイジ
ツト線DL1及び1の正確に等しいプリチヤージ
電圧を実質的にＶDDに等しいレベルにトラツプす
る。プリチヤージP3が接地電位となつた後、チツ
プに印加された行アドレス信号により識別される
１本の行選択線が事象１０６ａにより示されるよ
うに0Vから＋12Vへ移行する。同時に適当なダミ
ー・セルもアドレスされる。例えば、行選択線
RS31がエネーブルであるとする。この場合、０
から＋12Vに移行する線６６により記憶セルSD
が付勢される。アドレスされたセルに論理「０」
が記憶されている場合、記憶セルの容量１２がダ
ミー・セルの容量の約２倍であることからデイジ
ツト線DL1の電圧はデイジツト線1の電圧より
非常に迅速に降下する。ノード４０が＋16Vであ
るため、データ線DL1及び1の電圧のこの電荷
は差動アンプの入力ノード２８，３０に自由に移
される。しかしながら、ラツチ・バス３２が依然
としてデータ線DL1及び1のプリチヤージ電圧
より１閾値だけ下にあるためトランジスタ２４又
は２６と介して導通は開始されない。次にラツチ
信号L1が０が＋12Vに移行して、事象１１４ａに
示すようにラツチ・バス３２をゆつくりと放電し
始める。ラツチ・バス３２の電圧が降下し始める
につれて、ノード３０がノード２８よりわずかに
高い電圧を有しているためトランジスタ２４がト
ランジスタ２６より前に導通し始める。トランジ
スタ２４が導通し始めるにつれて、ノード２８は
ノード３２と殆んど同速度で次第に降下するた
め、トランジスタ２６は基本的にオフにとどま
り、従つてノード３０を高状態に保持してトラン
ジスタ２４へのゲート対ソース・バイアスを次第
に増加させる。この状態は、最初トランジスタ２
０がそのソース電圧に対して低いゲート電圧を有
し、従つてノード２８とデイジツト線DL1との間
に相当な抵抗を与えることにより大いに助けられ
る。ノード２８はデイジツト線DL1と比べて小さ
い容量しか有していないため、ノード２８はトラ
ンジスタ２４を通る小電流により迅速に放電され
る。非常な短時間後にノード２８，３０間の差動
電圧は相当に増加し、ラツチ信号L2が事象１１
０ａで示すように高状態に移行すると、ラツチ・
バス３２は第３図の事象１１４ｂに表わされるよ
うに高速度で放電される。ラツチ・ノード３２が
接地電位に転移すると、両トランジスタ２４，２
０はより導通状態となつて、デイジツト線DL1は
事象１１６ｂに示すように非常に迅速に放電され
る。しかしながらデイジツト線1は事象１１８
ｂに示すようにＶDD近傍、標準的には＋11Vにと
どまる。
ａで示すようにプリチヤージ・クロツクP1は＋
12Vから接地電位に移行してトランジスタ７０，
７２をオフにし、プリチヤージ信号P2は事象１０
２ａで示すように＋16から＋12Vに降下し、従つ
て、ノード５０もＶDDであるためトランジスタ５
６は実質的にオフされる。この段階で、トランジ
スタ５６がオフした瞬間に電圧供給ＶDDのノイズ
がデイジツト線の等しくない容量値、又はトラン
ジスタ５２，５４の等しくない電導値がデイジツ
ト線DL1及び1上に等しくない電圧を生じたと
しても、データ線DL及び1の電圧をトランジ
スタ５２，５４を介して正確に等しくすることを
可能にするためトランジスタ５６がオフした短時
間後もプリチヤージ信号P3が＋16Vにあることに
注意されたい。次いでプリチヤージ信号P3が接地
電位に移行し、事象１０４ａに示すようにデイジ
ツト線DL1及び1の正確に等しいプリチヤージ
電圧を実質的にＶDDに等しいレベルにトラツプす
る。プリチヤージP3が接地電位となつた後、チツ
プに印加された行アドレス信号により識別される
１本の行選択線が事象１０６ａにより示されるよ
うに0Vから＋12Vへ移行する。同時に適当なダミ
ー・セルもアドレスされる。例えば、行選択線
RS31がエネーブルであるとする。この場合、０
から＋12Vに移行する線６６により記憶セルSD
が付勢される。アドレスされたセルに論理「０」
が記憶されている場合、記憶セルの容量１２がダ
ミー・セルの容量の約２倍であることからデイジ
ツト線DL1の電圧はデイジツト線1の電圧より
非常に迅速に降下する。ノード４０が＋16Vであ
るため、データ線DL1及び1の電圧のこの電荷
は差動アンプの入力ノード２８，３０に自由に移
される。しかしながら、ラツチ・バス３２が依然
としてデータ線DL1及び1のプリチヤージ電圧
より１閾値だけ下にあるためトランジスタ２４又
は２６と介して導通は開始されない。次にラツチ
信号L1が０が＋12Vに移行して、事象１１４ａに
示すようにラツチ・バス３２をゆつくりと放電し
始める。ラツチ・バス３２の電圧が降下し始める
につれて、ノード３０がノード２８よりわずかに
高い電圧を有しているためトランジスタ２４がト
ランジスタ２６より前に導通し始める。トランジ
スタ２４が導通し始めるにつれて、ノード２８は
ノード３２と殆んど同速度で次第に降下するた
め、トランジスタ２６は基本的にオフにとどま
り、従つてノード３０を高状態に保持してトラン
ジスタ２４へのゲート対ソース・バイアスを次第
に増加させる。この状態は、最初トランジスタ２
０がそのソース電圧に対して低いゲート電圧を有
し、従つてノード２８とデイジツト線DL1との間
に相当な抵抗を与えることにより大いに助けられ
る。ノード２８はデイジツト線DL1と比べて小さ
い容量しか有していないため、ノード２８はトラ
ンジスタ２４を通る小電流により迅速に放電され
る。非常な短時間後にノード２８，３０間の差動
電圧は相当に増加し、ラツチ信号L2が事象１１
０ａで示すように高状態に移行すると、ラツチ・
バス３２は第３図の事象１１４ｂに表わされるよ
うに高速度で放電される。ラツチ・ノード３２が
接地電位に転移すると、両トランジスタ２４，２
０はより導通状態となつて、デイジツト線DL1は
事象１１６ｂに示すように非常に迅速に放電され
る。しかしながらデイジツト線1は事象１１８
ｂに示すようにＶDD近傍、標準的には＋11Vにと
どまる。
全列の全てのトランジスタ２０，２２の浮遊容
量及びノード４０とラツチ・バス・ノード３２と
の間のコンデンサ４６により与えられるノード４
０とデイジツト線DL1及び1との間の容量性結
合のため、デイジツト線DL1が接地電位に引下げ
られると事象１２６ａに示すようにノード４０も
又約＋12Vに引下げられる。
量及びノード４０とラツチ・バス・ノード３２と
の間のコンデンサ４６により与えられるノード４
０とデイジツト線DL1及び1との間の容量性結
合のため、デイジツト線DL1が接地電位に引下げ
られると事象１２６ａに示すようにノード４０も
又約＋12Vに引下げられる。
反対に、＋5.0Vより大きいセル中の電圧により
定まるように、アドレスされたセルＳに論理１が
記憶されている場合、行選択信号１０６ａの後デ
ータ線DL1はデータ線1より高い電圧を有す
る。ラツチ信号L1，L2の事象１０８ａ，１１０
ａに応答してラツチ・バスの電圧が低状態に転移
した時、これは破線１１６ｃで示すようにデイジ
ツト線DL1を高状態に保ち、デイジツト線1は
第３図の１１８ｃに示すように低状態に移行す
る。ダミー・セルを必要とするのはこの場合、す
なわち高記憶電圧の適正な読み出しを必要とする
場合である。これなしでは、デイジツト線1上
に負電圧転移を与えるものがなく、従つて正しい
読み出しに必要な差動電圧を与えるものがない。
定まるように、アドレスされたセルＳに論理１が
記憶されている場合、行選択信号１０６ａの後デ
ータ線DL1はデータ線1より高い電圧を有す
る。ラツチ信号L1，L2の事象１０８ａ，１１０
ａに応答してラツチ・バスの電圧が低状態に転移
した時、これは破線１１６ｃで示すようにデイジ
ツト線DL1を高状態に保ち、デイジツト線1は
第３図の１１８ｃに示すように低状態に移行す
る。ダミー・セルを必要とするのはこの場合、す
なわち高記憶電圧の適正な読み出しを必要とする
場合である。これなしでは、デイジツト線1上
に負電圧転移を与えるものがなく、従つて正しい
読み出しに必要な差動電圧を与えるものがない。
事象１２０ａに示すように行選択線CSが０か
ら＋12Vに移行すると、論理「０」がデータ線
DL1に取付られた被アドレス・セルに記憶されて
いると仮定した場合、真データ・バスDBは事象
１２２ａに示すように＋12Vのプリチヤージレベ
ルから0Vへ移行し、補データ・バスは区間１
２４ａに示すように＋12Vにとどまる。反対に、
論理「１」が真データ線DL1に取付けられたアド
レスされた記憶セルに記憶されている場合、真デ
ーターバスDBは破線１２２ｂに示すように高状
態にとどまり、補データ・バスは事象１２４
ｂに示すように接地電位に移行する。
ら＋12Vに移行すると、論理「０」がデータ線
DL1に取付られた被アドレス・セルに記憶されて
いると仮定した場合、真データ・バスDBは事象
１２２ａに示すように＋12Vのプリチヤージレベ
ルから0Vへ移行し、補データ・バスは区間１
２４ａに示すように＋12Vにとどまる。反対に、
論理「１」が真データ線DL1に取付けられたアド
レスされた記憶セルに記憶されている場合、真デ
ーターバスDBは破線１２２ｂに示すように高状
態にとどまり、補データ・バスは事象１２４
ｂに示すように接地電位に移行する。
上述したように、信号P3が＋16Vにあるプリチ
ヤージ時間の間トランジスタ４２のゲートはＶDD
にプリチヤージされている。そのサイクルの間
に、P3は0Vに転移し、従つてトランジスタ４４
をオフにし、トランジスタ４２のゲート上の約＋
12Vをトラツプする。データ線DL1又は1とノ
ード４０が接地電位に達した結果としてノード４
０が約＋12Vまで放電した後、ラツチ信号L3が第
３図の事象１１２ａに示すように０から＋12Vに
移行する。この信号はコンデンサ４３を介してト
ランジスタ４２のゲートに送られ、該ゲートを実
質的にＶDD以上に駆動して事象１２６ｂに示すよ
うにノード４０を＋12Vに設定することを保証す
る。正常動作ではこれは単にノード４０からの漏
れを打ち消すものであるが、始動時には以下で説
明するように容量性ブーストが生じる前の初期＋
12V電荷を与える。
ヤージ時間の間トランジスタ４２のゲートはＶDD
にプリチヤージされている。そのサイクルの間
に、P3は0Vに転移し、従つてトランジスタ４４
をオフにし、トランジスタ４２のゲート上の約＋
12Vをトラツプする。データ線DL1又は1とノ
ード４０が接地電位に達した結果としてノード４
０が約＋12Vまで放電した後、ラツチ信号L3が第
３図の事象１１２ａに示すように０から＋12Vに
移行する。この信号はコンデンサ４３を介してト
ランジスタ４２のゲートに送られ、該ゲートを実
質的にＶDD以上に駆動して事象１２６ｂに示すよ
うにノード４０を＋12Vに設定することを保証す
る。正常動作ではこれは単にノード４０からの漏
れを打ち消すものであるが、始動時には以下で説
明するように容量性ブーストが生じる前の初期＋
12V電荷を与える。
サイクルの終了時に、行選択線１０６は事象１
０６ｂで接地電位に移行し、行選択線は事象１２
０ｂで接地電位に移行し、従つてアドレスされた
記憶セルのトランジスタとアドレスされたダミ
ー・セルはオフとなり、列アドレス・トランジス
タ６０，６２はオフとなる。ラツチ信号L3も事
象１１２ｂで示すように接地電位に移行し、トラ
ンジスタ４２のゲート・ノードを大体ＶDDに引き
戻すため、ノード４０はＶDD以上に容量的にブー
ストされる。ラツチ信号L1，L2も事象１０８
ｂ，１１０ｂに示すように接地電位に移行する。
０６ｂで接地電位に移行し、行選択線は事象１２
０ｂで接地電位に移行し、従つてアドレスされた
記憶セルのトランジスタとアドレスされたダミ
ー・セルはオフとなり、列アドレス・トランジス
タ６０，６２はオフとなる。ラツチ信号L3も事
象１１２ｂで示すように接地電位に移行し、トラ
ンジスタ４２のゲート・ノードを大体ＶDDに引き
戻すため、ノード４０はＶDD以上に容量的にブー
ストされる。ラツチ信号L1，L2も事象１０８
ｂ，１１０ｂに示すように接地電位に移行する。
プリチヤージ信号P1とP3が事象１００ｂ，１０
４ｂで示すように＋12Vに移行し、プリチヤージ
信号P3は事象１０４ｃで＋16Vに移行する、これ
は第２図に示すような回路の動作結果として大体
２遅延段後である。プリチヤージ信号P2は便宜上
事象１０２ｂに示すように同時に＋12Vから＋
16Vへ移行する。
４ｂで示すように＋12Vに移行し、プリチヤージ
信号P3は事象１０４ｃで＋16Vに移行する、これ
は第２図に示すような回路の動作結果として大体
２遅延段後である。プリチヤージ信号P2は便宜上
事象１０２ｂに示すように同時に＋12Vから＋
16Vへ移行する。
プリチヤージ信号P3が事象１０４ｂで正となる
と、トランジスタ５２，５４はオンとなり、従つ
て接地電位まで放電されていたデイジツト線DL1
又は1は第３図の実線１１６ｂ又は破線１１８
ｄに示すように正に充電し始める。この充電プリ
チヤージ信号P3が事象１０４ｅで＋16Vに移行す
るプリチヤージ時間の間続行され、かつプリチヤ
ージ信号P2も＋16Vに移行しているためノード５
０がこの間＋12VのＶDDに迅速に充電されること
により容易となる。第３図の線１１６，１１８か
らＶDD近傍にとどまつていたデイジツト線DL1又
は1は事象１１６ｅ，１１８ｅに示すようにト
ランジスタ５２，５４がオンとなつた時最初部分
的に放電されていることに注意されたい。
と、トランジスタ５２，５４はオンとなり、従つ
て接地電位まで放電されていたデイジツト線DL1
又は1は第３図の実線１１６ｂ又は破線１１８
ｄに示すように正に充電し始める。この充電プリ
チヤージ信号P3が事象１０４ｅで＋16Vに移行す
るプリチヤージ時間の間続行され、かつプリチヤ
ージ信号P2も＋16Vに移行しているためノード５
０がこの間＋12VのＶDDに迅速に充電されること
により容易となる。第３図の線１１６，１１８か
らＶDD近傍にとどまつていたデイジツト線DL1又
は1は事象１１６ｅ，１１８ｅに示すようにト
ランジスタ５２，５４がオンとなつた時最初部分
的に放電されていることに注意されたい。
ラツチ・バス３２はトランジスタ２０，２４及
び全列のトランジスタ２２，２６を介して事象１
１４ｃに示すようにＶDDより１閾値低い電圧レベ
ルまでプリチヤージされる。
び全列のトランジスタ２２，２６を介して事象１
１４ｃに示すようにＶDDより１閾値低い電圧レベ
ルまでプリチヤージされる。
ラツチ信号L3が事象１１２ｂで接地状態に移
行した時トランジスタ４２がオフとなるため浮い
ているノード４０は、全列のトランジスタ２０，
２２の浮遊容量及びこのブーストを強化するため
に追加されたコンデンサ４６のため事象１２６ｃ
に示されるように約＋16Vに容量的にブーストさ
れる。各列の真又は補データ線DL1，1のどち
らかが各々の行アドレス・サイクルの間に放電さ
れるため、64個のトランジスタの組合された浮遊
容量は64本のデイジツト線が接地電位から＋12V
に再充電される間ノード４０をＶDD以上にブース
トする役割を果たすことが認められる。この結
果、ノード４０はプリチヤージ・サイクルの間約
＋16Vに容量的にブーストされる。
行した時トランジスタ４２がオフとなるため浮い
ているノード４０は、全列のトランジスタ２０，
２２の浮遊容量及びこのブーストを強化するため
に追加されたコンデンサ４６のため事象１２６ｃ
に示されるように約＋16Vに容量的にブーストさ
れる。各列の真又は補データ線DL1，1のどち
らかが各々の行アドレス・サイクルの間に放電さ
れるため、64個のトランジスタの組合された浮遊
容量は64本のデイジツト線が接地電位から＋12V
に再充電される間ノード４０をＶDD以上にブース
トする役割を果たすことが認められる。この結
果、ノード４０はプリチヤージ・サイクルの間約
＋16Vに容量的にブーストされる。
データ・バスDB，は図示していない回路に
より事象１２２ｃ，１２４ｃに示すように同様に
＋12Vにプリチヤージされる。本装置の望ましい
実施例では、データ線DL1及び1をプリチヤー
ジするために用いたものと機能的に同様なプリチ
ヤージ回路を用いて真及び補データ・バスDB，
をプリチヤージし、このことにより再充電事
象１２２ｃ，１２４ｃは線DL1，1の再充電を
図示する線と同様な特性を有する。
より事象１２２ｃ，１２４ｃに示すように同様に
＋12Vにプリチヤージされる。本装置の望ましい
実施例では、データ線DL1及び1をプリチヤー
ジするために用いたものと機能的に同様なプリチ
ヤージ回路を用いて真及び補データ・バスDB，
をプリチヤージし、このことにより再充電事
象１２２ｃ，１２４ｃは線DL1，1の再充電を
図示する線と同様な特性を有する。
デイジツト線DL1，1はＶDDより１閾値低い
電圧ではなくＶDDから開始するため、又抵抗装置
が交差結合トランジスタの一方を介しての電導を
最小にするため、より高い初期電圧で開始したデ
イジツト線は、通常ＶDDより１閾値低い電圧値以
上の電圧で終了することに注意されたい。サイク
ルの完了後、論理「１」の最小レベルの電圧で開
始したセルはＶDDより１閾値低い電圧値で終了す
る。逆に、論理「０」の最大レベルの直下の電圧
レベルで開始したセルは接地電圧で終了する。従
つて、セルを読し出した後、ラツチ信号を接地電
位に引張る作用はセルに記憶された不十分な論理
レベルを最適論理レベルにリフレツシユする。
電圧ではなくＶDDから開始するため、又抵抗装置
が交差結合トランジスタの一方を介しての電導を
最小にするため、より高い初期電圧で開始したデ
イジツト線は、通常ＶDDより１閾値低い電圧値以
上の電圧で終了することに注意されたい。サイク
ルの完了後、論理「１」の最小レベルの電圧で開
始したセルはＶDDより１閾値低い電圧値で終了す
る。逆に、論理「０」の最大レベルの直下の電圧
レベルで開始したセルは接地電圧で終了する。従
つて、セルを読し出した後、ラツチ信号を接地電
位に引張る作用はセルに記憶された不十分な論理
レベルを最適論理レベルにリフレツシユする。
本考案の望ましい実施例の以上の詳細な説明か
ら、MOSFET技術及び多分他の技術分野に多く
の適用例を有する改良されたラツチ差動アンプを
記述したことが認めれらる。
ら、MOSFET技術及び多分他の技術分野に多く
の適用例を有する改良されたラツチ差動アンプを
記述したことが認めれらる。
第１図は本考案によるダイナミツク・ランダ
ム・アクセス・メモリ装置の概略回路図、第２図
は第１図の回路の１部を動作させるために用いら
れる標準的な副構成部品を図示した概略図、第３
図は第１図の回路動作を図解説明するためのタイ
ミング図である。 Ｓ……記憶セル、１２……記憶ノード、１４…
…電界効果トランジスタ、DL1，1……デイジ
ツト線、SD，……ダミー・セル、RS……行選
択線、３２……ラツチ・バス、DB，……デー
タ・バス、CS……列選択線。
ム・アクセス・メモリ装置の概略回路図、第２図
は第１図の回路の１部を動作させるために用いら
れる標準的な副構成部品を図示した概略図、第３
図は第１図の回路動作を図解説明するためのタイ
ミング図である。 Ｓ……記憶セル、１２……記憶ノード、１４…
…電界効果トランジスタ、DL1，1……デイジ
ツト線、SD，……ダミー・セル、RS……行選
択線、３２……ラツチ・バス、DB，……デー
タ・バス、CS……列選択線。
Claims (1)
- 【実用新案登録請求の範囲】 (1) 各々のセルが容量性記憶ノードを有する行と
列に配置された複数個のダイナミツク記憶セル
と、 各列の真及び補デイジツト線であつて、各記
憶セルが行付勢信号により付勢された時各列の
記憶セルの１部の記憶ノードはそれぞれの真デ
イジツト線に接続され、各列の記憶セルの残り
の記憶ノードはそれぞれの補デイジツト線に接
続される前記各列の真及び補デイジツト線と、 行アドレス信号に応答して各行の記憶セルを
付勢する各行の行付勢装置と、 デイジツト線のプリチヤージ電圧値より所定
の値だけ小さい基準電圧レベルをアドレス付勢
信号により記憶セルに接続されないデイジツト
線に設定する手段と、 真及び補デイジツト線の容量値と比較した時
に小さい容量値を各々が有する真及び補入力ノ
ードを有するセンス・アンプであつて、真入力
ノードをラツチ・ノードに接続する第１トラン
ジスタと補入力ノードをラツチ・ノードに接続
する第２トランジスタとを含み、第１トランジ
スタのゲートは補入力ノードの１部であり、か
つ第２トランジスタのゲートが真入力ノードの
１部である前記センス・アンプと、 真デイジツト線を真入力ノードに接続する第
３トランジスタと補デイジツト線を補入力ノー
ドに接続する第４トランジスタであつて、前記
第３、第４トランジスタのゲートには実質的に
常時導通状態となるように基準値より十分高い
電圧が加えられ、前記プリチヤージの変化に従
つて前記基準値電圧に降下すると抵抗値を増大
させ、デイジツト線とセンス・アンプ間をセン
ス動作中過渡的絶縁をする第３及び第４トラン
ジスタと、 第３及び第４トランジスタのゲートを前記基
準値より十分高いレベルにバイアスしてデイジ
ツト線と入力ノードのプリチヤージ電圧レベル
を実質的に等しくすることを可能にするバイア
ス回路と、 ラツチ・ノードのプリチヤージを保持し、次
いでラツチ・ノードのプリチヤージを放電させ
るラツチ・ノード制御手段と、 第１及び第２トランジスタの導通を実質的に
防止するためのデイジツト線を所定の電圧レベ
ルに、ラツチ・ノードを十分高い電圧レベルに
プリチヤージするデイジツト線プリチヤージ手
段と、 行中の記憶セルの行付勢信号を連続的に発生
して記憶セルを各デイジツト線に接続し、次い
でラツチ・ノード制御手段にラツチ・ノードを
放電させてデイジツト線の一方を放電させ、他
方を実質的に放電させない制御回路と、 を含むMOSFET集積回路を含むダイナミツ
ク・ランダム・アクセス・メモリ。 (2) 前記バイアス回路は、 少なくとも１列の第３及び第４トランジスタ
のゲートを相互接続して共通ノードを形成する
手段と、共通ノードをプリチヤージし、デイジ
ツト線がプリチヤージされる前に共通ノードを
浮かせて、少なくとも部分的に第３及び第４ト
ランジスタの浮遊容量により共通ノードをデイ
ジツト線のプリチヤージ電圧より閾値だけ上に
容量的にブーストする装置と、 を含む実用新案登録請求の範囲第１項記載のメ
モリ。 (3) 前記集積回路は外部から印加される最大の供
給電圧であるドレイン供給電圧を有し、 前記デイジツト線プリチヤージ手段はドレイ
ン供給電圧と実質的に等しいプリチヤージ電圧
までデイジツト線を駆動する実用新案登録請求
の範囲第２項記載のメモリ。 (4) 前記デイジツト線プリチヤージ手段は、 第１プリチヤージ信号に応答して第１プリチ
ヤージ・ノードを電圧供給部に接続する第１プ
リチヤージ手段と、 第２プリチヤージ信号に応答して第１プリチ
ヤージ・ノードをそれぞれ真及び補デイジツト
線に接続する第２及び第３プリチヤージ手段
と、 第２プリチヤージ信号の前に第１プリチヤー
ジ信号を終結させて、 これにより第１プリチヤージ・ノードが電圧
供給部から切離された後もデイジツト線のプリ
チヤージ電圧を等しくするプリチヤージ制御手
段と、 を含む実用新案登録請求の範囲第３項記載のメ
モリ。 (5) 前記ラツチ・ノード制御手段はラツチ・ノー
ドを次第に増大する速度で放電させる手段を含
む実用新案登録請求の範囲第４項記載ののメモ
リ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US05/644,857 US4061999A (en) | 1975-12-29 | 1975-12-29 | Dynamic random access memory system |
| US644857 | 1975-12-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5986098U JPS5986098U (ja) | 1984-06-11 |
| JPS6141198Y2 true JPS6141198Y2 (ja) | 1986-11-22 |
Family
ID=24586622
Family Applications (3)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16084276A Granted JPS5287328A (en) | 1975-12-29 | 1976-12-28 | Dynamic random access memory |
| JP4950780A Pending JPS55146695A (en) | 1975-12-29 | 1980-04-15 | Method and device for reading and refreshing optimum logic level of dynamic random access memory |
| JP1983154284U Granted JPS5986098U (ja) | 1975-12-29 | 1983-10-04 | ダイナミック平衡型センス・アンプを含むメモリ |
Family Applications Before (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16084276A Granted JPS5287328A (en) | 1975-12-29 | 1976-12-28 | Dynamic random access memory |
| JP4950780A Pending JPS55146695A (en) | 1975-12-29 | 1980-04-15 | Method and device for reading and refreshing optimum logic level of dynamic random access memory |
Country Status (6)
| Country | Link |
|---|---|
| US (2) | US4061999A (ja) |
| JP (3) | JPS5287328A (ja) |
| DE (1) | DE2659248C3 (ja) |
| FR (1) | FR2340599A1 (ja) |
| GB (4) | GB1567149A (ja) |
| IT (1) | IT1073787B (ja) |
Families Citing this family (57)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2719726A1 (de) * | 1976-05-03 | 1977-11-24 | Texas Instruments Inc | Speicheranordnung |
| DE2623219B2 (de) * | 1976-05-24 | 1978-10-12 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Verfahren zum Betreiben einer Leseverstärkerschaltung für einen dynamischen MOS-Speicher und Anordnung zur Durchführung dieses Verfahrens |
| JPS538528A (en) * | 1976-07-12 | 1978-01-26 | Nec Corp | Memory circuit |
| SU928405A1 (ru) * | 1976-08-05 | 1982-05-15 | Предприятие П/Я Р-6429 | Усилитель считывани дл интегрального запоминающего устройства |
| JPS5384636A (en) * | 1976-12-29 | 1978-07-26 | Fujitsu Ltd | Sense amplifier circuit |
| JPS5925311B2 (ja) * | 1977-02-14 | 1984-06-16 | 日本電気株式会社 | 感知増幅器 |
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| US4533843A (en) * | 1978-09-07 | 1985-08-06 | Texas Instruments Incorporated | High performance dynamic sense amplifier with voltage boost for row address lines |
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| US4272834A (en) | 1978-10-06 | 1981-06-09 | Hitachi, Ltd. | Data line potential setting circuit and MIS memory circuit using the same |
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-
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-
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- 1976-12-28 JP JP16084276A patent/JPS5287328A/ja active Granted
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- 1983-10-04 JP JP1983154284U patent/JPS5986098U/ja active Granted
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