DE2623219B2 - Verfahren zum Betreiben einer Leseverstärkerschaltung für einen dynamischen MOS-Speicher und Anordnung zur Durchführung dieses Verfahrens - Google Patents
Verfahren zum Betreiben einer Leseverstärkerschaltung für einen dynamischen MOS-Speicher und Anordnung zur Durchführung dieses VerfahrensInfo
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Description
Die Erfindung bezieht sich auf ein Verfahren zum Betreiben einer Leseverstärkerschaltung für einen
dynamischen MOS-Speicher gemäß dem Oberbegriff des Patentanspruchs 1.
Zum Bewerten der Lesesignale von dynamischen MOS-Speichern ist es bekannt, jede Bitleitung in zwei
Teilabschnitte zu unterteilen und zwischen die beiden Teilabschnitte eine als Flip-Flop ausgeführte Leseverstärkerschaltung
anzuordnen. Eine solche Leseverstärkerschaltung ist nach Art eines getasteten Flip-Flops
aufgebaut. Wesentliche Eigenschaften dieser Leseverstärkerschaltung bestehen in der Symmetrie,
der geringen Abhängigkeit von Parameterschwankungen und der automatischen Regeneration der gespei-
cherten Signale. Solche Leseverstärkerschaltungen werden insbesondere in MOS-Speichern verwendet, bei
denen die einzelnen Speicherzellen aus Eintransistorspeicherzellen bestehen.
Leseverstärkerschaltungen dieser Art ergeben sich z. B. aus der deutschen Auslegeschrift 2S 07 323 oder
2! 48 896. Diese bestehen aus zwei Zweigen aus jeweils einem Schalttransistor und einem Lasttransistor. Der
Verbindungspunkt des Schalttransistors und des Lasttransistors jedes Zweiges ist jeweils mit der Steuereiektrode
des Schalttransistors des anderen Zweiges verbunden. An diesen Verbindungspunkten sind die
Bitleitungsabschnitte angeschlossen. Weiterhin können die Verbindungspunkte der beiden Zweige über eiiien
Transistor miteinander verbunden sein. Die Quellenelektroden der Schalttransistoren sind in einem Knoten
verbunden, der an ein festes Potential angeschlossen ist.
Aus der deutschen Offenlegungsschrift 24 18 936 ergibt sich eine Leseverstärkerschaltung, die sich von
den oben beschriebenen nur dadurch unterscheidet, daß zwischen dem Knoten der Quellenelektroden der
Schalttransistoren und dem festen Potential ein zusätzlicher Transistor angeordnet ist, der nur dann
leitend gesteuert wird, wenn ein Bewertungsvorgang eines Lesesignals durchgeführt wird.
Die bekannten Leseverstärkerschaltungen haben aber den Nachteil, daß sie für sehr kleine Lesesignale zu
unempfindlich sind.
Eine weitere Entwicklung der Technologie bei MOS-Speichern hat es mit sich gebracht, daß die μ
Speicherdichte pro Speicherbaustein immer mehr erhöht worden ist. Dies führte zu kleineren Lesesignalen
und stärker schwankenden Bauelemente-Parametern. Zur Bewertung von Lesesignalen aus solchen MOS-Speichern
ist eine Verstärkerschaltung besser geeignet, wie sie z. B. in IEEE Journal of Solid-State Circuits, Vol.
SC 8, Nr.5,Okt. 1973, S. 310 bis 318, und IEEE Journal of
Solid-State Circuits, Vol. 9, Nr. 2, April 1974, Seiten 49 bis 54, beschrieben ist. Bei dieser Leseverstärkerschaltung
dienen die Lasttransistoren des Flip-Flops nur zur Vorladung der Teilabschnitte der Bitleitungen an den
Verbindungspunkten zwischen Lasttransistor und Schalttransistor. Während des Bewertungsvorganges
eines Lesesignals bleiben die Lasttransistoren gesperrt. Hat sich auf den Teilabschnitten einer Bitleitung nach
dem Auslesen einer Information aus einer Speicherzelle eine Signalspannung eingestellt, dann wird anschließend
an dem Verbindungspunkt zwischen den Quellenelektroden der Schalttransistoren die Spannung langsam
abgesenkt. Dadurch wird erreicht, daß nur einer der Schalttransistoren, nämlich der, an dessen Senkenelektrode
das Lesesignal anliegt, leitend gesteuert wird. Die Verstärkung des Flip-Flops ist bei dieser Betriebsweise
sehr groß, Schwankungen der Geometrie der Transistoren und der Kapazitäten der Bitleitung sind nahezu
ohne Einfluß. Nachteilig an dieser Leseverstärkerschaltung ist die relativ lange Bewertungszeit. Es sind darum
Versuche unternommen worden, die Spannung an dem Verbindungspunkt der Quellenelektroden der Schalttransistoren
entsprechend einer optimal verlaufenden ω Kurve abzusenken. Die Kurve ist dabei so berechnet,
daß einer der Schalttransistoren genau an der Sperrgrenze liegt, oder alternativ in einem schwach
leitenden Zustand, in dem der Strom konstant ist, arbeitet. Durch diese Maßnahme wird die sich
ergebende Bewertungszeit verkürzt. Trotzdem ist die Bewertungszeit immer noch verhältnismäßig lang.
Die der Erfindung zugrunde liegende Aufgabe besteht darin, eine Leseverslärkerschaltung gemäß den
obengenannten Merkmalen so aufzubauen und zu betreiben, daß die Bewertungszeit emes Lesesignals
wesentlich verkürzt wird, ohne daß dabei die Bewertungssicherheit gestört wird.
Die Aufgabe wird gemäß den Merkmaien des Kennzeichens des Patentanspruchs 1 gelöst.
Während beim Stand der Technik während des Bewertungsvorganges nur einer der Schalttransistoren
in den leitenden Zustand gebracht wird, ist erfindungsgemäß die Entladekurve des Knotens derart, daß
während der Bewertungszeit des Lesesignals auch der Schalttransistor kurzzeitig in den leitenden Zustand
gelangt, an dessen Senkenelektrode der Billeitungsabschnitt liegt, zu dem keine Information ausgelesen
wurde. Die Entladungskurve verläuft dann so weiter, daß das Flip-Flop der Leseverstärkerschaltung wieder
in den Zustand kippt, der der zu bewertenden Information entspricht.
Wird der Transistor zwischen den Verbindungspunkten abgeschaltet, dann wird infolge von parasitären
Kapazitäten dieses Transistors die Spannung an den Verbindungspunkten der beiden Zweige gesenkt.
Dadurch sind nach der Beendigung dieses Vorganges die beiden Schalttransistoren des Flip-Flops auf jeden
Fall gesperrt, gleichgültig, welche Schwellspannungen die Schalttransistoren haben, und gleichgültig, wie groß
die Kapazitäten der Teilabschnitte der Bitleitung sind.
Anhand von Ausführungsbeispielen, die in den
Figuren dargestellt sind, wird die Erfindung weiter erläutert. Es zeigt
Fig. 1 ein erstes Ausführungsbeispiel einer Leseverstärkerschaltung
mit einem Funktionsgenerator zur Erzeugung der Entladungskurve,
Fig. 2 eine erste Ausführung des Funktionsgenerators,
F i g. 3 eine Kennlinie einer Inverterschaltung, die bei dem Funktionsgenerator nach F i g. 2 verwendet wird,
Fig.4 ein Impulsdiagramm zur Leseverstärkeischaltung
nach Fig. 1,
F i g. 5 ein weiteres Ausführungsbeispiel des Funktionsgenerator*;,
F i g. 6 eine Teilschaltung zum Betrieb der Schaltungsanordnung gemäß F i g. 5,
F i g. 7 eine weitere Teilschaltung zum Betrieb der Schaltungsanordnung nach F i g. 6.
Die Leseverstärkerschaltung nach F i g. 1 besteht aus einem Flip-Flop FFund einem Funktionsgenerator FC.
Das Flip-Flop FF besteht aus jeweils zwei Zweigen aus einem Lastlransistor TL und einem Schalttransistor
75. Der eine Zweig enthält den Lasttransistor TL 1 und den Schalttrarisistor 71Sl, der zweite Zweig den
Lasttransistor TL 2 und den Schalttransistor T52. Am
Verbindungspunkt zwischen Schalttransistor TS und Lasttransistor TL ist jeweils ein Teilabschnitt einer
Bitleitung B angeschlossen. Am Verbindungspunkt ρ 1 zwischen dem Lasttransistor TL 1 und dem Schalttransistor
Γ51 liegt demgemäß der Teilabschnitt BL der
Bitleitung, während an dem Verbindungspunkt ρ 2 zwischen dem Lasttransistor TL 2 und dem Schalttransistor
7S2 der Teilabschnitt BR der Bitleitung angeschlossen ist. Weiterhin sind die Verbindungspunkte ρ 1
und ρ 2 über einen Transistor 7"O, Symmetriertransistor
genannt, verbunden. Der Verbindungspunkt der Quellenelektroden
der Schalttransistoren 71Sl und TS 2 wird Knoten K genannt. Die Lasttransistoren TL 1 und TL 2
werden mit HiIlFe eines Taktsignals 53 angesteuert. An den Lasttransis toren TL 1 und TL 2 liegt weiterhin die
feste Spannung VDD.
Der Funktionsgenerator kann aus einer Entladeschaltung fund einem Inverter /aufgebaut sein (F i g. 2). Die
Entladeschaltung E besteht aus Transistoren Tl, T2, T3 und einem Kondensator C1. Sie ist an den Knoten K
angeschlossen. Dabei liegt der Transistor T3, der von einem Taktsignal 51 angesteuert wird, zwischen dem
Knoten K und der Parallelschaltung aus dem Transistor Ti und dem Kondensator Cl. Der Transistor Tl ist mit
seiner Steuerelektrode weiterhin mit dem Ausgang des Inverters /verbunden. Der Transistor T2, der von dem
Taktsignal 52 angesteuert wird, verbindet den Knoten K mit einer weiteren festen Spannung VSS. Der
Kondensator CX und der Transistor Tl liegen ebenfalls
an dieser festen Spannung V55.
Der Inverter / setzt sich zusammen aus einem Transistor T5 und zwei als Dioden geschalteten
Transistoren TA und T6. An die Steuerelektrode des Transistors T5 ist der Knoten K angeschlossen. Am
Knoten K bildet sich die Spannung t/3. Der Ausgang des Inverters / ist mit dem Transistor Tl der
Entladeschaltung E verbunden. An der Diode T6 liegt die feste Spannung VDD, an der Diode TA die feste
Spannung V55.
In Verbindung mit den Fig.3 und 4 soll die Wirkungsweise der Leseverstärkerschaltung nach
F i g. 1 erläutert werden. Dabei wird davon ausgegangen, daß als Transistoren n-Kanal-Transistoren verwendet
werden. Demgemäß sind die in F i g. 4 angegebenen Spannungen positive Spannungen.
Bevor ein an den Bitleitungsabschnitten BL und BR anliegendes Lesesignal ausgewertet werden kann, muß
die Leseverstärkerschaltung vorgeladen werden. Dazu wird der Symmetrietransistor TO leitend gesteuert, es
wird ihm ein Signal 53 zugeführt. Ebenfalls können die Lasttransistoren TL 1 und TL 2 durch Anlegen eines
Taktsignals S 2 in den leitenden Zustand gebracht werden. Am Knoten K liegt, wie F i g. 4 zeigt, in diesem
Falle noch ein niedriges Potential an. Bei diesen Gegebenheiten laden sich die Bitleitungsabschnitte BL
und BR auf die Spannung UDD- UT auf. Dabei ist UT
die Schwellspannung der Lasttransistoren TL1 bzw.
TL 2. Selbstverständlich ist es auch möglich, die Bitleitungsabschnitte BL und BR über nicht dargestellte
Transistoren aufzuladen, etwa dadurch, daß an diese Transistoren ein Signal 5 0 (F i g. 4) angelegt wird. Dabei
ist es möglich, die Bitleitungsabschnitte BR und BL auf die Spannung, z. B. UDD-2 UTaufzuladen. Aus diesem
Grunde ist in Fig.4 das Signal 52 während des
Vorladens nur gestrichelt eingezeichnet. Da die Schalttransistoren T51 und TS 2 jedenfalls im leitenden
Zustand sind, lädt sich auch der Knoten K auf, und zwar etwa auf die Spannung
U 3 = UDD- UT-(UT+ Δ t/Tmax).
Dabei ist 4 t/Tmax die größte auftretende Schnellspannungsdifferenz
aller Schalttransistoren TS, die an dem Knoten K angeschlossen sind.
Am Ende der Vorladephase, die von der Zeit f 1 bis f 2
läuft, hat sich der Knoten K aufgeladen und das Signal 50 zur Vorladung bzw. 52 wird abgeschaltet. Das
bedeutet, daß die Lasttransistoren TL1 und TL 2 in den
Sperrzustand übergehen.
An die Vorladung schließt sich der Zeitbereich für die Lesevorbereitung an. Dieser setzt sich zusammen aus
den Zeitbereichen ί 2 bis / 3 und f 3 bis / 4.
Im Zeitbereich <2 bis i3 liegt an dem Symmetriertransistor
TO noch das Taktsignal 53, an, dieser ist also noch leitend gesteuert, und die Bitleitungsabschnitte BL
und BR sind noch miteinander verbunden. Weiterhir sind die Schalttransistoren T51 und T52 im leitender
Zustand.
Im Zeitbereich von /3 bis r4 wird das Taktsignal 5^
abgeschaltet und der Symmetriertransistor TO gesperrt Damit werden die Bitleitungsabschnitte BR und S/
aufgetrennt. Die Absenkung des Taktsignals 53 hai außerdem zur Folge, daß die Spannung der Bitleitungs
ίο abschnitte BR und BL durch die parasitären Kapazitä
ten des Symmetriertransistors TO abgesenkt wird Dadurch sind die Schalttransistoren TS1, T52 nach dei
Zeit 14 mit Sicherheit gesperrt.
Im Bereich f 4 bis f 5 wird eine Information aus einei
Speicherzelle ausgelesen und entsprechend stellt siel· auf den beiden Bitleitungshälften eine Spannungsdiffe
renz ein, das Lesesignal USig. Dies ist durch zwei Pfeile in Fig.4 im Zeitbereich ί4 bis f5 bei den Spannunger
UBL bzw. UBR in den Bitleitungsabschnitten BL bzw BR gezeigt. Es ist zu sehen, daß sich auf der
Bitleitungsabschnitten BR und BL eine Spannungsdiffe
renz USig einstellt. Die Schalttransistoren T51, TS: des Flip-Flops FFsind weiterhin gesperrt.
Mit der Zeit (5 beginnt der Bewertungsvorgang Zunächst wird mit dem Signal 51 der Transistor T3 dei
Entladeschaltung Eeingeschaltet. Die Spannung t/3 an
Knoten K bestimmt über den Inverter / mit dei Kennlinie nach Fig.3 die Spannung U4 an dei
Steuerelektrode des Transistors Tl. Dabei ist dei Transistor Tl zu Beginn noch im leitenden Zustand. Au:
der F i g. 3 ergibt sich, daß die bei dieser Lage von den Inverter /abgegebene Spannung t/4 ca. 2mal UT ist
wobei UT die Schwellspannung der Diode T4 und de: Transistors T5 ist. Der Transistor T5 ist nämlich durcl
die Spannung t/3 in seinem leitenden Zustand.
Wird nun an den Transistor T3 das Signal 51
angelegt, so wird dieser leitend, und es kann ein Strorr vom Knoten K über den Transistor T3 und der
Kondensator CX fließen. Zunächst wird dadurch di< Spannung am Knoten K sehr schnell abgesenkt (s
Fig.4, Spannung t/3). Die schnelle Absenkung de
Spannung t/3 am Knoten K bedingt nun, daß derjenigi
Schalttransistor im Flip-Flop FF leitend gesteuert wird
an dessen Senkenelektrode die durch das Auslesen de Information bedingte Spannungsänderung anliegi
Wenn angenommen wird, daß eine Speicherzeih ausgelesen wird, die an dem Bitleitungsabschnitt Bi
liegt, dann wird der Schalttransistor T51 leitern gesteuert. Somit kann ein Strom durch diesel
so Schalttransistor fließen (Ströme durch die Schalttransi stören /51, /52 sind ebenfalls in F i g. 4 dargestellt).
Während der Zeit /6 bis f 7 wird die Spannung Ul
am Knoten K nur sehr langsam abgesenkt, sie bleib nahezu konstant. Der Grund liegt darin, daß de
Transistor Tl der Entladeschaltung, wie die Kennlinii der F i g. 3 zeigt, im gleichen Zustand bleibt.
Der Knoten K entlädt sich nun immer mehr, eil
Vorgang der durch den Inverter / verstärkt wird. In Zeitbereich f 7 bis <8 ändert sich t/4 nun entsprechen!
der steil ansteigenden Kennlinie (Fig.3) sehr schnei
und entsprechend schnell kommt der Transistor Tl ii seinen leitenden Zustand. Dies hat eine Absenkung de
Spannung t/3 mit zunehmender Steigung der Kennlinii (F i g. 3) zur Folge. Der bisher gesperrte Schalttransisto
(z. B. T52) wird leitend. (Siehe den Verlauf de
Spannungen UBL1 UBR und der Ströme /12 und /22 ii
Fi g. 4). Der Verlauf der Absenkung der Spannung U'. ist aber nun so gestaltet, daß trotz Differenzen de
Geometrie der Schalttransistoren TSi, TS2 und der Kapazitäten der Bitleitungsabschnitte BR und BL, also
unter ungünstigen Bedingungen, das Flip-Flop wieder seinen Kippunkt erreicht, also der Schalttransistor TS 2
wieder gesperrt wird. Dieser Zustand ist zur Zeit i8 $
gegeben. Entsprechend nimmt der Strom durch den Schalttransistor TS2 wieder ab. Die Spannungsdifferenzen
auf den Bitleitungsabschnitten wächst dagegen schnell an.
Zum Zeitpunkt i9 wird das Taktsignal S2 an die
Lasttransistoren TL 1, TL 2 und an den Transistor T2 der Entladeschaltung gelegt. Diese werden leitend
gesteuert. Die Folge ist, daß sich die Bitleitungsabschnitte BR und BL auf den »0« bzw. »1«-Pegel einstellen.
Durch den Transistor T2 wird weiterhin die Entladung des Knotens K weiter beschleunigt. Der Knoten ist bis
zum Zeitpunkt /10 entladen, und entsprechend ist der
Transistor T5 des Inverters / gesperrt. Auf dem Bitleitungsabschnitt, z. B. BR, auf dem das Lesesignal
vorlag, hat sich ein Pegel eingestellt, der dazu verwendet werden kann, die ausgelesene Speicherzelle
zu regenerieren.
Zum Zeitpunkt 110 wird das Taktsignal S1
abgeschaltet und damit die Entladeschaltung vom Flip-Flop FF getrennt. Zum Zeitpunkt ill ist der Lese-
und Regeneriervorgang beendet.
Aus den F i g. 5, 6 und 7 ergibt sich eine andere Ausführung des Funktionsgenerators. Dabei fällt der
Inverter /der Fig. 2 weg. Die Schaltung nach Fig. 5 und nach F i g. 7 werden so zusammengesetzt, daß beide
an dem Knoten K liegen und gemeinsam den Funktionsgenerator bilden. Dabei ist die Schaltungsanordnung
nach Fig. 7 dafür verantwortlich, daß im Zeitbereich f5 bis f6 nach Fig.4 die Spannung am
Knoten K sehr schnell abgesenkt wird, während der übrige Entladevorgang des Knoten K durch die
Schaltungsanordnung der Fig.5 bestimmt wird. Die Schaltungsanordnung nach Fig. 7 soll als Sprungfunktionsgenerator
benannt werden.
Der Sprungfunktionsgenerator nach Fig.7 besteht
aus einer Parallelschaltung aus einem Kondensator C10
und einemTransistor 78. In Serie zu dieser Parallelschaltung liegt ein Transistor 79. Der Transistor T9
wird durch das Taktsignal S1 angesteuert. Weiterhin ist
noch die parasitäre Kapazität Ci des Knotens K in F i g. 7 angedeutet.
Der Verbindungspunkt P5 des Sprungfunktionsgenerators nach F i g. 7 wird im Zeitbereich von f 2 bis ί 3 auf
die Spannung Ui des Knotens K aufgeladen, und zwar dadurch, daß der Transistor Γ8 leitend gesteuert wird.
Zu Beginn des Bewertungsvorganges wird mit dem Taktsignal 51 der Transistor 79 leitend gesteuert,
dagegen der Transistor TS gesperrt. Wird aber der Transistor 79 leitend gesteuert, so bedingt dies einen
Ladungsausgleich zwischen der Kapazität C 3 des Knotens K und der Kapazität ClO. Dabei entsteht am
Knoten K ein Sprung, wie er in F i g. 4 im Zeitbereich 15
und ί 6 dargestellt ist.
Am Knoten K ist weiterhin die Schaltung gemäß Fig.5 angeschaltet, die gesteuerte Spannungsquelle
genannt werden soll. Diese besteht aus Transistoren 710, 711, 712, deren gesteuerte Strecken parallel
geschaltet sind. Das Taktsignal Sl wird dem ersten Transistor 710 direkt und über eine Verzögerungsschaltung VS12 dem Transistor 711 und über eine b5
weitere Verzögerungsschaltung VS23 dem Transistor 712 zugeführt. Somit wird bei Anliegen eines
Taktsienals Sl zunächst der Transistor 710 leitend
gesteuert, der Knoten K entlädt sich zunächst über diesen Transistor 710. Nach Ablauf der Verzögerungszeit der Verzögerungsschaltung VS12 wird zusätzlich
der Transistor 711 in den leitenden Zustand gebracht, wodurch der Entladungsvorgang beschleunigt wird.
Nach dem weiteren Ablauf der Verzögerungszeit der Verzögerungsschaltung VS 23 wird schließlich auch der
Transistor 712 leitend gesteuert, so daß nun alle drei Transistoren 710, 711, 712 im leitenden Zustand sind.
Durch entsprechende Wahl der Verhältnisse W/L der Transistoren 710, 711, 712 kann die Form der
Entladungskurve festgelegt werden. Dabei ist W die Breite des Kanals und L die Länge des Kanals eines
Transistors. Zweckmäßig ist es z. B., das Verhältnis Wzu L für den Transistor 710 = 5, für den Transistor
711=20 und für den Transistor 712 = 200 zu wählen. Weiterhin wird die Form der Entladungskurve durch die
Verzögerungszeiten der Verzögerungsschaltungen VS12 und VS23 beeinflußt.
Den Aufbau einer Verzögerungsschaltung zeigt Fig. 6. Sie besteht aus Transistoren 720, 721, 722,
723, 724. An den Transistor 722 wird ein Taktsignal CE, an den Transistor 723 ein Taktsignal CE angelegt.
Dem Transistor 720 wird ein Eingangssignal UE zugeleitet, nach Ablauf der Verzögerungszeit erscheint
dieses Eingangssignal am Ausgang als Ausgangssigna] UA. Die Verzögerungszeit selbst wird durch den
Transistor 720 wesentlich mitbestimmt, und zwar durch das Verhältnis W zu L dieses Transistors. Wenn an der
Verzögerungsschaltung am Eingang kein Signal anliegt, so ist der Transistor 723 leitend gesteuert und der
Knoten ρ 4 aufgeladen. Entsprechend leitet der Transistor 724, und die Ausgangsspannung UA
entspricht ungefähr Massepotential.
Wird an den Eingang des Transistors 720 ein Signal angelegt und das Taktsignal CE umgeschaltet, so wird
der Knoten ρ 4 entladen, und nach einer gewissen Zeit wird der Transistor 724 gesperrt. Dann steigt die
Spannung UA an.
Mit dem Funktionsgenerator nach den Fig. 5 bis 7 kann somit ebenfalls die Entladungskurve entsprechend
F i g. 4 gebildet werden. Der Aufladevorgang im Zeitbereich ti bis t2 des Knotens K und auch der
Verlauf der Spannung am Knoten K zwischen der Aufladung des Knotens und der Entladung entspricht
vollständig den Verhältnissen, die bei der Erläuterung der F i g. 1 dargelegt worden sind. Soll die Entladung des
Knotens K eingeleitet werden, dann wird wiederum ein Taktsignal S1 an den Funktionsgenerator angelegt und
damit der Sprungfunktionsgenerator nach Fig.7 und die gesteuerte Spannungsquelle nach F i g. 5 eingeschaltet.
Mit Hilfe des Sprungfunktionsgenerators wird im Zeitbereich (5 bis i6 die Spannung am Knoten sehr
schnell abgesenkt; anschließend sorgt die gesteuerte Spannungsquelle durch zeitlich gestaffeltes Einschalten
der Transistoren 710, 711 und 712 dafür, daß die Entladekurve des Knotens K eine Form erhält, die
gewährleistet, daß im Zeitbereich Π bis <9 beide
Schalttransistoren 7S des Flip-Flops FF im leitenden Zustand sind, nach Ablauf dieses Zeitbereiches jedoch
das Flip-Flop in den Zustand kippt, der durch das Lesesignal auf den Bitleitungsabschnitten festgelegt
wird.
Die Erfindung ist im Ausführungsbeispiel anhand von n-Kanaltransistoren beschrieben worden. Selbstverständlich
ist eine Realisierung auch mit p-Kanal-Transistoren möglich.
Die Vorteile der erfindungsgemäßen Leseverstärker-
schaltung bestehen insbesondere darin, daß die Bewertungszeit wesentlich verkürzt wird. Diese Verbesserung
ergibt sich dadurch, daß während der Bewertung der Lesesignale beide Schalttransistoren eines Flip-Flops in
einem ganz bestimmten Zeitbereich leitend gesteuert werden. Zur Realisierung der entsprechenden Entladekurve
am Knoten K werden sehr einfache Schaltungsanordnungen vorgeschlagen.
Hierzu 3 Blatt Zeichnungen
Claims (9)
1. Verfahren zum Betreiben einer Leseverstärkerschaltung für einen dynamischen MOS-Speicher, bei
der zwei Zweige aus jeweils einem Schalttransistor und einem leitend/sperrend steuerbaren Lasttransistor
dadurch rückgekoppelt sind, daß der Verbindungspunkt des Schalttransistors und des Lasttransistors
jedes Zweiges jeweils mit der Steuerelektrode des Schalttransistors des anderen Zweiges verbunden
ist, bei der an den Verbindungspunkt jedes Zweiges jeweils ein Teilabschnitt einer Bitleitung
angeschlossen ist und die Verbindungspunkte der beiden Zweige über einen vor dem Bewertungsvorgang
des Lesesignals leitend gesteuerten Transistor miteinander verbunden sind und bei der die
Quellenelektroden der Schalttransistoren mit einem Knoten verbunden sind, der vor Zyklusbeginn
autgeladen wird und zum Bewerten eines Lesesignals so entladen wird, daß derjenige Schalttransistor
leitend gesteuert wird, an dessen Senkenelektrode die das Lesesignal verursachende Spannungsänderung anliegt, dadurch gekennzeichnet,
daß nach der Aufladung des Knotens (K) der die beiden Verbindungspunkte (pi, p 2) verbindende
Transistor (TO) abgeschaltet wird, und daß bei der anschließenden Bewertung eines Lesesignals die
Entladungskurve des Knotens (K) derart ist, daß zeitweise auch der andere Schalttransistor in den
leitenden Zustand gelangt.
2. Verfahren nach Anspruch I1 dadurch gekennzeichnet,
daß an den Knoten (K) ein Funktionsgenerator angeschlossen ist, der die Entladungskurve des
Knotens (KJ erzeugt
3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß die Aufladung des Knotens (K) über
die Schalttransistoren (TS) erfolgt.
4. Verfahren nach Anspruch 1, 2 oder 3, dadurch gekennzeichnet, daß nach der Bewertung des
Lesesignals die Lasttransistoren (TL I1 TL 2) eingeschaltet
werden, so daß sich auf den Bitleitungsabschnitten (BR, BL) Spannungen einstellen, die einer
binären 1 oder binären 0 entsprechen.
5. Anordnung zur Durchführung des Verfahrens nach einem der vorhergehenden Ansprüche, dadurch
gekennzeichnet, daß der Funktionsgenerator aus einer Entladeschaltung (E) und einem an den
Knoten (K) angeschlossenen Inverter (I) aufgebaut ist, daß die Entladeschaltung besteht aus einem
während der Bewertungszeit leitend gesteuerten dritten Transistor (T3), der mit dem Knoten (K)
verbunden ist und aus einer Parallelschaltung aus einem vierten Transistor (Ti) und einem Kondensator
(Ci), die einerseits mit dem dritten Transistor
(T3), andererseits mit einer festen Spannung (VSS) verbunden sind, und bei der die Steuerelektrode des
vierten Transistors (Ti) an den Ausgang des Inverters (7J angeschlossen ist und aus einem fünften
Transistor (T2), der zwischen dem Knoten (K) und der festen Spannung (VSS) liegt, und der dann
leitend gesteuert wird, wenn die Lasttransistoren (TL i,TL2) leitend gesteuert sind.
6. Anordnung nach Anspruch 5, gekennzeichnet durch einen Inverter (I) aus einem sechsten
Transistor (T5), dessen Steuerelektrode mit dem Knoten (K) verbunden ist, dessen zweite Anschlußelektrode
über einen als Diode geschalteten Transistor (TA) an eine feste Spannung (VSS) und
dessen dritte Anschlußelektrode über einen weiteren als Diode geschalteten Transistor (T6) an einer
zweiten festen Spannung (VDD) liegt, wobei die dritte Anschlußelektrode der Ausgang des Inverters
(l)at
7. Anordnung zur Durchführung des Verfahrens nach einem der Ansprüche 1 bis 4, dadurch
gekennzeichnet, daß der Funktionsgenerator einen Sprungfunktionsgenerator zur schnellen Entladung
des Knotens zu Beginn der Entladung und zur restlichen Entladung eine gesteuerte Spannungsquelle hat.
8. Anordnung nach Anspruch 7, dadurch gekennzeichnet, daß der Sprungfunktionsgenerator aus
einer Parallelschaltung aus einem achten Transistor (T8) und einem Kondensator CClO) und einer
zwischen der Parallelschaltung und einer festen Spannung (VSS) liegenden neunten Transistor (T9)
besteht, daß die Parallelschaltung andererseits an dem Knoten (Ii) angeschlossen ist, daß der achte
Transistor (T8) während der Zeit zwischen der Aufladung und Entladung des Knotens leitend
gesteuert ist, und daß der neunte Transistor (T9) während der Bewertungszeit leitend gesteuert ist.
9. Anordnung nach Anspruch 7 oder 8, gekennzeichnet durch eine gesteuerte Spannungsquelle aus
einem zehnten Transistor (TiO), dessen gesteuerte Strecke zwischen einer festen Spannung (VSS) und
dem Knoten (K) liegt und dessen Steuerelektrode ein Taktsignal (Si) zugeführt wird, aus einer ersten
Verzögerungsschaltung (VS 12), deren Eingang das Taktsignal (Si) zugeführt wird, aus einem elften
Transistor (TlI), dessen gesteuerte Strecke zwisehen
der festen Spannung (VSS) und dem Knoten (K) liegt, und dessen Steuerelektroden mit dem
Ausgang der ersten Verzögeruingsschaltung (VS 12)
verbunden ist, aus einer zweiten. Verzögerungsschaltung (VS 23), die an den Ausgang der ersten
Verzögerungsschaltung (VS 12) angeschlossen ist, und aus einem zwölften Transistor (T 12), dessen
gesteuerte Strecke zwischen der festen Spannung (VSS) und dem dritten Knoten (K) liegt, und dessen
Steuerelektrode an den Ausgang der zweiten Verzögerungsschaltung (VS 23) angeschlossen ist,
wobei das Verhältnis W durch L des zehnten Transistors (TS 10) kleiner ist als dasjenige des elften
Transistors (TIi) und dasjenige des elften Transistors (TU) kleiner ist als dasjenige des zwölften
Transistors (T 12).
Priority Applications (5)
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DE2623219A DE2623219B2 (de) | 1976-05-24 | 1976-05-24 | Verfahren zum Betreiben einer Leseverstärkerschaltung für einen dynamischen MOS-Speicher und Anordnung zur Durchführung dieses Verfahrens |
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