DE2840006B1 - CMOS-Schaltung zur Umwandlung eines Ternaersignals in zwei Binaersignale und Verwendung dieser CMOS-Schaltung - Google Patents

CMOS-Schaltung zur Umwandlung eines Ternaersignals in zwei Binaersignale und Verwendung dieser CMOS-Schaltung

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Description

Die Schaltungstechnik monolithisch integrierter, komplementärer Isolierschicht-Feldeffekttransistoren, also die sogenannte CMOS-Technik, ist beispielsweise in der Zeitschrift »The Electronic Engineer«, Mai 1970, S. 52 bis 57 beschrieben. Das Grund-Schaltungselement der CMOS-Technik ist der sogenannte CMOS-Inverter, also die Serienschaltung eines N-Kanal- und eines P-Kanal-Transistors, deren beide Gates miteinander verbunden sind und als Eingang des Inverters dienen, während dessen Ausgang der gemeinsame Verbindungspunkt der Drain-Elektroden des N-Kanal- und des P-Kanal-Transistors ist. Die Source-Elektrode des N-Kanal-Transistors liegt dabei am Schaltungsnullpunkt und die des P-Kanal-Transistors an einer positiven Gleichspannung als Be-
ORIQiNAL INSPECTED
triebsspannung. Beide Transistoren sind dabei vom Anreicherungstyp.
In der genannten Literaturstelle werden derartige Schaltungen als komplementär-symmetrische MOS-Schaltungen bezeichnet, was darauf hinweist, daß der P-Kanal- und der N-Kanal-Transistor hinsichtlich ihrer geometrischen Abmessungen so ausgebildet sind, daß der Widerstand des gesteuerten Strompfades im eingeschalteten Zustand des jeweiligen Transistors bei beiden Transistoren gleich ist. Ein Maß für diesen Innenwiderstand ist das Verhältnis der Kanalbreite W zur Kanallänge L, also das sogenannte WIL -Verhältnis. Um die erwähnte Gleichheit des Innenwiderstandes der beiden komplementären Transistoren zu erreichen, muß aufgrund physikalischer Gegebenheiten das W/L-Verhältnis des P-Kanal-Transistors etwa l,5fach größer gewählt werden als das des zugehörigen N-Kanal-Transistors. Für einen niederohmigen Transistor gilt, daß das W/L -Verhältnis groß gegen eins sein muß.
Die bekannten CMOS-Schaltungen eignen sich aufgrund ihres Aufbaus insbesondere für Digitalschaltungen, die Binärsignale, also Signale mit zwei Zuständen, verarbeiten. Der eine Zustand hat dabei einen Wert, der praktisch gleich der Betriebsspannung ist und daher mit H bezeichnet wird, während der andere praktisch einen Wert hat, der dem Potential des Schaltungsnullpunkts entspricht und der daher mit L bezeichnet wird. Wird also an den Eingang eines CMOS-Inverters einer dieser beiden Zustände angelegt, so »springt« das Signal am Ausgang des Inverters in den jeweils anderen Zustand. Dieses »Springen« erfolgt dabei bei symmetrischen CMOS-Invertern dann, wenn die Eingangsspannung etwa den Bereich der halben i/-Zustand-Spannung überstreicht.
Aufgabe
Soll mit derartigen Binärsignale verarbeitenden Digitalschaltungen auch ein Ternärsignal, als ein Digitalsignal mit drei Zuständen, verarbeitet werden, so muß ein solches im allgemeinen auf einer Eingangsleitung zugeführtes Ternärsignal in zwei gleichzeitig, im allgemeinen an zwei Schaltungspunkten bzw. zwei Leitungen anstehende Digitalsignale umgewandelt werden. Die Aufgabe der in den Patentansprüchen definierten Erfindung besteht daher darin, eine CMOS-Schaltung anzugeben, mit der eine derartige Umwandlung von Ternärsignalen in entsprechende Digitalsignale erreicht werden kann. Eine Unteraufgabe der Erfindung besteht darin, eine bevorzugte und bei integrierten Schaltungen mit begrenzter Zahl der äußeren Anschlüsse besonders vorteilhafte Verwendung anzugeben.
Die Erfindung wird nun anhand der Figuren der Zeichnungen näher erläutert.
Fig. 1 zeigt schematisch das Schaltbild eines bevorzugten Ausführungsbeispiels der erfindungsgemäßen Schaltungsanordnung;
Fig. 2 zeigt eine vorteilhafte Weiterbildung der Erfindung für den Fall, daß an einem gesonderten Ausgang der Schaltung ein Binärsignal erzeugt werden soll, dessen ii-Zustand nur dann auftritt, wenn der mittlere Zustand des Ternärsignals am Eingang der Schaltung liegt;
Fig. 3 zeigt eine der Anordnung der Fig. 2 entsprechende andere vorteilhafte Weiterbildung für den Fall, daß an einem gesonderten Ausgang der Schaltung ein Binärsignal erzeugt werden soll, dessen L-Zustand nur dann auftritt, wenn der mittlere Zustand des Ternärsignals am Eingang der Schaltung liegt; und Fig. 4 zeigt in Tabellenform den Zusammenhang
der am Eingang und den verschiedenen Ausgängen der vorteilhaften Weiterbildungen nach den Fig. 2 und 3 auftretenden Ternär- bzw. Binärsignal-Zustände.
Das Schaltbild der erfindungsgemäßen CMOS-Schaltung nach Fig. 1 zeigt die beiden CMOS-Inverter Ii, 12, deren N-Kanal-Transistoren TIl, T21 und
ίο deren P-Kanal-Transistoren Γ12, Γ22 jeweils in der eingangs geschilderten Art miteinander verbunden sind und deren Eingänge zusammengeschaltet und mit dem Ternärsignaleingang E verbunden sind. Entsprechend der Erfindung sind die beiden CMOS-Inverier einerseits jeweils für sich bezüglich des W/L-Verhältnisses stark unsymmetrisch dimensioniert, und andererseits ist die starke Unsymmetrie bezüglich beider CMOS-Inverter sozusagen über Kreuz ausgebildet, wobei im allgemeinsten Fall alle vier Transistoren voneinander verschiedene WIL -Verhältnisse haben können. Bevorzugt wird jedoch, wenn, wie in Fig. 1 eingezeichnet, der N-Kanal-Transistor TIl des ersten CMOS-Inverters /1 und der P-Kanal-Transistor Γ22 des zweiten CMOS-Inverters /2 ein den gleichen Innenwiderstand ergebendes W/L -Verhältnis haben, der N-Kanal-Transistor Γ21 des zweiten CMOS-Inverters /2 und der P-Kanal-Transistor T12 des ersten CMOS-Inverters Tl jedoch etwa das dazu reziproke W/L -Verhältnis haben.
Der gemeinsame Drain-Elektroden-Verbindungspunkt des ersten CMOS-Inverters /1 ist als Ausgang Al und der entsprechende Verbindungspunkt des zweiten CMOS-Inverters /2 als Ausgang A 2 bezeichnet. Die beiden CMOS-Inverter /I, /2 liegen mit ihrer jeweiligen Hauptstrombahn zwischen dem Schaltungsnullpunkt und dem spannungsführenden Pol + der Betriebsspannungsquelle UB.
Aus den Angaben zuFig. 2 der Tabelle nach Fig. 4 können die an den Ausgängen Ai, A2 auftretenden Binärsignal-Zustände entnommen werden, wenn am Ternärsignaleingang E ein Ternärsignal ST anliegt, dessen drei Zustände mit H, Z, L bezeichnet sind und die den in der untersten Zelle der Tabelle nach Fig. 4 angegebenen Spannungswerten entsprechen. Im einzelnen entsprechen die Zustände H und L den entsprechenden mit "dem gleichen Bezugszeichen versehenen Zuständen der Binärsignale SB , während der mittlere Zustand Z etwa der halben Betriebsspannung UB entspricht. Die Angaben zu Fig. 2 setzen
so voraus, daß der N-Kanal-Transistor TIl des ersten CMOS-Inverters /1 hochohmig ist.
Liegt somit am Ternärsignaleingang E der Zustand L, so liegt am Ausgang Al und auch am Ausgang^ 2 der Zustand H entsprechend der definitionsgemäßen Inverter-Wirkungsweise der beiden CMOS-Inverter II, 12. Liegt am Ternärsignaleingang E der ίί-Zustand, so liegt an den beiden Ausgängen Al, A2 jeweils der Zustand L, was wiederum der definitionsgemäßen Inverterfunktion entspricht.
Liegt dagegen der Zustand Z am Ternärsignaleingang E, so liegt am Ausgang Al der Zustand H, da, wie oben vorausgesetzt, der N-Kanal-Transistor TIl des ersten CMOS-Inverters /1 hochohmig sein soll. Zusammen mit der stark unsymmetrischen Dimensionierung (der P-Kanal-Transistor T12 ist somit niederohmig) wird somit bewirkt, daß der eingangs erwähnte Bereich des »Springens« in den anderen Zustand schon bei einer Spannung erfolgt, die unterhalb der
Z-Zustands-Spannung liegt.
Aus der vorausgesetzten Hochohmigkeit des N-Kanal-Transistors TIl ergibt sich ferner, daß andererseits der N-Kanal-Transistor T21 des zweiten CMOS-Inverters niederohmig und der P-Kanal-Transistor T22 hochohmig dimensioniert sind, so daß der Bereich des »Springens« hier oberhalb der Z-Zustands-Spannung liegt, so daß am Ausgang A2 bei Anliegen des Z-Zustandes am Ternärsignaleingang E ein L-Zustand auftritt. Die an den Ausgängen Al, Al auftretenden Binärsignale SB haben also für den Ternärsignalzustand L die Zustände H, H für den Ternärsignalzustand H die Zustände L, L und für den Ternärsignalzustand Z die Zustände H, L. Diese Zustandskombinationen sind somit in eindeutiger Weise den drei Ternärsignalzuständen zugeordnet.
Die Angaben zu Fig. 3 der Tabelle nach Fig. 4 setzen voraus, daß nicht der N-Kanal-Transistor TIl des ersten CMOS-Inverters II, sondern der N-Kanal-Transistor T21 des zweiten CMOS-Inverters /2 hochohmig vorgegeben wird. Man sieht, daß sich die zuletzt genannte Signalkombination an den Ausgängen Al, A2 bei anliegendem Z-Zustand am Ternärsignaleingang E in diesem Falle gerade umgekehrt, da nun der zweite CMOS-Inverter /2 in den anderen Zustand schon bei einer Spannung »springt«, die unterhalb der Z-Zustands-Spannung liegt.
Die Fig. 2 zeigt eine vorteilhafte Weiterbildung der Erfindung für den Fall, daß an einem weiteren Ausgang ein Binärsignal erzeugt werden soll, dessen H-Zustand nur dann auftreten soll, wenn der mittlere Zustand Z statisch am Ternärsignaleingang E liegt. Die Weiterbildung gegenüber Fig. 1 besteht darin, daß einerseits der bezüglich des WIL -Verhältnisses seiner Transistoren symmetrisch dimensionierte CMOS-Inverter /3 dem Ausgang Al des ersten CMOS-Inverters nachgeschaltet ist und daß andererseits dem Ausgang A2 des zweiten CMOS-Inverters /2 das NOR-Gatter 4 nachgeschaltet ist. Da das NOR-Gatter lediglich Binärsignale zu verarbeiten hat, ist dieses wie üblich ebenfalls bezüglich des Wl L -Verhältnisses seiner Transistoren symmetrisch dimensioniert. Die symmetrische Dimensionierung ist in Fig. 2 durch das W/L -Verhältnis b angegeben, während die stark unsymmetrische Dimensionierung des ersten und des zweiten CMOS-Inverters durch das WIL -Verhältnis α gekennzeichnet ist, das im speziellen Ausführungsbeispiel der Fig. 2 klein gegen eins sein soll, so daß der N-Kanal-Transistor TIl des ersten CMOS-Inverters /1 hochohmig ist.
Die Schaltung des NOR-Gatters 4 entspricht dem in Fig. 7 auf S. 54 der eingangs genannten Literaturstelle angegebenen NOR-Gatter unter entsprechender Reduzierung von vier auf zwei Eingänge. Es besteht aus den N-Kanal-Transistoren T412, T422 und den P-Kanal-Transistoren Γ411, Γ421. Die zusammengeschalteten Gates der Transistoren Γ411, T412 stellen den ersten Eingang des NOR-Gatters 4 dar, der mit dem Ausgang A3 des symmetrischen CMOS-Inverters 73 verbunden ist, während die zusammengeschalteten Gates der Transistoren Γ421, T422 den zweiten Eingang des NOR-Gatters 4 darstellen, der mit dem Ausgang des zweiten CMOS-Inverters /2 verbunden ist. Der Ausgang A4 des NOR-Gatters 4 wird durch die miteinander verbundenen Drain-Elektroden der Transistoren Γ412, Γ421, Γ422 gebildet.
Die Signalzustände an den vier Ausgängen A1,A2, A3, A4 können der Tabelle nach Fig. 4 bezüglich deren Angaben zu Fig. 2 entnommen werden, wobei die obigen Angaben bezüglich des hochohmig gewählten N-Kanal-Transistors TIl zu berücksichtigen sind. Am Ausgang A3 liegt somit bei einem Ternärsignalzustand H am Ternärsignaleingang E ebenfalls ein /f-Zustand, während bei den Ternärsignalzuständen L und Z am Ausgang A3 ein L-Zustand liegt. Somit liegt nur dann am Ausgang A4 ein H-Zustand, wenn ein Z-Zustand statisch am Ternärsignaleingang E liegt.
Da das Ternärsignal S7. beim Übergang zwischen seinen beiden Zuständen H, L jedesmal den Zustand Z kurzzeitig überstreicht, wäre zu erwarten, daß auch kurzzeitig am Ausgang A4 der .ff-Zustand auftritt. Dies wird jedoch durch die in derartigen Schaltungen immer vorhandenen Schaltverzögerungen verhindert, wobei im Bedarfsfall derartige Verzögerungen bewußt vorgegeben werden können.
Die Weiterbildung nach dem Ausführungsbeispiel der Fig. 3 entspricht weitgehend dem der Fig. 2, jedoch mit dem wesentlichen Unterschied, daß der N-Kanal-Transistor TIl des ersten CMOS-Inverters /1 nunmehr niederohmig gewählt ist, was durch die Wahl des WIL -Verhältnisses α als groß gegen eins erreicht wird. Auch das Ausführungsbeispiel nach Fig. 3 enthält den symmetrischen CMOS-Inverter 13, der dem Ausgang A1 des ersten CMOS-Inverters /1 nachgeschaltet ist. Im Gegensatz zur Anordnung nach Fig. 2 ist dem zweiten CMOS-Inverter /2 das NAND-Gatter 5 nachgeschaltet, das entsprechend Fig. 8 auf S. 54 der eingangs genannten Literaturstelle unter Reduzierung von vier auf zwei Eingänge ausgebildet ist. Das NAND-Gatter 5 besteht aus den Transistoren T511, Γ512, T521, T522, wobei die zusammenge-
schalteten Gates der Transistoren T511, Γ512 seinen ersten Eingang darstellen, der mit dem Ausgang A3 des symmetrischen CMOS-Inverters /3 verbunden ist, und die zusammengeschalteten Gates der Transistoren Γ521, T522 den zweiten Eingang des NAND-Gatters S bilden, der mit dem Ausgang A2 des zweiten CMOS-Inverters /2 verbunden ist. Am Ausgang AS des NAND-Gatters 5, der mit den zusammengeschalteten Drain-Elektroden der Transistoren Γ511, T521, TS22 identisch ist, liegt nur dann ein L-Signal, wenn der mittlere Zustand Z des Ternärsignals ST statisch am Ternärsignaleingang E liegt. Die Zustände der einzelnen Ausgangssignale Al, A2, A3, A 5 ergeben sich wiederum aus der Tabelle nach F i g. 4 bezüglich deren Angaben zu Fig. 3.
Eine bevorzugte Anwendung der Erfindung besteht bei solchen integrierten Schaltungen, bei denen die Anzahl der äußeren Anschlüsse aufgrund des vorgegebenen Gehäuses so begrenzt ist, daß einer dieser Anschlüsse doppelt ausgenutzt werden muß. In diesem Fall können die Weiterbildungen nach den Fig. 2 und 3 als Teilschaltung einer solchen integrierten Schaltung vorgesehen werden, wobei der Ternärsignaleingang E dieser doppelt ausgenutzte Anschluß ist. Über diesen Anschluß gelangen einerseits der höchste Zustand H und der niedrigste Zustand L des Ternärsignals ST als die zwei Zustände H, L eines zu verarbeitenden Binärsignals SB in die Schaltung, wo sie an den Ausgängen Al, Al der beiden CMOS-Inverter II, 12 abgenommen werden. Liegt dagegen der
mittlere Zustand Z am Ternärsignaleingang E, so wird das Signal am Ausgang A4 bzw. AS der Anordnung nach den Fig. 2 und 3 zur Auslösung eines Schaltsignals innerhalb der integrierten Schaltung be-
nutzt. Dadurch ist es möglich, durch den Z-Zustand des Ternärsignals eine sogenannte Option oder auch in besonders vorteilhafter Weise eine Umschaltung während des Testens der integrierten Schaltung vorzunehmen.
Unter dem Begriff »Option« ist dabei zu verstehen, daß die integrierte Schaltung für den Anwender hinsichtlich eines Parameters zwei Betriebsweisen ermöglicht, in deren einer er über den doppelt genutzten Eingangsanschluß die Binärsignale H, L zuführen ι ο muß, während die andere Betriebsweise durch den Z-Zustand am Eingangsanschluß bewirkt wird.
Beim bereits erwähnten Testen der Schaltung kann durch den Z-Zustand insbesondere erreicht werden, daß ein Signalablauf bewirkt wird, der gegenüber dem bei der beabsichtigten Funktion auftretenden Signalablauf andersartig, insbesondere jedoch verkürzt, ist. Diese Verkürzung des Signalablaufs ist von besonderem Vorteil, wenn in der integrierten Schaltung Zähler großer Zählkapazität oder Frequenzteiler mit großem Teilerverhältnis enthalten sind, die eine vorgegebene Frequenz so stark teilen, daß die bei der beabsichtigten Funktion der integrierten Schaltung auftretende Ausgangsfrequenz, wie z. B. bei integrierten Schaltungen für Quarzuhren, eine Sekunde oder mehr beträgt. Eine derart lange Testzeit ist bei der Herstellung der integrierten Schaltungen unerwünscht. Durch das erwähnte Umschaltsignal, das durch den Z-Zustand am Ternärsignaleingang E bewirkt wird, werden daher einzelne oder mehrere Stufen derartiger Zähler oder Frequenzteiler z. B. kurzgeschlossen oder umgeschaltet, so daß die Ausgangsfrequenz wesentlich höher liegt und das Meßergebnis nicht solange auf sich warten läßt. Ein Beispiel für eine derartige Umschaltung ist anhand einer integrierten Schaltung für eine Quarzuhr in der DE-OS 2362470, Fig. 1 bezüglich des Teils E beschrieben.
Es ist natürlich selbstverständlich, daß derartige Umschaltungen beim Testen von integrierten Schaltungen nicht auf integrierte Schaltungen für Quarzuhren beschränkt sind, sondern immer dann angewendet werden können, wenn das Problem der langen Meßzeit durch Verkürzung oder Umschaltung von Meßzyklen gelöst werden muß. Besonders vorteilhaft ist es in diesem Zusammenhang, wenn der mittlere Zustand Z des Ternärsignals ST am Eingang E dadurch erzeugt wird, daß der Abgriff eines über der Betriebsspannung UB liegenden, innerhalb der integrierten Schaltung angeordneten hochohmigen Spannungsteilers etwa in der Mitte des Gesamtwiderstandswertes angeordnet ist und die abgegriffene Spannung dauernd am Anschluß für den Eingang E liegt. Ist somit dieser Anschluß von außen nicht beschaltet, also offen, so werden die beabsichtigten Schaltfunktionen durch den Zustand Z ausgelöst. Wird an dem äußeren Anschluß dagegen eine Signalquelle, der Schaltungsnullpunkt oder die Betriebsspannung UB gelegt, so dient dieser Anschluß als üblicher Binärsignaleingang. Die Signalquelle muß lediglich wesentlich niederohmiger als der Spannungsteiler sein. Der Spannungsteiler wird zweckmäßig mittels entsprechend geschalteter CMOS-Transistoren realisiert.
Hierzu 2 Blatt Zeichnungen &30 107/473

Claims (7)

Patentansprüche:
1. In monolithisch integrierter, komplementärer Isolierschicht-Feldeffekttransistor-Technik, der sogenannten CMOS-Technik, realisierte Schaltungsanordnung zur Umwandlung eines Digitalsignals mit drei Zuständen (Ternärsignal) in zwei Digitalsignale mit zwei Zuständen (Binärsignale), gekennzeichnet durch folgende Merkmale:
- ein erster und
- ein zweiter hinsichtlich seines jeweiligen Verhältnisses von Kanalbreite zu Kanallänge, des sogenannten WVL-Verhältnisses, seiner Transistoren stark unsymmetrisch dimensionierter CMOS-Inverter (72, 72) sind mit ihren Eingängen zusammengeschaltet,
- die als Ternärsignaleingang (E) dienen,
- der N-Kanal-Transistor (TU) des ersten CMOS-Inverters (/1) und der P-Kanal-Transistor (T22) des zweiten CMOS-Inverters (/2) haben ein kleines bzw. ein großes WIL -Verhältnis,
- dagegen haben der P-Kanal-Transistor (T12) des ersten CMOS-Inverters (71) und der N-Kanal-Transistor (Γ21) des zweiten CMOS-Inverters (72) ein großes bzw. ein kleines Verhältnis, und
- die beiden Ausgänge (A\, A2) des ersten und zweiten CMOS-Inverters (71, 72) sind die Ausgänge der beiden Digitalsignale (SB) (Fig.l).
2. Schaltungsanordnung nach Anspruch 1, gekennzeichnet durch folgende Merkmale:
- der N-Kanal-Transistor (TU) des ersten CMOS-Inverters (71) und der P-Kanal-Transistor (T22) des zweiten CMOS-Inverters (72) haben dasselbe WIL -Verhältnis,
- dagegen haben der P-Kanal-Transistor (Γ12) des ersten CMOS-Inverters (71) und der N-Kanal-Transistor (T21) des zweiten CMOS-Inverters (72) das dazu etwa reziproke WIL -Verhältnis.
3. Schaltungsanordnung nach den Ansprüchen 1 und 2, gekennzeichnet durch folgende Merkmale:
- das WIL-Verhältnis (a) des N-Kanal-Transistors (TIl) des ersten CMOS-Inverters (71) ist klein gegen eins,
- der Ausgang (A 1) des ersten CMOS-Inverters (71) ist mit dem Eingang eines bezüglich des WIL-Verhältnisses (b) seiner beiden Transistoren symmetrischen CMOS-Inverters (73) verbunden,
- der Ausgang (A2) des zweiten CMOS-Inverters (72) und
- der Ausgang des symmetrischen CMOS-Inverters (73)
- sind mit den beiden Eingängen eines ODER- bzw. eines NOR-Gatters (4) verbunden,
- an dessen Ausgang (A 4) ein Signal entnehmbar ist, dessen 77-Zustand nur auftritt, wenn der mittlere Zustand (Z) des Tenärsignals (S7.) statisch am Ternärsignaleingang (Ti) liegt (Fig. 2).
4. Schaltungsanordnung nach den Ansprüchen 1 und 2, gekennzeichnet durch folgende
Merkmale:
- das WIL-Verhältnis (a) des N-Kanal-Transistors (TU) des ersten CMOS-Inverters (71) ist groß gegen eins,
- der Ausgang (A\) des ersten CMOS-Inverters (71) ist mit dem Eingang eines bezüglich des WIL-Verhältnisses (b) seiner beiden Transistoren symmetrischen CMOS-Inverters (73) verbunden,
- der Ausgang (A2) des zweiten CMOS-Inverters (72) und
- der Ausgang des symmetrischen CMOS-Inverters (73)
- sind mit den beiden Eingängen eines UND- bzw. eines NAND-Gatters (5) verbunden,
- an dessen Ausgang (A S) ein Signal entnehmbar ist, dessen L-Zustand nur auftritt, wenn der mittlere Zustand (Z) des Ternärsignals (S1.) statisch am Ternärsignaleingang (E) liegt (Fig. 3).
5. Verwendung einer Schaltungsanordnung nach Anspruch 3 oder 4 als Teilschaltung einer integrierten Schaltung, bei der der Ternärsignaleingang (E) einer der für die beabsichtigte Funktion erforderlichen äußeren Anschlüsse der integrierten Schaltung ist, über den der höchste (H) und der niedrigste (L) des Ternärsignals (S7) als die zwei Zustände (77, L) eines zu verarbeitenden Binärsignals (S8) eingegeben werden, zur Auslösung eines Schaltsignals innerhalb der integrierten Schaltung, wenn der mittlere Zustand (Z) des Ternärsignals (S1.) am Ternärsignaleingang (Ti) liegt.
6. Verwendung nach Anspruch 5, bei der das Schaltsignal während des Testens der integrierten Schaltung einen Signalablauf bewirkt, der gegenüber dem bei der beabsichtigten Funktion auftretenden Signalablauf andersartig, insbesondere verkürzt, ist.
7. Verwendung nach Anspruch 5 oder 6, bei der der mittlere Zustand (Z) des Ternärsignals (S7.) dadurch fest am Ternärsignaleingang (Ti) vorgegeben ist, daß innerhalb der integrierten Schaltung ein über der Betriebsspannung liegender hochohmiger Spannungsteiler mit seinem etwa in der Mitte des Gesamtwiderstandswertes liegenden Abgriff mit dem Ternärsignaleingang (E) dauernd verbunden ist.
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DE2840006A DE2840006C2 (de) 1978-09-14 1978-09-14 CMOS-Schaltung zur Umwandlung eines Ternärsignals in zwei Binärsignale und Verwendung dieser CMOS-Schaltung
US06/066,265 US4302690A (en) 1978-09-14 1979-08-13 CMOS Circuit for converting a ternary signal into two binary signals, and use of this CMOS circuit
GB7930577A GB2031694B (en) 1978-09-14 1979-09-04 Ternary to binary conversion
IT25633/79A IT1193220B (it) 1978-09-14 1979-09-12 Circuito cosiddetto cmos atto a convertire un segnale ternario in due segnali binari ed impiego di tale circuito
JP11680879A JPS5541093A (en) 1978-09-14 1979-09-13 Cmos circuit for conveting ternary signal to binary signal
FR7922954A FR2436532A1 (fr) 1978-09-14 1979-09-14 Circuit cmos pour convertir un signal ternaire en deux signaux binaires et applications

Applications Claiming Priority (1)

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DE2840006A DE2840006C2 (de) 1978-09-14 1978-09-14 CMOS-Schaltung zur Umwandlung eines Ternärsignals in zwei Binärsignale und Verwendung dieser CMOS-Schaltung

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IT (1) IT1193220B (de)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0246689A2 (de) * 1986-05-17 1987-11-25 Philips Patentverwaltung GmbH Schaltung zum Umsetzen von Drei-Zustands-Signalen in binäre Signale
EP0541675B1 (de) * 1990-08-02 1994-03-16 Carlstedt Elektronik Ab Übertragungsverbindung

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5757032A (en) * 1981-08-04 1982-04-06 Toshiba Corp Semiconductor integrated circuit
US4449065A (en) * 1981-10-02 1984-05-15 Fairchild Camera & Instrument Corp. Tri-level input buffer
WO1983004353A1 (en) * 1982-06-04 1983-12-08 Aytac Haluk M Three level mos logic circuit
US4518875A (en) * 1982-06-04 1985-05-21 Aytac Haluk M Three-level MOS logic circuit
US4453094A (en) * 1982-06-30 1984-06-05 General Electric Company Threshold amplifier for IC fabrication using CMOS technology
WO1984000453A1 (en) * 1982-07-06 1984-02-02 Motorola Inc A voltage detecting and translating circuit
US4543498A (en) * 1982-09-16 1985-09-24 Honeywell Inc. Process insensitive CMOS window detector
JPS60121821A (ja) * 1983-12-06 1985-06-29 Matsushita Electric Ind Co Ltd 相補型ｍｏｓトランジスタ回路及び相補型ｍｏｓトランジスタ回路を用いた３値入力装置
JPS60153223A (ja) * 1984-01-20 1985-08-12 Ricoh Co Ltd 入力バツフア回路
NL8402986A (nl) * 1984-10-01 1986-05-01 Philips Nv D-flipflop met enkelvoudige overdrachtspoorten.
US4631428A (en) * 1984-10-26 1986-12-23 International Business Machines Corporation Communication interface connecting binary logic unit through a trinary logic transmission channel
US4682047A (en) * 1985-08-29 1987-07-21 Siemens Aktiengesellschaft Complementary metal-oxide-semiconductor input circuit
US5239208A (en) * 1988-09-05 1993-08-24 Matsushita Electric Industrial Co., Ltd. Constant current circuit employing transistors having specific gate dimensions
US4990796A (en) * 1989-05-03 1991-02-05 Olson Edgar D Tristable multivibrator
US5045728A (en) * 1989-05-17 1991-09-03 Ncr Corporation Trinary to binary level conversion circuit
JPH04362759A (ja) * 1991-06-10 1992-12-15 Sharp Corp 中央処理装置
US5598110A (en) * 1994-11-01 1997-01-28 Acer Incorporated Detector circuit for use with tri-state logic devices
US5675774A (en) * 1995-05-24 1997-10-07 International Business Machines Corporation Circuit element on a single ended interconnection for generating a logical output finish/clock signal when detecting a state change to logical "1 or 0".
GB2306066B (en) * 1995-10-02 2000-02-16 Northern Telecom Ltd Method of processing multi-level signals for simple clock recovery
US5825825A (en) * 1996-09-17 1998-10-20 Northern Telecom Limited Method of processing multi-level signals for simple clock recovery
US5731719A (en) * 1995-11-07 1998-03-24 Cypress Semiconductor Corporation Phase detector for a ternary signal
US6133754A (en) * 1998-05-29 2000-10-17 Edo, Llc Multiple-valued logic circuit architecture; supplementary symmetrical logic circuit structure (SUS-LOC)
JP4663449B2 (ja) * 2005-08-26 2011-04-06 新日本無線株式会社 ３値／２値変換回路
US8330492B2 (en) 2006-06-02 2012-12-11 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and electronic device
JP4199789B2 (ja) * 2006-08-29 2008-12-17 エルピーダメモリ株式会社 半導体装置の出力回路調整方法
CN102916687B (zh) * 2012-09-27 2015-07-08 浙江工商大学 基于cmos工艺的三值时钟发生器

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3969633A (en) * 1975-01-08 1976-07-13 Mostek Corporation Self-biased trinary input circuit for MOSFET integrated circuit
JPS5299031A (en) * 1976-02-16 1977-08-19 Hitachi Ltd Three value input detecting circuit

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0246689A2 (de) * 1986-05-17 1987-11-25 Philips Patentverwaltung GmbH Schaltung zum Umsetzen von Drei-Zustands-Signalen in binäre Signale
EP0246689A3 (en) * 1986-05-17 1989-07-26 Philips Patentverwaltung Gmbh Circuit for converting three-state signals into binary signals
EP0541675B1 (de) * 1990-08-02 1994-03-16 Carlstedt Elektronik Ab Übertragungsverbindung

Also Published As

Publication number Publication date
JPS6367371B2 (de) 1988-12-26
JPS5541093A (en) 1980-03-22
GB2031694A (en) 1980-04-23
GB2031694B (en) 1982-10-20
FR2436532A1 (fr) 1980-04-11
US4302690A (en) 1981-11-24
FR2436532B1 (de) 1983-12-30
DE2840006C2 (de) 1980-10-02
IT1193220B (it) 1988-06-15
IT7925633A0 (it) 1979-09-12

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