DE2739110A1 - Dynamische vorladeschaltungsanordnung - Google Patents

Dynamische vorladeschaltungsanordnung

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Description

Lynch, 6
Dynamische Vorladeschaltungeanordnung
Beschreibung:
Die Erfindung betrifft eine Schaltungsanordnung zur Erzeugung eines Potentials am Band oder außerhalb eines verfügbaren Potentialbereichs. Solche Schaltungen sind bei vielen dynamischen MOS-Speichersystemen nützlich.
Die Verwendung eines MOS-Transistors, dessen Drain- und Gate-Anschluß miteinander mit einem Vorladespannungsimpulsgenerator verbunden sind, ist bekannt für die Einstellung des Potentiale einer Adressenauswahlleitung (eines dynamischen p-Kanal-MOS-Speichere), die an die Quelle eines Spannungewertes angeschlossen ist, der einen Schwellenwertspannungebetrag über dem niedrigen Spannungewert des Spannungeimpulegenerators liegt. Ein Problem dieser Technik beeteht darin, daß das Potential der Adreeeenauewahlleitung nicht dichter ale ein Stellenwertpotent iäl oberhalb dee niedrigen Spannungewertee des Span-
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nungsimpulsgenerators eingestellt werden kann. Demgemäß werden der Bauschspielraum und die Transistorabmessungen nachteilig beeinflußt.
Aufgabe der vorliegenden Erfindung ist es, eine Schaltungsanordnung verfügbar zu machen, die gleichzeitig zum Vorladen vieler Schaltungsknoten verwendet werden kann, nicht einen separaten Kondensator pro Knoten benötigt und im wesentlichen nur einen externen Eingangsspannungsimpuls erfordert.
Diese Aufgabe wird mit einer Schaltungsanordnung gelöst, die gekennzeichnet ist durch eine erste Schaltungseinrichtung, die auf ein Eingangssignal anspricht und einen Ausgangsanschluß der Schaltungsanordnung auf ein erstes Potential innerhalb eines verfügbaren Potentialbereichs bringt, und eine zweite Schaltungseinrichtung, die auf das Eingangssignal anspricht, eine kapazitive Vorrichtung aufweist, mit dem Ausgangsanschluß verbunden ist und den Ausgangsanschluß vom ersten Potential auf ein zweites Potential bringt, das am Band oder außerhalb des Potentialbereichs liegt.
Die nachfolgend beschriebene Schaltung umfaßt zwei Punkte zur Durchführung einer zweistufigen Aufladung der ausgewählten Leitungen einer MOS-Speicheranordnung. In der ersten Stufe geschieht die Aufladung über eine Vielzahl
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von vorladenden MOS-Tranistoren, deren Gate-Anschlüsse alle mit dem Source-Anschluß eines MOS-Transistors verbunden sind, dessen Gate-Anschluß an einen ersten Spannungsgenerator angeschlossen ist. In der zweiten Stufe erhält der genannte Source-Anschluß eine kapazitive Urladung (bootstrap charging) von einem zweiten Teil der Schaltungsanordnung, der eine verzögerte Einschaltung aufweist. Diese Ladung schaltet alle Vorladetransistoren kräftig ein, und die ausgewählten Leitungen laden sich rasch auf die Versorgungsspannung auf.
Vorzugsweise umfaßt die Schaltungsanordnung eine erste und eine zweite Schaltervorrichtung, die je einen Steueranschluß und einen ersten und zweiten Ausgangsanschluß aufweisen, sowie einen Kondensator und eine erste, zweite, dritte und vierte Spannüngseinstellschaltungseinrichtung. Vorzugsweise weisen die beiden Schalter-Vorrichtungen, der Kondensator und die vier Spannungseinstellschaltungseinrichtungen je einen separaten MOS-Transistor auf. Beim Kondensator wird der Gate-Anschluß eines MOS-Transistors als der eine und der Source- und der Drain-Anschluß als der andere Anschluß verwendet. Der Source-Anschluß des Transistors der ersten Spannungseinstellschaltungseinrichtung und der Drain-Anschluß des Transistors der zweiten Spannungseinstellschaltungseinrichtung sind mit dem Gate-Anschluß der ersten Schaltervorrichtung und mit einem Auegangsanschluß verbunden. Der Source-Anschluß des Tran-
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sistors der dritten Spanniirngseinstellgchaltungs einrichtung und der Drain-Anschluß des Transistors der vierten Spannungseins tellschaltungseinrichtung sind mit dem Gate-Anschluß der zweiten Schaltervorrichtung verbunden.
Vorzugsweise sind die elektrischen Eigenschaften der Transistoren der ersten und der vierten Spannungseinstellschaltungseinrichtung so gewählt, daß die Ansprechzeit des Gate-Anschlusses der zweiten Schaltervorrichtung zum Umschalten von einem niedrigen zu einem hohen Wert langer ist als die Ansprechzeit des Gate-Anschlusses der ersten Schaltervorrichtung zum Umschalten von einem hohen zu einem niedrigen Wert. Der Übertragungsleitwert oder die Steilheit der zweiten Schaltervorrichtung ist vorzugsweise größer als der Übertragungsleitwert oder die Steilheit der ersten Schaltervorrichtung gewählt.
Der Gate-Anschluß des als Sondensator dienenden MOS-Transistors ist mit dem Gate-Anschluß der ersten Schaltervorrichtung verbunden. Dessen Drain- und Source-Anschlüsse sind mit dem Source-Anschluß der ersten Schaltervorrichtung und mit dem Drain-Anschluß der zweiten Schaltervorrichtung verbunden. Die Gate-Anschlüsse der Transistoren der ersten und der vierten Spannungseinstellschaltungseinrichtung und der Drain-Anschluß der ersten Schaltervorrichtung sind alle mit einer Spannungeimpulsquelle verbunden, die ein Signal erzeugt, das ait PHECH bezeichnet
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wird. Die Gate-Anschlüsse der Transistoren der zweiten und der dritten Spannungseinstellschaltungseinrichtung sind mit einer Spannungsimpulsqueile verbunden, die mit PBECH bezeichnet ist. FBECH ist ein invertiertes PBECH-Signal. Die Drain-Anschlüsse der Transistoren der ersten und der dritten Spannungseinetellechaltungseinrichtung sind mit einer Energieversorgung niedriger Spannung verbunden. Die Source-Anschlüsse der Transistoren der zweiten und der vierten Spannungseinstellschaltungseinrichtung und der Source-AnschluB der zweiten Schaltervorrichtung sind alle mit einer Energieversorgung hoher Spannung verbunden.
Der Gate-Anschluß wenigstens eines weiteren MOS-Transistors ist mit dem Ausgangeanschluß der Vorladeschaltungsanordnung verbunden. Der Drain-Anschluß dieses Transistors ist typischerweise an die Energieversorgung niedriger Spannung angeschlossen, und der Source-Anschluß ist mit einem Schaltungsknoten verbunden, der über diesen Transistor periodisch auf das Potential der Energieversorgung niedriger Spannung aufgeladen wird. Dieser Schaltungsknoten, der ein Teil einer dynamischen Speicheranordnung ist, kann auch periodisch über einen (oder mehrere) andere (n) Transistor(en) auf das Potential der Energieversorgung hoher Spannung aufgeladen werden.
Wie nachfolgend ausführlich beschrieben werden wird, wird der Auegangsanschluß der Schaltungsanordnung zunächst auf ein Potential eingestellt, das näherungsweise eine Schwel-
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lenwertspannung oberhalb des Potentials der Energieversorgung niedriger Spannung liegt, und danach wird der Ausgangsanschluß automatisch negativ auf einen Potentialwert gepulst, der wenigstens eine Schwellenwertspannung unterhalb des Potentialwertes der Energieversorgung niedriger Spannung liegt. Das Potential des Gate-Anschlusses des mit dem Auegangsanschluß verbundenen Transistors wird somit auf einen Wert eingestellt, der wenigstens eine Schwellenwertspannung unterhalb des Potentials der Energieversorgung niedriger Spannung liegt. Der Source-Anschluß dieses Transistors nimmt nun den Potentialwert des Drain-Anschlusses an, der mit der Energieversorgung niedriger Spannung verbunden ist. Demgemäß werden die Rauschspielräume vergrößert, da die am Source-Anschluß dieses Transistors verfügbaren Signalwerte nun der volle niedrige Pegel der Energieversorgung niedriger Spannung und der volle hohe Pegel der Energieversorgung hoher Spannung sind. Schwellenwertspannungsverluste, die normalerweise die Differenzspannungswerte der Energieversorgungen effektiv einengen würden, werden somit wirksam ausgeschaltet. Auf Wunsch kann die Potentialdifferenz zwischen den Energieversorgungen hoher und niedriger Spannung reduziert und der Bauschspielraum aufrecht erhalten werden. Außerdem ist ein größeres Source/Gate-Potential für die Transistoren der Speicheranordnung verfügbar. Dies erlaubt einen größeren Stromfluß durch diese oder alternativ eine Verringerung der Abmessungen des (der)
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Transistor(en) bei Aufrechterhaltung desselben Stromflusses durch diese.
Die Erfindung wird nun anhand einer Ausführungsform näher erläutert. In den Zeichnungen zeigen:
Fig. 1 eine bekannte Vorladeschaltung; und Fig. 2 eine erfindungsgemäße Vorladeschaltung.
Eine bekannte Vorladeschaltungoanordnung gemäß Fig. 1 umfaßt Transistoren T1A bis T32A, eine Adressendecodierschaltungsanordnung innerhalb eines gestrichelten Rechtecks 12 und eine Eingabe/Ausgabe-Schaltungsanordnung innerhalb eines gestrichelten Rechtecks 14. Eine solche Vorladeschaltungsanordnung ist zusammen mit einer dynamischen 1024-Bit-p-Kanal-MOS-Speicheranordnung, die in der US-PS 3 825 771 beschrieben ist, verwendet worden.
In der folgenden Beschreibung wird der Ausgangsanschluß eines p-Kanal-MOS-Transistors, der mit einer niedrige Spannung führenden Spannungsversorgungsleitung verbunden ist, als Drain bezeichnet. Demgegenüber wird ein Ausgangsanschluß, der mit einer hohe Spannung führenden Spannungsversorgungsleitung verbunden ist, als Source bezeichnet.
Eingangsanschlüssen A4 bis A8 zugeführte Adresseninformation wird von Invertera a4 bis a8 invertiert und führt zu
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komplementären Ausgaben X5 bis 15. Die Adressendecodierschaltungeanordnung weist fünf MOS-Transistoren pro Reihe auf. Dies erlaubt die Auswahl einer von zweiunddreifiig Datenselektionsleitungen (DSL1en). Der ßource-Anschluß eines jeden der fünf Transistoren einer jeden Reihe ist mit einer separaten Datenselektionsleitung (DSL) und mit dem Source-Anschluß eines separaten von mehreren Vorladetransistoren verbunden. Gate und Drain eines jeden Vorladetraneistors sind mit den Drain-Anschlüssen der fünf Transistoren der diesem zugeordneten Traneistorreihe verbunden. Die Drain- und Gate-Anschlüsse der Vorladetransistoren T1A bis TJ2A sind in einem Anschluß zusammengeschart et, der mit PRECH bezeichnet ist. Der PRECH-AnschluB ist mit einem (nicht dargestellten) Spannungsimpulsgenerator verbunden, der ein PRECH-Signal erzeugt. Der Source-Anschluß eines jeden Vorladetransistors ist mit einer separaten der DSL'en verbunden, die an die Eingabe/Ausgabe-Schaltungsanordnung innerhalb des gestrichelten Rechtecks Ή angeschlossen sind. Jede DSL ist mit den Gate-Anschlüssen eines separaten Transistorpaare, wie T13 und T14-, der Eingabe/Auegabe-Schaltungsanordnung in der dargestellten Weise verbunden. ..
Bei p-Kanal-MOS-Transistoren gibt ein niedriges Potential (beispielsweise O Volt) frei und sperrt ein hohes Potential (beispielsweise +10 Volt). Nimmt man an, daß alle MOS-Transistoren der Fig. 1 vom p-Kanal-Typ sind, gilt:
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Wenn sich das PEECH-Signal auf niedrigem Wert befindet, sind alle DSL1en auf einen Wert geladen, der näherungsweise eine Schwellenwertspannung (etwa 1 bis 2 Volt) oberhalb O Volt liegt. Zu diesem Zeitpunkt befinden sich die Adresseneingangssignale, die den Anschlüssen A4-A8 zugeführt werden, alle typischerweise auf H (hohem Potential), und die Inverter a4~a8 sind typischerweise gesperrt, so daß sich die jeweiligen Ausgänge TK-TB ebenfalle auf H befinden. Dies führt dazu, daß am (nicht dargestellten) Spannungsimpulsgenerator, der zur Erzeugung des PBECH-Signals verwendet wird, kein Gleichetromabfluß stattfindet. Das PEECH-Signal wird nun von O Volt impulsartig auf etwa +10 Volt gebracht. Dies sperrt alle Vorladetransistoren und erlaubt den DSL'en somit, mit ihrem Potential auf dem eingestellten Wert von etwa einer Schwellenwertspannung oberhalb 0 Volt zu schweben. Alle Transistorpaare der im gestrichelten Rechteck 14- enthaltenen Eingabe/Ausgabe-Schaltungsanordnung sind deshalb noch immer freigegeben, d.h., durchgeschaltet. In der Darstellung sind die DSL'en mit der Eingabe/Ausgabe-Schaltungsanordnung innerhalb des gestrichelten Rechtecks 14 verbunden. Dies macht die DSL1en zu Bitselektionsleitungen. Venn die DSL'en anstatt mit der Eingabe/Ausgabe-Schaltungsanordnung mit einer Vortleitungstreiberschaltungsanordnung gekoppelt wären, wären die DSL1en als Vortselektionsleitungen zu betrachten.
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Es wird nun Adressenlogikinformation an die Eingangsanschlüsse A4-A8 angelegt, und die Inverter a4-a8 werden aktiviert. Die Adresseneingangssignale können den Eingangsanschlüssen A4-A8 zugeführt werden, bevor das PBECH-Signal auf H gebracht wird, vorausgesetzt, daß sich die Signale 1&-TS bei ihren gültigen Logikwerten stabilisiert haben, bevor das PBECH-Signal auf H gebracht worden ist. Die Kombination aus Logikinformation und Adressendecodierschaltungskonfiguration erlaubt es, daß lediglich eine DSL gewählt bleibt. Wenigstens einer der fünf Transistoren einer jeden der nicht gewählten Reihen ist freigegeben oder durchgeschaltet· Alle nicht gewählten DSL1en werden somit auf +10 Volt geladen. Jeder der fünf Transistoren der gewählten Heine bleibt gesperrt, und demgemäß bleibt das Potential der gewählten DSL auf einem Wert, der etwa eine Schwellenwertspannung oberhalb 0 Volt liegt. Dies wählt dasjenige Transistorpaar der Eingabe/ Ausgabe-Schaltungsanordnung aus, welches mit der gewählten DSL verbunden ist, und ermöglicht dadurch das Lesen oder Schreiben von Information in irgendeine oder aus irgendeiner gewählten Speicherzelle (nicht dargestellt), die zur Speicheranordnung gehört.
Die Transistoren der Eingabe/Ausgabe-Schaltungsanordnung bringen einen zweiten Schwellenwertspannungsverlust ein, der den Ausgangsspannungssignalwert auf einen Wert begrenzt, der zwischen etwa +10 Volt (dem bei der Speicher-
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anordnung verwendeten hohen Spannungsversorgungspotential) und einem Wert liegt, der sich zwei Schwellenwertspannungen oberhalb 0 Volt befindet (dem bei der Speicheranordnung verwendeten niedrigen Spannungsversorgungspotential). Der Verlust eines Betrages entsprechend zwei Schwellenwertspannungen verringert den Rauschspielraum und begrenzt die Menge des Stroms, der durch einen eine gegebene Geometrie aufweisenden MOS-Transistor der Eingabe/Ausgabe-Schaltungsanordnung fließt· Zudem verlangsamt die durch alle Vorladetransistoren und die Adressendecodiertransistoren gebildete, relativ große Kapazitätsbelastung für den das PBECH-Signal erzeugenden (nicht dargestellten) Spannungsimpulsgenerator die Ansprechzeit der gesamten Speicheranordnung.
Bei der in Fig. 2 gezeigten Schaltung umfaßt eine Vorladeschaltungsanordnung 16 MOS-Transistoren T1 bis T7.
Ein Ausgangsanschluß 20 der Schaltungsanordnung 16 ist mit den Gate-Anschlüssen von Vorladetransistoren T1B bis T32B verbunden. Die Vorladetransistoren T1B bis T32B sind im wesentlichen die gleichen wie die Vorladetransistoren T1A bis T32A der Fig. 1. Die Drain-Anschlüsse dieser Transistoren sind jedoch mit einem niedrigen Energieversorgungspotential VL beaufschlagt, und der Source-Anschluß eines jeden Transistors ist mit einer separaten DSL verbunden. Die innerhalb eines gestrichelten fiechtecks 12A enthaltene
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Adressendecodierschaltungsanordnung ist im wesentlichen identisch mit der im gestrichelten Rechteck 12 in Fig. enthaltenen Schaltungsanordnung, mit der Ausnahme, daß die unteren Ausgangsanschlüsse aller zu ihr gehörender Adressendecodiertransistoren Source-Anschlüsse sind, da sie mit einer Energieversorgung hoher Spannung VH verbunden sind. Die Drain-Anschlüsse aller fünf Adressendecodiertransistoren einer gegebenen Reihe sind mit einer der DSL1en gekoppelt. Die Datenselektionsleitungen DSL1 bis DSL32 der Adressendecodierschaltungsanordnung 12A sind mit der Eingabe/Ausgabe-Schaltungsanordnung im gestrichelten Rechteck 14 in der gleichen Veise verbunden, wie sie in Fig. 1 gezeigt ist.
Die Abänderungen der Verbindungen der Vorladetraneistoren und der Adressendecodiertransistoren sind für die Arbeitsweise der Vorladeschaltungsanordnung innerhalb des gestrichelten Rechtecks 16 nicht wesentlich. Ein Vorteil dieser Abänderungen besteht darin, daß die kapazitive Last am Anschluß 20 niedriger ist als die kapazitive Last für den das FRECH-Signal erzeugenden (nicht dargestellten) Spannungsimpulsgenerator der Fig. 1, und deshalb kann eine schnellere Ansprechzeit erreicht werden.
Vie nachfolgend ausführlich erläutert ist, wird der Ausgangssignalwert, der am Anschluß 20 der im gestrichelten Rechteck 16 enthaltenen Vorladeschaltungsanordnung er»
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scheint, selektiv variiert zwischen VH (PBECH befindet sich auf H und PEECH befindet sich auf (niedrigem Potential) L) und einem Wert, der mindestens eine Schwellenwertspannung unterhalb VL liegt (PRECH befindet sich auf L und PEECH befindet sich auf H). Wenn sich die Spannung am Ausgangsanschluß 20 auf ihrem niedrigsten Potentialwert befindet (VL minus wenigstens einer Schwellenwertspannung), sind die Transistoren T1B bis T32B alle freigegeben oder durchgeschaltet, und die Datenselektionsleitungen DSL1 bis DSL32 sind alle auf das Potential VL aufgeladen. Zu diesem Zeitpunkt befindet sich die gesamte Signalinformation an den Eingängen AM-A8 typischerweise auf hohem Spannungswert, und die Inverter a4—a8 sind typischerweise alle gesperrt, so daß sich die Schaltungspunkte Th~-TS alle auf hohem Spannungswert befinden. Gültige Adresseninformation wird den Eingangsanschlüssen A4—A8 typischerweise zugeführt, nachdem das Potential der DSL1en auf den Potentialwert VL gebracht sind. Die Inverter a4~»a8 werden aktiviert und der AuBgangeanschluß 20 wird auf den hohen Potentialwert VH aufgeladen. Dies führt zur Sperrung von T1B bis T32B. Wenigstens einer der fünf Adressendecodiertransistoren einer jeden nicht gewählten Reihe wird durchgeschaltet, so dafi die zu dieser Reihe gehörige DSL auf den Wert VH aufgeladen wird. Das Potential der ausgewählten Dafcenselektionsleitung (DSL) bleibt schwebend auf dem Wert VL, da alle an sie angeschlossenen fünf Adressenwähltränsistoren gesperrt bleiben. Somit bleibt
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nur das mit der gewählten DSL verbundene Transistorpaar der im gestrichelten Rechteck 14· enthaltenen Eingabe/Ausgabe-Schaltungsanordnung freigegeben und kann Strom leiten.
Me Adressensignalinformation kann den Anschlüssen A4-A8 zugeführt und die Inverter a4-a8 können aktiviert werden, bevor das Potential der DSL'en auf den Wert VL gebracht wird. In diesem Fall lädt sich nur die gewählte DSL auf den VL-Wert auf, während die nicht gewählten DSL'en auf hohem Vert (H) gehalten werden, und zwar aufgrund der Spannungsteilung zwischen den Adressendecodiertransistoren und den Vorladetransistoren (der Beta-Wert der Adressendecodiertransistoren ist größer gewählt als die Beta-Werte der Vorladetransistoren). Wenn der Ausgangsanschluß 20 auf H gebracht ist, wird die durch die Eingangsadressensignale vorgeschriebene Adressenwahl beibehalten, wobei das Potential der gewählten DSL schwebend auf dem VL-Wert bleibt und die nicht gewählten DSL'en vollständig auf den VH-Wert aufgeladen werden.
In der Vorladeschaltungsanordnung 16 sind der Source-Anschluß von T1, der Drain-Anschluß von T2 und der Drain- und der Source-Anschluß von T7 alle zusammen mit einem Knoten 18 verbunden. Der Gate-Anschluß von T1 ist an den Gate-Anschluß von T7» den Source-Anschluß von T3, den Drain-Anschluß von T4 und den Ausgangsanschluß 20 ange-
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schlossen. Der Gate-Anschluß von T2 ist mit dem Source-Anschluß von T5, dem Drain-Anschluß von T6 und einem Knoten 22 verbunden. Die Source-Anschlüsse von T2, TU- und T6 sind alle mit einem VH genannten festgelegten Potential hoher Spannung gekoppelt. Die Drain-Anschlüsse von T5 und T5 sind beide mit einem VL genannten festgelegten Potential niedriger Spannung gekoppelt. Die Gateanschlüsse von T3 und T6 und der Drain-Anschluß von T1 sind mit einem als PHECH bezeichneten Eingangssignal gekoppelt. Die Gate-Anschlüsse von T4- und T5 sind beide mit einem Eingangssignal PEECH beaufschlagt, bei dem es sich im wesentlichen um ein invertiertes PEECH-Signal handelt. T7 ist so geschaltet, daß er die Funktion eines Kondensators hat. Der Gate-Anschluß von T7 dient als ein Anschluß des Kondensators und der Drain- und der Source-Anschluß dienen als der andere Anschluß des Kondensators. Wenn Polarität und Betrag des dem Gate-Anschluß von T7 zugeführten Potentials ausreichen, um eine Kanalinversionsschicht unterhalb des Gates, und deshalb zwischen Source- und Drain-Elektrode, zu erzeugen, ist die Kapazität zwischen dem Gate- und dem Source-Drain-Anschluß bedeutend höher, als wenn kein solcher Kanal besteht. Wenn zwischen dem Source- und dem Drain-Anschluß eines MOS-Transistors ein Kanal erzeugt worden ist, wird dieser Transistor als freigegeben bezeichnet, und wenn umgekehrt kein Kanal erzeugt worden ist, wird der Transistor als gesperrt bezeichnet. Das PRECH-Eingangssignal weist Digital-
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form auf, wobei das Potential eines hohen Wertes gleich VH und das Potential eines niedrigen Wertes gleich VL ist.
Die Vorladeschaltungsanordnung 16 verwendet vorteilhafterweise folgenden Arbeitszyklus: Es sei angenommen, daß die Transistoren T1 bis T7 alle p-Kanal-Transistoren sind, daß VH « +10 Volt und VL-O Volt (Erdpotential) ist und daß das PEECH-Eingangssignal anfangs auf +1O Volt und das PHECH-Eingangssignal auf 0 Volt liegt. Anfangs wird das Potential des Ausgangsanschlusses 20 auf etwa +10 Volt aufgeladen, da T4- freigegeben und TJ gesperrt ist. Das Potential des Knotens 22 wird auf einen Wert aufgeladen, der um eine Schwellenwertepannung oberhalb 0 Volt liegt, da T5 freigegeben und T6 gesperrt ist. Diese Bedingungen sperren TI und geben T2 frei. Der Knoten 18 nimmt deshalb den Wert +10 Volt des Source-Anschlusses von T2 an. T7 ist gesperrt, und als Folge davon ist die Kapazität zwischen dem Gate- und dem Drain-Source-Anschluß beträchtlich niedriger als wenn T? freigegeben ist.
Das FEECH- und das PHECH-Eingangesignal kehren sich nun um, wobei PBECH auf 0 Volt und PKECH auf +10 Volt geht. Dadurch werden T3 und T6 freigegeben, und der Knoten 20 entlädt eich über T3 von +10 Volt auf einen Wert, der um eine Schwellenwertspannung über 0 Volt liegt. Dies gibt T1 frei, der dann versucht, das Potential des Knotens 18 auf einen
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Wert zu ziehen, der um zwei Schwellenwertspannungen über O Volt liegt. Die Steilheit (transconductance) (oder gleichbedeutend, der "Beta"-Vert) von T1 ist so gewählt, daß er kleiner als der von'T2 ist. Das Beta von T6 ist so gewählt, daß es beträchtlich kleiner als das von T3 ist, und die Beta-Werte von TJ, T4 und T5 sind alle so gewählt, daß sie im wesentlichen gleich sind. Aufgrund der Beta-Differenzen zwischen T3 und T6 entlädt eich der Ausgangsanschluß 20 auf einen Wert von näherungsweise O Volt plus einem Schwellenwert, bevor sich das Potential des Knotens 22 bedeutsam vom Ausgangswert O Volt plus einem Schwellenwert auflädt. Die Zeitsteuerung dieses Aufladungsvorgangs ist dadurch erreicht, daß die dem Knoten 22 zugehörige L-nach-H-Zeitkonstante größer ist als die zum Ausgangsanschluß 20 gehörige H-nach-L-Zeitkonstante. Diese Bedingung wird erreicht, da die Beta-Differenz zwischen T6 und T3 die Ansprechzeit des Knotens 22 im Vergleich zum Ausgangsanschluß 20 verlangsamt. Diese Zeitsteuerungsbedingung kann auch dadurch erreicht werden, daß T3 und T6 im wesentlichen gleiche Betawerte haben, daß jedoch am Knoten 22 eine zusätzliche kapazitive Last zugefügt wird.
T1 und T2 werden gleichzeitig während der Anfangsphase des Übergangs des Potentials d;es Anschlusses 20 freigegeben. Während T1 und T2 leiten, bleibt die Spannung des Anschlusses 18 dicht bei +10 Volt, da T2 einen größeren Beta-
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wert aufweist als T1.
Wenn das Potential am Anschluß 22 von einem Wert, der um eine Schwellenwertspannung über O Volt liegt, auf +10 Volt wechselt und T2 in den Sperrzustand gelangt, fällt das Potential am Anschluß 18 von +10 Volt auf das Potential 0 Volt, das nun dem Drain-Anschluß von T1 zugeführt wird. Diese am Anschluß 18 erscheinende negativ gerichtete Signalform wird über den nun freigegebenen T7 kapazitiv auf den Ausgangsanschluß 20 gekoppelt. Dies führt dazu, daß der Wert des Ausgangsanschlusses 20 auf ein Potential abfällt, das wenigstens um eine Schwellenwertspannung unterhalb 0 Volt liegt.
Die Vorladeschaltungsanordnung 16 bewirkt, daß das Potential des Gate-Anschlusses eines ausgewählten Transistorpaares der Lese/Schreib- oder Eingabe/Ausgabe-Schaltungsanordnung 14 über T1B bis T32B auf 0 Volt aufgeladen wird und nicht auf einen Wert innerhalb einer Schwellenwertspannung von 0 Volt aus. Dies ermöglicht einen erhöhten Bauschspielraum oder eine Verringerung der Potentialwerte der Energieversorgungen und einen Kompromiß zwischen einem erhöhten Ausgangsstrom oder eine Verkleinerung der äußeren Form der Transistorpaare der Lese/Schreib-Schaltungsanordnung.
Zum Betrieb der Vorladeschaltune*anordnung ist lediglich
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ein externer Spannungsimpuls (beispielsweise PRECH) erforderlich (PELClI ist ein invertiertes PRECH-Signal). Die Kapazitive Last für den das PEECH-Signal erzeugenden (nicht dargestellten) Spannungsimpulsgenerator der Fig. 2 besteht im wesentlichen nur in der Belastung durch den Knoten 18, die Gate-Anschlüsse von T3 und T6 und den zur Erzeugung von PkECH verwendeten (nicht dargestellten) Inverter. Im Gegensatz dazu besteht die kapazitive Last für den das PRECH-Signal erzeugenden (nicht dargestellten) Spannungsimpulsgenerator der Fig. 1 aus den Drain- und Gate-Anschlüssen aller Vorladetransistoren und den Drain-Anschlüssen der Adressendecodiertransif'toren. Diese im Vergleich zum PRECH-Anschluß in Fig. 1 reduzierte kapazitive Last am Anschluß 20 erleichtert einen schnelleren Betrieb. Überdies kommt die Energie für den Lade/Entladeanschluß 20 über die Energieversorgungen VH und VL und nicht über den (nicht dargestellten) Spannungsimpulsgenerator. Energieversorgungsvorrichtungen haben gewöhnlich niedrige Ausgangsimpedanzen und können deshalb einen Schaltungsknoten recht schnell auf- oder entladen.
Das PRECH- und das PRECH-Signal können während kurzer Zeitperioden beide L oder H sein, und zwar aufgrund der Verzögerungszeit eines (nicht dargestellten) Schaltungsinverters, der dazu verwendet wird, aus dem PRECH-Signal das PRECH-Signal zu erzeugen. Sind PRECH und PRECH beide auf L (wie es bei Beginn des beschriebenen Zyklus der Fall
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sein kann, wenn PEECH von VH nach VL geht und PHECH noch nicht mit dem Anstieg von VL nach VH begonnen hat), bleibt das Potential des Knotens 22 relativ dicht bei VL plus einer Schwellenwertspannung, da T5 und T6 beide freigegeben sind und T5 eine viel niedrigere Impedanz als T6 hat. Das Potential des Anschlusses 20 fällt auf einen Wert etwa in der Mitte zwischen VH und VL ab, da T3 und T4 freigegeben sind und im wesentlichen die gleiche Impedanz aufweisen. Es treten deshalb keine unerwünschten Effekte in der Anfangsphase der Übergänge der Knoten 18, 20 und 22 auf.
Befinden sich PRECH und PRECH beide auf VH (was am Ende eines Zyklus der Fall sein kann, wenn PRECH von VL nach VH geht und PRECH noch nicht von VH nach VL entladen ist), sind T3, T4· und T6 alle gesperrt, und dementsprechend bleiben die Potentiale des Anschlusses 20 und des Knotens 22 im wesentlichen auf den Werten, auf welche sie zuvor eingestellt waren. Wenn PRECH auf L geht, nimmt der Anschluß 20 ein VH-Potential an und der Knoten 22 nimmt ein Potential an, das um eine Schwellenwertspannung über VL liegt. Selbst wenn das PRECH- und das PRECH-Signal für eine kurze Zeitdauer beide gleichzeitig auf H oder L liegen, schadet dies der Arbeitsweise der Vorladeschaltungsanordnung 16 der Fig. 2 nicht.
Im Rahmen der Erfindung sind zahlreiche Abänderungen mög-
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lieh. Beispielsweise können anstelle der p-Kanal-MOS-Transistoren n-Kanal-MOS-Transistoren vorgesehen werden, vorausgesetzt, die richtigen Potential- und Impulspolaritüten werden verwendet. Bei Verwendung von n-Kanal-MOS-Tr ans i.'.; tor en beeinflußt der Schwellenwertspannungsverlust den Wert "1", da ein Schwellenwertabfall den Wert "1" weniger positiv als das Potential der höchsten verfügbaren Energieversorgung macht. Bei Verwendung von n-Kanal-MOS-Transistoren würde also die Vorladeschaltungsanordnung bewirken, daß das Potential des Ausgangsanschlusses auf einen Wert gebracht wird, der wenigstens um eine Schwellenwertspannung oberhalb des Potentials der Energieversorgung mit hohem Wert liegt. Die Vorladeschaltungsanordnung kann dazu verwendet werden, die Adressenwählleitungen der in der US-PS 3 825 771 beschriebenen Speicheranordnung vorzuladen. Ferner kann die Vorladeschaltungsanordnung bei einer Vielzahl anderer Anwendungen als für Speieheranordnungen benutzt werden.
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Leerseite

Claims (1)

  1. BLUMBACH · WESER · BERGEN · KRAMER ο 7 ο α ι ι η ZWIRNER ♦ HIRSCH . BREHM ^ M
    PATENTANWÄLTE IN MÜNCHEN UND WIESBADEN
    Patentconsult Radedcestraße 43 8000 München 60 Telefon (089) 883603/883604 Telex 05-212313 Telegramme Patentconsult Palenlconsuit Sonnenberger StraBe 43 6200 Wiesbaden Telefon (06121) 562943/561998 Telex 04-186237 Telegramme Patenlconsull
    Western Electric Company, Incorporated Lynch, 8
    Broadway, New York, N.Y. 1000?
    U.S.A.
    Patentansprüche:
    .JSchaltungsanordnung,
    gekennzeichnet durch eine erste Schaltungseinrichtung (T3, Τ<0» die auf ein Eingangssignal (FBECH oder PBECH) anspricht und einen Ausgangsanschluß (20) der Schaltungsanordnung (16) auf ein erstes Potential innerhalb eines verfügbaren Potentialbereichs bringt, und eine zweite Schaltungseinrichtung (T1, T2, T5, T6, T7), die auf das Eingangssignal anspricht, eine kapazitive Vorrichtung (T?) aufweist, mit dem Ausgangsanschluß (20) verbunden ist und den Auegangsanschluß (20) vom ersten Potential auf ein zweites Potential bringt, das am Band oder außerhalb des Potentialbereichs liegt.
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    München; R. Kramer Dipl.-Ing. . W. Weser Dipl.-Phys. Dr. rer. nal. · P. Hirsch D£>l.-Ing. · H.P. BrehmCipl.-Chem. Dr. phil. n«l. Wiesbaden: P. G. Blumbach Dipl.-Ing. · P.Bergen Dipl.-Ing. Dr. jur. ■ G. Z .virner Dipl.-Ing. Dipl.-W.-lng.
    ORIGINAL INSPECTED
    2. Schaltungsanordnung nach Anspruch 1,
    dadurch gekennzeichnet, daß die zweite Schaltungseinrichtung eine erste (T1) und eine zweite (T2) Schaltervorrichtung aufweist mit je einem Steueranschluß und einem über diesen steuerbaren ersten und zweiten Ausgangsanschluß,
    daß der Steueranschluß der ersten Schaltervorrichtung (T1) mit dem Ausgangeanschluß (20) der Schaltungsanordnung und der zweite Ausgangsanschluß der ersten Schaltervorrichtung (T1) mit dem ersten Ausgangsanschluß der zweiten Schaltervorrichtung (T2) verbunden ist,
    daß eine erste (T5) und eine zweite (T6) Einrichtung vorgesehen sind, die mit dem Steueranschluß der zweiten Schaltervorrichtung (T2) verbunden sind und die zweite Schaltervorrichtung (T2) durchschalten bzw. sperren,
    und daß die kapazitive Vorrichtung (T?) einen ersten und einen zweiten Anschluß aufweist, die mit dem Steueranschluß bzw. dem zweiten Ausgangsanschluß der ersten Schaltervorrichtung (T1) verbunden sind.
    3. Schaltungsanordnung nach Anspruch 2,
    dadurch gekennzeichnet« daß die erste (T5) und die zweite (T6) Einrichtung und die kapazitive Vorrichtung (T7) je eine Schaltervorrichtung mit einem Steueranschluß und mit einem durch diesen steuerbaren ersten
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    und zweiten Ausgangeanschluß aufweisen und daß bei der als kapazitive Vorrichtung dienenden Schaltervorrichtung (T7) der Steueranschluß deren ersten Anschluß bildet und der erste und zweite Ausgangsanschluß miteinander verbunden sind und deren zweiten Anschluß bilden.
    1·· Schaltungsanordnung nach Anspruch 2 oder 3»
    dadurch gekennzeichnet, daß die zweite Schaltervorrichtung (T2) einen größeren übergangsleitwert (eine größere Steilheit) als die erste Schaltervorrichtung (T1) aufweist.
    5. Schaltungsanordnung nach einem der Ansprüche 2 bis 4, dadurch gekennzeichnet, daß Jede Schaltervorrichtung (T1 bis T7) einen MOS-Transistor aufweist.
    6. Schaltungsanordnung nach einem der Ansprüche 1 bis 5» dadurch gekennzeichnet« daß die erste Schaltungseinrichtung eine Vorrichtung (T4-) aufweist, die am Ausgangeanschluß (20) der Schaltungsanordnung ein anderes Potential innerhalb des verfügbaren Potentialbereichs hervorruft.
    7. Schaltungsanordnung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß mit dem Ausgangeanschluß (20) der Schaltungsanordnung der Gate-Anschluß eines nOS-Traneistore (z.B. GMB) verbunden ist.
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DE19772739110 1976-09-01 1977-08-31 Dynamische vorladeschaltungsanordnung Granted DE2739110A1 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US05/719,445 US4091360A (en) 1976-09-01 1976-09-01 Dynamic precharge circuitry

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DE2739110C2 DE2739110C2 (de) 1988-01-28

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DE19772739110 Granted DE2739110A1 (de) 1976-09-01 1977-08-31 Dynamische vorladeschaltungsanordnung

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CA (1) CA1115843A (de)
DE (1) DE2739110A1 (de)
FR (1) FR2363859A1 (de)
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