DE3689296T2

DE3689296T2 - Ausgangsschaltung mit Pegelstabilisierung.

Info

Publication number: DE3689296T2
Application number: DE86111280T
Authority: DE
Inventors: Yasunori Tanaka
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1985-08-14
Filing date: 1986-08-14
Publication date: 1994-04-28
Anticipated expiration: 2006-08-15
Also published as: JPS6238617A; JPH0720060B2; US4779013A; DE3689296D1; EP0212584A3; EP0212584B1; EP0212584A2

Description

Die vorliegende Erfindung betrifft eine Ausgabeschaltungseinrichtung, insbesondere eine Ausgabeschaltungseinrichtung, die eine Stabilisierung des Ausgangspotentials und des Energieversorgungspotentials verwirklichen kann.
Bei den neueren Halbleitervorrichtungen hat man eine Zunahme des Integrationsgrades und der Dichte vorangetrieben, um die Größe des Chips zu verringern, ebenso wie man eine Tendenz beobachtet, die Steuerkapazität von Transistoren zu erhöhen, um ihren Betrieb schnell zu machen.
Um die Chipgröße zu verringern, ist es erforderlich, die Breite der aus Aluminium oder dergleichen gebildeten Verdrahtungen klein zu machen. Durch die Verringerung der Breite der Verdrahtung muß jedoch die induktive Last, die in der Verdrahtung vorhanden ist, d. h. die Induktivität höher sein. Wenn die Stromsteuerkapazität durch Steigerung der Größe des Transistors erhöht wird, werden weiterhin Probleme erzeugt, die durch die Zunahme der induktiven Last der Verdrahtung verursacht werden. Dieses Problem wird nun unter Bezugnahme auf die Fig. 1 und 2 beschrieben.
Fig. 1 zeigt ein Beispiel einer Ausbildung einer allgemeinen Umkehrschaltung, die die Induktivitätskomponenten der Verdrahtungen für die Energieversorgung und den Ausgang berücksichtigt. Sie besteht aus einem P-Kanal-MOS-Transistor (PMOS-Transistor) 101 und einem N-Kanal-MOS-Transistor (NMOS- Transistor) 103. Der Source-Anschluß des PMOS-Transistors 101 ist mit einer Hochpegelspannungsquelle VDD verbunden, die über eine Induktivität 105, welche in einer aus Aluminium hergestellten Energieversorgungsverdrahtung vorhanden ist, ein Potential VDD liefert, und der Source-Anschluß des NMOS- Transistors 103 ist mit einer Tiefpegelspannungsquelle VSS verbunden, die über eine Induktivität 107, welche in einer aus Aluminium hergestellten Energieversorgungsverdrahtung vorhanden ist, ein Potential VSS (normalerweise OV) liefert. Weiter sind sowohl der PMOS-Transistor 101 als auch der NMOS- Transistor 103 mit ihren Steuer-Anschlüssen am Eingangsanschluß IN angeschlossen, der ein umzukehrendes Signal eingibt, und gleichzeitig sind ihre jeweiligen Drain- Anschlüsse über eine Induktivität 109, die in der aus Aluminium hergestellten Ausgangsverdrahtung vorhanden ist, mit dem Ausgangsanschluß OUT verbunden, und der Ausgangsanschluß OUT ist mit einem Lastkondensator 111 verbunden.
Wenn dem Eingangsanschluß IN ein Tiefpegelsignal (Potential VSS) eingegeben wird, nimmt der PMOS-Transistor 101 einen Einzustand an, und der NMOS-Transistor 103 nimmt einen Auszustand an. Dann fließt von der Hochpegelspannungsquelle VDD über den PMOS-Transistor 101 ein Strom in den Lastkondensator 111, wodurch der Ausgangsanschluß OUT auf den Hochpegel (Potential VDD) gebracht wird. Im Gegensatz dazu wird der PMOS- Transistor 101 in einen Aus-Zustand und der NMOS-Transistor 103 in einen Ein-Zustand gebracht, wenn dem Eingangsanschluß IN ein Hochpegelsignal (Potential VDD) eingegeben wird. Dann fließt im Lastkondensator gespeicherte Ladung über den NMOS- Transistor 103 in die Tiefpegelspannungsquelle VSS, wodurch der Ausgangsanschluß OUT auf einen Tiefpegel (Potential VSS) gebracht wird. Durch den oben beschriebenen Vorgang wird daher vom Ausgangsanschluß OUT ein Signal ausgegeben, welches die Umkehrung des Signals ist, welches dem Eingangsanschluß IN eingegeben wurde.
Wenn nun bei einer Umkehrschaltung mit der obigen Ausbildung die Stromsteuerkapazität des Transistors durch Steigerung der Transistorgröße erhöht wird, um schnell ein umgekehrtes Ausgangspotential aufzuweisen, wird der Ein-Widerstand der Transistoren klein, und zwischen der Hochpegelspannungsquelle VDD und dem Lastkondensator 111 oder zwischen der Tiefpegelspannungsquelle VSS und dem Lastkondensator 111 wird ein Schwingkreis gebildet, der aus dem Lastkondensator und der Induktivität besteht, die in der Energieversorgungsverdrahtung und in der Ausgangsverdrahtung vorhanden ist. Wenn sich dann, wie in Fig. 2 dargestellt, infolge des schnellen Fließens von Ladung, die im Lastkondensator 111 gespeichert war, zur Tiefpegelspannungsquelle VSS das Eingangspotential vom Potential VSS auf das Potential VDD verändert, der NMOS- Transistor 103 einen Ein-Zustand annimmt, und das Ausgangspotential vom Potential VDD auf das Potential VSS absinkt, fließt ein Übergangsstrom in der Nähe des Potentials VSS, wodurch das sogenannte Unterschwing-Phänomen verursacht wird. Wenn das Ausgangspotential durch das schnelle Laden infolge eines Fließens eines Stroms von der Hochpegelspannungsquelle VDD zum Lastkondensator 111 vom Potential VSS auf das Potential VDD angehoben wird, fließt im Gegensatz dazu ein Übergangsstrom in der Nähe des Potentials VDD, wodurch das sogenannte Überschwing-Phänomen verursacht wird.
Als Folge davon schwankt das Ausgangspotential vorübergehend, unmittelbar nachdem es umgekehrt ist, wodurch ein Problem einer Übertragung von Signalen mit unrichtigen Potentialen verursacht wird. Außerdem werden Abweichungen in der Hochpegelspannungsquelle VDD und der Tiefpegelspannungsquelle VSS verursacht, was zu der Befürchtung Anlaß gibt, daß durch Abweichungen in den Eingangs- und Ausgangs-Pegeln der anderen Elemente, die an derselben Energieversorgungsverdrahtung angeschlossen sind, Störungen in der Schaltung erzeugt werden könnten.
Die EP-A 0 121 217 beschreibt eine Ausgabepufferschaltung mit einem Dateneingabeanschluß, der Logikdaten empfängt, Last- und Steuertransistoren, einem Treiber, um die Transistoren in Übereinstimmung mit dem Logikwert der Logikdaten selektiv einzuschalten, einem Datenausgabeanschluß, der über einen Strompfad des Lasttransistors mit einem Energiequellenanschluß vom VDD-Pegel verbunden ist und über einen Strompfad des Steuertransistors und eines als Last mit dem Datenausgabeanschluß verbundenen Kondensator geerdet ist. Die Ausgabepufferschaltung weist weiter eine Übergangsdetektorschaltung auf, um als Reaktion auf eine Veränderung des Pegels eines jeweiligen Adressensignals ein Impulssignal zu erzeugen, sowie eine Vorwahlschaltung, um als Reaktion auf das Impulssignal dem Kondensator einen Lade- oder Entladestrom zu liefern, während sich eine Spannung am Datenausgabeanschluß nicht auf dem VDD2-Pegel befindet.
Die JP-A-58-47323 beschreibt eine Schaltung ähnlich Fig. 5 (später beschrieben) mit einem Ausgang zwischen der Steuereinheit 15 und einer zweiten Umkehreinheit 3. Die Verwendung von drei Gruppen von NMOS-Invertern führt zu einer Hystereseschaltung, die für eine Integration geeignet ist.
Es ist eine Aufgabe der vorliegenden Erfindung, eine Ausgabeschaltungseinrichtung bereitzustellen, die es möglich macht, die Stabilität des Ausgangspotentials und des Energieversorgungspotentials zu verbessern.
Es ist eine andere Aufgabe der vorliegenden Erfindung, eine Ausgabesschaltungseinrichtung bereitzustellen, die imstande ist, das Überschwing- und Unterschwingphänomen im Ausgangspotential zu unterdrücken.
Es ist eine andere Aufgabe der vorliegenden Erfindung, eine Ausgabeschaltungseinrichtung bereitzustellen, die den Übergangsstrom unterdrücken kann, der während eines Ladens oder Entladens einer am Ausgangsanschluß angeschlossenen Last erzeugt werden kann, indem die Steuerkapazität der Ausgabeschaltungseinrichtung als Reaktion auf das Ausgangspotential gesteuert wird.
Die der Erfindung zugrundeliegenden Aufgaben werden durch eine Ausgabelogikschaltung gelöst, umfassend: eine Hauptlogikschaltung zum Erzeugen eines Logikpegels an ihrem Ausgangsanschluß als Reaktion auf einen Eingabelogikpegel an ihrem Eingangsanschluß, wobei der besagte Ausgangsanschluß mit einer kapazitiven Last verbunden ist; eine untergeordnete Logikschaltung mit einem ersten und zweiten Eingangsanschluß und einem mit dem Ausgangsanschluß der besagten Hauptlogikschaltung verbundenen Ausgangsanschluß; eine Steuerlogikschaltung mit einem mit dem Ausgangsanschluß der besagten Hauptlogikschaltung verbundenen ersten Eingangsanschluß, wobei die besagte Steuerlogikschaltung als Reaktion auf eine Veränderung des Logikpegels am Eingangsanschluß der besagten Hauptschaltung ein solches Logiksignal zu der besagten untergeordneten Logikschaltung ausgibt, daß die besagte untergeordnete Logikschaltung so arbeitet, daß sie den gleichen Logikpegel ausgibt, wie denjenigen, den die besagten Hauptlogikschaltung als Reaktion auf die Veränderung ausgibt; dadurch gekennzeichnet, daß die besagte Steuerlogikschaltung einen mit dem Eingangsanschluß der besagten Hauptlogikschaltung verbundenen zweiten Eingangsanschluß und einen mit dem ersten und zweiten Eingangsanschluß der besagten untergeordneten Logikschaltung verbundenen ersten und zweiten Ausgangsanschluß aufweist; daß eine Signalausgabe der besagten Steuerlogikschaltung als Reaktion auf die besagte Veränderung nach einer Verzögerungszeit erfolgt; und daß die besagte Steuerlogikschaltung ein solches Signal zu der besagten untergeordneten Logikschaltung ausgibt, daß der Ausgangsanschluß der besagten untergeordneten Logikschaltung in einen logisch-neutralen Zustand versetzt wird, wenn der Logikpegel am Ausgangsanschluß der besagten Hauptlogikschaltung derselbe wird, wie der Logikpegel am Eingangsanschluß der besagten Hauptlogikschaltung.
Die Hauptlogikschaltung weist einen MOS-Transistor eines ersten Typs und einen MOS-Transistor eines zweiten Typs auf, die parallel zueinander geschaltet sind, wobei der Source- Anschluß des MOS-Transistors des ersten Typs mit einer ersten Energieversorgung verbunden ist, der Source-Anschluß des MOS- Transistors des zweiten Typs mit einer zweiten Energieversorgung verbunden ist, und die Steuer-Anschlüsse der MOS-Transistoren des ersten und zweiten Typs parallel zueinander mit dem Eingangsanschluß verbunden sind.
Weiter weist die untergeordnete Logikschaltung mindestens einen MOS-Transistor eines ersten Typs und einen MOS- Transistor eines zweiten Typs auf, die parallel zueinander geschaltet sind, und sie ist außerdem zwischen die Ausgangsseite der Hauptlogikschaltung und den Ausgangsanschluß geschaltet, wobei der Source-Anschluß des MOS-Transistors des ersten Typs der untergeordneten Logikschaltung mit der ersten Energieversorgung verbunden ist, der Source-Anschluß des MOS- Transistors des zweiten Typs der gleichen Schaltungseinrichtung mit der zweiten Energieversorgung verbunden ist, und der erste und der zweite MOS-Transistor einen ersten Schwellenspannungspegel aufweisen.
Diese und andere Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung werden aus der nachfolgenden Beschreibung der bevorzugten Ausführungsformen in Verbindung mit den begleitenden Zeichnungen besser ersichtlich.
Fig. 1 ist ein Schaltplan für eine Umkehrschaltung nach dem Stand der Technik;
Fig. 2 ist eine Kurve, um die Eingangs- und Ausgangskennlinien der in Fig. 1 gezeigten Umkehrschaltung darzustellen;
Fig. 3 ist ein Schaltplan für ein erstes Beispiel einer Umkehrschaltung;
Fig. 4 ist eine Kurve, um die Eingangs- und Ausgangskennlinien der in Fig. 3 gezeigten Umkehrschaltung darzustellen;
Fig. 5 ist ein Schaltplan für ein zweites Beispiel einer Umkehrschaltung;
Fig. 6 ist eine Kurve, um die Eingangs- und Ausgangskennlinien der in Fig. 5 gezeigten Umkehrschaltung darzustellen;
Fig. 7 ist ein Schaltplan für ein drittes Beispiel einer Umkehrschaltung;
Fig. 8 ist ein Schaltplan für ein viertes Beispiel einer Umkehrschaltung;
Fig. 9 ist ein Schaltplan für eine Pufferschaltung;
Fig. 10 ist ein Schaltplan für ein fünftes Beispiel einer Umkehrschaltung;
Fig. 11 ist eine Kurve, um die Eingangs- und Ausgangskennlinien der in Fig. 10 gezeigten Umkehrschaltung darzustellen;
Fig. 12 ist Schaltplan für eine erste Ausführungsform der Umkehrschaltung in Übereinstimmung mit der vorliegenden Erfindung;
Fig. 13 ist eine Kurve, um die Eingangs- und Ausgangskennlinien der in Fig. 12 gezeigten Umkehrschaltung darzustellen;
Fig. 14 ist ein Schaltplan für eine zweite Ausführungsform der Umkehrschaltung in Übereinstimmung mit der vorliegenden Erfindung;
Fig. 15 ist eine Kurve, um die Eingangs- und Ausgangskennlinien der in Fig. 14 gezeigten Umkehrschaltung darzustellen;
Fig. 16 ist ein Schaltplan für eine dritte Ausführungsform der Umkehrschaltung in Übereinstimmung mit der vorliegenden Erfindung;
Fig. 17 ist ein Schaltplan für die Pufferschaltung für eine vierte Ausführungsform der vorliegenden Erfindung;
Fig. 18 ist ein Schaltplan für eine fünfte Ausführungsform der Umkehrschaltung in Übereinstimmung mit der vorliegenden Erfindung; und
Fig. 19 ist ein Schaltplan für ein sechstes Beispiel der Umkehrschaltung in Übereinstimmung mit der vorliegenden Erfindung.
Bezugnehmend auf Fig. 3 ist eine Umkehrschaltung dargestellt. Die Umkehrschaltung umfaßt eine erste Umkehreinheit 1, die ein Signal umkehrt, daß vom Eingangsanschluß IN aus eingegeben wird, eine zweite Umkehreinheit 3, deren Ansteuerung durch das Ausgangspotential gesteuert wird, und die bei dem Umkehrvorgang mithilft, der von der ersten Umkehreinheit 1 durchgeführt wird, sowie einen Lastkondensator 13, der mit dem Ausgangsanschluß OUT verbunden ist.
Die erste Umkehreinheit 1 besteht aus einem ersten P-Kanal- Transistor 5 vom MOS-Typ (der nachfolgend "erster PMOS- Transistor" genannt wird) und einem ersten N-Kanal-Transistor 7 vom MOS-Typ (der nachfolgend "erster NMOS-Transistor" genannt wird).
Der erste PMOS-Transistor 5 und der erste NMOS-Transistor 7 sind mit ihren jeweiligen Steuer-Anschlüssen am Eingangsanschluß IN angeschlossen, dem ein umzukehrendes Signal eingegeben wird, und mit ihren jeweiligen Drain- Anschlüssen am Ausgangsanschluß OUT angeschlossen, der das umgekehrte Signal ausgibt. Weiter ist der Source-Anschluß des ersten PMOS-Transistors 5 mit einer Hochpegelspannungsquelle VDD verbunden, die ein Potential VDD liefert, und der Source- Anschluß des ersten NMOS-Transistors 7 ist mit einer Tiefpegelspannungsquelle VSS verbunden, die ein Potential VSS (normalerweise OV) liefert.
Die zweite Umkehreinheit 3 besteht aus einem zweiten N-Kanal- Transistor 9 vom MOS-Typ (nachfolgend "zweiter NMOS- Transistor" genannt) und einem zweiten P-Kanal-Transistor 11 vom MOS-Typ (nachfolgend "zweiter PMOS-Transistor" genannt).
Der zweite NMOS-Transistor 9 und der zweite PMOS-Transistor 11 sind jeweils sowohl mit ihren jeweiligen Steuer-Anschlüssen als auch mit ihren jeweiligen Drain-Anschlüssen am Ausgangsanschluß OUT angeschlossen, der Source-Anschluß des zweiten NMOS-Transistors 9 ist mit der Hochpegelspannungsquelle VDD verbunden, und der Source-Anschluß des zweiten PMOS-Transistors 11 ist mit der Tiefpegelspannungsquelle VSS verbunden. Zusätzlich ist der Ausgangsanschluß mit dem Lastkondensator 13 verbunden.
Als nächstes wird unter Bezugnahme auf Fig. 4 der Betrieb des ersten Beispiels einer Umkehrschaltung mit der obigen Ausbildung beschrieben.
Zuerst wird der Fall, wie in Fig. 4 dargestellt, beschrieben, in dem das Eingangspotential des Eingangsanschlusses IN von Tiefpegel (Potential VSS) auf Hochpegel (Potential VDD) verändert wird. Es sollte angemerkt werden, daß sich vor dieser Änderung der erste PMOS-Transistor 5 und der zweite NMOS-Transistor 9 im Ein-Zustand befanden, daß sich der erste NMOS-Transistor 7 und der zweite PMOS-Transistor 11 im Aus- Zustand befanden, der Lastkondensator 13 durch das Einspeisen von der Hochpegelspannungsquelle VDD geladen ist, und sich das Ausgangspotential im Hochpegel (Potential VDD) befand.
Wenn das dem Eingangsanschluß IN eingegebene Hochpegelsignal den jeweiligen Steuer-Anschlüssen des ersten PMOS-Transistors 5 und des ersten NMOS-Transistors 7 zugeführt wird, wird der erste PMOS-Transistor 5 vom Ein-Zustand in den Aus-Zustand versetzt, während der erste NMOS-Transistor 7 vom Aus-Zustand in den Ein-Zustand versetzt wird. Durch das Versetzen des ersten NMOS-Transistors 7 in den Ein-Zustand fließt Ladung, die im Lastkondensator 13 gespeichert wurde, der während der Zeit, in der sich der Ausgangsanschluß OUT im Hochpegel befand, mit dem Ausgangsanschluß OUT verbunden ist, über den ersten NMOS-Transistor 7 in die Tiefpegelspannungsquelle VSS, wodurch bewirkt wird, daß das Ausgangspotential, wie in Fig. 4 dargestellt, abzusinken beginnt. Wenn das Ausgangspotential auf die Schwellenspannung Vt für den zweiten NMOS-Transistor 9 und den zweiten PMOS-Transistor 11 absinkt, wird der zweite NMOS-Transistor 9 vom Ein-Zustand in den Aus-Zustand versetzt, während der zweite PMOS-Transistor 11 vom Aus-Zustand in den Ein-Zustand versetzt wird. Deswegen fließt ein Teil der Ladung, die im Lastkondensator 13 gespeichert worden ist, über den zweiten PMOS-Transistor 11 in die Tiefpegelspannungsquelle VSS.
Mit anderen Worten wird Ladung, die im Lastkondensator 3 gespeichert wurde, allein über den ersten NMOS-Transistor entladen, wenn das Eingangspotential den Hochpegelzustand annimmt, so daß das Ausgangspotential relativ langsam vom Potential VDD auf das Potential Vt absinkt. Vom Potential Vt auf das Potential VSS wird Ladung sowohl über den ersten NMOS- Transistor 7 als auch über den zweiten PMOS-Transistor 11 entladen, was bedeutet, daß die Steuerkapazität der Umkehrschaltung als Ganzes vergrößert wird, so daß das Ausgangspotential, wie in Fig. 4 dargestellt, schnell absinkt.
Deswegen wird zu dem Zeitpunkt, in dem die zweite Umkehreinheit 3 betrieben werden soll, das Ausgangspotential durch eine teilweise Entladung der Ladung, die im Lastkondensator 13 gespeichert wurde, auf das Potential Vt abgesenkt. Deshalb ist der Übergangsstrom im Vergleich mit dem Fall klein, in dem die im Lastkondensator gespeicherte Ladung in einem Schritt entladen wird, so daß das Unterschwungphänomen unterdrückt werden kann.
Als nächstes wird der Fall beschrieben, in dem das Signal, das dem Eingangsanschluß IN eingegeben wird, von Hochpegel auf Tiefpegel verändert wird, während sich der Ausgangsanschluß OUT im Tiefpegelzustand befindet. Wenn dieses Tiefpegelsignal den Steuer-Anschlüssen des ersten PMOS-Transistors 5 und des ersten NMOS-Transistors 7 zugeführt wird, wird der erste PMOS- Transistor 5 vom Aus-Zustand in den Ein-Zustand versetzt, und der erste NMOS-Transistor 7 wird vom Ein-Zustand in den Aus- Zustand versetzt. Durch den Wechsel des ersten PMOS- Transistors 5 in den Ein-Zustand fließt ein Strom von der Hochpegelspannungsquelle VDD über den ersten PMOS-Transistor 5 zum Lastkondensator 13, was einen Beginn eines Anstiegs des Ausgangspotentials infolge einer Aufladung des Lastkondensators 13 zur Folge hat, wie in Fig. 4 dargestellt. Wenn das Ausgangspotential bis zur Schwellenspannung Vt des zweiten NMOS-Transistors 9 und des zweiten PMOS-Transistors 11 angehoben ist, wird der zweite NMOS-Transistor 9 vom Aus- Zustand in den Ein-Zustand geschaltet, und der zweite PMOS- Transistor 11 wird vom Ein-Zustand in den Aus-Zustand geschaltet. Dann wird ein Teil der Ladung, die im Lastkondensator 13 gespeichert ist, von der Hochpegelspannungsquelle VDD über den zweiten NMOS-Transistor 9 zugeführt.
Das heißt, wenn sich das Eingangspotential von Hochpegel- auf Tiefpegelzustand verändert, und sich das Ausgangspotential vom Potential VSS auf das Potential Vt verändert, wird von der Hochpegelspannungsquelle VDD Ladung nur durch den ersten PMOS- Transistor 5 dem Lastkondensator 13 zugeführt, um den Kondensator auf zuladen, was einen verhältnismäßig langsamen Anstieg des Ausgangspotentials zur Folge hat. Während des Anstiegs des Ausgangspotentials vom Potential Vt auf das Potential VDD wird dem Lastkondensator 13 Ladung von der Hochpegelspannungsquelle VDD zugeführt, um ihn sowohl über den ersten PMOS-Transistor 5 als auch über den zweiten NMOS- Transistor 9 auf zuladen, so daß das Ausgangspotential schnell angehoben wird, wie in Fig. 4 dargestellt.
Deshalb ist, analog zum Fall des Abfallens des Ausgangspotentials, der Übergangsstrom verglichen mit dem Fall einer Anhebung des Ausgangspotentials vom Potential VSS auf das Potential VDD in einem Schritt, selbst dann klein, falls das Ausgangspotential durch den Betrieb der zweiten Umkehreinheit 3 schnell angehoben wird, weil das Ausgangspotential zu dem Zeitpunkt, in dem die zweite Umkehreinheit 3 arbeitet, bereits auf das Potential Vt angehoben ist. Dementsprechend kann das Überschwungphänomen unterdrückt werden.
In Fig. 5 ist ein zweites Beispiel einer Umkehrschaltung dargestellt. Ihr spezielles Merkmal liegt darin, daß in der in Fig. 3 dargestellten Umkehrschaltung eine Steuereinheit 15 vorgesehen ist, welche den Betrieb der zweiten Umkehreinheit 3 mit Hilfe des Ausgangspotentials steuert, in der ersten Hälfte der zweiten Umkehreinheit 3. Es soll angemerkt werden, daß in den im folgenden zu beschreibenden Ausführungsformen und Beispiel der Lastkondensator, der mit dem Ausgangsanschluß OUT verbunden ist, aus der Figur weggelassen wird.
Die Steuereinheit 15 besteht aus einer CMOS-Schaltung, die durch einen dritten P-Kanal-Transistor 21 vom MOS-Typ (nachfolgend "dritter PMOS-Transistor" genannt) und einen dritten N-Kanal-Transistor 23 vom MOS-Typ (nachfolgend "dritter NMOS-Transistor" genannt) gebildet wird.
Der dritte PMOS-Transistor 21 und der dritte NMOS-Transistor 23 sind mit ihren jeweiligen Steuer-Anschlüssen mit dem Ausgangsanschluß OUT verbunden, und mit ihren Drain- Anschlüssen miteinander verbunden, und der Source-Anschluß des dritten PMOS-Transistors 21 ist mit der Hochpegelspannungsquelle VDD verbunden, während der Source- Anschluß des dritten NMOS-Transistors 23 mit der Tiefpegelspannungsquelle VSS verbunden ist.
Die zweite Umkehreinheit 3 besteht aus einer CMOS-Schaltung, die durch einen vierten P-Kanal-Transistor 17 vom MOS-Typ (nachfolgend "vierter PMOS-Transistor" genannt) und einen vierten N-Kanal-Transistor 19 vom MOS-Typ (nachfolgend "vierter NMOS-Transistor" genannt) gebildet wird.
Der vierte PMOS-Transistor 17 und der vierte NMOS-Transistor 19 sind mit ihren jeweiligen Steuer-Anschlüssen mit den Drain- Anschlüssen des dritten PMOS-Transistors 21 und des dritten NMOS-Transistors 23 verbunden, und mit ihren jeweiligen Drain- Anschlüssen mit dem Ausgangsanschluß OUT verbunden. Der Source-Anschluß des vierten PMOS-Transistors 17 ist mit der Hochpegelspannungsquelle VDD verbunden und der Source-Anschluß des vierten NMOS-Transistors 19 ist mit der Tiefpegelspannungsquelle VSS verbunden. Weiter zeigen Bestandteile mit gleichen Symbolen wie in Fig. 3 die gleichen Gegenstände an, und ihre Beschreibung wird weggelassen.
Bei einer solchen Ausbildung führt die Steuereinheit 15 den Umkehrvorgang mit Hilfe der Schwellenspannung Vt für den dritten PMOS-Transistor 21 und den dritten NMOS-Transistor 23 durch, und führt auch die Steuerung des Betriebs der zweiten Umkehreinheit 3 durch, so daß die zweite Umkehreinheit 3 in derselben Weise wie im ersten Beispiel arbeitet. Deshalb wird das Abfallen des Ausgangspotentials vom Potential VDD auf das Potential Vt langsam durchgeführt, während der Abfall vom Potential Vt auf das Potential VSS schnell ist. Weiter wird beim Anstieg des Ausgangspotentials der Anstieg vom Potential VSS auf das Potential Vt sanft durchgeführt, während der Anstieg vom Potential Vt auf das Potential VDD schnell durchgeführt wird, wie in Fig. 6 dargestellt.
Dementsprechend können bei einer solchen Ausbildung ähnliche Wirkungen wie im ersten Beispiel erhalten werden. Zusätzlich ist der Source-Anschluß des vierten PMOS-Transistors 17 der zweiten Umkehreinheit 3 mit der Hochpegelspannungsquelle VDD verbunden, und der Source-Anschluß des vierten NMOS- Transistors 19 derselben Einheit ist mit der Tiefpegelspannungsquelle VSS verbunden, so daß die zweite Umkehreinheit 3 einen vollständigen Schwenkbetrieb zwischen dem Potential VSS und dem Potential VDD ausführen kann.
Es sollte angemerkt werden, daß im ersten und zweiten Beispiel zur Zeit der Umkehrung des Ausgangspotentials die erste Umkehreinheit 1 und die zweite Umkehreinheit 3 eingeschaltet sind, auf den Potentialseiten, die einander bezüglich des Ausgangspotentials entgegengesetzt sind. Um den Umkehrvorgang sicherzustellen, muß deshalb im ersten Beispiel die Steuerkapazität des ersten PMOS-Transistors 5 höher gewählt werden, als die Steuerkapazität des zweiten PMOS-Transistors 11, und die Steuerkapazität des ersten NMOS-Transistors 7 muß ebenfalls höher gewählt werden, als die Steuerkapazität des zweiten NMOS-Transistors 9. Weiter ist es beim zweiten Beispiel erforderlich, die Steuerkapazität des ersten PMOS- Transistors 5 so zu wählen, daß sie höher ist, als die Steuerkapazität des vieren NMOS-Transistors 19, ebenso wie die Steuerkapazität des ersten NMOS-Transistors 7 höher gewählt werden muß, als die Steuerkapazität des vierten PMOS- Transistors 17.
In Fig. 7 ist ein drittes Beispiel einer Umkehrschaltung dargestellt. Das spezielle Merkmal des Beispiels liegt darin, daß die im zweiten Beispiel dargestellte Steuereinheit 15 aus einem NICHT-Glied 25, einem NAND-Glied 27 und einem NOR-Glied 29 besteht, um in der im ersten und zweiten Beispiel dargestellten Umkehrschaltung den gleichzeitigen Betrieb der ersten Umkehreinheit 1 und der zweiten Umkehreinheit 3 auf den entgegengesetzten Potentialseiten bezüglich des Ausgangspotentials zu verhindern.
Das NICHT-Glied ist mit seinem Eingangsanschluß mit dem Eingangsanschluß IN der Umkehrschaltung verbunden, und sein Ausgangsanschluß ist mit einer Seite der Eingangsanschlüsse des NAND-Glieds 27 verbunden, das einen Anschluß mit zwei Eingängen aufweist, sowie mit einer Seite der Eingangsanschlüsse des NOR-Glieds 29, das einen Anschluß mit zwei Eingängen aufweist. Die andere Seite der Eingangsanschlüsse des NAND-Glieds 27 und des NOR-Glieds 29 ist mit dem Ausgangsanschluß OUT verbunden, und der Ausgangsanschluß des NAND-Glieds 27 ist mit dem Steuer- Anschluß des vierten PMOS-Transistors 17 verbunden, während der Ausgangsanschluß des NOR-Glieds 29 mit dem Steuer-Anschluß des vierten NMOS-Transistors 19 verbunden ist.
Mit einer solchen Ausbildung wird erreicht, daß die zweite Umkehreinheit 3 der Umkehrschaltung aktiviert wird, wenn das Ausgangspotential das Schwellenpotential für das NAND-Glied 27 und das NOR-Glied 29 überschreitet, so daß die Steuerkapazität der Umkehrschaltung als Ganzes größer wird. Dementsprechend besitzt sein Ausgangspotential Kennlinien, die ähnlich dem sind, was in Fig. 4 dargestellt wurde. Während der Zeitspanne von der Umkehrung des Eingangspotentials bis zum Erreichen der Schwellenspannung Vt für das NAND-Glied 27 und das NOR-Glied 29 befindet sich weiter die zweite Umkehreinheit 3 im logischneutralen Zustand, und es wird allein die erste Umkehreinheit 1 betrieben. Deshalb werden die erste Umkehreinheit 1 und die zweite Umkehreinheit 3 niemals gleichzeitig auf den entgegengesetzten Potentialseiten bezüglich des Ausgangspotentials eingeschaltet. Es soll angemerkt werden, daß die Bestandteile mit gleichen Symbolen wie in Fig. 5 die gleichen Gegenstände anzeigen, und daß ihre Beschreibung weggelassen wurde.
In Fig. 8 ist ein viertes Beispiel einer Umkehrschaltung dargestellt. In dieser Umkehrschaltung ist eine Steuereinheit 15 zum Steuern der zweiten Umkehreinheit 3 in der ersten Hälfte der zweiten Umkehreinheit 3 vorgesehen, analog zu der in Fig. 7 dargestellten Umkehrschaltung.
Die Steuereinheit 15 besteht aus einem NICHT-Glied, einem NAND-Glied und einem NOR-Glied. Das NOR-Glied 31 und das NAND- Glied 33 sind jeweils mit einer Seite ihrer jeweiligen Eingangsanschlüsse mit dem Eingangsanschluß IN verbunden, und sind mit den anderen Seiten ihrer jeweiligen Eingangsanschlüsse über das NICHT-Glied 35 mit dem Ausgangsanschluß OUT verbunden. Der Ausgangsanschluß des NOR- Glieds 31 ist über das NICHT-Glied 37 mit dem Steuer-Anschluß des vierten PMOS-Transistors 17 verbunden, und der Ausgangsanschluß des NAND-Glieds 33 ist über das NICHT-Glied 39 mit dem Steuer-Anschluß des vierten NMOS-Transistors 19 verbunden. Weiter zeigen die Bestandteile mit gleichen Symbolen wie in Fig. 5 die gleichen Gegenstände an, und ihre Beschreibung wurde weggelassen.
Mit einer solchen Ausbildung ist es möglich, die Eingangs- und Ausgangskennlinien ebenfalls ähnlich denjenigen der Fig. 7, und somit ähnliche Wirkungen zu erhalten.
In Fig. 9 ist eine Pufferschaltung dargestellt. Ein spezielles Merkmal der Schaltung besteht darin, daß der Pufferbetrieb durch Schalten eines NICHT-Glieds 41 zwischen den Eingangsanschluß IN und die erste Umkehreinheit 1 durchgeführt wird, und das Überschwing- und die Unterschwing-Phänomen beim Anstieg- bzw. Abfallvorgang des Ausgangspotentials werden durch Bereitstellung einer Steuereinheit 15 in der ersten Hälfte der zweiten Umkehreinheit 3 unterdrückt.
Die Steuereinheit 15 besteht aus einem NAND-Glied und einem NOR-Glied. Ein NAND-Glied 43 und ein NOR-Glied 45 sind mit einem der Seiten ihrer jeweiligen Eingangsanschlüsse mit dem Eingangsanschluß IN verbunden und mit den anderen Seiten ihrer jeweiligen Eingangsanschlüsse mit dem Ausgangsanschluß OUT verbunden. Der Ausgangsanschluß des NAND-Glieds 43 ist mit dem Steuer-Anschluß des vierten PMOS-Transistors 17 verbunden, und der Ausgangsanschluß des NOR-Glieds 45 ist mit dem Steuer- Anschluß des vierten NMOS-Transistors 19 verbunden. Bestandteile mit Symbolen, die denjenigen der Fig. 5 gleich sind, zeigen die gleichen Teile an, und ihre Beschreibung wurde weggelassen.
Bei einer solchen Ausbildung beginnt die zweite Umkehreinheit 3 zu arbeiten, wenn die Ausgangsspannung die Schwellenspannung Vt für das NAND-Glied 43 und das NOR-Glied 45 übersteigt, um die Steuerkapazität der Pufferschaltung als Ganzes zu vergrößern, und der Anstieg- und Abfallvorgang des Ausgangspotentials sind ähnlich wie bei der in Fig. 7 dargestellten Umkehrschaltung in zwei Schritte geteilt.
In Fig. 10 ist ein fünftes Beispiel einer Umkehrschaltung dargestellt. Ein spezielles Merkmal der Schaltung ist, daß für den Ausgangsanschluß OUT eine dritte Umkehreinheit 3' vorgesehen ist, die die gleiche Ausbildung und den gleichen Mechanismus wie die zweite Umkehreinheit 3 aufweist, parallel zur Einheit 3, daß der Umkehrbetrieb der dritten Umkehreinheit 3' und der zweiten Umkehreinheit 3 durch die Steuereinheit 15 auf der Grundlage des Ausgangspotentials gesteuert werden, um die Steuerkapazität der Umkehrschaltung als Ganzes in drei Stufen zu verändern.
Die Steuereinheit 15 besteht aus einem NICHT-Glied, NAND- Gliedern und NOR-Gliedern. Die NAND-Glieder 49 und 53 und die NOR-Glieder 51 und 55 sind mit einer der Seiten ihrer jeweiligen Eingangsanschlüsse mit dem Ausgangsanschluß OUT verbunden, und mit den anderen Seiten ihrer jeweiligen Eingangsanschlüsse über das NICHT-Glied 47 mit dem Eingangsanschluß IN verbunden. Der Ausgangsanschluß des NAND- Glieds 49 ist mit dem Steuer-Anschluß des vierten PMOS- Transistors 17 verbunden, und der Ausgangsanschluß des NOR- Glieds 51 ist mit dem Steuer-Anschluß des vierten NMOS- Transistors 19 verbunden. Weiter ist der Ausgangsanschluß des NAND-Glieds 53 mit dem Steuer-Anschluß eines fünften P-Kanal- Transistors 17' vom MOS-Typ verbunden, der eine dritte Umkehreinheit 3' bildet, und der Ausgangsanschluß des NOR- Glieds 55 ist mit einem fünften N-Kanal-Transistor 19' vom MOS-Typ verbunden.
Wenn sich beim Abfallvorgang zum Beispiel des Ausgangspotentials das Eingangspotential vom Tiefpegel auf den Hochpegel verändert, arbeitet mit einer solchen Ausbildung die erste Umkehreinheit 1 zuerst, und das Ausgangspotential sinkt vom Potential VDD auf die Schwellenspannung Vt1 für das NAND- Glied 53 und das NOR-Glied 55 ab, wenn die dritte Umkehreinheit 3' zu arbeiten beginnt. Wenn das Ausgangspotential weiter auf die Schwellenspannung Vt2 für das NAND-Glied 49 und das NOR-Glied 51 absinkt, beginnt die zweite Umkehreinheit 3 zu arbeiten. Auf diese Weise wird erreicht, daß die Steuerkapazität der Umkehrschaltung sukzessiv erhöht wird. In einer ähnlichen Weise wird auch beim Anstiegsvorgang des Ausgangspotentials die Steuerkapazität der Umkehrschaltung sukzessiv erhöht. Dementsprechend weist die Umkehrschaltung in diesem Beispiel die Eingangs- und Ausgangskennlinien auf, wie in Fig. 11 dargestellt, und es ist möglich, die gleichen Wirkungen wie bei der in der dritten Ausführungsform beschriebenen Umkehrschaltung zu erhalten.
In Fig. 12 ist eine Umkehrschaltung gemäß einer ersten Ausführungsform der vorliegenden Erfindung dargestellt. Ein spezielles Merkmal der Schaltung besteht darin, daß die Steuereinheit 15, die ein EXKLUSIV-ODER-Glied und ein EXKLUSIV-NOR-Glied aufweist, welche unterschiedliche Schwellenspannungen für die beiden Eingangsanschlüsse besitzen, den Betrieb der zweiten Umkehreinheit 3 auf der Grundlage des Ausgangspotentials steuert. Damit wird erreicht, daß das Abfallen und Ansteigen des Ausgangspotentials langsam stattfindet, indem die Steuerkapazität der Umkehrschaltung in der Nähe des Potentials VSS oder des Potentials VDD des Ausgangspotentials verringert wird.
Die Steuereinheit 15 besteht aus einem NICHT-Glied, einem EXKLUSIV-ODER-Glied (nachfolgend "EX. ODER-Glied" genannt), einem EXKLUSIV-NOR-Glied (nachfolgend "EX. NOR-Glied" genannt), einem NAND-Glied und einem NOR-Glied. Die jeweiligen Eingangsanschlüsse des EX. ODER-Glieds 59 und des EX. NOR-Glieds 61, die jeweils die Schwellenspannung Vt1 bzw. Vt2 für die beiden Eingangsanschlüsse aufweisen, sind mit dem Ausgangsanschluß OUT verbunden, der Ausgangsanschluß des EX. ODER-Glieds 59 ist mit einer Seite der Eingangsanschlüsse des NAND-Glieds 63 verbunden, und der Ausgangsanschluß des EX. NOR-Glieds 61 ist mit einer Seite der Eingangsanschlüsse des NOR-Glieds 65 verbunden. Die anderen Seiten der jeweiligen Eingangsanschlüsse des NAND-Glieds 63 und des NOR-Glieds 65 sind über das NICHT-Glied 57 mit dem Eingangsanschluß IN verbunden, der Ausgangsanschluß des NAND-Glieds 63 ist mit dem Steuer-Anschluß des vierten PMOS-Transistors 17 verbunden, und der Ausgangsanschluß des NOR-Glieds 65 ist mit dem Steuer- Anschluß des vierten NMOS-Transistors 19 verbunden. Die Bestandteile mit gleichen Symbolen wie in Fig. 5 zeigen weiter die gleichen Gegenstände an, und ihre Beschreibung wird weggelassen.
Zum Beispiel beim Abfallvorgang des Ausgangspotentials, wenn das Ausgangspotential zwischen den Potentialen Vt1 und Vt2 liegt, wird bei einer solchen Ausbildung vom EX. NOR-Glied 61 ein Tiefpegelsignal zum NOR-Glied 65 ausgegeben, das NOR-Glied 65 liefert bei Empfang des Tiefpegelsignals dem vierten NMOS- Transistor 19 der zweiten Umkehreinheit 3 ein Hochpegelsignal, und der vierte NMOS-Transistor wird eingeschaltet. Deshalb wird die Steuerkapazität der Umkehrschaltung als Ganzes erhöht und das Ausgangspotential sinkt schnell ab. Wenn das Ausgangspotential zwischen den Potentialen VDD und Vt1 und zwischen den Potentialen Vt2 und VSS liegt, wird allein der erste NMOS-Transistor 7 der ersten Umkehreinheit 1 eingeschaltet. Die zweite Umkehreinheit 3 nimmt einen logischneutralen Zustand ein, so daß das Ausgangspotential langsam abfällt. Beim Anstiegsvorgang des Ausgangspotentials ist weiter analog zum Abfallvorgang die Steuerkapazität der Umkehrschaltung als Ganzes nur dann erhöht, wenn das Ausgangspotential zwischen dem Potential Vt1 und dem Potential Vt2 liegt. Dementsprechend erhält man bei der Umkehrschaltung der vorliegenden Ausführungsform die Eingangs- und Ausgangskennlinien wie in Fig. 13 dargestellt, und man kann ähnliche Wirkungen wie bei der im dritten Beispiel erläuterten Umkehrschaltung erhalten.
In Fig. 14 ist eine Umkehrschaltung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung dargestellt. Ein spezielles Merkmal der Schaltung ist, daß ähnlich wie beim zweiten Beispiel in der ersten Hälfte der zweiten Umkehreinheit 3 eine Steuereinheit 15 vorgesehen ist, welche den Betrieb der zweiten Umkehreinheit 3 auf der Grundlage des Ausgangspotentials steuert. Beim Anstiegs- und Abfallvorgang des Ausgangspotentials wird im Gegensatz zu den Eingangs- und Ausgangskennlinien des dritten Beispiels das Ausgangspotential zuerst schnell abgesenkt oder angehoben, indem die Steuerkapazität der Umkehrschaltung als Ganzes erhöht wird, und durch Verringerung der Steuerkapazität für den dazwischenliegenden Bereich wird bewirkt, daß das Ausgangspotential langsam abfällt oder ansteigt.
Die Steuereinheit 15 besteht aus zwei NICHT-Gliedern, einem NAND-Glied und einem NOR-Glied. Das NAND-Glied 67 und das NOR- Glied sind mit einer der Seiten ihrer jeweiligen Eingangsanschlüsse über das NICHT-Glied 71 mit dem Eingangsanschluß IN verbunden, und die anderen Seiten ihrer jeweiligen Eingangsanschlüsse sind über das NICHT-Glied 78 mit dem Ausgangsanschluß OUT verbunden. Der Ausgangsanschluß des NAND-Glieds 67 ist weiter mit dem Steuer-Anschluß des vierten PMOS-Transistors 17 verbunden, und der Ausgangsanschluß des NOR-Glieds 69 ist mit dem Steuer-Anschluß des vierten NMOS- Transistors 19 verbunden. Zusätzlich zeigen die Bestandteile mit gleichen Symbolen wie in Fig. 5 die gleichen Gegenstände an, und ihre Beschreibung ist weggelassen.
Mit einer solchen Ausbildung wird zum Beispiel beim Abfallvorgang des Ausgangspotentials der erste NMOS-Transistor eingeschaltet, wenn sich das Eingangspotential von Tiefpegel auf Hochpegel verändert. Bis das Ausgangspotential auf die Schwellenspannung Vt des NICHT-Glieds 78 absinkt, werden den beiden Eingangsanschlüssen des NOR-Glieds 69 Tiefpegelsignale eingegeben, so daß das NOR-Glied dem vierten NMOS-Transistor 19, der ebenfalls eingeschaltet wird, Hochpegelausgangssignale liefert. Dementsprechend wird die Steuerkapazität der Umkehrschaltung als Ganzes erhöht, und das Ausgangspotential wird schnell abgesenkt.
Wenn das Ausgangspotential auf das Potential Vt absinkt, werden dem Eingangsanschluß des NOR-Glieds 69, welches über das NICHT-Glied 73 mit dem Ausgangsanschluß OUT verbunden ist, Hochpegelsignale eingegeben. Deshalb werden dem vierten NMOS- Transistor 19 vom NOR-Glied 69 Tiefpegelausgangssignale geliefert, der vierte NMOS-Transistor 19 wird abgeschaltet, wodurch die Steuerkapazität der Umkehrschaltung als Ganzes verringert wird, was zu einem langsamen Absinken des Ausgangspotentials führt. Zusätzlich wird beim Anstiegsvorgang des Ausgangspotentials, ähnlich wie beim Abfallvorgang, die Steuerkapazität der Umkehrschaltung als Ganzes verringert, wenn das Ausgangspotential das Potential Vt übersteigt, und man erhält die Eingangs- und Ausgangskennlinien wie in Fig. 15 dargestellt.
Obwohl in den Eingangs- und Ausgangskennlinien, wie in Fig. 15 dargestellt, am Anfang, nachdem das Ausgangspotential das Potential Vt überschreitet, ein großer Übergangsstrom fließt, wird die Steuerkapazität verkleinert, und der Übergangsstrom wird unterdrückt. Deswegen wird der Übergangsstrom beträchtlich verringert, wenn sich das Ausgangspotential in der Nähe des Potential VDD oder des Potentials VSS befindet, so daß es möglich wird, das Überschwing- oder Unterschwing- Phänomen zu unterdrücken. Außerdem ist es möglich, für Elemente, wie eine CMOS-Schaltung, die auf der Grundlage des Pegels des Eingangssignals betrieben wird, die Übertragungszeit zu verkürzen, da das Ausgangspotential am Anfang schnell abgesenkt wird.
In Fig. 16 ist eine Umkehrschaltung gemäß einer dritten Ausführungsform der vorliegenden Erfindung dargestellt. In der dritten Ausführungsform ist die Steuereinheit 15 durch eine Schaltung gebildet, die sich von der bei der zweiten Ausführungsform dargestellten Schaltung unterscheidet, und die Steuerung des Betriebs der zweiten Umkehreinheit 3 erfolgt so, daß sie in einer zur zweiten Ausführungsform ähnlichen Weise durchgeführt wird.
Die Steuereinheit 15 besteht aus NICHT-Gliedern, einem NAND- Glied und einem NOR-Glied. Eine der Seiten der jeweiligen Eingangsanschlüsse des NOR-Glieds 73 und des NAND-Glieds 75 sind mit dem Eingangsanschluß IN der Umkehrschaltung verbunden, und die anderen Seiten ihrer jeweiligen Eingangsanschlüsse sind mit dem Ausgangsanschluß OUT der Umkehrschaltung verbunden. Weiter ist der Ausgangsanschluß des NOR-Glieds 73 über das NICHT-Glied 77 mit dem Steuer-Anschluß des vierten PMOS-Transistors 17 verbunden, und der Ausgangsanschluß des NAND-Glieds 75 ist über das NICHT-Glied 79 mit dem Steuer-Anschluß des vierten NMOS-Transistors 19 verbunden. Zusätzlich zeigen die Bestandteile mit gleichen Symbolen wie in Fig. 5 die gleichen Gegenstände an, und ihre Beschreibung ist weggelassen.
Mit einer solchen Ausbildung ist es möglich, Eingangs- und Ausgangskennlinien zu erhalten, die den in Fig. 15 dargestellten ähnlich sind, und auch Wirkungen, die ähnlich wie bei der zweiten Ausführungsform sind.
In Fig. 17 ist eine Umkehrschaltung gemäß einer vierten Ausführungsform der vorliegenden Erfindung dargestellt. Bei dieser Ausführungsform sind in der Steuereinheit 15 der Pufferschaltung des in Fig. 9 dargestellten vierten Beispiels die Eingangsanschlüsse des NAND-Glieds 43 und des NOR-Glieds 45, welche nicht auf der Seite des Eingangsanschlusses IN der Pufferschaltung angeschlossen sind, über das NICHT-Glied 81 mit dem Ausgangsanschluß OUT der Pufferschaltung verbunden, um die Steuereinheit 15 der Pufferschaltung für diese Ausführungsform aufzubauen. Zusätzlich zeigen die Bestandteile mit gleichen Symbolen wie in Fig. 5 die gleichen Gegenstände an, und ihre Beschreibung wurde weggelassen.
Mit einer solchen Ausbildung sind beim Anstiegsvorgang zum Beispiel des Ausgangspotentials der erste PMOS-Transistor 5 und der vierte PMOS-Transistor 17 im Ein-Zustand bis das Ausgangspotential an der Schwellenspannung Vt des NICHT-Glieds 81 ankommt, so daß das Ausgangspotential durch die Vergrößerung der Steuerkapazität der Umkehrschaltung als Ganzes schnell erhöht wird. Wenn das Ausgangspotential zum Potential Vt wird, wird der vierte PMOS-Transistor 17 abgeschaltet, so daß das Ausgangspotential wegen der Abschwächung der Steuerkapazität langsam erhöht wird. Analog zum Anstiegsvorgang fällt weiter beim Abfallvorgang des Ausgangspotentials das Ausgangspotential am Anfang schnell ab, jedoch fällt das Ausgangspotential langsam ab, wenn das Ausgangspotential zum Potential Vt wird. Dementsprechend können Wirkungen ähnlich wie bei der zweiten Ausführungsform erhalten werden.
In Fig. 18 ist eine Umkehrschaltung gemäß einer fünften Ausführungsform der vorliegenden Erfindung dargestellt. Ein spezielles Merkmal der Schaltung ist, daß sie so angeordnet ist, daß dem Ausgangsanschluß OUT mit Hilfe der Signalzustände der beiden Eingangsanschlüsse, die in der Umkehrschaltung vorgesehen sind, ein logisch-neutraler Zustand gegeben wird.
In Fig. 18 ist der Steuer-Anschluß des ersten PMOS-Transistors 5, der die erste Umkehreinheit bildet, mit dem Eingangsanschluß IN&sub1; verbunden, und der Steuer-Anschluß des ersten NMOS-Transistors 7 ist mit dem Eingangsanschluß IN&sub2; verbunden. Die Steuereinheit 15 ist durch NICHT-Glieder, ein NAND-Glied und ein NOR-Glied aufgebaut, und eine Seite der Eingangsanschlüsse des NAND-Glieds 82 ist über das NICHT-Glied 87 mit dem Eingangsanschluß IN&sub1; der Umkehrschaltung verbunden, und die andere Seite seiner Eingangsanschlüsse ist mit dem Ausgangsanschluß OUT der Umkehrschaltung verbunden, und sein Ausgangsanschluß ist mit dem Steuer-Anschluß des vierten PMOS- Transistors 17 verbunden. Das NOR-Glied 85 ist mit einem seiner Eingangsanschlüsse über das NICHT-Glied 89 mit dem Eingangsanschluß IN&sub2; der Umkehrschaltung verbunden, mit der anderen Seite der Eingangsanschlüsse am Ausgangsanschluß OUT der Umkehrschaltung angeschlossen, und sein Ausgangsanschluß ist mit dem Steuer-Anschluß des vierten NMOS-Transistors 19 verbunden. Zusätzlich zeigen die Bestandteile mit gleichen Symbolen wie denjenigen in Fig. 5 die gleichen Gegenstände an, und ihre Beschreibung wurde weggelassen.
Wenn dem Eingangsanschluß IN&sub1; ein Hochpegelsignal eingegeben wird, und dem Eingangsanschluß IN&sub2; ein Tiefpegelsignal eingegeben wird, werden mit einer derartigen Ausbildung sowohl der erste PMOS-Transistor 5 als auch der erste NMOS-Transistor 7 abgeschaltet. Weiter wird einem der Eingangsanschlüsse des NAND-Glieds 82 über das NICHT-Glied 87 ein Tiefpegelsignal eingegeben, und ein Hochpegelsignal wird vom Ausgangsanschluß des NAND-Glieds 83 dem Steuer-Anschluß des vierten PMOS- Transistors 17 geliefert, und der vierte PMOS-Transistor 17 wird abgeschaltet. Weiter wird einem der Eingangsanschlüsse des NOR-Glieds 85 über das NICHT-Glied 89 ein Hochpegelsignal eingegeben, ein Tiefpegelsignal wird vom Ausgangsanschluß des NOR-Glieds 85 dem Steuer-Anschluß des vierten NMOS-Transistors 19 geliefert, und der vierten NMOS-Transistor 19 wird abgeschaltet.
Wenn dem Eingangsanschluß IN&sub1; ein Hochpegelsignal eingegeben wird, und dem Eingangsanschluß IN&sub2; ein Tiefpegelsignal eingegeben wird, nimmt dementsprechend ungeachtet des Zustands des Ausgangspotentials der Ausgangsanschluß OUT einen logischneutralen Zustand ein. Wenn Signale mit derselben Phase beiden Eingangsanschlüssen IN&sub1; und IN&sub2; eingegeben werden, erhält man weiter Eingangs- und Ausgangskennlinien, die ähnlich denjenigen der Umkehrschaltung des in Fig. 7 dargestellten dritten Beispiels sind, und auch die gleichen Wirkungen wie beim dritten Beispiel.
In Fig. 19 ist eine Umkehrschaltung gemäß einer sechsten Ausführungsform der vorliegenden Erfindung dargestellt. Ein spezielles Merkmal der Schaltung ist, daß bei der Steuereinheit 15 in Fig. 18 die Eingangsanschlüsse des NAND- Glieds 83 und des NOR-Glieds 85 auf den Seiten, die nicht mit den NICHT-Gliedern 87 und 89 verbunden sind, über das NICHT- Glied 91 mit dem Ausgangsanschluß OUT verbunden sind, um die Steuereinheit 15 für die Umkehrschaltung für diese Ausführungsform aufzubauen. Analog zu der in Fig. 18 dargestellten Umkehrschaltung ist sie ungeachtet des Zustands des Ausgangspotentials so angeordnet, daß sie imstande ist, den Ausgangsanschluß OUT dahin zu bringen, daß er einen logisch-neutralen Zustand aufweist. Außerdem besitzt die Umkehrschaltung der vorliegenden Ausführungsform Eingangs- und Ausgangskennlinien, die ähnlich denjenigen sind, die in Fig. 15 dargestellt sind, und es ist möglich, Wirkungen zu erzielen, die ähnlich denjenigen der zweiten Ausführungsform sind. Zusätzlich zeigen die Bestandteile mit gleichen Symbolen wie in Fig. 18 die gleichen Gegenstände an, und ihre Beschreibung wurde weggelassen.
Zusammenfassend wird gemäß der vorliegenden Erfindung der Übergangsstrom, der zur Zeit des Ladens oder Entladens der am Ausgangsanschluß angeschlossenen Last auftritt, durch Steuerung der Steuerkapazität der Ausgangsschaltungseinrichtung als Reaktion auf das Ausgangspotential unterdrückt. Es ist deshalb möglich, das Überschwing- und das Unterschwing-Phänomen im Ausgangspotential zu unterdrücken, was es ermöglicht, die Stabilität des Ausgangspotentials zu verbessern.

Claims

1. Ausgabelogikschaltung, umfassend:

eine Hauptlogikschaltung (1) zum Erzeugen eines Logikpegels an ihrem Ausgangsanschluß als Reaktion auf einen Eingabelogikpegel an ihrem Eingangsanschluß, wobei der besagte Ausgangsanschluß mit einer kapazitiven Last (13) verbunden ist;

eine untergeordnete Logikschaltung (3) mit einem ersten und zweiten Eingangsanschluß und einem mit dem Ausgangsanschluß der besagten Hauptlogikschaltung (1) verbundenen Ausgangsanschluß;

eine Steuerlogikschaltung (15) mit einem mit dem Ausgangsanschluß der besagten Hauptlogikschaltung (1) verbundenen ersten Eingangsanschluß,

wobei die besagte Steuerlogikschaltung (15) als Reaktion auf eine Veränderung des Logikpegels am Eingangsanschluß der besagten Hauptschaltung (1) ein solches Logiksignal zu der besagten untergeordneten Logikschaltung (3) ausgibt, daß die besagte untergeordnete Logikschaltung (3) so arbeitet, daß sie den gleichen Logikpegel ausgibt, wie denjenigen, den die besagten Hauptlogikschaltung (1) als Reaktion auf die Veränderung ausgibt;

dadurch gekennzeichnet, daß

die besagte Steuerlogikschaltung (15) einen mit dem Eingangsanschluß der besagten Hauptlogikschaltung (1) verbundenen zweiten Eingangsanschluß und einen mit dem ersten und zweiten Eingangsanschluß der besagten untergeordneten Logikschaltung (3) verbundenen ersten und zweiten Ausgangsanschluß aufweist; daß die besagte Steuerlogikschaltung (15) als Reaktion auf die besagte Veränderung nach einer Verzögerungszeit ausgibt; und daß die besagte Steuerlogikschaltung (15) ein solches Signal zu der besagten untergeordneten Logikschaltung (3) ausgibt, daß der Ausgangsanschluß der besagten untergeordneten Logikschaltung (3) in einen logisch-neutralen Zustand versetzt wird, wenn der Logikpegel am Ausgangsanschluß der besagten Hauptlogikschaltung (1) derselbe wird, wie der Logikpegel am Eingangsanschluß der besagten Hauptlogikschaltung (1).

2. Ausgabelogikschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die besagte Hauptlogikschaltung (1) eine CMOS-Schaltung umfaßt.

3. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die besagte untergeordnete Schaltung (3) eine CMOS-Schaltung umfaßt.

4. Ausgangslogikschaltungseinrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die besagte Hauptlogikschaltung (1) einen MOS-Transistor (5) eines ersten Typs und einen MOS- Transistor (7) eines zweiten komplementären Typs aufweist, die miteinander in Reihe geschaltet sind, wobei der Source- Anschluß des MOS-Transistors (5) des besagten ersten Typs mit einer ersten Energieversorgung verbunden ist, und der Source- Anschluß des MOS-Transistors (7) des besagten zweiten komplementären Typs mit einer zweiten Energieversorgung verbunden ist, und die Steuer-Anschlüsse der MOS-Transistoren (5, 7) vom besagten ersten Typ und zweiten komplementären Typ parallel zueinander an einem Eingangsanschluß (IN) angeschlossen sind.

5. Ausgangslogikschaltung nach Anspruch 3, dadurch gekennzeichnet, daß die besagte untergeordnete Logikschaltung (3) mindestens einen MOS-Transistor (17) eines ersten Typs und einen MOS-Transistor (19) eines zweiten komplementären Typs aufweist, die miteinander in Reihe geschaltet sind, wobei die besagte untergeordnete Logikschaltung (3) zwischen den Ausgang der besagten Hauptlogikschaltung (11) und den besagten Ausgangsanschluß derselben geschaltet ist, der Source-Anschluß des MOS-Transistors (17) des ersten Typs in der untergeordneten Logikschaltung (3) mit der ersten Energieversorgung verbunden ist, der Source-Anschluß des MOS- Transistors (19) des zweiten komplementären Typs mit der zweiten Energieversorgung verbunden ist, und die MOS- Transistoren (17, 19) vom besagten ersten Typ und vom zweiten komplementären Typ einen ersten Schwellenspannungspegel aufweisen.

6. Ausgangslogikschaltung nach Anspruch 5, dadurch gekennzeichnet, daß die besagte Steuerlogikschaltung aus NAND- und NOR-Gliedern (63, 65), von denen je ein Ausgang mit je einem der MOS-Transistoren (17, 19) in der untergeordneten Logikschaltung (3) verbunden ist, einem EXKLUSIV-ODER- und einem EXKLUSIV-NOR-Gliederpaar (59, 61), von denen je ein Ausgang mit je einem Eingang des besagten NAND- bzw. NOR- Glieds (63, 65) verbunden ist, und einem zwischen den Eingangsanschluß (IN) der Hauptlogikschaltung (1) und den anderen Eingang des besagten NOR-Glieds (65) geschalteten NICHT-Glied (57) besteht.

7. Ausgangslogikschaltung nach Anspruch 5, dadurch gekennzeichnet, daß die besagte Steuerlogikschaltung (15) NAND- und NOR-Glieder (67, 69), von denen je ein Ausgang mit je einem der MOS-Transistoren (17, 19) vom ersten bzw. zweiten Typ der untergeordneten Logischaltung (3) verbunden ist, und wobei jeweils die Eingänge der besagten NAND- und NOR-Glieder (67, 69) parallel miteinander verbunden sind, ein zwischen den Eingangsanschluß der Hauptlogikschaltung (1) und einen Eingang des besagten NAND-Glieds (67) geschaltetes erstes NICHT-Glied (71) und ein zwischen den Ausgang der besagten Hauptlogikschaltung (1) und den anderen Eingang des besagten NAND-Glieds (67) geschaltetes zweites NICHT-Glied (78) umfaßt.

8. Ausgangslogikschaltung nach Anspruch 5, dadurch gekennzeichnet, daß die besagte Steuerlogikschaltung (15) aus einem NOR- (73) und einem NAND- (75) Gliederpaar und einem ersten (77) und zweiten (79) NICHT-Glied besteht, die jeweils zwischen je einen Ausgang des besagten NOR- und NAND- Gliederpaars (73, 75) und je einen Steuer-Anschluß des MOS- Transistors (17, 19) vom ersten Typ und vom zweiten komplementären Typ in der untergeordneten Logikschaltung (3) geschaltet sind, wobei ein Eingang des besagten NAND- und NOR- Gliederpaars (73, 75) mit dem Ausgang der Hauptlogikschaltung (1) verbunden ist, und der andere Eingang des besagten NAND- und NOR-Gliederpaars (73, 75) mit dem Eingangsanschluß der Hauptlogikschaltung (1) verbunden ist.

9. Ausgangslogikschaltung nach Anspruch 5, dadurch gekennzeichnet, daß die besagte Steuerlogikschaltung (15) aus einem NAND- (43) und einem NOR- (45) Paar und einem ersten NICHT-Glied (81) besteht, wobei je ein Ausgang des besagten NAND- und NOR-Gliederpaars (43, 45) mit je einem Steuer- Anschluß der MOS-Transistoren (17, 19) des ersten und zweiten Typs in der untergeordneten Logikschaltung (3) verbunden ist, und wobei jeweils die Eingänge des besagten NAND- und NOR- Gliederpaars (43, 45) parallel miteinander und mit dem Ausgang des besagten ersten NICHT-Glieds (81) verbunden sind, und wobei die besagte Ausgangslogikschaltung weiter ein zweites NICHT-Glied (41) umfaßt, das zwischen die Steuer-Anschlüsse der Hauptlogikschaltung (1) und den Eingangsanschluß geschaltet ist, welcher wiederum mit einem Eingang des besagten NAND- und NOR-Gliedpaars (43, 45) verbunden ist.

10. Ausgangslogikschaltung nach Anspruch 5, dadurch gekennzeichnet, daß die besagte Steuerlogikschaltung (15) aus einem NAND- (83) und einem NOR- (85) Gliederpaar und einem ersten (87) und zweiten (89) NICHT-Glied besteht, wobei je einer der Eingänge des besagten NAND- und NOR-Gliederpaars (83, 85) parallel zueinander geschaltet und mit dem Ausgangsanschluß der Hauptlogikschaltung (1) verbunden sind, wobei je ein Ausgang des besagten NAND- und NOR-Gliederpaars (83, 85) mit je einem der Steuer-Anschlüsse des MOS- Transistoren (17, 19) vom ersten Typ und zweiten komplementären Typ in der untergeordneten Logikschaltung (3) verbunden sind, und wobei jeweils der Eingang des besagten ersten und zweiten NICHT-Glieds (87, 89) mit je einem der Eingangsanschlüsse verbunden ist, während jeweils der Ausgang des besagten ersten und zweiten NICHT-Glieds (87, 89) mit je einem der anderen Eingänge des besagten NAND- und NOR- Gliedpaars (83, 85) respektive verbunden ist.

11. Ausgangslogikschaltung nach Anspruch 10, dadurch gekennzeichnet, daß die besagte Steuerlogikschaltung (15) weiter ein drittes NICHT-Glied (91) umfaßt, das zwischen den Ausgangsanschluß der Hauptlogikschaltung (1) und den einen Eingang des besagten NAND- und NOR-Gliederpaars (83, 85) geschaltet ist.