JPS59181829A - 半導体素子の出力バツフア回路 - Google Patents
半導体素子の出力バツフア回路Info
- Publication number
- JPS59181829A JPS59181829A JP58056028A JP5602883A JPS59181829A JP S59181829 A JPS59181829 A JP S59181829A JP 58056028 A JP58056028 A JP 58056028A JP 5602883 A JP5602883 A JP 5602883A JP S59181829 A JPS59181829 A JP S59181829A
- Authority
- JP
- Japan
- Prior art keywords
- output
- transistor
- signal
- output buffer
- potential
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/106—Data output latches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体メモリ、マイクロプロセッサ等の高速
性を要求される半導体素子の出カッ々ッファ回路に関す
る。
性を要求される半導体素子の出カッ々ッファ回路に関す
る。
従来、半導体メモリ、マイクロプロセッサ等のデジタル
信号を扱う半導体素子の出力・マッファ回路は、たとえ
ば第１図に示すように出力ＯＵＴ側の負荷’ｔ ” １
”レベルに駆動するロードトランジスタＱ、と″０″
レベルに駆動するドライブトランジスタＱ２とを設は各
トランジスタＱ１ ＋ Ｑ２のケ８−トを制御すること
によｐ″′１ｎ。
信号を扱う半導体素子の出力・マッファ回路は、たとえ
ば第１図に示すように出力ＯＵＴ側の負荷’ｔ ” １
”レベルに駆動するロードトランジスタＱ、と″０″
レベルに駆動するドライブトランジスタＱ２とを設は各
トランジスタＱ１ ＋ Ｑ２のケ８−トを制御すること
によｐ″′１ｎ。
あるいは０″の読み出しを行なうようにしている。
しかしながらこのような出力・クツファ回路においては
、太きガ負荷容ＭＣＬを駆動することになるために出力
波形の変化は緩慢になる。この場合、ロードトランジス
タＱ１、ドライブトランジスタＱ２に充分な駆動能力が
あれば、出力信号全短時間で入力信号の変化に追従させ
ることができる。しかしながら出力バッファ段の駆動能
力をむやみに大きくすることは低消費電力化を図るため
には好ましくない。
、太きガ負荷容ＭＣＬを駆動することになるために出力
波形の変化は緩慢になる。この場合、ロードトランジス
タＱ１、ドライブトランジスタＱ２に充分な駆動能力が
あれば、出力信号全短時間で入力信号の変化に追従させ
ることができる。しかしながら出力バッファ段の駆動能
力をむやみに大きくすることは低消費電力化を図るため
には好ましくない。
このために、たとえば半導体メモリの場合、アドレス信
号が変化して所望の記憶セルを選択し、その記憶内容が
出力されるまでに要する時間、所謂アクセスタイムが長
くなシ、高速化が妨げられるという問題があった。
号が変化して所望の記憶セルを選択し、その記憶内容が
出力されるまでに要する時間、所謂アクセスタイムが長
くなシ、高速化が妨げられるという問題があった。
第２図は半導体メモリでアドレス信号が変化して任意の
記憶セルが選択されその記憶内容がｒ−夕出力として外
部へ出力される様子を示すタイムチャートである。すな
わち第２図（、）はアドレス信号、（ｂ）はデータ信号
であｐ１アータ出力が′０″読み状態から“１”読み状
態へ変化する場合、および１”読み状態から“θ″読み
状態へ変化する場合に遅れを生じ、アクセスタイムが長
くなる。
記憶セルが選択されその記憶内容がｒ−夕出力として外
部へ出力される様子を示すタイムチャートである。すな
わち第２図（、）はアドレス信号、（ｂ）はデータ信号
であｐ１アータ出力が′０″読み状態から“１”読み状
態へ変化する場合、および１”読み状態から“θ″読み
状態へ変化する場合に遅れを生じ、アクセスタイムが長
くなる。
本発明は上記の事情に鑑みてなされたもので入力信号の
変化に対して出力信号を短時間で追従させるようにし、
アクセスタイムを短かくして高速化を可能とする半導体
素子の出力２２７７回路を提供することを目的とするも
のである。
変化に対して出力信号を短時間で追従させるようにし、
アクセスタイムを短かくして高速化を可能とする半導体
素子の出力２２７７回路を提供することを目的とするも
のである。
すなわち本発明は、入力信号の変化に先だって、出力を
”ＯＩＩレベルと１”レベルとの中間のレベルとするこ
とを特徴とするものである。
”ＯＩＩレベルと１”レベルとの中間のレベルとするこ
とを特徴とするものである。
以下本発明の一実施例金弟３図に示すブロック図を参照
して半導体メモリに応用した例について詳細に説明する
。
して半導体メモリに応用した例について詳細に説明する
。
第３図においてＱｌ ＋ Ｑ２はそれぞれロードトラン
ジスタおよびドライブトランジスタである。
ジスタおよびドライブトランジスタである。
そして、このロードトランジスタＱ１およびドライブト
ランジスタＱ２からなる出力バッファトジンノスタの出
力端に、この出力端の゛電位を強制的に“１”レベルと
”０″レベルとの間の中間、に位とする電位設定回路ｖ
ｓｌ接続している０そしてＴＤはトランジションデテク
タ回路でアドレス入力信号Ａの変化を侠出し、所定時間
幅内でのみ゛′１″レベルとなるパルス信号りを電位設
定回路ＶＳへ与える。そして電位設定回路ＶＳは上記検
出信号りに応動して出力バッファトランジスタの出力端
の電位を上記中間電位とするＯ このようにすれば第４図（、）に示すようなアドレス入
力（Ｒ号Ａが変化するとトランジションデテクタ回路Ｔ
Ｄから検出信号りが出力されて電位設定回路ＶＳによシ
第４図（ｂ）に示すようにデータ信号の出力端電位を０
”レベルから一旦、中間電位Ｍへ変化させこの後“１＃
レベルへ変化させて″１＃レベルの読み出しがなされる
。
ランジスタＱ２からなる出力バッファトジンノスタの出
力端に、この出力端の゛電位を強制的に“１”レベルと
”０″レベルとの間の中間、に位とする電位設定回路ｖ
ｓｌ接続している０そしてＴＤはトランジションデテク
タ回路でアドレス入力信号Ａの変化を侠出し、所定時間
幅内でのみ゛′１″レベルとなるパルス信号りを電位設
定回路ＶＳへ与える。そして電位設定回路ＶＳは上記検
出信号りに応動して出力バッファトランジスタの出力端
の電位を上記中間電位とするＯ このようにすれば第４図（、）に示すようなアドレス入
力（Ｒ号Ａが変化するとトランジションデテクタ回路Ｔ
Ｄから検出信号りが出力されて電位設定回路ＶＳによシ
第４図（ｂ）に示すようにデータ信号の出力端電位を０
”レベルから一旦、中間電位Ｍへ変化させこの後“１＃
レベルへ変化させて″１＃レベルの読み出しがなされる
。
葦た”０”レベルの読み出しの場合も同様にアドレス入
力信号Ａが変化するとトランジションデテクタ回路ＴＤ
から検出信号りが出力されて電位設定回路ＶＳによ！ｌ
１７′−タ信号の出力端電位を１１”レベルから一旦、
中間電位Ｍへ変化させ、この後″′０″レベルへ変化さ
せる。したがってアクセスタイムｔｄを第１図に示す従
来の出力バッファ回路に比して著るしく短縮でき動作を
高速化することができる。
力信号Ａが変化するとトランジションデテクタ回路ＴＤ
から検出信号りが出力されて電位設定回路ＶＳによ！ｌ
１７′−タ信号の出力端電位を１１”レベルから一旦、
中間電位Ｍへ変化させ、この後″′０″レベルへ変化さ
せる。したがってアクセスタイムｔｄを第１図に示す従
来の出力バッファ回路に比して著るしく短縮でき動作を
高速化することができる。
なお電位設定回路ＶＳは、たとえば第５図に示すように
出力端と電源ｖＤＤとの間にＮ型のＭＯＳ ）ランノス
タＱ３ヲ介挿し、出力端と接地■８ｓとの間にＰ型のＭ
ＯＳ ）ランジスタＱ４を介挿する。そしてトランジシ
ョンデテクタ回路ＴＤの検出信号りをＮ型のＭＯＳ ）
ランジスタＱ３へは直接、Ｐ型のＭＯＳ ）う／ジスタ
Ｑ４へはインバータＩＮＶ１’ｚ介して与えるようにす
ればよい。このようにすれば、トランジションディテク
タ回路ＴＤの検出信号りはアドレス入力信号の変化時の
み”１”レベルとなるので通常は゛０＃レベルでＮ型の
ＭＯＳ ）ランノスタＱ３は非導通状態になる。またこ
の時Ｐ型のＭＯＳ ）ランジスタＱ４はインバータＩＮ
Ｖ１’ｉ介して“１″レベルの信号を与えられ同様に非
導通状態になる。一方Ｐ型およびＮ型の各ＭＯ８）ラン
ジスタＱ３ ＋ Ｑ４は、共にソース′醒位を出力端と
しているので出力レベルと共にソース電位は変化するこ
とになる。
出力端と電源ｖＤＤとの間にＮ型のＭＯＳ ）ランノス
タＱ３ヲ介挿し、出力端と接地■８ｓとの間にＰ型のＭ
ＯＳ ）ランジスタＱ４を介挿する。そしてトランジシ
ョンデテクタ回路ＴＤの検出信号りをＮ型のＭＯＳ ）
ランジスタＱ３へは直接、Ｐ型のＭＯＳ ）う／ジスタ
Ｑ４へはインバータＩＮＶ１’ｚ介して与えるようにす
ればよい。このようにすれば、トランジションディテク
タ回路ＴＤの検出信号りはアドレス入力信号の変化時の
み”１”レベルとなるので通常は゛０＃レベルでＮ型の
ＭＯＳ ）ランノスタＱ３は非導通状態になる。またこ
の時Ｐ型のＭＯＳ ）ランジスタＱ４はインバータＩＮ
Ｖ１’ｉ介して“１″レベルの信号を与えられ同様に非
導通状態になる。一方Ｐ型およびＮ型の各ＭＯ８）ラン
ジスタＱ３ ＋ Ｑ４は、共にソース′醒位を出力端と
しているので出力レベルと共にソース電位は変化するこ
とになる。
そしてこのソース電位の変化は、基板バイアス効果によ
ｐ ＭＯＳ ）ランジスタのしきい値電圧の変化音もた
らす。
ｐ ＭＯＳ ）ランジスタのしきい値電圧の変化音もた
らす。
今、Ｎ型のＭＯＳ ）ランノスタＱ３のソース電位が接
地電位のときのしきい値電圧’ｋＶｎ、とすると、ソー
ス電位の値が出力端電位■。ＵＴのときのしきい値電圧
Ｖｎは次の１）式で与えられる。
地電位のときのしきい値電圧’ｋＶｎ、とすると、ソー
ス電位の値が出力端電位■。ＵＴのときのしきい値電圧
Ｖｎは次の１）式で与えられる。
ｖ、 ＝ｖ、。＋Ｋｎ〆７−一 ・・・１）Ｕ
Ｔ ここでＫｎはＮ型のＭＯＳ ）ランジスタの基板効果定
数で、ケゝ−ト膜厚、基板濃度によって定まる走数であ
る。
Ｔ ここでＫｎはＮ型のＭＯＳ ）ランジスタの基板効果定
数で、ケゝ−ト膜厚、基板濃度によって定まる走数であ
る。
同様にＰ型のＭＯＳトラ／ジスタＱ４のソース電位がｖ
ＤＤレベルのときのしきい値電圧をｖｐ。
ＤＤレベルのときのしきい値電圧をｖｐ。
（〈０）とすると、ソース電位の値が■。ＵＴのときの
しきい値電圧Ｖ、（＜Ｏ）は次の２）式で与えられる。
しきい値電圧Ｖ、（＜Ｏ）は次の２）式で与えられる。
ｌ Ｖｐｌ ＝ ｌ ｖｐｏ’ｌ −Ｈｃｐｙ’ｖＤＤ
、ｖ 、、−２）ＵＴ ただしＫｐはＰ型のＭｏｓトランジスタ。４の基板効果
定数であ）、そのダート膜厚、基板一度によって定まる
定数である。
、ｖ 、、−２）ＵＴ ただしＫｐはＰ型のＭｏｓトランジスタ。４の基板効果
定数であ）、そのダート膜厚、基板一度によって定まる
定数である。
ところでトランジションデテクタ回路ＴＤから検出信号
りが出力されている間のＮ型のＭＯＳトランジスタＱ５
のゲート−ソース間電圧は、ｖＤＤ−ｖｏＵＴとなるの
で導通する条件は次の３）式、非導通の条件は次の４）
式で与えられる。
りが出力されている間のＮ型のＭＯＳトランジスタＱ５
のゲート−ソース間電圧は、ｖＤＤ−ｖｏＵＴとなるの
で導通する条件は次の３）式、非導通の条件は次の４）
式で与えられる。
ｖＤＤ ’０［ＩＴ≧Ｖｎ−Ｖｎｏ＋Ｋｎ〆Ｖ −一
・３）ｔＪＴ ■ＤＤ−■ＯＵＴ≦Ｖｎ＝ｖｎ０＋Ｋｎハｒ
−４）１ＪＴ 同様に上記検出信号りを反転して与えられるＰ型のＭＯ
Ｓ ）ランジスタＱ４は検出信号りが出力されている間
、そのダート・ソース間電圧はＶ。Ｕ。
・３）ｔＪＴ ■ＤＤ−■ＯＵＴ≦Ｖｎ＝ｖｎ０＋Ｋｎハｒ
−４）１ＪＴ 同様に上記検出信号りを反転して与えられるＰ型のＭＯ
Ｓ ）ランジスタＱ４は検出信号りが出力されている間
、そのダート・ソース間電圧はＶ。Ｕ。
となるので導通する条件は次の５）式、非導通の条件は
次の６）式で与えられる。
次の６）式で与えられる。
■Ｏ！Ｔ≧ＩＶＩ）ｌ＝ｌＶｐＯ１＋ＫｐＶ、、 ｙ
−”５）ＵＴ ■０ＬｌＴ≦ｌ Ｖｐｌ−１Ｖｐｏ ’ 十心〆’ＤＤ
”０ＩＪＴ −６）ここで出力端の電位が°′０
”レベルと考えると、この状態では３）式、６）式の条
件が満されているからトラン・ゾスタＱ３は導通、トラ
ンジスタＱ４は非導通であシ、トランジスタＱ３によっ
て出力端電位Ｖ。Ｕ、は引き上げられる。ここでトラン
ジスタＱ３は３）式の等号が成シ立つ出力端電圧■ｏＵ
Ｔ１すなわち次の７）式に示す電圧ｖＭ１まで上昇する
。
−”５）ＵＴ ■０ＬｌＴ≦ｌ Ｖｐｌ−１Ｖｐｏ ’ 十心〆’ＤＤ
”０ＩＪＴ −６）ここで出力端の電位が°′０
”レベルと考えると、この状態では３）式、６）式の条
件が満されているからトラン・ゾスタＱ３は導通、トラ
ンジスタＱ４は非導通であシ、トランジスタＱ３によっ
て出力端電位Ｖ。Ｕ、は引き上げられる。ここでトラン
ジスタＱ３は３）式の等号が成シ立つ出力端電圧■ｏＵ
Ｔ１すなわち次の７）式に示す電圧ｖＭ１まで上昇する
。
・・・７）
ここで電圧ｖＭ１が６）式の条件を満たせば、出力端電
圧Ｖ。ＵＴが電圧■Ｍ１に達するまでトランジスタＱ４
は非導通のままであシ、シたがって、出力端電位Ｖ。Ｕ
、の上昇には何ら影響を与えない。このトランジスタＱ
に関する条件は次の８）式で与えられる。
圧Ｖ。ＵＴが電圧■Ｍ１に達するまでトランジスタＱ４
は非導通のままであシ、シたがって、出力端電位Ｖ。Ｕ
、の上昇には何ら影響を与えない。このトランジスタＱ
に関する条件は次の８）式で与えられる。
輻≦”ｐｏ ｌ ２Ｋｐ”＋ （ＶＤＤ Ｉ Ｖｐｏ
ｌ ）Ｋｐ”＋’％’４ ・・・８） したがって、（８）式の右辺を７Ｍ２とした時次の９）
式の条件が満たされればトランジスタ。４は非導通のｉ
ｔで出方端電圧Ｖ。ＵＴは“０＃レベルからトランジス
タＱ５にょシミ圧ｖＭ１−１で引き上げることができる
。
ｌ ）Ｋｐ”＋’％’４ ・・・８） したがって、（８）式の右辺を７Ｍ２とした時次の９）
式の条件が満たされればトランジスタ。４は非導通のｉ
ｔで出方端電圧Ｖ。ＵＴは“０＃レベルからトランジス
タＱ５にょシミ圧ｖＭ１−１で引き上げることができる
。
７Ｍ２≧ＶＩ６１ ・・・９）同様に出力が′
１”レベルにある場合を考えると、出力が１″の状態で
は４）、５）式の条件が満されているからトランジスタ
。うけ非導通、トランジスタＱ４は導通し、トランジス
タ。４によって出力端電圧Ｖ。ＵＴは引き下げられるこ
とになる。したがってトランジスタＱ４は５）式の等号
が成９立つ出力端電圧■。ＵＴ、すなわち次の１０）式
に示す電圧■Ｍ２−！、で下降する。
１”レベルにある場合を考えると、出力が１″の状態で
は４）、５）式の条件が満されているからトランジスタ
。うけ非導通、トランジスタＱ４は導通し、トランジス
タ。４によって出力端電圧Ｖ。ＵＴは引き下げられるこ
とになる。したがってトランジスタＱ４は５）式の等号
が成９立つ出力端電圧■。ＵＴ、すなわち次の１０）式
に示す電圧■Ｍ２−！、で下降する。
７Ｍ２＝ｖｏＵＴ
−Ｉ Ｖｐ ｏ ｌ−委に、２＋、んて７．−１弓；１
冒；う１］］弓７・・・１０） ここで７Ｍ２が４）式の条件から次の１１）式を満たせ
ば出力が７Ｍ２に達するまでトランジスタＱ３は非導通
のままであり、したがって出力電位下降に何ら影響を与
えない。
冒；う１］］弓７・・・１０） ここで７Ｍ２が４）式の条件から次の１１）式を満たせ
ば出力が７Ｍ２に達するまでトランジスタＱ３は非導通
のままであり、したがって出力電位下降に何ら影響を与
えない。
ＶＤＤ−７Ｍ２≦”ｎ Ｏ十Ｋｎ ＜ ”’
１１）このトランジスタＱ３に関する条件は次の１２）
式％式％ ） したがって次の１３）式の条件が満たされれば、トラン
ジスタＱ３は非導通のまま出力端電圧■。ＵＴは１”し
゛ペルからトランジスタＱ４により ’Ｉｔ圧■Ｍ２ま
で引き下げられることになる。
１１）このトランジスタＱ３に関する条件は次の１２）
式％式％ ） したがって次の１３）式の条件が満たされれば、トラン
ジスタＱ３は非導通のまま出力端電圧■。ＵＴは１”し
゛ペルからトランジスタＱ４により ’Ｉｔ圧■Ｍ２ま
で引き下げられることになる。
■Ｍ２≧■Ｍ１ °−１３）すなわち９）
１．１３）式の条件が同時に満たされ次の１４）式が成
立すれば ＶＭ、 ＝ ＶＭ□−１４） ′０”レベルの出力端電圧はトランジスタＱ３により７
Ｍまで引き上げられまた”１＃レベルの出力端電圧はト
ランジスタＱ４によＩ）ｖＭまで引き下げられる。従っ
て、アドレス入力信号の変化とともにトランジションデ
テクタ回路ＴＤの検出信号りによシミ位設定回路ＶＳが
動作し、出力端電圧Ｖ。ＵＴは中間電位ｖＭに設定され
ることになる。
１．１３）式の条件が同時に満たされ次の１４）式が成
立すれば ＶＭ、 ＝ ＶＭ□−１４） ′０”レベルの出力端電圧はトランジスタＱ３により７
Ｍまで引き上げられまた”１＃レベルの出力端電圧はト
ランジスタＱ４によＩ）ｖＭまで引き下げられる。従っ
て、アドレス入力信号の変化とともにトランジションデ
テクタ回路ＴＤの検出信号りによシミ位設定回路ＶＳが
動作し、出力端電圧Ｖ。ＵＴは中間電位ｖＭに設定され
ることになる。
ここで１０）、１２）式より上記１４）式は次の１５）
式で与えられる。
式で与えられる。
”Ｍ＝”ＤＤ−ｖｎｏ＋２Ｋｎ Ｅフｎｏ）”ｎ”＋％
Ｋｎ’ （＝ＶＭ、）すなわち今、中間電位として電圧
ｖＭｉｕるためには、１５）式を満たずように値に、
、 Ｋｐをそれぞれ設定すればよい。ここで値Ｋｎ、
ＫｐはＭＯＳトランジスタのチャネル部基板濃度をチャ
ネルインノラによって適当な値に設定することによシ、
比較的、自由に選ぶことができる。したがって、ＮＭＯ
８、ＰＭＯ８のチャネルインプラ条件を各々適当なとこ
ろに設定し、１５）式を満たすような値に２．Ｋｎを得
れば、第５図に示すような構成によシ、入力信号の変化
に対して出力信号を短時ｌ１ｌｉ」で追従させることが
でき、アクセスタイムを短縮し、高速動作が可能となる
。
Ｋｎ’ （＝ＶＭ、）すなわち今、中間電位として電圧
ｖＭｉｕるためには、１５）式を満たずように値に、
、 Ｋｐをそれぞれ設定すればよい。ここで値Ｋｎ、
ＫｐはＭＯＳトランジスタのチャネル部基板濃度をチャ
ネルインノラによって適当な値に設定することによシ、
比較的、自由に選ぶことができる。したがって、ＮＭＯ
８、ＰＭＯ８のチャネルインプラ条件を各々適当なとこ
ろに設定し、１５）式を満たすような値に２．Ｋｎを得
れば、第５図に示すような構成によシ、入力信号の変化
に対して出力信号を短時ｌ１ｌｉ」で追従させることが
でき、アクセスタイムを短縮し、高速動作が可能となる
。
なお上述の数学的な解析は、本発明の目的を上記実施例
で達成できることを示すものである。
で達成できることを示すものである。
したがって、必ずしも上記各式の条件を厳密に満たさな
くても、略この条件に近い状況を設定すれば実使用上、
何ら問題なく動作させることができる。
くても、略この条件に近い状況を設定すれば実使用上、
何ら問題なく動作させることができる。
なお出力端電圧を中間電位とするだめの電位設定回路■
ＳのトランジスタＱ３ ｐ Ｑ４のいずれか一方が導通
状態にあるときに、ロードトランジスタＱ＋あるいはド
ライブトランジスタＱ２が導通状態になると、これらの
トランジスタを介して貫通岨流の経路を生じ、？自費電
流が増大するのみならず出力端電位■ｏＵＴの中間電位
への移行が妨げられる不Ｓ合を生る。このような揚台、
たとえば第６図に示すように、トランジションデテクタ
回路ＴＤの検出信号りをロードトランジスタダート制御
回路ＬＣ１ドライブトランジスタ制御回路ＤＣへ与えて
、トランジスタＱ３あるいはＱ４が導通状態にあるとき
は、ロードトランジスタＱ１、ドライブトランジスタロ
２ヲそれぞれ非導通にすればよい。上記ロードトランジ
スタ制御回路ＣＬｌ ドライブトランジスタ制御回路Ｄ
Ｃの具体例としては、たとえば第７図に示すように、図
示しない記憶セルから読み出したデータ信号ＤＡＴＡを
ノアゲートＮ０Ｒ１，Ｎ０Ｒ２の各一方の入力へ与える
そしてトランジションデテクタ回路ＴＤの検出信号りを
ノアダートＮ０Ｒ１の他方の入力へは直接、ノアグー
） Ｎ０Ｒ２の他方の入力へはインノ４−タエＮｖ２を
介して与える。そしてノアゲートＮ０Ｒ１の出力全イン
バータＩＮＶ３’に介してロードトランジスタＱ１のダ
ートへ与え、ノアダートＮ０Ｒ２の出力音インバータエ
Ｎｖ４を介してドライブトランジスタＱ２のダートへ与
えるようにすればよい。
ＳのトランジスタＱ３ ｐ Ｑ４のいずれか一方が導通
状態にあるときに、ロードトランジスタＱ＋あるいはド
ライブトランジスタＱ２が導通状態になると、これらの
トランジスタを介して貫通岨流の経路を生じ、？自費電
流が増大するのみならず出力端電位■ｏＵＴの中間電位
への移行が妨げられる不Ｓ合を生る。このような揚台、
たとえば第６図に示すように、トランジションデテクタ
回路ＴＤの検出信号りをロードトランジスタダート制御
回路ＬＣ１ドライブトランジスタ制御回路ＤＣへ与えて
、トランジスタＱ３あるいはＱ４が導通状態にあるとき
は、ロードトランジスタＱ１、ドライブトランジスタロ
２ヲそれぞれ非導通にすればよい。上記ロードトランジ
スタ制御回路ＣＬｌ ドライブトランジスタ制御回路Ｄ
Ｃの具体例としては、たとえば第７図に示すように、図
示しない記憶セルから読み出したデータ信号ＤＡＴＡを
ノアゲートＮ０Ｒ１，Ｎ０Ｒ２の各一方の入力へ与える
そしてトランジションデテクタ回路ＴＤの検出信号りを
ノアダートＮ０Ｒ１の他方の入力へは直接、ノアグー
） Ｎ０Ｒ２の他方の入力へはインノ４−タエＮｖ２を
介して与える。そしてノアゲートＮ０Ｒ１の出力全イン
バータＩＮＶ３’に介してロードトランジスタＱ１のダ
ートへ与え、ノアダートＮ０Ｒ２の出力音インバータエ
Ｎｖ４を介してドライブトランジスタＱ２のダートへ与
えるようにすればよい。
以上のように本発明によれは人力信号の変化に対して出
力信号を短時間で追従させることができ、それによって
アクセスタイムを短縮して高速化を可能とすることがで
きる半導体素子の出力バッファ回路を提供することがで
きる。
力信号を短時間で追従させることができ、それによって
アクセスタイムを短縮して高速化を可能とすることがで
きる半導体素子の出力バッファ回路を提供することがで
きる。
第１図は従来の半導体素子の出力バッファ回路の一例を
示す図、第２図は第１図に示す回路の動作を説明する波
形図、第３図は本発明の一災施例を示すブロック図、第
４図は第３図に示ず実施例の動作を説明する波形図、第
５図は第３図に示すブロック図の具体例を示す回路図、
第６図は本発明の他の実施例を示すブロック図、第７図
は本発明のさらに他の実施例を示すブロック図である。 Ｑｌ・・・ロードトラン・ゾスタ、Ｑ２・・・ドライブ
トランジスタ、ＴＤ・・・トランジションデテクク回路
、■Ｓ・・・電位設定回路、ＣＬ・・・負荷容量。
示す図、第２図は第１図に示す回路の動作を説明する波
形図、第３図は本発明の一災施例を示すブロック図、第
４図は第３図に示ず実施例の動作を説明する波形図、第
５図は第３図に示すブロック図の具体例を示す回路図、
第６図は本発明の他の実施例を示すブロック図、第７図
は本発明のさらに他の実施例を示すブロック図である。 Ｑｌ・・・ロードトラン・ゾスタ、Ｑ２・・・ドライブ
トランジスタ、ＴＤ・・・トランジションデテクク回路
、■Ｓ・・・電位設定回路、ＣＬ・・・負荷容量。
Claims (1)
- 【特許請求の範囲】 １）入カイ；コ号の変化が出力側へ伝わるのに先だって
出力側の電位を電源電位と接地電位の中間の電位とする
ものにおいて、出力と′電源との間に介挿したロードト
ランジスタおよび出力と接地電位との間に介挿したドラ
イブトランジスタからなる出力バッファの各ケ゛−トを
制御して一部を選択的に導通させるとともに、上記出力
バッファのダートへ与えられる１Ｓ号が賀化するのに先
だって発生するパルス信号全出力と電源との間に介挿し
たＮ型のＭＯＳ ）ランソスクのダートへ与え、かつ上
記ノｆルス信号の反転信号を出力と接地電位との間に介
挿したＰ型の＋１／ＩＯ８）ランジスタのダートへ与え
ることを特徴とする半導体素子の出力バッファ回路。 ２、特許請求の範囲第１項記載のものにおいて、パルス
信号の出力期間中は出力バッファの各トランジスタを非
導通とするダート制御回路を具備することを特徴とする
半導体素子の出力バッファ回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58056028A JPS59181829A (ja) | 1983-03-31 | 1983-03-31 | 半導体素子の出力バツフア回路 |
| US06/592,717 US4570091A (en) | 1983-03-31 | 1984-03-23 | Output buffer circuit |
| EP84103372A EP0121217B1 (en) | 1983-03-31 | 1984-03-27 | Output buffer circuit |
| DE8484103372T DE3483842D1 (de) | 1983-03-31 | 1984-03-27 | Ausgangspufferschaltung. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58056028A JPS59181829A (ja) | 1983-03-31 | 1983-03-31 | 半導体素子の出力バツフア回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59181829A true JPS59181829A (ja) | 1984-10-16 |
Family
ID=13015607
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58056028A Pending JPS59181829A (ja) | 1983-03-31 | 1983-03-31 | 半導体素子の出力バツフア回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4570091A (ja) |
| EP (1) | EP0121217B1 (ja) |
| JP (1) | JPS59181829A (ja) |
| DE (1) | DE3483842D1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0213120A (ja) * | 1988-04-12 | 1990-01-17 | Samsung Electron Co Ltd | 半導体装置におけるデータ出力バッファー回路 |
| JPH02105386A (ja) * | 1988-10-14 | 1990-04-17 | Nec Corp | メモリデータ出力回路 |
Families Citing this family (37)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4687954A (en) * | 1984-03-06 | 1987-08-18 | Kabushiki Kaisha Toshiba | CMOS hysteresis circuit with enable switch or natural transistor |
| US4710648A (en) * | 1984-05-09 | 1987-12-01 | Hitachi, Ltd. | Semiconductor including signal processor and transient detector for low temperature operation |
| EP0194939B1 (en) * | 1985-03-14 | 1992-02-05 | Fujitsu Limited | Semiconductor memory device |
| JPS6214520A (ja) * | 1985-07-12 | 1987-01-23 | Sony Corp | メモリの出力バツフア回路 |
| JPH0720060B2 (ja) * | 1985-08-14 | 1995-03-06 | 株式会社東芝 | 出力回路装置 |
| JPS62167698A (ja) * | 1986-01-20 | 1987-07-24 | Fujitsu Ltd | 半導体記億装置 |
| US4692635A (en) * | 1986-06-26 | 1987-09-08 | National Semiconductor Corp. | Self-timed logic level transition detector |
| JPS63112893A (ja) * | 1986-10-28 | 1988-05-17 | Mitsubishi Electric Corp | 半導体集積回路 |
| FR2614743A1 (fr) * | 1987-04-29 | 1988-11-04 | Matra Harris Semiconducteurs | Circuit integre numerique a prechargement |
| US4806794A (en) * | 1987-07-22 | 1989-02-21 | Advanced Micro Devices, Inc. | Fast, low-noise CMOS output buffer |
| JPH0799639B2 (ja) * | 1987-07-31 | 1995-10-25 | 株式会社東芝 | 半導体集積回路 |
| JPH0817037B2 (ja) * | 1987-12-03 | 1996-02-21 | 松下電子工業株式会社 | スタティックｒａｍの出力回路 |
| US4959816A (en) * | 1987-12-28 | 1990-09-25 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit |
| US4851720A (en) * | 1988-09-02 | 1989-07-25 | Cypress Semiconductor Corporation | Low power sense amplifier for programmable logic device |
| US4965474A (en) * | 1988-09-16 | 1990-10-23 | Texas Instruments Incorporated | Glitch suppression circuit |
| US5036223A (en) * | 1989-05-22 | 1991-07-30 | Kabushiki Kaisha Toshiba | Inverter circuit and chopper type comparator circuit using the same |
| KR920000962B1 (ko) * | 1989-05-26 | 1992-01-31 | 삼성전자 주식회사 | 반도체 메모리 장치의 데이터 출력단 전압레벨 조절회로 |
| KR910005602B1 (ko) * | 1989-06-15 | 1991-07-31 | 삼성전자 주식회사 | 어드레스 변환 검출에 따른 출력버퍼의 프리챠아지 제어방법 |
| JPH03219495A (ja) * | 1990-01-24 | 1991-09-26 | Sony Corp | 出力回路 |
| JPH03268298A (ja) * | 1990-03-16 | 1991-11-28 | Fujitsu Ltd | 半導体集積回路装置 |
| IT1240012B (it) * | 1990-04-27 | 1993-11-27 | St Microelectronics Srl | Stadio d'uscita dati, del tipo cosiddetto buffer,a ridotto rumore verso massa per circuiti logici di tipo cmos |
| US5241221A (en) * | 1990-07-06 | 1993-08-31 | North American Philips Corp., Signetics Div. | CMOS driver circuit having reduced switching noise |
| JP2900559B2 (ja) * | 1990-08-09 | 1999-06-02 | 日本電気株式会社 | データ出力回路 |
| JPH04150224A (ja) * | 1990-10-15 | 1992-05-22 | Internatl Business Mach Corp <Ibm> | 集積回路 |
| JP2690624B2 (ja) * | 1991-01-30 | 1997-12-10 | 日本電気株式会社 | バッファ回路 |
| KR940010838B1 (ko) * | 1991-10-28 | 1994-11-17 | 삼성전자 주식회사 | 데이타 출력 콘트롤 회로 |
| US5331228A (en) * | 1992-07-31 | 1994-07-19 | Sgs-Thomson Microelectronics, Inc. | Output driver circuit |
| JP2599196Y2 (ja) * | 1992-09-14 | 1999-08-30 | 本田技研工業株式会社 | 車両のエンジンマウント |
| KR960006911B1 (ko) * | 1992-12-31 | 1996-05-25 | 현대전자산업주식회사 | 데이타 출력버퍼 |
| US5423030A (en) * | 1993-09-13 | 1995-06-06 | Unisys Corporation | Bus station abort detection |
| DE4441523C1 (de) * | 1994-11-22 | 1996-05-15 | Itt Ind Gmbh Deutsche | Digitale Treiberschaltung für eine integrierte Schaltung |
| JP2743878B2 (ja) * | 1995-08-30 | 1998-04-22 | 日本電気株式会社 | 入力バッファ回路 |
| US5633603A (en) * | 1995-12-26 | 1997-05-27 | Hyundai Electronics Industries Co., Ltd. | Data output buffer using pass transistors biased with a reference voltage and a precharged data input |
| US5867038A (en) * | 1996-12-20 | 1999-02-02 | International Business Machines Corporation | Self-timed low power ratio-logic system having an input sensing circuit |
| ITTO20010531A1 (it) * | 2001-06-01 | 2002-12-01 | St Microelectronics Srl | Buffer di uscita per una memoria non volatile con controllo dello slew rate ottimizzato. |
| GB2388981B (en) * | 2002-05-20 | 2006-11-15 | Micron Technology Inc | Increasing drive strength and reducing propagation delays through the use of feedback |
| US7741879B2 (en) * | 2007-02-22 | 2010-06-22 | Avago Technologies Enterprise IP (Singapore) Pte. Ltd. | Apparatus and method for generating a constant logical value in an integrated circuit |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3909631A (en) * | 1973-08-02 | 1975-09-30 | Texas Instruments Inc | Pre-charge voltage generating system |
| US3937988A (en) * | 1974-04-05 | 1976-02-10 | Fairchild Camera And Instrument Corporation | Active termination network for clamping a line signal |
| US3935476A (en) * | 1974-12-13 | 1976-01-27 | Mostek Corporation | Combination output/input logic for integrated circuit |
| JPS5247365A (en) * | 1975-10-13 | 1977-04-15 | Mitsubishi Electric Corp | Inverter circuit |
| US4208730A (en) * | 1978-08-07 | 1980-06-17 | Rca Corporation | Precharge circuit for memory array |
| GB2070372B (en) * | 1980-01-31 | 1983-09-28 | Tokyo Shibaura Electric Co | Semiconductor memory device |
| JPS57166733A (en) * | 1981-04-06 | 1982-10-14 | Matsushita Electric Ind Co Ltd | Electronic circuit |
| US4498021A (en) * | 1982-07-13 | 1985-02-05 | Matsushita Electric Industrial Co., Ltd. | Booster for transmitting digital signal |
| US4465945A (en) * | 1982-09-03 | 1984-08-14 | Lsi Logic Corporation | Tri-state CMOS driver having reduced gate delay |
| US4488066A (en) * | 1982-11-08 | 1984-12-11 | At&T Bell Laboratories | Databus coupling arrangement using transistors of complementary conductivity type |
-
1983
- 1983-03-31 JP JP58056028A patent/JPS59181829A/ja active Pending
-
1984
- 1984-03-23 US US06/592,717 patent/US4570091A/en not_active Expired - Lifetime
- 1984-03-27 DE DE8484103372T patent/DE3483842D1/de not_active Expired - Lifetime
- 1984-03-27 EP EP84103372A patent/EP0121217B1/en not_active Expired
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0213120A (ja) * | 1988-04-12 | 1990-01-17 | Samsung Electron Co Ltd | 半導体装置におけるデータ出力バッファー回路 |
| JPH02105386A (ja) * | 1988-10-14 | 1990-04-17 | Nec Corp | メモリデータ出力回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4570091A (en) | 1986-02-11 |
| EP0121217B1 (en) | 1990-12-27 |
| DE3483842D1 (de) | 1991-02-07 |
| EP0121217A3 (en) | 1987-01-28 |
| EP0121217A2 (en) | 1984-10-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS59181829A (ja) | 半導体素子の出力バツフア回路 | |
| JPS5990292A (ja) | 電圧変換回路 | |
| KR920020507A (ko) | 반도체 집적 회로 장치 | |
| JPH02201797A (ja) | 半導体メモリ装置 | |
| JPS62502931A (ja) | Ｔｔｌ／ｃｍｏｓ入力バッファ | |
| JPH0666115B2 (ja) | 半導体記憶装置 | |
| JPS61196498A (ja) | 半導体記憶装置 | |
| US6906965B2 (en) | Temperature-compensated output buffer circuit | |
| US4048518A (en) | MOS buffer circuit | |
| KR900018786A (ko) | 반도체 메모리 장치의 데이터 출력단 전압레벨 조절회로 | |
| JPS59181828A (ja) | 半導体素子の出力バツフア回路 | |
| JPS61178798A (ja) | モノリシツクｒｏｍの保護回路 | |
| JPH0685497B2 (ja) | 半導体集積回路 | |
| JPS63253425A (ja) | バスドライブ回路 | |
| JPS6213120A (ja) | 半導体装置 | |
| JPS62285296A (ja) | 出力バツフア回路 | |
| JPS6129496A (ja) | 半導体記憶装置 | |
| JPS6129076B2 (ja) | ||
| US5283765A (en) | Address input buffer circuit for a semi-conductor storage device | |
| JPH04278295A (ja) | 半導体メモリ | |
| JPS598911B2 (ja) | 半導体記憶装置 | |
| JPH0529910A (ja) | 論理回路 | |
| JPH01133121A (ja) | 中間レベル設定回路 | |
| JPS58100292A (ja) | センスアンプ | |
| JPS62214596A (ja) | 半導体回路装置 |