JPH01133121A - 中間レベル設定回路 - Google Patents
中間レベル設定回路Info
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- JPH01133121A JPH01133121A JP62291218A JP29121887A JPH01133121A JP H01133121 A JPH01133121 A JP H01133121A JP 62291218 A JP62291218 A JP 62291218A JP 29121887 A JP29121887 A JP 29121887A JP H01133121 A JPH01133121 A JP H01133121A
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- terminal
- level
- power supply
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- 238000010586 diagram Methods 0.000 description 10
- 230000000630 rising effect Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- JTTMYKSFKOOQLP-UHFFFAOYSA-N 4-hydroxydiphenylamine Chemical compound C1=CC(O)=CC=C1NC1=CC=CC=C1 JTTMYKSFKOOQLP-UHFFFAOYSA-N 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
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- Static Random-Access Memory (AREA)
- Control Of Electrical Variables (AREA)
- Continuous-Control Power Sources That Use Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔直装〕
出力信号レベルをハイレベルとローレベルとの中間レベ
ルに設定する中間レベル設定回路に関し、中間レベル解
除時のノイズの発生がなく、出力レベルの立１がり時間
が短縮化されることを目的とし、 ゲートに制御信号を供給され、ドレインに第１の電源電
圧を印加されたＰチャンネルＭＯ８ｔ−ランジスタと、
ゲートに該制御信号と逆相の反転制御信号を供給され、
ドレインに該第１の電源電圧より高い第２の電源電圧を
印加され、ソースを該ＰデーヤンネルＭＯ８ｌ−ランジ
スタのソースと共通接続されたＮチャンネルＭＯＳトラ
ンジスタとよりなり、制御］倍信号より該Ｐチャンネル
ＭＯ３ｉ−ランジスタ及びＮブヤンネルＭＯ８トランジ
スタを共に導通させて共通接続されたソースより該第１
の電源１π圧と第２の電源電圧との中間レベルを出力す
るよう構成する。
ルに設定する中間レベル設定回路に関し、中間レベル解
除時のノイズの発生がなく、出力レベルの立１がり時間
が短縮化されることを目的とし、 ゲートに制御信号を供給され、ドレインに第１の電源電
圧を印加されたＰチャンネルＭＯ８ｔ−ランジスタと、
ゲートに該制御信号と逆相の反転制御信号を供給され、
ドレインに該第１の電源電圧より高い第２の電源電圧を
印加され、ソースを該ＰデーヤンネルＭＯ８ｌ−ランジ
スタのソースと共通接続されたＮチャンネルＭＯＳトラ
ンジスタとよりなり、制御］倍信号より該Ｐチャンネル
ＭＯ３ｉ−ランジスタ及びＮブヤンネルＭＯ８トランジ
スタを共に導通させて共通接続されたソースより該第１
の電源１π圧と第２の電源電圧との中間レベルを出力す
るよう構成する。
本発明は中間レベル設定回路に関し、出力信号レベルを
ハイレベルとローレベルとの中間レベルに設定する中間
レベル設定回路に関する。
ハイレベルとローレベルとの中間レベルに設定する中間
レベル設定回路に関する。
第５図はメモリ回路の一例の回路構成図を示す。
図中、メモリセル１はワード線２が選択されたとき記憶
状態に応じた電圧をビット線３ａ、３ｂに出力する。Ｙ
アドレスによりＦＥＴ４ａ、４ｂが導通すると上記ビッ
ト線３ａ、３ｂ夫々の電圧はセンスアンプ５に供給され
、センスアンプ５はビット線３ａ、３ｂの電位圧に応じ
て出力端子６をハイレベル又はローレベルとしてメモリ
セル１の記憶内容を読み出す。
状態に応じた電圧をビット線３ａ、３ｂに出力する。Ｙ
アドレスによりＦＥＴ４ａ、４ｂが導通すると上記ビッ
ト線３ａ、３ｂ夫々の電圧はセンスアンプ５に供給され
、センスアンプ５はビット線３ａ、３ｂの電位圧に応じ
て出力端子６をハイレベル又はローレベルとしてメモリ
セル１の記憶内容を読み出す。
上記のメモリ回路においては、センスアンプ回路５が信
号の出力を開始するとき、端子６のレベルが短時間でハ
イレベル又はローレベルとなるようセンスアンプ５に中
間レベル設定回路を設け、センスアンプ回路５の出力停
止時に端子６をハイレベルとローレベルとの中間レベル
に設定している。
号の出力を開始するとき、端子６のレベルが短時間でハ
イレベル又はローレベルとなるようセンスアンプ５に中
間レベル設定回路を設け、センスアンプ回路５の出力停
止時に端子６をハイレベルとローレベルとの中間レベル
に設定している。
第６図（Ａ）、（Ｂ）は従来の中間レベル設定回路の各
個の回路図を示す。
個の回路図を示す。
同図（△）において、端子１０にはセンスアンプの出力
停止時にハイレベルとなる制御信号が入来し、このとぎ
ＮチャンネルＭＯＳトランジスタＮ＋ 、Ｎ２が導通し
、端子１１のレベルは電源電圧ＶｃｃとＶｓｓ （＝Ｇ
ＮＤ）の中間レベルとなる。この端子１１がセンスアン
プ５の出力端子６に接続されている。
停止時にハイレベルとなる制御信号が入来し、このとぎ
ＮチャンネルＭＯＳトランジスタＮ＋ 、Ｎ２が導通し
、端子１１のレベルは電源電圧ＶｃｃとＶｓｓ （＝Ｇ
ＮＤ）の中間レベルとなる。この端子１１がセンスアン
プ５の出力端子６に接続されている。
また、同図（Ｂ）の回路は中間レベル出力時の消費電流
を減少させるために抵抗としてのＮ ｆ ｔンネルＭｏ
ＳトランジスタＮ３を付加している。
を減少させるために抵抗としてのＮ ｆ ｔンネルＭｏ
ＳトランジスタＮ３を付加している。
上記の中間レベル設定回路において、端子１０の制御信
号がハイレベルからローレベルに立下がったとき、ＭＯ
Ｓ トランジスタの特性から電源電圧Ｖｓｓ側のトラン
ジスタＮ２のオフとなるタイミングがトランジスタＮ１
のオフよりも多少遅れる。
号がハイレベルからローレベルに立下がったとき、ＭＯ
Ｓ トランジスタの特性から電源電圧Ｖｓｓ側のトラン
ジスタＮ２のオフとなるタイミングがトランジスタＮ１
のオフよりも多少遅れる。
このため、端子１１１１ち端子６のレベルは中間レベル
より低くなり、動作開始後のセンスアンプ５の出力レベ
ルがハイレベルのときノイズを発生し、かつその立上が
り時間が長くなるという問題点があった。
より低くなり、動作開始後のセンスアンプ５の出力レベ
ルがハイレベルのときノイズを発生し、かつその立上が
り時間が長くなるという問題点があった。
本発明は上記の点に鑑みてなされたもので、中間レベル
解除時のノイズの発生がなく、出力レベルの立上がり時
間が短縮化される中間レベル設定回路を提供することを
目的とする。
解除時のノイズの発生がなく、出力レベルの立上がり時
間が短縮化される中間レベル設定回路を提供することを
目的とする。
（問題点を解決するための手段）
第１図は本発明の原理回路図を示す。同図中、端子２０
にはローレベルで中間レベル設定を指示する制御信号が
入来する。この制御信号はＰチャンネルＭＯＳトランジ
スタＰＩＱのゲートに供給される。また端子２１には上
記制御信号と逆相の反転制御信号が入来し、Ｎチャンネ
ルＭＯＳトランジスタＮ１０のゲートに供給される。
にはローレベルで中間レベル設定を指示する制御信号が
入来する。この制御信号はＰチャンネルＭＯＳトランジ
スタＰＩＱのゲートに供給される。また端子２１には上
記制御信号と逆相の反転制御信号が入来し、Ｎチャンネ
ルＭＯＳトランジスタＮ１０のゲートに供給される。
トランジスタＮ１０，ＰｌＯ夫々のソースは共通接続さ
れて端子２２に接続され、トランジスタＮ１０のドレイ
ンは電源電圧Ｖｃｃ（例えば４．５Ｖ）を印加され、ト
ランジスタＰ１０のドレインは電源電圧Ｖｓｓ（例えば
ＯＶ）を印加されている。
れて端子２２に接続され、トランジスタＮ１０のドレイ
ンは電源電圧Ｖｃｃ（例えば４．５Ｖ）を印加され、ト
ランジスタＰ１０のドレインは電源電圧Ｖｓｓ（例えば
ＯＶ）を印加されている。
端子２０がローレベルで端子２１がハイレベルのときト
ランジスタＮ＋ａ、Ｐ＋ｅは共に導通し端子２２は電源
電圧ＶｃｃとＶｓｓの中間のレベルとなる。
ランジスタＮ＋ａ、Ｐ＋ｅは共に導通し端子２２は電源
電圧ＶｃｃとＶｓｓの中間のレベルとなる。
第２図（Ａ）、（Ｂ）に示す如く端Ｆ２０がハイレベル
に立上がると共に端子２１がローレベルに立下がると、
トランジスタＮ１０が遮断し、これより僅かに遅れてト
ランジスタＰ１０が遮断する。
に立上がると共に端子２１がローレベルに立下がると、
トランジスタＮ１０が遮断し、これより僅かに遅れてト
ランジスタＰ１０が遮断する。
しかし、トランジスタＰＩＧはＰチャンネルであるため
に、トランジスタＰｉｅのソース電位Ｖ１は、トランジ
スタＰｒｏのスレッショルド電圧をＶＴＩ−１とすると
Ｖ１≧Ｖｓ ｓ ＋ＶＴ Ｈの関係にあり、端子２２の
中間レベルは第２図（Ｃ）に示す如くほとんど低下しな
い。
に、トランジスタＰｉｅのソース電位Ｖ１は、トランジ
スタＰｒｏのスレッショルド電圧をＶＴＩ−１とすると
Ｖ１≧Ｖｓ ｓ ＋ＶＴ Ｈの関係にあり、端子２２の
中間レベルは第２図（Ｃ）に示す如くほとんど低下しな
い。
これによって中間レベル解除時のノイズの発生を防止で
き端子２２がハイレベルに立上がる時間を短縮化できる
。
き端子２２がハイレベルに立上がる時間を短縮化できる
。
第３図は本発明の中間レベル設定回路を適用したセンス
アンプの一実施例の回路図を示す。同図中、第１図と同
一部分には同一符号を付し、その説明を省略する。
アンプの一実施例の回路図を示す。同図中、第１図と同
一部分には同一符号を付し、その説明を省略する。
第３図中、端子２５ａ、２５ｂ夫々はビット線に接続さ
れて、これらの電圧が端子２５ａ、２５ｂからＮブヤン
ネルＭＯＳトランジスタＮｎ、Ｎ＋ｚ夫々のゲートに供
給される。
れて、これらの電圧が端子２５ａ、２５ｂからＮブヤン
ネルＭＯＳトランジスタＮｎ、Ｎ＋ｚ夫々のゲートに供
給される。
トランジスタＮｌ１ＩＮ＋２のソースは共通接続され、
トランジスタＮ＋＋のドレインはＰチャンネルＭＯＳト
ランジスタＰｎのゲート及びドレイン、Ｐブーヤンネル
ＭＯ３ｌ−ランジスタＰ１２のゲート、ＮチャンネルＭ
ＯＳトランジスタＮ １３のゲート夫々に接続され、ト
ランジスタＮ＋２のドレインはトランジスタＰ１２のド
レイン及び端子２２に接続されている。トランジスタｐ
Ｈ，ＰＩ２夫々のソースには電源電圧Ｖｃｃが印加され
ている。トランジスタＮ＋３のソースはＮチャンネルＭ
ＯＳトランジスタＮ ＋４のドレインに接続されており
、トランジスタＮＭはゲートを端子２０に接続されて制
御１３号を供給され、ソースに電源電圧Ｖｓｓを印加さ
れている。
トランジスタＮ＋＋のドレインはＰチャンネルＭＯＳト
ランジスタＰｎのゲート及びドレイン、Ｐブーヤンネル
ＭＯ３ｌ−ランジスタＰ１２のゲート、ＮチャンネルＭ
ＯＳトランジスタＮ １３のゲート夫々に接続され、ト
ランジスタＮ＋２のドレインはトランジスタＰ１２のド
レイン及び端子２２に接続されている。トランジスタｐ
Ｈ，ＰＩ２夫々のソースには電源電圧Ｖｃｃが印加され
ている。トランジスタＮ＋３のソースはＮチャンネルＭ
ＯＳトランジスタＮ ＋４のドレインに接続されており
、トランジスタＮＭはゲートを端子２０に接続されて制
御１３号を供給され、ソースに電源電圧Ｖｓｓを印加さ
れている。
また、インバータ２３は端子２０の制御信号を反転して
、反転制御ｌＩＩ信号を生成しトランジスタＮ １０の
ゲートに供給している。
、反転制御ｌＩＩ信号を生成しトランジスタＮ １０の
ゲートに供給している。
ここで端子２０がハイレベルであるとトランジスタＮＩ
４が導通する。このとき端子２５ａ、２５ｂ夫々がハイ
レベル、ローレベルであると、トランジスタＮｕ 、Ｐ
＋＋ 、ＰＩ３が導通し、トランジスタＮ＋２が遮断し
て端子２２はハイレベル（Ｖｃｃ）となる。また端子２
５ａ、２５ｂ夫々がローレベル、ハイレベルであると、
トランジスタＮｎ。
４が導通する。このとき端子２５ａ、２５ｂ夫々がハイ
レベル、ローレベルであると、トランジスタＮｕ 、Ｐ
＋＋ 、ＰＩ３が導通し、トランジスタＮ＋２が遮断し
て端子２２はハイレベル（Ｖｃｃ）となる。また端子２
５ａ、２５ｂ夫々がローレベル、ハイレベルであると、
トランジスタＮｎ。
Ｐｌｌ、ＰＩ３が遮断し、トランジスタＮ１２．Ｎ＋３
が導通して端子２２はローレベル（Ｖｓ ｓ ）となる
。
が導通して端子２２はローレベル（Ｖｓ ｓ ）となる
。
端子２０に入来する制御信号が第４図（Ａ）の如き場合
、第３図の回路の端子２２のレベルは第４図（８）の如
く変化しノイズが生じることがなく、立上がり時間も短
かい。図中、立上がりは、実線、立下がりは一点鎖線で
示す。これに対して第６図の従来回路を用いた場合には
第４図（Ｃ）の如き波形となって立上がり時にノイズｎ
１を生じ立上がり時間が長い。また中間レベル設定回路
を設けない場合には制御信号の立上がりと共に端子２２
のレベルは急速に低下し、その後端子２５ａ。
、第３図の回路の端子２２のレベルは第４図（８）の如
く変化しノイズが生じることがなく、立上がり時間も短
かい。図中、立上がりは、実線、立下がりは一点鎖線で
示す。これに対して第６図の従来回路を用いた場合には
第４図（Ｃ）の如き波形となって立上がり時にノイズｎ
１を生じ立上がり時間が長い。また中間レベル設定回路
を設けない場合には制御信号の立上がりと共に端子２２
のレベルは急速に低下し、その後端子２５ａ。
２５ｂのレベルに応じて変化して第４図（Ｄ）の如き波
形となり、ノイズｎ２は大きく立上がり時間もかなり長
い。
形となり、ノイズｎ２は大きく立上がり時間もかなり長
い。
（発明の効宋〕
上述の如く、本発明の中間レベル設定回路によれば、中
間レベルを解除したときのノイズの発生を防止でき、立
上がりに要する時間が短縮化され、実用」−きわめて有
用である。
間レベルを解除したときのノイズの発生を防止でき、立
上がりに要する時間が短縮化され、実用」−きわめて有
用である。
第１図は本発明の中間レベル設定回路の原理回路図、
第２図は第１図の回路の信号波形図、
第３図は本発明回路を適用したセンスアンプの一実施例
の回路図、 第４図は第３図の回路を説明するための信号波形図、 第５図はメモリの一例の回路構成図、 第６図は従来回路の各個の回路図である。 図において、 １はメモリセル、 ３ａ、３ｂはビット線、 ５はセンスアンプ、 ２３はインバータ、 Ｎ’＋ａ〜Ｎ ＋４はＰチャンネルＭＯ８ｔ−ランジス
タ、ＰＩＧ〜Ｐ１２はＮチャンネルＭＯ８ｔ−ランジス
タを示す。 第１図 一−−−−−−−−−− Ｖｃｃ （Ｃ） −−−−−−−−−一−Ｖｓｓ 早１籾１の回衷シ◇儒Ｆシ栄Ｕ彩因 ′＠２図 専３図 ＃−３司り回路遺言υ月Ｔうた妙の４巳りわ用目第４図 メヒリ５０七あの回にシ咽咋Ａｍ 第５図 第６図
の回路図、 第４図は第３図の回路を説明するための信号波形図、 第５図はメモリの一例の回路構成図、 第６図は従来回路の各個の回路図である。 図において、 １はメモリセル、 ３ａ、３ｂはビット線、 ５はセンスアンプ、 ２３はインバータ、 Ｎ’＋ａ〜Ｎ ＋４はＰチャンネルＭＯ８ｔ−ランジス
タ、ＰＩＧ〜Ｐ１２はＮチャンネルＭＯ８ｔ−ランジス
タを示す。 第１図 一−−−−−−−−−− Ｖｃｃ （Ｃ） −−−−−−−−−一−Ｖｓｓ 早１籾１の回衷シ◇儒Ｆシ栄Ｕ彩因 ′＠２図 専３図 ＃−３司り回路遺言υ月Ｔうた妙の４巳りわ用目第４図 メヒリ５０七あの回にシ咽咋Ａｍ 第５図 第６図
Claims (1)
- 【特許請求の範囲】 ゲートに制御信号を供給され、ドレインに第１の電源電
圧（Ｖｓｓ）を印加されたＰチャンネルＭＯＳトランジ
スタ（Ｐ＿１＿０）と、 ゲートに該制御信号と逆相の反転制御信号を供給され、
ドレインに該第１の電源電圧（Ｖｓｓ）より高い第２の
電源電圧（Ｖｃｃ）を印加され、ソースを該Ｐチャンネ
ルＭＯＳトランジスタ（Ｐ＿１＿０）のソースと共通接
続されたＮチャンネルＭＯＳトランジスタ（Ｎ＿１＿０
）とよりなり、制御信号により該ＰチャンネルＭＯＳト
ランジスタ（Ｐ＿１＿０）及びＮチャンネルＭＯＳトラ
ンジスタ（Ｎ＿１＿０）を共に導通させて共通接続され
たソースより該第１の電源電圧と第２の電源電圧との中
間レベルを出力することを特徴とする中間レベル設定回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62291218A JP2529305B2 (ja) | 1987-11-18 | 1987-11-18 | 中間レベル設定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62291218A JP2529305B2 (ja) | 1987-11-18 | 1987-11-18 | 中間レベル設定回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01133121A true JPH01133121A (ja) | 1989-05-25 |
| JP2529305B2 JP2529305B2 (ja) | 1996-08-28 |
Family
ID=17765997
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62291218A Expired - Fee Related JP2529305B2 (ja) | 1987-11-18 | 1987-11-18 | 中間レベル設定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2529305B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5646892A (en) * | 1994-09-13 | 1997-07-08 | Mitsubishi Electric Engineering Co., Ltd. | Data reading circuit |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61221812A (ja) * | 1985-03-27 | 1986-10-02 | Mitsubishi Electric Corp | 電圧発生回路 |
| JPH0194590A (ja) * | 1987-10-05 | 1989-04-13 | Nec Ic Microcomput Syst Ltd | 半導体メモリ |
-
1987
- 1987-11-18 JP JP62291218A patent/JP2529305B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61221812A (ja) * | 1985-03-27 | 1986-10-02 | Mitsubishi Electric Corp | 電圧発生回路 |
| JPH0194590A (ja) * | 1987-10-05 | 1989-04-13 | Nec Ic Microcomput Syst Ltd | 半導体メモリ |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5646892A (en) * | 1994-09-13 | 1997-07-08 | Mitsubishi Electric Engineering Co., Ltd. | Data reading circuit |
| US5761134A (en) * | 1994-09-13 | 1998-06-02 | Mitsubishi Denki Kabushiki Kaisha | Data reading circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2529305B2 (ja) | 1996-08-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |