JPH0194590A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPH0194590A JPH0194590A JP62251300A JP25130087A JPH0194590A JP H0194590 A JPH0194590 A JP H0194590A JP 62251300 A JP62251300 A JP 62251300A JP 25130087 A JP25130087 A JP 25130087A JP H0194590 A JPH0194590 A JP H0194590A
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- 239000004065 semiconductor Substances 0.000 title claims description 9
- 230000015654 memory Effects 0.000 claims description 30
- 239000003990 capacitor Substances 0.000 description 10
- 238000010586 diagram Methods 0.000 description 9
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 9
- 230000004913 activation Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000006399 behavior Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000013643 reference control Substances 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体メモリ分野に利用される。
本発明は半導体メモリに関し、特に待機時、消費電流の
低減が可能なダイナミックメモリに関する。
低減が可能なダイナミックメモリに関する。
本発明は、複数のワード線と複数のビット線との各交点
にメモリセルを配置し、第一の制御信号により各ビット
線の中間電位発生部からの中間電位への接続の制御を行
う半導体メモリにおいて、第二の制御信号により前記中
間電位発生部における中間電位の発生を、ビット線のプ
リチャージ期間に同期させることにより、 リフレッシュ待機中における消費電流の低減を図ったも
のである。
にメモリセルを配置し、第一の制御信号により各ビット
線の中間電位発生部からの中間電位への接続の制御を行
う半導体メモリにおいて、第二の制御信号により前記中
間電位発生部における中間電位の発生を、ビット線のプ
リチャージ期間に同期させることにより、 リフレッシュ待機中における消費電流の低減を図ったも
のである。
半導体メモリは、微細加工技術の進歩と共に、集積度の
向上がなされてきた。特にダイナミックメモリでは、メ
モリセルの構造が簡単であるため高集積化が可能であり
、低価格という利点がある。
向上がなされてきた。特にダイナミックメモリでは、メ
モリセルの構造が簡単であるため高集積化が可能であり
、低価格という利点がある。
しかし、メモリセルがダイナミック回路であるため、ス
タンバイ時にメモリセルをリフレッシュする必要がある
。リフレッシュ電流の低減を目的として最近ではビット
線の電位を電源の約１７２の電位にプリチャージ、バラ
ンスした後差動増幅を行う方式（以下、１／２ Ｖｃｃ
プリチャージ方式という。）が主流になってきた。
タンバイ時にメモリセルをリフレッシュする必要がある
。リフレッシュ電流の低減を目的として最近ではビット
線の電位を電源の約１７２の電位にプリチャージ、バラ
ンスした後差動増幅を行う方式（以下、１／２ Ｖｃｃ
プリチャージ方式という。）が主流になってきた。
第５図に従来の１／２ Ｖｃｃプリチャージ方式を用い
たメモリセルアレイ部の一例の回路図を示す。
たメモリセルアレイ部の一例の回路図を示す。
本従来例は、センスアンプ部１０と、メモリセル部２０
と、ビット線バランス部３０と、中間電位発生部７０と
を含んでいる。そして、センスアンプ部１０は、Ｐチャ
ネル型ＭＯＳトランジスタ（以下、ＭＯ８ＰＴという）
１１．１２および１３と、Ｎチャネル型ＭＯＳトランジ
スタ（以下、ＭＯ３ＮＴという。）１４．１５および１
６とインバータ１７とを含み、メモリセル部２０は、Ｍ
Ｏ３ＮＴ２１と容量２３とからなりワード線ＷＬＩとビ
ット線ＢＬとの交点に配置されたメモリセルと、ＭＯ３
ＮＴ２２と容量２４とからなりワード線ＷＬ２とビット
線ＢＬとの交点に配置されたメモリセルとを含み、ビッ
ト線バランス部３０は、ゲートが制御信号Φ２に共通接
続されたＭ○５ＮＴ３１〜３３を含み、中間電位発生部
７０は電源電位ｖ０゜と接地電位ＶＳ２間に直列接続さ
れた抵抗Ｒ１およびＲ２を含んでいる。
と、ビット線バランス部３０と、中間電位発生部７０と
を含んでいる。そして、センスアンプ部１０は、Ｐチャ
ネル型ＭＯＳトランジスタ（以下、ＭＯ８ＰＴという）
１１．１２および１３と、Ｎチャネル型ＭＯＳトランジ
スタ（以下、ＭＯ３ＮＴという。）１４．１５および１
６とインバータ１７とを含み、メモリセル部２０は、Ｍ
Ｏ３ＮＴ２１と容量２３とからなりワード線ＷＬＩとビ
ット線ＢＬとの交点に配置されたメモリセルと、ＭＯ３
ＮＴ２２と容量２４とからなりワード線ＷＬ２とビット
線ＢＬとの交点に配置されたメモリセルとを含み、ビッ
ト線バランス部３０は、ゲートが制御信号Φ２に共通接
続されたＭ○５ＮＴ３１〜３３を含み、中間電位発生部
７０は電源電位ｖ０゜と接地電位ＶＳ２間に直列接続さ
れた抵抗Ｒ１およびＲ２を含んでいる。
次に、第６図のタイミングチャートを参照してその動作
について説明する。ここでΦ０は第５図中の制御信号群
を発生するための基本制御信号である。メモリセルリフ
レッシュ開始前、ビット線ＢＬおよびＢＬの電位は中間
電位発生部７０により決定される中間電位ＶＲ に、ビット線バランス部３０、ＭＯ３ＮＴ３２および３
３を介してプリチャージされる。次に基本制御信号Φ０
の活性化により制御信号Φ２がリセットされた後に、選
択されたワード線ＷＬＩが活性化される。いまＭＯ３Ｎ
Ｔ２１と容量２３とで構成されるメモリセルが「１」レ
ベル（ＭＯ３ＮＴ２１のソース電位がビット線ＢＬより
も高い状態）を保持しているとすると、ワード線ＷＬＩ
の活性化によりＭＯ８ＮＴ２１が導通状態となりメモリ
セル容量Ｃ５とビット線容量Ｃｏとの容量分割＋、Ｉよ
り決定される初期差電位ΔＶ だけビット線ＢＬのレベルが上昇する。ここでＶＸはメ
モリセルの初期電位である。その後センスアンプ活性化
信号Φ１が活性化し、ビット線間の初期差電位ΔＶを増
幅し、ビット線ＢＬを電源電位Ｖｃｃへ、ビット線ＢＬ
を接地電位ＶＳＳへいたらしめる。これによりメモリセ
ルの「１」レベルがリフレッシュされる。
について説明する。ここでΦ０は第５図中の制御信号群
を発生するための基本制御信号である。メモリセルリフ
レッシュ開始前、ビット線ＢＬおよびＢＬの電位は中間
電位発生部７０により決定される中間電位ＶＲ に、ビット線バランス部３０、ＭＯ３ＮＴ３２および３
３を介してプリチャージされる。次に基本制御信号Φ０
の活性化により制御信号Φ２がリセットされた後に、選
択されたワード線ＷＬＩが活性化される。いまＭＯ３Ｎ
Ｔ２１と容量２３とで構成されるメモリセルが「１」レ
ベル（ＭＯ３ＮＴ２１のソース電位がビット線ＢＬより
も高い状態）を保持しているとすると、ワード線ＷＬＩ
の活性化によりＭＯ８ＮＴ２１が導通状態となりメモリ
セル容量Ｃ５とビット線容量Ｃｏとの容量分割＋、Ｉよ
り決定される初期差電位ΔＶ だけビット線ＢＬのレベルが上昇する。ここでＶＸはメ
モリセルの初期電位である。その後センスアンプ活性化
信号Φ１が活性化し、ビット線間の初期差電位ΔＶを増
幅し、ビット線ＢＬを電源電位Ｖｃｃへ、ビット線ＢＬ
を接地電位ＶＳＳへいたらしめる。これによりメモリセ
ルの「１」レベルがリフレッシュされる。
待機時の消費電流を低減するため、擬似スタティックＲ
ＡＭ等に代表されるメモリでは、前述したりフレッシコ
動作を最小限におさえることにより低消費電流化を図っ
ている。第７図に一例としてリフレッシュカウンタによ
りリフレッシュ周期を制御するための制御信号発生回路
５０ａを示す。
ＡＭ等に代表されるメモリでは、前述したりフレッシコ
動作を最小限におさえることにより低消費電流化を図っ
ている。第７図に一例としてリフレッシュカウンタによ
りリフレッシュ周期を制御するための制御信号発生回路
５０ａを示す。
この制御信号発生回路５０ａは、フリップフロップ５１
および５２と、インバータ５３と、ナントゲート５４と
、ノアゲート５５とを含んでいる。ここでΦａｓｃは基
本周波数をもった基準クロックであり、チップ内部の発
振器で発生された信号でもよいし、チップ外部より与え
られた信号でもよい。また、ここでは２ビツトの二進カ
ウンタを例にとっているが、３．４．５・・・、ｎビッ
トいずれでもかまわない。
および５２と、インバータ５３と、ナントゲート５４と
、ノアゲート５５とを含んでいる。ここでΦａｓｃは基
本周波数をもった基準クロックであり、チップ内部の発
振器で発生された信号でもよいし、チップ外部より与え
られた信号でもよい。また、ここでは２ビツトの二進カ
ウンタを例にとっているが、３．４．５・・・、ｎビッ
トいずれでもかまわない。
第８図は第７図の回路動作を説明するためのタイミング
チャートである。前述の基本制御信号Φ０は基本クロッ
クΦｏｓｃ ４回のクロック入力に対し１回活性化さ
れる。つまり、基本クロックΦｏｓｃ４回のクロック入
力に対しメモリセルは一度リフレッシュ動作される。一
般にメモリセルのデータホールド時間とメモリセルのリ
フレッシュ周期が等しくなるようにリフレッシュ周期を
調節することにより待機時の消費電力■、を最低にする
努力がなされている。
チャートである。前述の基本制御信号Φ０は基本クロッ
クΦｏｓｃ ４回のクロック入力に対し１回活性化さ
れる。つまり、基本クロックΦｏｓｃ４回のクロック入
力に対しメモリセルは一度リフレッシュ動作される。一
般にメモリセルのデータホールド時間とメモリセルのリ
フレッシュ周期が等しくなるようにリフレッシュ周期を
調節することにより待機時の消費電力■、を最低にする
努力がなされている。
前述した従来の擬似スタティックＲＡＭに代表される半
導体メモリでは、第５図中の中間電位発生部７０におい
て第８図に示すように直流の消費電流ＩＲ が常に流れるため、リフレッシュ周期の設定をいくら長
くしても待機中の消費電流は■、以下にならない欠点が
あった。
導体メモリでは、第５図中の中間電位発生部７０におい
て第８図に示すように直流の消費電流ＩＲ が常に流れるため、リフレッシュ周期の設定をいくら長
くしても待機中の消費電流は■、以下にならない欠点が
あった。
本発明の目的は、前述の欠点を除去することにより、待
機時における消費電流を一層減少させた半導体メモリを
提供することにある。
機時における消費電流を一層減少させた半導体メモリを
提供することにある。
本発明は、複数のワード線と複数のビット線との各交点
にそれぞれ配置された複数のメモリセルを有するメモリ
セル部と、前記ビット線の電位を中間電位に保持する中
間電位を発生する中間電位発生部と、前記ビット線の前
記中間電位への接続を第一の制御信号により制御するビ
ット線バランス部とを含む半導体メモリにおいて、前記
中間電位発生部は、前記中間電位の発生する期間を第二
の制御信号により前記ビット線のプリチャージ期間に同
期させる制御手段を含むことを特徴とする。
にそれぞれ配置された複数のメモリセルを有するメモリ
セル部と、前記ビット線の電位を中間電位に保持する中
間電位を発生する中間電位発生部と、前記ビット線の前
記中間電位への接続を第一の制御信号により制御するビ
ット線バランス部とを含む半導体メモリにおいて、前記
中間電位発生部は、前記中間電位の発生する期間を第二
の制御信号により前記ビット線のプリチャージ期間に同
期させる制御手段を含むことを特徴とする。
中間電位発生部における中間電位の発生を、その制御手
段として例えば電源側および接地側にスイッチングトラ
ンジスタを設け、第二の制御信号によりビット線がプリ
チャージされる所定の期間に同期して回路が動作し中間
電位を出力するように制御する。
段として例えば電源側および接地側にスイッチングトラ
ンジスタを設け、第二の制御信号によりビット線がプリ
チャージされる所定の期間に同期して回路が動作し中間
電位を出力するように制御する。
従って、プリチャージに影響を与えることなく、プリチ
ャージ期間が例えば１／４の場合には、中間電位発生部
での消費電流を従来の１／４に減少することが可能とな
る。
ャージ期間が例えば１／４の場合には、中間電位発生部
での消費電流を従来の１／４に減少することが可能とな
る。
以下、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第一実施例の要部を示す回路図である
。本第−実施例は、２本のワード線ＷＬＩおよびＷＬ２
と２本のビット線ＢＬおよびＢＬとの各交点にそれぞれ
配置され、それぞれＭＯ３ＮＴ２１および容量２３とＭ
Ｏ３ＮＴ２２および容量２４とからなる二つのメモリセ
ルを有するメモリセル部２０と、ビット線ＢＬおよびＢ
Ｌの電位を中間電位に保持する中間電位ＶＲを発生する
中間電位発生部４０と、ビット線ＢＬおよびＢＬへの中
間電位Ｖ。
。本第−実施例は、２本のワード線ＷＬＩおよびＷＬ２
と２本のビット線ＢＬおよびＢＬとの各交点にそれぞれ
配置され、それぞれＭＯ３ＮＴ２１および容量２３とＭ
Ｏ３ＮＴ２２および容量２４とからなる二つのメモリセ
ルを有するメモリセル部２０と、ビット線ＢＬおよびＢ
Ｌの電位を中間電位に保持する中間電位ＶＲを発生する
中間電位発生部４０と、ビット線ＢＬおよびＢＬへの中
間電位Ｖ。
への接続を第一の制御信号Φ２により制御するビット線
バランス部３０と、センスアンプ部１０とを含み、中間
電位発生部４０は、中間電位Ｖｍの発生する期間を第二
の制御信号Φ３によりビット線ＢＬおよびＢＬのプリチ
ャージ期間に限定する制御手段としてのＭＯＳ Ｐ Ｔ
４１およびＭＯ３ＮＴ４２とインバータ４３とを含んで
いる。
バランス部３０と、センスアンプ部１０とを含み、中間
電位発生部４０は、中間電位Ｖｍの発生する期間を第二
の制御信号Φ３によりビット線ＢＬおよびＢＬのプリチ
ャージ期間に限定する制御手段としてのＭＯＳ Ｐ Ｔ
４１およびＭＯ３ＮＴ４２とインバータ４３とを含んで
いる。
そして、センスアンプ部１０は、ＭＯ５ＰＴＩＩ、１２
および１３とＭＯ３ＮＴ１４．１５および１６と、イン
バータ１７とを含み、ＭＯ３ＰＴＩＩのソースは電源電
位Ｖ。０に、ＭＯ３ＰＴＩＩのゲートはインバータ１７
の出力に、インバータ１７０人力およびＭＯ３ＮＴ１６
のゲートはセンスアンプ活性化信号Φ１に、ＭＯＳ Ｐ
ＴｌｌのドレインはＭＯ３ＰＴ１２および１３ノソー
スニ、ＭＯＳ Ｐ Ｔ１３（７） ）’ レイ”／とＭ
ＯＳ ＮＴ１５のドレイン、およびＭＯ５ＰＴ１２の
ゲートとＭＯ３ＮＴ１４のゲートとはビット線ＢＬに、
ＭＯ３ＰＴ１２のドレインとＭＯ３ＮＴ１４のドレイン
、およびＭＯ３ＰＴ１３のゲートとＭＯ３ＮＴ１５のゲ
ートとはビット線ＢＬに、ＭＯ３ＮＴ１４および１５の
ソースはＭＯ３ＮＴ１６のドレインに、ＭＯ３ＮＴ１６
のソースは接地電位Ｖ Ｓ ５にそれぞれ接続される。
および１３とＭＯ３ＮＴ１４．１５および１６と、イン
バータ１７とを含み、ＭＯ３ＰＴＩＩのソースは電源電
位Ｖ。０に、ＭＯ３ＰＴＩＩのゲートはインバータ１７
の出力に、インバータ１７０人力およびＭＯ３ＮＴ１６
のゲートはセンスアンプ活性化信号Φ１に、ＭＯＳ Ｐ
ＴｌｌのドレインはＭＯ３ＰＴ１２および１３ノソー
スニ、ＭＯＳ Ｐ Ｔ１３（７） ）’ レイ”／とＭ
ＯＳ ＮＴ１５のドレイン、およびＭＯ５ＰＴ１２の
ゲートとＭＯ３ＮＴ１４のゲートとはビット線ＢＬに、
ＭＯ３ＰＴ１２のドレインとＭＯ３ＮＴ１４のドレイン
、およびＭＯ３ＰＴ１３のゲートとＭＯ３ＮＴ１５のゲ
ートとはビット線ＢＬに、ＭＯ３ＮＴ１４および１５の
ソースはＭＯ３ＮＴ１６のドレインに、ＭＯ３ＮＴ１６
のソースは接地電位Ｖ Ｓ ５にそれぞれ接続される。
また、メモリセル部２０においては、ＭＯ３ＮＴ２１の
ソースはビット線ＢＬに、そのゲートはワード線ＷＬＩ
に、そのドレインは容量２３を介して電源電位ＶＣＣに
それぞれ接続され、ＭＯ５ＮＴ２２のソースはビット線
ＢＬに、そのゲートはワード線ＷＬ２に、そのドレイン
は容量２４を介して電源電位Ｖｃｃにそれぞれ接続され
る。
ソースはビット線ＢＬに、そのゲートはワード線ＷＬＩ
に、そのドレインは容量２３を介して電源電位ＶＣＣに
それぞれ接続され、ＭＯ５ＮＴ２２のソースはビット線
ＢＬに、そのゲートはワード線ＷＬ２に、そのドレイン
は容量２４を介して電源電位Ｖｃｃにそれぞれ接続され
る。
また、ビット線バランス部３０はＭＯ３ＮＴ３１．３２
および３３を含み、ＭＯ３ＮＴ３１のドレインおよびＭ
Ｏ３ＮＴ３２のソースはビット線ＢＬに、Ｍ０５ＮＴ３
１のソースおよびＭＯ３ＮＴ３３のソースはビット線Ｂ
Ｌに、ＭＯ３ＮＴ３１．３２および３３のゲートは制御
信号Φ２に、ＭＯ３ＮＴ３２および３３のドレインは中
間電位ＶＲにそれぞれ接続される。
および３３を含み、ＭＯ３ＮＴ３１のドレインおよびＭ
Ｏ３ＮＴ３２のソースはビット線ＢＬに、Ｍ０５ＮＴ３
１のソースおよびＭＯ３ＮＴ３３のソースはビット線Ｂ
Ｌに、ＭＯ３ＮＴ３１．３２および３３のゲートは制御
信号Φ２に、ＭＯ３ＮＴ３２および３３のドレインは中
間電位ＶＲにそれぞれ接続される。
また中間電位発生部４０は、抵抗Ｒ１およびＲ２と、Ｍ
Ｏ３ＰＮ４１と、ＭＯ３ＮＴ４２と、インバータ４３と
を含み、ＭＯ３ＰＴ４１のソースは電源電位ＶＣＣに、
そのドレインは抵抗Ｒ１の一方の端子に、抵抗Ｒ１の他
方の端子は抵抗Ｒ２の一方の端子に、抵抗Ｒ２の他方の
端子はＭＯ３ＮＴ４２のドレインに、ＭＯ３ＮＴ４２の
ソースは接地電位ＶＳＳに、ＭＯＳ Ｐ Ｔ４１のゲー
トは制御信号Φ３に、ＭＯ３ＮＴ４２のゲートはインバ
ータ４３の出力に、インバータ４３の人力は制御信号Φ
３にそれぞれ接続され、中間電位ＶＲは抵抗Ｒ１とＲ２
との共通接続点から取り出される。
Ｏ３ＰＮ４１と、ＭＯ３ＮＴ４２と、インバータ４３と
を含み、ＭＯ３ＰＴ４１のソースは電源電位ＶＣＣに、
そのドレインは抵抗Ｒ１の一方の端子に、抵抗Ｒ１の他
方の端子は抵抗Ｒ２の一方の端子に、抵抗Ｒ２の他方の
端子はＭＯ３ＮＴ４２のドレインに、ＭＯ３ＮＴ４２の
ソースは接地電位ＶＳＳに、ＭＯＳ Ｐ Ｔ４１のゲー
トは制御信号Φ３に、ＭＯ３ＮＴ４２のゲートはインバ
ータ４３の出力に、インバータ４３の人力は制御信号Φ
３にそれぞれ接続され、中間電位ＶＲは抵抗Ｒ１とＲ２
との共通接続点から取り出される。
本発明の特徴は、第１図において、制御信号Φ３により
制御される制御手段としてのＭＯ３ＰＴ４１、ＭＯ３Ｎ
Ｔ４２およびインバータ４３を設けたことにある。
制御される制御手段としてのＭＯ３ＰＴ４１、ＭＯ３Ｎ
Ｔ４２およびインバータ４３を設けたことにある。
次に、第２図および第３図を参照して本第二実施例の動
作について説明する。
作について説明する。
第２図は制御信号発生回路を示す回路図である。
制御信号発生回路５０は、フリップフロップ５１および
５２と、インバータ５３と、ナントゲート５４と、ノア
ゲート５５とを含んでいる。そして、フリップフロップ
５１のクロック端子Ｃは基本クロックΦ。、。
５２と、インバータ５３と、ナントゲート５４と、ノア
ゲート５５とを含んでいる。そして、フリップフロップ
５１のクロック端子Ｃは基本クロックΦ。、。
に、その人力りはそのこ出力に、その出力Ｑはフリップ
フロップ５２のクロック端子Ｃおよびナントゲート５４
の他方の人力にそれぞれ接続され、フリップフロップ５
２の入力りは出力こに、その出力Ｑはナントゲート５４
の一方の人力にそれぞれ接続され、インバータ５３の人
力は基本クロックΦｏｓｃに、その出力はノアゲート５
５の他方の入力にそれぞれ接続され、ナントゲート５４
の出力はノアゲート５５の一方の入力に接続され、ナン
トゲート５４の出力から制御信号Φ３が、ノアゲート５
５の出力から基本制御信号Φ０がそれぞれ取り出される
。
フロップ５２のクロック端子Ｃおよびナントゲート５４
の他方の人力にそれぞれ接続され、フリップフロップ５
２の入力りは出力こに、その出力Ｑはナントゲート５４
の一方の人力にそれぞれ接続され、インバータ５３の人
力は基本クロックΦｏｓｃに、その出力はノアゲート５
５の他方の入力にそれぞれ接続され、ナントゲート５４
の出力はノアゲート５５の一方の入力に接続され、ナン
トゲート５４の出力から制御信号Φ３が、ノアゲート５
５の出力から基本制御信号Φ０がそれぞれ取り出される
。
すなわち、この制御信号発生回路５０は、第７図に示し
た従来の制御信号発生回路５０ａと構成は同じであり、
ただナントゲートの出力を制御信号Φ３として取り出し
たものである。従って、前述したように、二進カウンタ
のビット数は任意のｎビット （ｎ＝１．２．３、・・
・）に適用できる。
た従来の制御信号発生回路５０ａと構成は同じであり、
ただナントゲートの出力を制御信号Φ３として取り出し
たものである。従って、前述したように、二進カウンタ
のビット数は任意のｎビット （ｎ＝１．２．３、・・
・）に適用できる。
第３図は、第２図の回路動作ならびに中間レベル発生部
の消費電流Ｉｍのふるまいを示すタイミングチャートで
ある。基本クロックΦａｓｃが入力されると、フリップ
フロップ５１の出力Ｑ１は基本クロックΦ０．。の１／
２に分周された波形となり、フリップフロップ５２の出
力Ｑ２は基本クロックΦ。、Ｃの１７４に分周された波
形となる。従って、基本制御信号Φ０は基本クロックΦ
。、。の４パルスごとに１パルスのパルス波形となり、
制御信号Φ３は基本クロックΦ。ｓｃの４パルス分を周
期Ｔとして、そのうちの１パルス分の長さＴ１が接地電
位Ｖ Ｓ Ｓ １残りの３パルス分の長さＴ２が電源電
位ＶＣＣのパルス波形となる。
の消費電流Ｉｍのふるまいを示すタイミングチャートで
ある。基本クロックΦａｓｃが入力されると、フリップ
フロップ５１の出力Ｑ１は基本クロックΦ０．。の１／
２に分周された波形となり、フリップフロップ５２の出
力Ｑ２は基本クロックΦ。、Ｃの１７４に分周された波
形となる。従って、基本制御信号Φ０は基本クロックΦ
。、。の４パルスごとに１パルスのパルス波形となり、
制御信号Φ３は基本クロックΦ。ｓｃの４パルス分を周
期Ｔとして、そのうちの１パルス分の長さＴ１が接地電
位Ｖ Ｓ Ｓ １残りの３パルス分の長さＴ２が電源電
位ＶＣＣのパルス波形となる。
中間電位発生部４００制御信号Φ３が電源電位ＶＣＣの
とき、第１図に示すＭＯ３ＰＴ４１およびＭＯ３ＮＴ４
２は非導通状態となり、直流の消費電流Ｉｔは流れない
。このときビット線ＢＬおよびＢＬは高インピーダンス
状態となる。制御信号Φ３が接地電位ＶＳＨのとき、Ｍ
Ｏ３ＰＴ４１およびＭＯ３ＮＴ４２は導通状態となり、
ビット線ＢＬおよびＢＬを中間電位Ｖ、になるよう補正
する。制御信号Φ３の制御によるＭＯ３ＰＴ４１および
ＭＯ３ＮＴ４２のスイッチングにより、中間電位発生部
４０での消費電流Ｉ、は、第３図より明らかなように第
８図に示した従来例にくらべ１／４となる。もちろん基
準制御信号Φ０および制御信号Φ３をさらに分周すれば
、前言己消費電流Ｉ、はさらに減少する。
とき、第１図に示すＭＯ３ＰＴ４１およびＭＯ３ＮＴ４
２は非導通状態となり、直流の消費電流Ｉｔは流れない
。このときビット線ＢＬおよびＢＬは高インピーダンス
状態となる。制御信号Φ３が接地電位ＶＳＨのとき、Ｍ
Ｏ３ＰＴ４１およびＭＯ３ＮＴ４２は導通状態となり、
ビット線ＢＬおよびＢＬを中間電位Ｖ、になるよう補正
する。制御信号Φ３の制御によるＭＯ３ＰＴ４１および
ＭＯ３ＮＴ４２のスイッチングにより、中間電位発生部
４０での消費電流Ｉ、は、第３図より明らかなように第
８図に示した従来例にくらべ１／４となる。もちろん基
準制御信号Φ０および制御信号Φ３をさらに分周すれば
、前言己消費電流Ｉ、はさらに減少する。
第４図は本発明の第二実施例の要部を示す回路図である
。本第二実施例は、中間電位発生部６０として、第１図
に示した抵抗Ｒ１およびＲ２の代わりにデイプレッショ
ン型ＭＯ３）ランジスタロ４および６５からなるＭＯ３
抵抗を用い、また電源側および接地側のスイッチング素
子としてＭＯＳ ＮＴ６１および６２を用い、それに合
わせてインバータ６３を接続したものである。従ってそ
の動作は第１図の第一実施例と同様である。
。本第二実施例は、中間電位発生部６０として、第１図
に示した抵抗Ｒ１およびＲ２の代わりにデイプレッショ
ン型ＭＯ３）ランジスタロ４および６５からなるＭＯ３
抵抗を用い、また電源側および接地側のスイッチング素
子としてＭＯＳ ＮＴ６１および６２を用い、それに合
わせてインバータ６３を接続したものである。従ってそ
の動作は第１図の第一実施例と同様である。
本発明の特徴は、第４図において、制御信号Φ３により
制御を行う制御手段としてのＭＯ３ＮＴ６１および６２
とインバータ６３とを設けたことにある。
制御を行う制御手段としてのＭＯ３ＮＴ６１および６２
とインバータ６３とを設けたことにある。
なお、前記抵抗素子としては抵抗とＭＯ３抵抗との組み
合せでもよい。
合せでもよい。
以上説明したように本発明は、中間電位発生部に制御信
号Φ３によりスイッチング制御をうける電源側制御トラ
ンジスタと接地側制御トランジスタを設置し、ビット線
のプリチャージ期間のみ中間電位を発生させることによ
り、リフレッシュ動作に影響をあたえることなく、効果
的に待機時の消費電流を低減できる効果がある。
号Φ３によりスイッチング制御をうける電源側制御トラ
ンジスタと接地側制御トランジスタを設置し、ビット線
のプリチャージ期間のみ中間電位を発生させることによ
り、リフレッシュ動作に影響をあたえることなく、効果
的に待機時の消費電流を低減できる効果がある。
第１図は本発明の第一実施例の要部を示す回路図。
第２図はその制御信号発生回路の回路図。
第３図はその動作を示すタイミングチャート。
第４図は本発明の第二実施例の要部を示す回路図。
第５図は従来例の要部を示す回路図。
第６図はその動作を示すタイミングチャート。
第７図は従来の制御信号発生回路を示す回路図。
第８図はその動作を示すタイミングチャート。
１０・・・センスアンプ部、１１．１２．１３．４１・
・・Ｐチャネル型ＭＯ３）ランジスタ、１４．１５．１
６．２１．２２．３１．３２．３３．４２．６１．６２
・・・Ｎチャネル型ＭＯ３）ランジスタ、１７．４３．
５３．６３・・・インバータ、２０・・・メモリセル部
、２３．２４・・・容量、３０・・・ビット線バランス
部、４０．６０．７０・・・中間電位発生部、５０．５
０ａ・・・制御信号発生回路、５１．５２・・・フリッ
プフロップ、５４・・・アンドゲート、５５・・・ノア
ゲート、６４．６５・・・デイブレジョン型ＭＯＳトラ
ンジスタ、’ＢＬ、ＢＬ・・・ビット線、Ｉｌｌ・・・
消費電流、Ｑｌ・・・フリップフロップ５１の出力、Ｑ
２・・・フリップフロップ５２の出力、ＶＣＣ・・・電
源電位、■、・・・中間電位、ＶＳＳ・・・接地電位、
ＷＬＩ、ＷＬ２・・・ワード線、Φ０・・・基本制御信
号、Φ１・・・センスアンプ活性化信号、Φ２、Φ３・
・・制御信号、Φ。、Ｃ・・・基本クロック。
・・Ｐチャネル型ＭＯ３）ランジスタ、１４．１５．１
６．２１．２２．３１．３２．３３．４２．６１．６２
・・・Ｎチャネル型ＭＯ３）ランジスタ、１７．４３．
５３．６３・・・インバータ、２０・・・メモリセル部
、２３．２４・・・容量、３０・・・ビット線バランス
部、４０．６０．７０・・・中間電位発生部、５０．５
０ａ・・・制御信号発生回路、５１．５２・・・フリッ
プフロップ、５４・・・アンドゲート、５５・・・ノア
ゲート、６４．６５・・・デイブレジョン型ＭＯＳトラ
ンジスタ、’ＢＬ、ＢＬ・・・ビット線、Ｉｌｌ・・・
消費電流、Ｑｌ・・・フリップフロップ５１の出力、Ｑ
２・・・フリップフロップ５２の出力、ＶＣＣ・・・電
源電位、■、・・・中間電位、ＶＳＳ・・・接地電位、
ＷＬＩ、ＷＬ２・・・ワード線、Φ０・・・基本制御信
号、Φ１・・・センスアンプ活性化信号、Φ２、Φ３・
・・制御信号、Φ。、Ｃ・・・基本クロック。
Claims (1)
- （１）複数のワード線と複数のビット線との各交点にそ
れぞれ配置された複数のメモリセルを有するメモリセル
部（２０）と、 前記ビット線の電位を中間電位に保持する中間電位を発
生する中間電位発生部と、 前記ビット線の前記中間電位への接続を第一の制御信号
（Φ２）により制御するビット線バランス部（３０） とを含む半導体メモリにおいて、 前記中間電位発生部（４０）は、前記中間電位の発生す
る期間を第二の制御信号（Φ３）により前記ビット線の
プリチャージ期間に同期させる制御手段（４１〜４３、
６１〜６３） を含むことを特徴とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62251300A JPH0194590A (ja) | 1987-10-05 | 1987-10-05 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62251300A JPH0194590A (ja) | 1987-10-05 | 1987-10-05 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0194590A true JPH0194590A (ja) | 1989-04-13 |
Family
ID=17220755
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62251300A Pending JPH0194590A (ja) | 1987-10-05 | 1987-10-05 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0194590A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01133121A (ja) * | 1987-11-18 | 1989-05-25 | Fujitsu Ltd | 中間レベル設定回路 |
| JPH0426989A (ja) * | 1990-05-18 | 1992-01-30 | Toshiba Corp | ダイナミックメモリ装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5965997A (ja) * | 1982-10-06 | 1984-04-14 | Matsushita Electronics Corp | 半導体記憶装置 |
-
1987
- 1987-10-05 JP JP62251300A patent/JPH0194590A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5965997A (ja) * | 1982-10-06 | 1984-04-14 | Matsushita Electronics Corp | 半導体記憶装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01133121A (ja) * | 1987-11-18 | 1989-05-25 | Fujitsu Ltd | 中間レベル設定回路 |
| JPH0426989A (ja) * | 1990-05-18 | 1992-01-30 | Toshiba Corp | ダイナミックメモリ装置 |
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