JPS5965997A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS5965997A JPS5965997A JP57176728A JP17672882A JPS5965997A JP S5965997 A JPS5965997 A JP S5965997A JP 57176728 A JP57176728 A JP 57176728A JP 17672882 A JP17672882 A JP 17672882A JP S5965997 A JPS5965997 A JP S5965997A
- Authority
- JP
- Japan
- Prior art keywords
- bit line
- potential
- level
- clock
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体記憶装置に関する。
従来例の構成とその問題点
ＭＯＳダイナミックメモリ、またはスタティックメモリ
において、周辺回路をクロックに同期して府１作させる
ものでは、外部クロック信号を入力してメモリ内部で複
数のクロｙクタ・発生さセ、これによってそれぞれメモ
リ８１１１作、ＢηえばＸデコード、センスアンプ動作
、Ｙデコード、出力増幅などが行われる。このとき１．
１−半導体基板内に集債化された回路の各部は、基板と
の間に接合容爪でムっで結合されているので、基板電位
が浮型）１状態であればクロックに同期した形で基板↑
Ｅ位が変動する。
において、周辺回路をクロックに同期して府１作させる
ものでは、外部クロック信号を入力してメモリ内部で複
数のクロｙクタ・発生さセ、これによってそれぞれメモ
リ８１１１作、ＢηえばＸデコード、センスアンプ動作
、Ｙデコード、出力増幅などが行われる。このとき１．
１−半導体基板内に集債化された回路の各部は、基板と
の間に接合容爪でムっで結合されているので、基板電位
が浮型）１状態であればクロックに同期した形で基板↑
Ｅ位が変動する。
ダイナεツク型のＭＯＳメモリなどのクロック同期のも
のでは、一般的にはメモリ用キャパシタを、待機時間に
プリチャージし、動作時間内に放電するものが多い。第
１図は従来のダイナミックメモリのセンスアンプ部の例
を示す。ＭｃＪｌｃｉはｆｉＩれも同じメモリセルで、
その構造は第１図（ｂ）に示すように、１つのコンデン
サＣｅｌとｔ・ランスファゲートと称されるＭＯＳ ）
ランジスタＱｌとからなっている。
のでは、一般的にはメモリ用キャパシタを、待機時間に
プリチャージし、動作時間内に放電するものが多い。第
１図は従来のダイナミックメモリのセンスアンプ部の例
を示す。ＭｃＪｌｃｉはｆｉＩれも同じメモリセルで、
その構造は第１図（ｂ）に示すように、１つのコンデン
サＣｅｌとｔ・ランスファゲートと称されるＭＯＳ ）
ランジスタＱｌとからなっている。
Ｄｃはダミーセルで、その構造は第１図（Ｃ）に示すま
うに、実質的にはメモリセルに準じる。ＢＬ、ＢＬはビ
ットラインで、プリチャージ時にはクロック≠２が、ま
た読出し時にはクロックφ１がその動作状態を選択し、
それぞれのＭＯＳ ）ランジスタがオンになる。選択し
、たメモリセルＭｃまたはＭｃｉからの情報をビットラ
インＢＬ、ＢＬＩと取出してセンスアンプＳＡで読取る
動作を行うために、ビットラインＢＬ、ＢＩ−はいずれ
も待機時間に電源電圧Ｖｒ）１１により？＋ ）ｉ ｌ
ｊレベルすなわちＶＤＤレベルまでプリチャージされる
。そして第２図（ａ）に示すようにクロ、ツクに同期し
てメモリセルＭｃ 、 Ｍ（・ｉのうちの例えばメモリ
セルＭｃｉのトランジスタ・ゲー］・Ｑｌがクロックφ
Ｗにまり開き、そのコンデンサＣｃｌがピッＩ・ライン
ＢＬに接続されると、ビットラインＢＬ（則ではダミー
セルＤｃのトランスフアゲ−１−Ｃ，）２がクロックφ
ＷＴ）により開き、そのビットラインＢＬに接続さｉｌ
、これにより、各ビットライン＋３１．．Ｔ３Ｌはプリ
チャージ時の電位から少し変化する。一般にダミーセル
■）（・のコンデンサＣｅ２はメモリセルλ１０１のコ
ンデンサＣｅｌの１であり、ダミーセルＩ）（はプリチ
ャージ時にクロック≠。に応じて、対応のＭＯＳ ）ラ
ンジスタＱ１がオンとなり電源電圧■ｒ）Ｉ）によりプ
リチャージされている。メモリセルＭｃｉｌ：↑記ｊｉ
、’−１内容に応じて電源電圧ＶＤＩ）で蓄積電荷量が
充１１１；されているかゼロボルトのどちらかの状ｆ；
９：にｆ（る。Ｌ）だがっ−（−、ビットラインＢＬの
電位はクミーセルＩ）ｃの蓄積ｍ荷量に応じて低くなり
、一方ピントライン［３Ｉ、の電位の低↑Ｓはゼロボル
トであるかビットライン［Ｌの減少量の２倍である。セ
ンスアンプＳＡ はこのビットラインＢＬ、Ｂ助？’ｆ
ｆ、位の減少量の差に従って） ２つのトランジスタの一方がオン、他方がオフとなり■
７”レベル側のビットラインの電荷をさらに抜いて、ビ
ットライン１３１．、ＢＬに明確な電位差をもたせる。
うに、実質的にはメモリセルに準じる。ＢＬ、ＢＬはビ
ットラインで、プリチャージ時にはクロック≠２が、ま
た読出し時にはクロックφ１がその動作状態を選択し、
それぞれのＭＯＳ ）ランジスタがオンになる。選択し
、たメモリセルＭｃまたはＭｃｉからの情報をビットラ
インＢＬ、ＢＬＩと取出してセンスアンプＳＡで読取る
動作を行うために、ビットラインＢＬ、ＢＩ−はいずれ
も待機時間に電源電圧Ｖｒ）１１により？＋ ）ｉ ｌ
ｊレベルすなわちＶＤＤレベルまでプリチャージされる
。そして第２図（ａ）に示すようにクロ、ツクに同期し
てメモリセルＭｃ 、 Ｍ（・ｉのうちの例えばメモリ
セルＭｃｉのトランジスタ・ゲー］・Ｑｌがクロックφ
Ｗにまり開き、そのコンデンサＣｃｌがピッＩ・ライン
ＢＬに接続されると、ビットラインＢＬ（則ではダミー
セルＤｃのトランスフアゲ−１−Ｃ，）２がクロックφ
ＷＴ）により開き、そのビットラインＢＬに接続さｉｌ
、これにより、各ビットライン＋３１．．Ｔ３Ｌはプリ
チャージ時の電位から少し変化する。一般にダミーセル
■）（・のコンデンサＣｅ２はメモリセルλ１０１のコ
ンデンサＣｅｌの１であり、ダミーセルＩ）（はプリチ
ャージ時にクロック≠。に応じて、対応のＭＯＳ ）ラ
ンジスタＱ１がオンとなり電源電圧■ｒ）Ｉ）によりプ
リチャージされている。メモリセルＭｃｉｌ：↑記ｊｉ
、’−１内容に応じて電源電圧ＶＤＩ）で蓄積電荷量が
充１１１；されているかゼロボルトのどちらかの状ｆ；
９：にｆ（る。Ｌ）だがっ−（−、ビットラインＢＬの
電位はクミーセルＩ）ｃの蓄積ｍ荷量に応じて低くなり
、一方ピントライン［３Ｉ、の電位の低↑Ｓはゼロボル
トであるかビットライン［Ｌの減少量の２倍である。セ
ンスアンプＳＡ はこのビットラインＢＬ、Ｂ助？’ｆ
ｆ、位の減少量の差に従って） ２つのトランジスタの一方がオン、他方がオフとなり■
７”レベル側のビットラインの電荷をさらに抜いて、ビ
ットライン１３１．、ＢＬに明確な電位差をもたせる。
こ！Ｌを図示し、ない読取りアンプで検知し、読取り出
力を生じさせる。こうして読取り動作が完了した後は、
次の読出しに備えて元に戻される。つまりビットライン
ＢＬ、ＢＬはいずれもプリチャージされてＶＴ）Ｄレベ
ルになる。このように１回の読取り動作で１チツプ内の
ビットラインの半数は’Ｈ”レベルから１°Ｌ”レベル
に変化［７た後、再びプリチャージされて”Ｈ”レベル
にｌＣる。このようなビットラインの電位変化はそのビ
ットラインが一般に拡散層で基板に対（７大きｔζ接合
容犀を有しているのでｈ（板電位を変化させる。これは
各種ゲートを構成するトランジスタのソース・ドレイ、
ン拡散層についても同様である。ビットラインｎｔ、、
ｎｔ、、センスアンプＳＡなどは、ｌチップ内に多数収
容さねているので−その発生するノイズは大きい。特に
センスアンプＳＡが動作しビットラインの半数がゞ’Ｈ
”レベルから°゛Ｌ″Ｌ″レベルときには基板電位は角
方向に大きく変動するという問題がある。
力を生じさせる。こうして読取り動作が完了した後は、
次の読出しに備えて元に戻される。つまりビットライン
ＢＬ、ＢＬはいずれもプリチャージされてＶＴ）Ｄレベ
ルになる。このように１回の読取り動作で１チツプ内の
ビットラインの半数は’Ｈ”レベルから１°Ｌ”レベル
に変化［７た後、再びプリチャージされて”Ｈ”レベル
にｌＣる。このようなビットラインの電位変化はそのビ
ットラインが一般に拡散層で基板に対（７大きｔζ接合
容犀を有しているのでｈ（板電位を変化させる。これは
各種ゲートを構成するトランジスタのソース・ドレイ、
ン拡散層についても同様である。ビットラインｎｔ、、
ｎｔ、、センスアンプＳＡなどは、ｌチップ内に多数収
容さねているので−その発生するノイズは大きい。特に
センスアンプＳＡが動作しビットラインの半数がゞ’Ｈ
”レベルから°゛Ｌ″Ｌ″レベルときには基板電位は角
方向に大きく変動するという問題がある。
近年、半導体記憶装置パはますます大容拓化され、素子
寸法は縮小化の方向にある。素子の寸法面積が小さくな
るほどプロセス上における寸法のバラツキが素子の電気
的特性、例えばメモリセルやダミーセルに貯えられる蓄
積電荷用のバラツキとなって現われ、その影響は大きい
。このためセンスアンプ部の構成をダミーセルを用いて
微小側θの増幅動作を行うようにしているとプロセス変
動の影響を受けやすいという欠点がある。また、素子の
微小化にともなって、ダミーセルの所要１ｒｉｒ ｍが
無視できず、微細化の障害にもなる。
寸法は縮小化の方向にある。素子の寸法面積が小さくな
るほどプロセス上における寸法のバラツキが素子の電気
的特性、例えばメモリセルやダミーセルに貯えられる蓄
積電荷用のバラツキとなって現われ、その影響は大きい
。このためセンスアンプ部の構成をダミーセルを用いて
微小側θの増幅動作を行うようにしているとプロセス変
動の影響を受けやすいという欠点がある。また、素子の
微小化にともなって、ダミーセルの所要１ｒｉｒ ｍが
無視できず、微細化の障害にもなる。
発明の目的
本発明はダミーセルを必要とせず、しかも基枦電位の変
動が小さい半導体記憶装買金提供することを目的とする
。
動が小さい半導体記憶装買金提供することを目的とする
。
発明の構成
本発明の半導体記憶装置は、半導体基板上に設けられｊ
こ多数のメモリセルと、こｉ−１’）を選択的（こＣ，
’Ｑ 出Ｕるための一文１のビットラインＬ１ξのピノ
トライ：／に芹占合されるセンスアンプとを・設置−ｊ
ろと共に、電源電圧を分割して所定重用を発生する’ｔ
’ｆｉ圧発生回路と、この電圧発生回路の出力と前記各
ビットラインとの間にそ１１ぞれ介装された第１゜第２
（１） ＭＯ８トランジスタとを設置す、第１．第２
のＭＯＳ ）ランジスクを前記ビットラインのプリチャ
ージ時にオンさせてビットラインを電圧発生回路の出力
ｙ、７Ｂ４圧に（ｆｉ：持することを特徴とする。
こ多数のメモリセルと、こｉ−１’）を選択的（こＣ，
’Ｑ 出Ｕるための一文１のビットラインＬ１ξのピノ
トライ：／に芹占合されるセンスアンプとを・設置−ｊ
ろと共に、電源電圧を分割して所定重用を発生する’ｔ
’ｆｉ圧発生回路と、この電圧発生回路の出力と前記各
ビットラインとの間にそ１１ぞれ介装された第１゜第２
（１） ＭＯ８トランジスタとを設置す、第１．第２
のＭＯＳ ）ランジスクを前記ビットラインのプリチャ
ージ時にオンさせてビットラインを電圧発生回路の出力
ｙ、７Ｂ４圧に（ｆｉ：持することを特徴とする。
実施例の説明
以下、本発明の一実施例を第８図と第４図に基づいて説
明する。Ｍｃ、Ｍｃｊは何れも同じメモリセルで、その
、１ｆＩＩ ｌｒ槽構造第８図（ｂ）に示される、Ｌう
１こ１つのコンデンサＣｅ３とクロックφＷによりオン
・オフされるトランスファゲートＱ４からなる。
明する。Ｍｃ、Ｍｃｊは何れも同じメモリセルで、その
、１ｆＩＩ ｌｒ槽構造第８図（ｂ）に示される、Ｌう
１こ１つのコンデンサＣｅ３とクロックφＷによりオン
・オフされるトランスファゲートＱ４からなる。
Ｊはｍ源畢圧ＶＤＤを抵抗Ｒ１とＲ２とで分圧して出力
端子Ａに２ ＶＩ）Ｄを出力する電圧発生回路、ＱＲ，
Ｑ６はＭＯ８Ｉ−ランジスタで、ＭＯ５）ランジスタＱ
５ｆ：ｔドレインとソースがビットラインＢＬ と電圧
発生回路Ｊの出力端子Ａとの間に介装さ才１、Ｊｔ４０
Ｓ＋−ランジスタＱ６はビットラインｎ−Ｌと出力端子
Ａとの間に介装さＪ′Ｌでおり、何れもクロックφ２の
タイミングにオンする、ＬうにゲーＩ〜にクロ・ツクφ
２が印加されている。従って、ビットラインＢＬ 、
ｌ’ Ｔ、 は、プリチャージ時にはクロック≠２に
よつＣ１各Ｍ（＞Ｓト工 Ｖｒｌｌ） Ｌ’ ランジスタＱ５ｔ Ｑｎがオンするため、 ２ベルまで
プリチャージされろ。なお、本発明はこのＬＶ＋）’Ｉ
）という値に限定さＩ７．るものでは、ｒ（”＜。
端子Ａに２ ＶＩ）Ｄを出力する電圧発生回路、ＱＲ，
Ｑ６はＭＯ８Ｉ−ランジスタで、ＭＯ５）ランジスタＱ
５ｆ：ｔドレインとソースがビットラインＢＬ と電圧
発生回路Ｊの出力端子Ａとの間に介装さ才１、Ｊｔ４０
Ｓ＋−ランジスタＱ６はビットラインｎ−Ｌと出力端子
Ａとの間に介装さＪ′Ｌでおり、何れもクロックφ２の
タイミングにオンする、ＬうにゲーＩ〜にクロ・ツクφ
２が印加されている。従って、ビットラインＢＬ 、
ｌ’ Ｔ、 は、プリチャージ時にはクロック≠２に
よつＣ１各Ｍ（＞Ｓト工 Ｖｒｌｌ） Ｌ’ ランジスタＱ５ｔ Ｑｎがオンするため、 ２ベルまで
プリチャージされろ。なお、本発明はこのＬＶ＋）’Ｉ
）という値に限定さＩ７．るものでは、ｒ（”＜。
Ｖｌ）Ｉ）に近い値でもよい。（７かし後述する、Ｌう
にビットラインのプリチャージ電位か２ ■１１１．１
でＪ）るときセンスアンプ″のＩ助（乍は最ノー、句で
７１ ／’ｌ。
にビットラインのプリチャージ電位か２ ■１１１．１
でＪ）るときセンスアンプ″のＩ助（乍は最ノー、句で
７１ ／’ｌ。
プリチャージ１友、クロ、りに旧目用してメモリセル、
例えば第３図（１））のようにメｒ：リセルＭｃｊのト
ランスファゲートＱ４がり１７・ツクφ）！ により）
１１き、そのコンデンサＣｅ３がピントラインＲＬｌこ
接Ｔｈ：ｊ Ｊれるど、メモリセルＦ＋Ｉｃｊには記ｔ
ζ“ｆ内容に応じてゼロボルトかｉ〕るいはＶＤＩ）レ
ベル４−て’ｉＱ （＋４ｊがｋｌ ｕ、’ｌされてい
るため、ピッｌ−ラインＴ’４１、のｉ；７、位はＴ
Ｖ＋＋＋＋のレベルから正負どちらかの方向に変化４−
る３、？Ｌの時、ビットラインＢＬの電位は変供しｆＣ
い。この（１７７，５でクロ５．りφ、がオンにｔＣリ
センスアンプＳＡの２つの１−ランジスタはビットライ
ンＢ１７．ｔ：＋ｒ、の電位に従って一方がオン、他方
がオフとｌ（す゛Ｌ″レベルＩｌｌのビットラインの＄
７Ｊをさらに引き抜く、センスアンプＳＡの動作の終
了直前にはクロックφ３がオンし°’ Ｈ”レベル側の
ビット・ラインの電位はＶｌ）Ｄレベルまでもち上げら
れる。こうしてピントラインＢＴ、、ＢＬ に明確ｔ
（ｉ、７位差をもたせる。この電位差を図示しない読取
りアンプが検知し、セル内容の読取り出力を生じる。こ
うして読取り動作が完了した後は次の読出しに備えて元
に戻される。つまりビットラインＢＬ、ＢＩ、ｌｅｔい
ずれもプリチャージさｉ］て−ＶＴＩ ｒ）のレベルに
なる。なお、第３図中、ｎｚ圧発生回路ＪにＭＯ５トラ
ンジスタＱ７によるゲートスイーソチを設けると、同回
路Ｊでの？Ｆ？。
例えば第３図（１））のようにメｒ：リセルＭｃｊのト
ランスファゲートＱ４がり１７・ツクφ）！ により）
１１き、そのコンデンサＣｅ３がピントラインＲＬｌこ
接Ｔｈ：ｊ Ｊれるど、メモリセルＦ＋Ｉｃｊには記ｔ
ζ“ｆ内容に応じてゼロボルトかｉ〕るいはＶＤＩ）レ
ベル４−て’ｉＱ （＋４ｊがｋｌ ｕ、’ｌされてい
るため、ピッｌ−ラインＴ’４１、のｉ；７、位はＴ
Ｖ＋＋＋＋のレベルから正負どちらかの方向に変化４−
る３、？Ｌの時、ビットラインＢＬの電位は変供しｆＣ
い。この（１７７，５でクロ５．りφ、がオンにｔＣリ
センスアンプＳＡの２つの１−ランジスタはビットライ
ンＢ１７．ｔ：＋ｒ、の電位に従って一方がオン、他方
がオフとｌ（す゛Ｌ″レベルＩｌｌのビットラインの＄
７Ｊをさらに引き抜く、センスアンプＳＡの動作の終
了直前にはクロックφ３がオンし°’ Ｈ”レベル側の
ビット・ラインの電位はＶｌ）Ｄレベルまでもち上げら
れる。こうしてピントラインＢＴ、、ＢＬ に明確ｔ
（ｉ、７位差をもたせる。この電位差を図示しない読取
りアンプが検知し、セル内容の読取り出力を生じる。こ
うして読取り動作が完了した後は次の読出しに備えて元
に戻される。つまりビットラインＢＬ、ＢＩ、ｌｅｔい
ずれもプリチャージさｉ］て−ＶＴＩ ｒ）のレベルに
なる。なお、第３図中、ｎｚ圧発生回路ＪにＭＯ５トラ
ンジスタＱ７によるゲートスイーソチを設けると、同回
路Ｊでの？Ｆ？。
力損失を軽減することができる。また、電圧発生回路Ｊ
の抵抗Ｒ２と並列に平滑コンデンサＣを接続することに
より出力車ａ：・＋” Ｖｌ）Ｄが安定する。
の抵抗Ｒ２と並列に平滑コンデンサＣを接続することに
より出力車ａ：・＋” Ｖｌ）Ｄが安定する。
発明の詳細
な説明のように本発明によると次のような効果が得られ
る。
る。
全ビットラインの半数が１Ｆ方向に、残りの半数が負方
向にそれぞれ電位変化する。このフコめカンプリングに
よる基板鎖位の変動は互いＣ・二相殺されて小さくなる
。またビットラインのプリチャージ電イウが参照レベル
でＪ）るためダミーセルは必要なく、ダミーセルの駆Ｉ
ＩＩに関係するクロックも必要でなくなる。
向にそれぞれ電位変化する。このフコめカンプリングに
よる基板鎖位の変動は互いＣ・二相殺されて小さくなる
。またビットラインのプリチャージ電イウが参照レベル
でＪ）るためダミーセルは必要なく、ダミーセルの駆Ｉ
ＩＩに関係するクロックも必要でなくなる。
ビットラインのプリチャージ電位か２ ＶＩ）ｌ）の場
合にはメモリセルによるビットラインの電位変化は正負
両方向とも同じになる。プリチャージ電位か−ＶＴ）’
Ｔ）より高くなると負方向へのＸＥ位変化はＴ ＶＤＤ
のときまりも大きくなるが正す向への電位変化は小さく
なる。プリチャージ電位ｊ位がＬＶＤＤより低い場合に
は前記の逆になる５、センスアンプの感度は電位差の小
さい方で決まり、’ ＶＤＤレベルのときにセンスアン
プの感度は最良になる。
合にはメモリセルによるビットラインの電位変化は正負
両方向とも同じになる。プリチャージ電位か−ＶＴ）’
Ｔ）より高くなると負方向へのＸＥ位変化はＴ ＶＤＤ
のときまりも大きくなるが正す向への電位変化は小さく
なる。プリチャージ電位ｊ位がＬＶＤＤより低い場合に
は前記の逆になる５、センスアンプの感度は電位差の小
さい方で決まり、’ ＶＤＤレベルのときにセンスアン
プの感度は最良になる。
第１図（ａ） （ｂ） （ｃ）はそれぞれ従来のセンス
アンプを含むメモリセル部分の構成図、メモリセルの構
成図、グミ・〜セルの構成図、第２図（Ｒ） 、 （ｂ
） １．ｆ山１ ［”−２５の要部電圧波形図、第８図
（ａ） （ｈ）は本発明の一実施例のセンスアンプを含
むメモリセル部分の構成図とメモリセルの構成図、第４
図（ａ） 、 （ｂ）は第８図の要部電圧波形図である
。 へイｃ 、 Ｍｃ ｊ＝−メモリセル、Ｉ）（−ダミー
セル、ＢＬ 、 Ｂｒ−・・・ビットライン、ＳＡ
・・・センスアンプ、φ１．φ２゜≠１・・・クロック
侶け、Ｉ＜、、Ｉ＜、・・・抵抗、０・・・平滑コンデ
ン・す、（ンｇ、Ｑ＋＋ ・・・へ４ＯＳトランジスタ
〔り工３第２のＭ（ＩＳトランジスタ〕、Ｊ・・・屯圧
発生回路代理人 森本義弘 第１図 第３図 ６１２ 第４図
アンプを含むメモリセル部分の構成図、メモリセルの構
成図、グミ・〜セルの構成図、第２図（Ｒ） 、 （ｂ
） １．ｆ山１ ［”−２５の要部電圧波形図、第８図
（ａ） （ｈ）は本発明の一実施例のセンスアンプを含
むメモリセル部分の構成図とメモリセルの構成図、第４
図（ａ） 、 （ｂ）は第８図の要部電圧波形図である
。 へイｃ 、 Ｍｃ ｊ＝−メモリセル、Ｉ）（−ダミー
セル、ＢＬ 、 Ｂｒ−・・・ビットライン、ＳＡ
・・・センスアンプ、φ１．φ２゜≠１・・・クロック
侶け、Ｉ＜、、Ｉ＜、・・・抵抗、０・・・平滑コンデ
ン・す、（ンｇ、Ｑ＋＋ ・・・へ４ＯＳトランジスタ
〔り工３第２のＭ（ＩＳトランジスタ〕、Ｊ・・・屯圧
発生回路代理人 森本義弘 第１図 第３図 ６１２ 第４図
Claims (1)
- 【特許請求の範囲】 １、 半導体基板上に設けられた多数のメモリセルと、
これらを選択的に検出するための一対のビットラインと
、このビットラインに結合されるセンスアンプとを設け
ると共に、電源電圧を分割し７て所定ｍ圧を発生する電
圧発生回路と、この電圧発生回路の出力と前記各ビット
ラインとの間にそれぞれ介装された第１Ｆ第２のＭＯＳ
）ランジスタとを設け、第１゜第２０） ＭＯＳ ｌ−
ランジスタを前記ビットラインのプリチャージ時にオン
させてビットラインを１ｌｌｉ圧発生回路の出力ＩＴｉ
圧に保持する半導体記憶装置＆ｌ 。 ２、電圧発生回路を、電源電圧を１／２に分圧する抵抗
で構成したことを特徴とする特許請求の範囲第１項記載
の半導体記憶装置。 ８、 ？１ｉ圧発生回路を、電源電圧を１／２に分圧
する抵抗と、この抵抗に並列接続された平滑コンテンツ
とで構成したことを特徴とする持￥ｒ請求の範囲第１項
記載の半導体記憶装置。 ４、電圧発生回路を、電源電圧を１７２に分圧する抵抗
にスイッチングＭＯ５Ｉ−ランジスタを直列接続して構
成したことを特徴とする特許請求の範囲第２項または第
３項記載の゛１′導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57176728A JPS5965997A (ja) | 1982-10-06 | 1982-10-06 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57176728A JPS5965997A (ja) | 1982-10-06 | 1982-10-06 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5965997A true JPS5965997A (ja) | 1984-04-14 |
Family
ID=16018739
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57176728A Pending JPS5965997A (ja) | 1982-10-06 | 1982-10-06 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5965997A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0194590A (ja) * | 1987-10-05 | 1989-04-13 | Nec Ic Microcomput Syst Ltd | 半導体メモリ |
| JPH01182998A (ja) * | 1988-01-14 | 1989-07-20 | Mitsubishi Electric Corp | ダイナミック型半導体記憶装置およびその制御方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54101228A (en) * | 1978-01-26 | 1979-08-09 | Nec Corp | Mos memory circuit |
| JPS54114981A (en) * | 1978-02-27 | 1979-09-07 | Nec Corp | Zener semiconductor device |
| JPS5647989A (en) * | 1979-09-21 | 1981-04-30 | Nec Corp | Memory circuit |
-
1982
- 1982-10-06 JP JP57176728A patent/JPS5965997A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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