JPS63292490A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS63292490A JPS63292490A JP62129322A JP12932287A JPS63292490A JP S63292490 A JPS63292490 A JP S63292490A JP 62129322 A JP62129322 A JP 62129322A JP 12932287 A JP12932287 A JP 12932287A JP S63292490 A JPS63292490 A JP S63292490A
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- 239000004065 semiconductor Substances 0.000 title claims description 6
- 230000010354 integration Effects 0.000 abstract description 7
- 238000010586 diagram Methods 0.000 description 8
- 230000003321 amplification Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 101100412917 Caenorhabditis elegans ric-19 gene Proteins 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体記憶装置に関するものである。
従来の技術
ダイナミックＲＡＭ（以下ＤＲＡＭ）は、最も記憶容量
の大きな半導体記憶装置として用いられており、さらに
高集積化が要求されている。
の大きな半導体記憶装置として用いられており、さらに
高集積化が要求されている。
１）ＲＡＭはその面積の大部分をメモリセルとセンスア
ンプで占められておシ、また基本性能も、両者で決定さ
れる事から、メモリセルとセンスアンプの配置は、ＤＲ
ＡＭの高集積化に対して重要な要素となる。第６図に従
来のメモリセル１６とセンスアンプ１４２の配置図を示
す。１６はビット線、１１２はワード線である。第６図
（４）は、開放型ビット線方式によるメモリセルとセン
スアンプの配置であシ、中央に差動増幅型のセンスアン
プ１４２を設け、センスアンプ１４２の入力には、左右
にのびたビット線１６が接続される。第６図（Ｂ）は折
り返しビット線方式による配置であり、平行に走ってい
るビット線のどちらか一方の端に差動増幅型のセンスア
ンプを設ける。以上の様な開放型のビット線方式を用い
た場合、すき間なくメモリセルを配置できる為、集積度
は高くなるが、ノイズに弱いという欠点があり、折シ返
しビット線方式を用いた場合、ノイズに強いが、１個置
きにメモリセルを配置する為集積度はあまシ良くないと
いう問題があり、またＤＲＡＭの高積化が進んできた現
在では、ノイズに対してさほど強くなくなってきている
為、開放型ビット線が見直されつつある。
ンプで占められておシ、また基本性能も、両者で決定さ
れる事から、メモリセルとセンスアンプの配置は、ＤＲ
ＡＭの高集積化に対して重要な要素となる。第６図に従
来のメモリセル１６とセンスアンプ１４２の配置図を示
す。１６はビット線、１１２はワード線である。第６図
（４）は、開放型ビット線方式によるメモリセルとセン
スアンプの配置であシ、中央に差動増幅型のセンスアン
プ１４２を設け、センスアンプ１４２の入力には、左右
にのびたビット線１６が接続される。第６図（Ｂ）は折
り返しビット線方式による配置であり、平行に走ってい
るビット線のどちらか一方の端に差動増幅型のセンスア
ンプを設ける。以上の様な開放型のビット線方式を用い
た場合、すき間なくメモリセルを配置できる為、集積度
は高くなるが、ノイズに弱いという欠点があり、折シ返
しビット線方式を用いた場合、ノイズに強いが、１個置
きにメモリセルを配置する為集積度はあまシ良くないと
いう問題があり、またＤＲＡＭの高積化が進んできた現
在では、ノイズに対してさほど強くなくなってきている
為、開放型ビット線が見直されつつある。
発明が解決しようとする問題点
以上に述べてきた様に開放型ビット線方式が見直されつ
つあるのだが、高積化が進むにつれ、ビット線容量が大
きくなる為、第６図に示す様にビット線分割の必要がで
てきた。第６図（Ａ）は、開放型ビット線方式のビット
線分割を、第６図中）は、ビット線一本のピッチにセン
スアンプが入らない場合の配置を示す。第６図（Ｃ）は
、折り返しビット線方式のビット線分割を示す。第６図
ＣＢ）に示す様に、開放型ビット線方式のビット線分割
は、メモリセルアレイの一番端において、単位長さ当た
りのビット線本数が半分になり、高集積化という点にお
いて不充分な配置となり、開放型ビット線方式の利点が
充分に生かされないという問題があり、第６図停）に示
す様な単一ビット線方式が要求される０ 問題点を解決するだめの手段 本発明は上記問題点を解決する為に単一ビット線方式を
とり、以下の構成をとるものである。すなわち、トラン
スファーゲートを介して接続されている一本のビット線
と基準電圧をそれぞれセンスアンプとして使用するカレ
ントミラー型のシングルエンド型差動増幅器の入力とし
、前記差動増幅器の出力をトランスファーゲートを介し
て読み出し線に、前記ビット線を書き込み線に接続し。
つあるのだが、高積化が進むにつれ、ビット線容量が大
きくなる為、第６図に示す様にビット線分割の必要がで
てきた。第６図（Ａ）は、開放型ビット線方式のビット
線分割を、第６図中）は、ビット線一本のピッチにセン
スアンプが入らない場合の配置を示す。第６図（Ｃ）は
、折り返しビット線方式のビット線分割を示す。第６図
ＣＢ）に示す様に、開放型ビット線方式のビット線分割
は、メモリセルアレイの一番端において、単位長さ当た
りのビット線本数が半分になり、高集積化という点にお
いて不充分な配置となり、開放型ビット線方式の利点が
充分に生かされないという問題があり、第６図停）に示
す様な単一ビット線方式が要求される０ 問題点を解決するだめの手段 本発明は上記問題点を解決する為に単一ビット線方式を
とり、以下の構成をとるものである。すなわち、トラン
スファーゲートを介して接続されている一本のビット線
と基準電圧をそれぞれセンスアンプとして使用するカレ
ントミラー型のシングルエンド型差動増幅器の入力とし
、前記差動増幅器の出力をトランスファーゲートを介し
て読み出し線に、前記ビット線を書き込み線に接続し。
また、前記読み出し線と書き込み線は、トランスファー
ゲートを介して接続され、かつ、それぞれ前記基準電圧
とトランスファーゲートを介して接続され、さらに前記
読み出し線と書き込み線の一方の端に設置されているラ
ッチ型の差動増幅器の入力端子に接続された構成を有す
る半導体記憶装置である。
ゲートを介して接続され、かつ、それぞれ前記基準電圧
とトランスファーゲートを介して接続され、さらに前記
読み出し線と書き込み線の一方の端に設置されているラ
ッチ型の差動増幅器の入力端子に接続された構成を有す
る半導体記憶装置である。
作用
本発明は、上記の構成により単一ビット線方式が可能に
なりビット線を分割した場合においても。
なりビット線を分割した場合においても。
開放型ビット線方式と同様のメモリセルの配置が可能に
なり、ＤＲＡＭのよシ一層の高集積化が可能になる。ま
た基準電圧に容量の大きいセルプレートの電位を使用す
る事により安定な基準電圧が供給される。
なり、ＤＲＡＭのよシ一層の高集積化が可能になる。ま
た基準電圧に容量の大きいセルプレートの電位を使用す
る事により安定な基準電圧が供給される。
実施例
本発明による単一ビット線方式の第１の実施例の回路図
を第１図に示す。第１図に示す様に、センスアンプとし
て使用するカレントミラー形のシングルエンド型差動増
幅器１を設け、一方の入力端子１６にプリチャージレベ
ルの電圧Ｖｐｒ６１４を入力し、もう一方の入力端子１
ｅには、 Ｖｐｒ。
を第１図に示す。第１図に示す様に、センスアンプとし
て使用するカレントミラー形のシングルエンド型差動増
幅器１を設け、一方の入力端子１６にプリチャージレベ
ルの電圧Ｖｐｒ６１４を入力し、もう一方の入力端子１
ｅには、 Ｖｐｒ。
１４とトランスファーゲート９で接続されているビット
線らを接続する。差動増幅器１の出力１７はトランスフ
ァーゲート了を介して読み出し線３に接続されており％
またビット線６は、トランスファーゲート８を介して書
き込み線４に接続されている。読み出し線３と書き込み
線４はトランスファーゲート１０を介して接続され、か
つトランスファーゲート１１を介してＶｐｒ６１４を接
続されている。また、読み出し線３と書き込み線４はそ
れぞれラッチ形の差動増幅器２の入力端子６１゜６２と
接続されている構成をとっている。２はラッチ形差動増
幅器、１８は差動増幅器１の制御信号、１９はトランス
フ１ゲー）９，１０．１１の制御信号、２０はトランス
ファゲート７の制御信号、２１はトランスフ１ゲート８
の制御信号、２２はワード線１２の制御信号、２３は読
み出し線の電位、２４は書き込み線の電位、２６は第３
の電源、３１は第２の電源線、３４はトランスファゲー
ト７の制御信号線、３６はトランスファゲート８の制御
信号線、３６はラッチ型差動増幅器の制御信号、４１は
トランスフ１ゲート、４２はセンスアンプである。
線らを接続する。差動増幅器１の出力１７はトランスフ
ァーゲート了を介して読み出し線３に接続されており％
またビット線６は、トランスファーゲート８を介して書
き込み線４に接続されている。読み出し線３と書き込み
線４はトランスファーゲート１０を介して接続され、か
つトランスファーゲート１１を介してＶｐｒ６１４を接
続されている。また、読み出し線３と書き込み線４はそ
れぞれラッチ形の差動増幅器２の入力端子６１゜６２と
接続されている構成をとっている。２はラッチ形差動増
幅器、１８は差動増幅器１の制御信号、１９はトランス
フ１ゲー）９，１０．１１の制御信号、２０はトランス
ファゲート７の制御信号、２１はトランスフ１ゲート８
の制御信号、２２はワード線１２の制御信号、２３は読
み出し線の電位、２４は書き込み線の電位、２６は第３
の電源、３１は第２の電源線、３４はトランスファゲー
ト７の制御信号線、３６はトランスファゲート８の制御
信号線、３６はラッチ型差動増幅器の制御信号、４１は
トランスフ１ゲート、４２はセンスアンプである。
上記構成の回路を第２図に示すタイミングで動作させる
事により、単一ビット線方式が可能になる。すなわち信
号φＧ、１８が立ち上がる事によシ。
事により、単一ビット線方式が可能になる。すなわち信
号φＧ、１８が立ち上がる事によシ。
差動増幅器１が動作を開始し、差動増幅器１の出力１７
がプリチャージ電位ｖｐｒ６に安定する。次に信号φＰ
ＲＩＣ１９が立ちさがる事によって、ビット線６と基準
電圧Ｖｐｒ６１４を切シ、ワード線１２が、選択される
とメそリーセル６に貯えられていた電荷が読み出され、
ビット線６の電位がΔＶだけ変化する。そのビット線６
の電位の変化を差動増幅器１がセンスし出力する。次に
信号φＲ２０が立ち上がりトランスファーゲート７が開
き、差動増幅器１の出力１７が読み出し線３に読み出さ
れ、続いて信号φＭ３６が立ち上がり、ラッチ型の差動
増幅器２が動作を開始する事により、読み出し線３の電
位ｖＲＫ ２３と書き込み線４の電位ＶＷ、 ２４は、
完全に１と０に分離される。この時。
がプリチャージ電位ｖｐｒ６に安定する。次に信号φＰ
ＲＩＣ１９が立ちさがる事によって、ビット線６と基準
電圧Ｖｐｒ６１４を切シ、ワード線１２が、選択される
とメそリーセル６に貯えられていた電荷が読み出され、
ビット線６の電位がΔＶだけ変化する。そのビット線６
の電位の変化を差動増幅器１がセンスし出力する。次に
信号φＲ２０が立ち上がりトランスファーゲート７が開
き、差動増幅器１の出力１７が読み出し線３に読み出さ
れ、続いて信号φＭ３６が立ち上がり、ラッチ型の差動
増幅器２が動作を開始する事により、読み出し線３の電
位ｖＲＫ ２３と書き込み線４の電位ＶＷ、 ２４は、
完全に１と０に分離される。この時。
読み出し線３に読み出された情報は、メモリセル６に貯
えられていた情報と反転しており、読み出し線３と反対
の情報である書き込み線４の電位ＶＷＲ２４を再書き込
みする。すなわち、信号φＷ２２が立ち上がりトランス
ファーゲート８が開き、書き込み線４の電位’ＩｗＲ２
４がビット線６に伝わり、それがメモリセル６に書き込
まれる。最後にワード線１２の電位を下げ、信号φＰＲ
Ｋ１９が立ち上がり、プリチャージを行なう事によシ、
読み出し時の１サイクルが終了する。
えられていた情報と反転しており、読み出し線３と反対
の情報である書き込み線４の電位ＶＷＲ２４を再書き込
みする。すなわち、信号φＷ２２が立ち上がりトランス
ファーゲート８が開き、書き込み線４の電位’ＩｗＲ２
４がビット線６に伝わり、それがメモリセル６に書き込
まれる。最後にワード線１２の電位を下げ、信号φＰＲ
Ｋ１９が立ち上がり、プリチャージを行なう事によシ、
読み出し時の１サイクルが終了する。
書き込みは、差動増幅器１を動作させずにラッチ型の差
動増幅器２のみを動作させて行なう。
動増幅器２のみを動作させて行なう。
本発明による第２の実施例を第３図に示す。第３図に示
す様に、読み出し線３と書き込み線４は。
す様に、読み出し線３と書き込み線４は。
そのままデータバスとして使用する事も出来る。
本発明による第３の実施例を第４図に示す。第３図に示
す様な配置を行なった場合、２本のビット線のピッチに
差動増幅器１等が入りきらない場合は、第４図に示す様
にトランスファーゲート４１を用いる事により、複数本
のビット線を差動増幅器で受けもたせる事によシ解決で
きる。
す様な配置を行なった場合、２本のビット線のピッチに
差動増幅器１等が入りきらない場合は、第４図に示す様
にトランスファーゲート４１を用いる事により、複数本
のビット線を差動増幅器で受けもたせる事によシ解決で
きる。
発明の効果
以上述べてきた様に本発明によれば、メモリセルとセン
スアンプの配置を効率的に行なう事が可能になり、たと
えばＤＲＡＭの高集積化が可能になると同時にレイアウ
ト設計が容易になるという効果もあり、そのＤＲＡＭの
設計期間を短縮できる。
スアンプの配置を効率的に行なう事が可能になり、たと
えばＤＲＡＭの高集積化が可能になると同時にレイアウ
ト設計が容易になるという効果もあり、そのＤＲＡＭの
設計期間を短縮できる。
第１図は本発明の第１の実施例におけるＤＲＡＭの回路
図、第２図は第１の実施例のＤＲＡＭを動作させるタイ
ミングおよび出力波形を示す図、第３図は本発明の第２
の実施例の回路図、第４図は本発明の第３の実施例の回
路図、第６図は従来のＤＲＡＭのメモリとセンスアン・
プの配置図、第６図は同センスアンプとビット線の配置
の比較図である。 １・・・・・・カレントミラー型のシングルエンド型差
動増幅器、２・・・・・・ラッチ形差動増幅器、３・・
・・・・読み出し線、４・・・・・・書き込み線、６・
・・・・・メモリーセル、６・・・・・・ビット線、７
，８，９．１０．１１・・・・・・トランスファーゲー
ト、１２・・・・・・ワード線、１３・・・・・・第１
の電源、１４・・・・・・第２の電源、１６゜１６・・
・・・・差動増幅器１０入力、１了・・・・・・差動増
幅器１の出力、１８・・・・・・差動増幅器１の制御信
号。 １９・・・・・・トランファーゲート９，１０．１１の
制御信号、２ｏ・・・・・・トランスファ−ゲート７０
制御信号、２１・・・・・・トランスファーゲート８の
制御信号、２２・・・・・・ワード線１２の制御信号、
２３・・・・・・読み出し線の電位、２４・・・・・・
書き込み線の電位、２６・・・・・・第３の電源、３１
・・・・・・第２の電源線。 ３４・・・・・・トランスファーゲート７の制御信号線
。 ３６・・・・・・トランスファーゲート８の制御信号線
。 ３６・・・・・・ラッチ型差動増幅器の制御信号、４１
・・・・・・トランスファーゲートｓ４２・・・・・・
センスアンプ。 ５１．５２・・・・・・入力端子。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第５
図 （＾）（Ｂ） 第６図 （リ ［口＝＝口に二二 尉＝」頂＝ 第６図
図、第２図は第１の実施例のＤＲＡＭを動作させるタイ
ミングおよび出力波形を示す図、第３図は本発明の第２
の実施例の回路図、第４図は本発明の第３の実施例の回
路図、第６図は従来のＤＲＡＭのメモリとセンスアン・
プの配置図、第６図は同センスアンプとビット線の配置
の比較図である。 １・・・・・・カレントミラー型のシングルエンド型差
動増幅器、２・・・・・・ラッチ形差動増幅器、３・・
・・・・読み出し線、４・・・・・・書き込み線、６・
・・・・・メモリーセル、６・・・・・・ビット線、７
，８，９．１０．１１・・・・・・トランスファーゲー
ト、１２・・・・・・ワード線、１３・・・・・・第１
の電源、１４・・・・・・第２の電源、１６゜１６・・
・・・・差動増幅器１０入力、１了・・・・・・差動増
幅器１の出力、１８・・・・・・差動増幅器１の制御信
号。 １９・・・・・・トランファーゲート９，１０．１１の
制御信号、２ｏ・・・・・・トランスファ−ゲート７０
制御信号、２１・・・・・・トランスファーゲート８の
制御信号、２２・・・・・・ワード線１２の制御信号、
２３・・・・・・読み出し線の電位、２４・・・・・・
書き込み線の電位、２６・・・・・・第３の電源、３１
・・・・・・第２の電源線。 ３４・・・・・・トランスファーゲート７の制御信号線
。 ３６・・・・・・トランスファーゲート８の制御信号線
。 ３６・・・・・・ラッチ型差動増幅器の制御信号、４１
・・・・・・トランスファーゲートｓ４２・・・・・・
センスアンプ。 ５１．５２・・・・・・入力端子。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第５
図 （＾）（Ｂ） 第６図 （リ ［口＝＝口に二二 尉＝」頂＝ 第６図
Claims (2)
- （１）第１のトランスファーゲートを介して接続されて
いる一本のビット線と基準電圧をそれぞれセンスアンプ
として使用するカレントミラー型のシングルエンド型差
動増幅器の入力とし、前記差動増幅器の出力を、第２の
トランスファーゲートを介して読み出し線に、前記ビッ
ト線を第３のトランスファーゲートを介して書き込み線
に接続し、前記読み出し線と書き込み線は第４のトラン
スファーゲートを介して接続されかつそれぞれ前記基準
電圧と第５、第６のトランスファーゲートを介して接続
され、前記読み出し線と書き込み線の一方の端はラッチ
型の差動増幅器の入力端子と接続されてなる半導体記憶
装置。 - （２）基準電圧に、セルプレートの電位を使用する特許
請求の範囲第１項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62129322A JPH06105549B2 (ja) | 1987-05-26 | 1987-05-26 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62129322A JPH06105549B2 (ja) | 1987-05-26 | 1987-05-26 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63292490A true JPS63292490A (ja) | 1988-11-29 |
| JPH06105549B2 JPH06105549B2 (ja) | 1994-12-21 |
Family
ID=15006716
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62129322A Expired - Lifetime JPH06105549B2 (ja) | 1987-05-26 | 1987-05-26 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06105549B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07235180A (ja) * | 1994-02-23 | 1995-09-05 | Nec Corp | 半導体記憶装置 |
| JPH08335389A (ja) * | 1995-06-08 | 1996-12-17 | Nec Corp | 半導体記憶装置 |
| JP2006338877A (ja) * | 2006-09-21 | 2006-12-14 | Renesas Technology Corp | 半導体記憶装置 |
-
1987
- 1987-05-26 JP JP62129322A patent/JPH06105549B2/ja not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07235180A (ja) * | 1994-02-23 | 1995-09-05 | Nec Corp | 半導体記憶装置 |
| JPH08335389A (ja) * | 1995-06-08 | 1996-12-17 | Nec Corp | 半導体記憶装置 |
| JP2006338877A (ja) * | 2006-09-21 | 2006-12-14 | Renesas Technology Corp | 半導体記憶装置 |
| JP4542074B2 (ja) * | 2006-09-21 | 2010-09-08 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06105549B2 (ja) | 1994-12-21 |
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