JPH07235180A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】センス増幅器部分の素子数及び面積を小さく
し、より微細化より大容量化をはかる。 【構成】共通センス増幅器ＧＳＡ及び共通ビット線ＧＢ
Ｌ１，ＧＢＬ２の１組に対応して、第１及び第２のメモ
リセルアレイＭＡ１，ＭＡ２に対し、１本のデータ線
（第１の）ＤＬ１を設けて読出し動作時にはこのデータ
線ＤＬ１に読出されたデータを検出して共通ビット線Ｇ
ＢＬ２に伝達し、書込み動作時には共通ビット線ＧＢＬ
１のデータをデータ線ＤＬ１に伝達する第１の片側セン
ス増幅器ＳＳＡ１を設ける。第３及び第４のメモリセル
アレイＭＡ３，ＭＡ４に対し、１本のデータ線（第２
の）ＤＬ２を設けて読出し動作時にはこのデータ線ＤＬ
２に読出されたデータを検出して共通ビット線ＧＢＬ１
に伝達し、書込み動作時には共通ビット線ＧＢＬ１のデ
ータをデータ線ＤＬ２に伝達する第２の片側センス増幅
器ＳＳＡ２を設ける。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体記憶装置に関し、
特に複数のメモリセルアレイの対応メモリセル列及びし
きい値補正機能付きの対応センス増幅器に対し共通のビ
ット線及びセンス増幅器を備えたＤＲＡＭ型の半導体記
憶装置に関する。

【０００２】

【従来の技術】大容量の半導体記憶装置（例えばギガビ
ット級のＤＲＡＭ）では、１つのセンス増幅器と接続す
るビット線の付加容量が増加し動作速度が低下するた
め、メモリセルアレイを複数個に分割して各ビット線の
付加容量を低減し、これらメモリセルアレイの対応する
ビット及びセンス増幅器に対し共通のビット線と高速動
作する共通のセンス増幅器とを設け高速化を計る、など
の工夫が施されている（例えば、ＵＬＳＩ ＤＲＡＭ技
術、サイエンスフォーラム社発行，８９〜９０頁参
照）。

【０００３】これらメモリセルアレイの各ビット線と対
応するセンス増幅器には、対応するビット線のレベルを
検知する（レベル検知用の）トランジスタを含む。この
レベル検知用のトランジスタには、当然しきい値電圧の
ばらつきがあり、このしきい値電圧のばらつきは、メモ
リ容量の増大に伴なってセンス増幅器の数も増加するの
で、増大傾向にある。レベル検知用のトランジスタのし
きい値電圧の差はそのままオフセット電圧となるため、
Ｓ／Ｎの低下、感度低下という問題が生じる。

【０００４】また、ＤＲＡＭのチップ面積は世代ごとに
約１．５倍に増加する。これに対して、センス増幅器の
占有面積は急激に増加している。これは、メモリセルに
トレンチ型やスタック型といった立体構造を用いること
によりその面積を削減しているのに対し、センス増幅器
は依然として平面構造となっている等の理由による。従
って、レイアウト面積オーバーヘッドが増加するという
問題が生じる。これら二つの問題を解決し、ギガビット
級のＤＲＡＭを実現するには、しきい値電圧のばらつき
を補償しつつ面積を削減したセンス増幅器を形成するこ
とが大変重要となる。

【０００５】図４はこれらの問題を解決するものとして
提案された半導体記憶装置の一例を示す回路図である
（例えば、特開平５−４７１７９号公報、図１５参
照）。この例では、各メモリセルアレイのビット線対と
対応するセンス増幅器をダイレクトセンス方式としてＮ
ＭＯＳトランジスタだけで構成し、各メモリセルアレイ
のビット線対と共通ビット線対とを別々の層に形成する
階層ビット線構成としている。

【０００６】この半導体記憶装置は、互いに対をなしか
つ近接，並行して形成された第１及び第２のビット線
（ＢＬ１１，ＢＬ１２）から成る複数のビット線対（図
４には１対のみ表示）、並びにこれらビット線（ＢＬ１
１，ＢＬ１２）それぞれに複数個ずつ（図４には１個ず
つのみ表示）対応配置されたメモリセル（Ｃ１１／Ｃ１
２）を備え、これらメモリセルのうちの選択されたメモ
リセルに対し対応するビット線に伝達されたデータを書
込み、この選択されたメモリセルの記憶データを対応す
るビット線に読出すメモリセルアレイＭＡ１０と、この
メモリセルアレイＭＡ１０と同一構成（ただしビット線
記号はＢＬ２１，ＢＬ２２）、同一機能でかつ対応する
ビット線を同一線上に合わせるように配置されたメモリ
セルアレイＭＡ２０と、メモリセルアレイＭＡ１０，Ｍ
Ａ２０に含まれるメモリセルのうちの所定のメモリセル
を選択する複数のワード線（ＷＬ１１，ＷＬ１２，…，
ＷＬ２１，ＷＬ２２，…）と、メモリセルアレイＭＡ１
０，ＭＡ２０の第１及び第２のビット線（ＢＬ１１，Ｂ
Ｌ１２）／（ＢＬ２１，ＢＬ２２）それぞれをプリチャ
ージ制御信号ＰＣＳに従って所定のタイミングで電源電
圧Ｖｃｃのほぼ１／２のレベル（プリチャージ電圧Ｖ
Ｈ）にプリチャージするプリチャージ回路ＰＣ１０，Ｐ
Ｃ２０と、メモリセルアレイＭＡ１０，ＭＡ２０の対応
するビット線対（ＢＬ１１，ＢＬ１２），（ＢＬ２１，
ＢＬ２２）それぞれに対して設けられた互いに対をなす
第１及び第２の共通ビット線ＧＢＬ１，ＧＢＬ２と、こ
れら共通ビット線ＧＢＬ１，ＧＢＬ２間の差電圧を増幅
する共通センス増幅器ＧＳＡと、ソースに基準，補正電
圧ＯＣＶ１を受けゲートを第１／第２のビット線ＢＬ１
１／ＢＬ１２と接続するレベル検出用のＮＭＯＳ型の第
１のトランジスタＱ１１／Ｑ２１、ゲートにしきい値補
正制御信号ＣＶＴ１を受けソースを第１のトランジスタ
Ｑ１１／Ｑ２１のドレインと接続しドレインを第１／第
２のビット線ＢＬ１１／ＢＬ１２と接続するしきい値補
正用のＮＭＯＳ型の第２のトランジスタＱ１２／Ｑ２
２、ゲートに読出し制御信号ＲＳ１を受けソース，ドレ
インの一方を第１のトランジスタＱ１１／Ｑ２１のドレ
インと接続し他方を第２／第１の共通ビット線ＧＢＬ２
／ＧＢＬ１と接続する読出し用のＮＭＯＳ型の第３のト
ランジスタＱ１３／Ｑ２３、並びにゲートに書込み制御
信号ＷＳ１を受けソース，ドレインの一方を第１／第２
の共通ビット線ＧＢＬ１／ＧＢＬ２と接続し他方を第１
／第２のビット線ＢＬ１１／ＢＬ１２と接続する書込み
用のＮＭＯＳ型の第４のトランジスタＱ１４／Ｑ２４を
備え、読出し動作時、第１／第２のビット線ＢＬ１１／
ＢＬ１２のレベルを第２／第１の共通ビット線ＧＢＬ２
／ＧＢＬ１にで達し書込み動作時、第１／第２の共通ビ
ット線ＧＢＬ１／ＧＢＬ２のレベルを第１／第２のビッ
ト線ＢＬ１１／ＢＬ１２に伝達するセンス増幅器ＳＡ１
０と、このセンス増幅器ＳＡ１０と同様に構成され、読
出し動作時、第１／第２のビット線ＢＬ２１／ＢＬ２２
のレベルに第２／第１の共通ビット線ＧＢＬ２／ＧＢＬ
１に伝達し書込み動作時、第１／第２の共通ビット線Ｇ
ＢＬ１／ＧＢＬ２のレベルを第１／第２のビット線ＢＬ
２１／ＢＬ２２に伝達するセンス増幅器ＳＡ２０とを有
する構成となっている。

【０００７】次にこの半導体記憶装置の動作について図
５のタイミング波形図を参照して説明する。

【０００８】１サイクルの動作は、プリチャージ期間Ｔ
１、しきい値電圧補償期間Ｔ２、読出し期間Ｔ３、
（再）書込み期間Ｔ４の四つに大きく分けられる。ま
ず、プリチャージ回路により、ビット線対ＢＬ１１，Ｂ
Ｌ１２をＶｃｃ／２レベルにプリチャージする。次に、
プリチャージ制御信号ＰＣＳをインアクティブレベルに
して、プリチャージ回路非活性化した後、しきい値補正
制御信号ＣＶＴ１を高レベルにしトランジスタＱ１２，
Ｑ２２をオンにしてトランジスタＱ１１，Ｑ２１をダイ
オード接続し、同時に基準・補正電圧ＯＣＶ１を補正用
レベルにしてトランジスタＱ１１，Ｑ２１のしきい値電
圧に対するビット線ＢＬ１１，ＢＬ１２のレベルを補正
する。

【０００９】補正後に複数のワード線のうちの１本、例
えばＷＬ１１を選択レベルにしてメモリセルＣ１１の記
憶データをビット線ＢＬ１１に読出し、同時に基準・補
正電圧ＯＣＶ１を基準レベルにしてトランジスタＱ１
１，Ｑ２１によりビット線ＢＬ１１，ＢＬ１２のレベル
を検知する。この後、読出し制御信号ＲＳ１を高レベル
にしてトランジスタＱ１３，Ｑ２３を導通させ、トラン
ジスタＱ１１，Ｑ２１によって検出されたビット線ＢＬ
１１，ＢＬ１２のレベルを共通ビット線ＧＢＬ１，ＧＢ
Ｌ２に伝達する。共通ビット線ＧＢＬ１，ＧＢＬ２間の
差電圧は共通センス増幅器ＧＳＡによりフル振幅まで増
幅されて外部へ出力される。

【００１０】次に、書込み制御信号ＷＳ１を高レベルに
すると、トランジスタＱ１４，Ｑ２４が導通してフル振
幅までの増幅された共通ビット線ＧＢＬ１，ＧＢＬ２の
レベルがビット線ＢＬ１１，ＢＬ１２に伝達されワード
線ＷＬ１１により選択されているメモリセルＣ１１に書
込まれる。

【００１１】この半導体記憶装置では、メモリセルの記
憶データ読出し前にビット線ＢＬ１１，ＢＬ１２のレベ
ルがトランジスタＱ１１，Ｑ２１のしきい値電圧に応じ
て補正されるので、トランジスタＱ１１，Ｑ２１のしき
い値電圧に対するメモリセルの記憶データ読出し時のビ
ット線ＢＬ１１，ＢＬ２１のレベル変化をそれぞれ最高
の状態とすることができ、Ｓ／Ｎの低下及び感度低下と
いう問題を解決することができる。また、この半導体記
憶装置では、前述したように、ビット線ＢＬ１１，ＢＬ
１２，ＢＬ２１，ＢＬ２２と共通ビット線ＧＢＬ１，Ｇ
ＢＬ２とは別々の層に形成され、また、センス増幅器Ｓ
Ａ１０，ＳＡ２０はＮＭＯＳ型のみのトランジスタで構
成されているので、その面積を小さくすることができ、
レイアウト面積オーバーヘッドを低減することができ
る。

【００１２】半導体記憶装置に対する大容量化の要求は
とどまることを知らず、その要求は、微細化技術等のた
ゆまぬる技術革新によって実現されてきた。前述の半導
体記憶装置において、微細化技術の進展により、メモリ
セル面積の縮小及びビット線間隔の縮小は可能となる
が、共通ビット線は、高速動作を維持するために、その
幅及び間隔を縮小することができない。従って、前述の
ように、１対の共通ビット線対に対し、各メモリセルア
レイの１対のビット線対を対応させる構成では、共通ビ
ット線対の間隔に対しビット線の間隔の方が狭くなるの
で、無駄なスペースが生じ、大容量化が困難となる。そ
こで、１対の共通ビット線に対し、各メモリセルアレイ
の複数対（例えば２対）のビット線対を対応させて大容
量化した半導体記憶装置が実現できる。

【００１３】上述の例では、フォールデッド・ビット線
型を対象として説明してきたが、オープン・ビット線型
についても同様である。図６は１対の共通ビット線対に
対し各メモリセルアレイの２対のビット線対相当のビッ
ト線を対応させた場合のオープン・ビット線型の半導体
記憶装置の一般的な例を示す回路図である。

【００１４】この半導体記憶装置（第２の例）は、共通
センス増幅器ＧＳＡ，共通ビット線ＧＢＬ１，ＧＢＬ
２，センス増幅器ＳＡ１０，ＳＡ２０，及びプリチャー
ジ回路ＰＣ１０，ＰＣ２０の構成は図４に示された第１
の例と同一である。

【００１５】各センス増幅器ＳＡ１０／ＳＡ２０に対し
これらセンス増幅器の両側に配置された２つのメモリセ
ルアレイＭＡ１，ＭＡ２／ＭＡ３，ＭＡ４が対応し、各
メモリセルアレイＭＡ１〜ＭＡ４は１本のワード線（Ｗ
Ｌ１１〜ＷＬ４１）により４個のメモリセル（Ｃ１１〜
Ｃ１４）が選択され、それぞれ対応する４本のビット線
（ＢＬ１１〜ＢＬ１４）との間でデータの授受が行なわ
れる。メモリセルアレイＭＡ１／ＭＡ３の４本のビット
線（ＢＬ１１〜ＢＬ１４）のうちの１本がデータ転送回
路ＤＴ１／ＤＴ３により選択され、データ線ＤＬ１１／
ＤＬ２１を介してセンス増幅器ＳＡ１０／ＳＡ２０の一
方の入出力端と接続し、メモリセルアレイＭＡ２／ＭＡ
４の４本のビット線のうちの１本がデータ転送回路ＤＴ
２／ＤＴ４により選択され、データ線ＤＬ１２／ＤＬ２
２を介してセンス増幅器ＳＡ１０／ＳＡ２０の他方のデ
ータ入出力端と接続する。

【００１６】この半導体記憶装置においては、まず、デ
ータ転送回路ＤＴ１，ＤＴ２／ＤＴ３，ＤＴ４によりメ
モリセルアレイＭＡ１，ＭＡ２／ＭＡ３，ＭＡ４の４本
のビット線（ＢＬ１１〜ＢＬ１４）を対応するデータ線
ＤＬ１１，ＤＬ１２／ＤＬ２１，ＤＬ２２に接続してこ
れらデータ線及びビット線をプリチャージ回路ＰＣ１０
／ＰＣ２０により所定のレベル（ＶＨ）にプリチャージ
し（図５のＴ１相当）、次にしきい値補正制御信号ＣＶ
Ｔ１，ＣＶＴ２をアクティブレベル、基準・補正電圧Ｏ
ＣＶ１，ＯＣＶ２を補正用レベルにしてセンス増幅器Ｓ
Ａ１０／ＳＡ２０のトランジスタＱ１１，Ｑ２１のしき
い値電圧に対するデータ線，ビット線のレベルを補正す
る（図５のＴ２相当）。

【００１７】次に、複数のワード線（ＷＬ１１〜ＷＬ４
１）のうちの１本（例えばＷＬ１１）を選択レベルとし
て１つのメモリセルアレイ（ＭＡ１）の一行のメモリセ
ル（Ｃ１１〜Ｃ１４）を選択しこれらメモリセルの記憶
データを対応するビット線（ＢＬ１１〜ＢＬ１４）に読
出すと共にデータ転送回路（ＤＴ１，ＤＴ２）により対
応するセンス増幅器（ＳＡ１）の両側に配置されたメモ
リセルアレイ（ＭＡ１，ＭＡ２）の対応するビット線１
本ずつ（例えばＢＬ１１等）を選択して対応するデータ
線（ＤＬ１１，ＤＬ１２）に接続した後、読出し制御信
号（ＲＳ１）をアクティブレベルにし、選択されたビッ
ト線のレベルをセンス増幅器（ＳＡ１０）で検知し共通
ビット線ＧＢＬ１，ＧＢＬ２に伝達する。そして共通セ
ンス増幅器ＧＳＡは共通ビット線ＧＢＬ１，ＧＢＬ２間
の差電圧をフル振幅まで増幅する（図５のＴ３相当）。

【００１８】この後、書込み制御信号（ＷＳ１）をアク
ティブレベルにすることにより、センス増幅器（ＳＡ１
０）のＱ１４，Ｑ２４及びデータ線（ＤＬ１１）を介し
て選択されたメモリセル（Ｃ１１）にデータが再書込み
される。

【００１９】

【発明が解決しようとする課題】上述した従来の半導体
記憶装置の第２の例では、１対の共通ビット線対に対し
各メモリセルアレイの複数対相当のビット線を対応させ
た構成となっているので、共通ビット線対とビット線対
とが１対１対応の第１の例に比べ、メモリセル及びビッ
ト線の微細化が進行したときの無駄がはぶけて大容量化
が容易となるものの、センス増幅器ＳＡ１０，ＳＡ２０
は依然として平面構造でかつ回路素子数も多いため、セ
ンス増幅器によって共通ビット線の間隔が制限され、そ
れ以上の微細化、大容量化が困難であるという欠点があ
る。

【００２０】本発明の目的は、センス増幅器の回路素子
数を低減してその占有面積を縮小し、更に微細化，大容
量化できる半導体記憶装置を提供することにある。

【００２１】

【課題を解決するための手段】本発明の半導体記憶装置
は、互いに対をなしかつ近接、並行して第１の層に形成
された第１及び第２の共通ビット線と、これら第１及び
第２の共通ビット線とそれぞれ並行して第２の層に形成
された複数のビット線、並びにこれらビット線それぞれ
に複数個ずつ対応配置されたメモリセルをそれぞれ備
え、これらメモリセルのうちの選択されたメモリセルに
対し対応するビット線に伝達されたデータを書込みこの
選択されたメモリセルの記憶データを対応するビット線
に読出す第１及び第２のメモリセルアレイと、これら第
１及び第２のメモリセルアレイと対応して設けられ前記
複数のビット線と対応するビット線、並びにこれらビッ
ト線それぞれに複数個ずつ対応配置されたメモリセルを
それぞれ備え、これらメモリセルのうちの選択されたメ
モリセルに対し対応するビット線に伝達されたデータを
書込みこの選択されたメモリセルの記憶データを対応す
るビット線に読出す第３及び第４のメモリセルアレイ
と、前記第１〜第４のメモリセルアレイに含まれるメモ
リセルのうちの所定のメモリセルを選択する複数のワー
ド線と、第１及び第２のデータ線と、前記第１，第２
（又は第３，第４）のメモリセルアレイ中のメモリセル
が選択されたときにはこの選択されたメモリセルが含ま
れるメモリセルアレイの選択されたビット線と前記第１
（又は第２）のデータ線、及びこのメモリセルアレイと
対応する前記第３，第４（又は第１，第２）のメモリセ
ルアレイの選択されたビット線と前記第２（又は第１）
のデータ線とをそれぞれ接続しこれらデータ線及びビッ
ト線間のデータの伝達制御を行うデータ転送制御手段
と、前記第１〜第４のメモリセルアレイに含まれるビッ
ト線及び第１，第２のデータ線を所定のタイミングで所
定のレベルにプリチャージするプリチャージ手段と、前
記第１のデータ線のレベルを検出するレベル検出用トラ
ンジスタ及びこのトランジスタのしきい値電圧に対する
補正手段を備え読出し動作時にはこの検出用のトラジス
タの検出出力を前記第２の共通ビット線に伝達し書込み
動作時には前記第１の共通ビット線のデータを前記第１
のデータ線に伝達する第１の片側センス増幅部と、前記
第２のデータ線のレベルを検出するレベル検出用のトラ
ンジスタ及びこのトランジスタのしきい値電圧に対する
補正手段を備え読出し動作時にはこの検出用のトランジ
スタの検出出力を前記第１の共通ビット線に伝達し書込
み動作時には前記第２の共通ビット線のデータを前記第
２のデータ線に伝達する第２の片側センス増幅部と、前
記第１及び第２の共通ビット線間の差電圧を増幅する共
通センス増幅器とを有している。また、第１（第２）の
片側センス増幅部が、ソースに基準・補正電圧を受けゲ
ートを第１（第２）のデータ線と接続するレベル検出用
のＮチャネル型の第１のトランジスタと、ゲートにしき
い値補正制御信号を受けソースを前記第１のトランジス
タのドレインと接続しドレインを前記第１（第２）のデ
ータ線と接続するしきい値補正用のＮチャネル型の第２
のトランジスタと、ゲートに読出し制御信号を受けソー
ス，ドレインの一方を前記第１のトランジスタのドレイ
ンと接続し他方を第２（第１）の共通ビット線と接続す
る読出し用のＮチャネル型の第３のトランジスタと、ゲ
ートに書込み制御信号を受けソース，ドレインの一方を
第１（第２）の共通ビット線と接続し他方を前記第１
（第２）のデータ線と接続する書込み用のＮチャネル型
の第４のトランジスタとを備えて構成される。

【００２２】また、選択されたメモリセルが第１，第２
（第３，第４）のメモリセルアレイに含まれるとき、書
込み動作時、第１（第２）の片側センス増幅部により第
１（第２）の共通ビット線のデータを第１（第２）のデ
ータ線に伝達し、第２（第１）の片側センス増幅器によ
る第２（第１）の共通ビット線からの第２（第１）のデ
ータ線へのデータ伝達を停止するようにし、共通センス
増幅器を、第１及び第２の共通ビット線の長さ方向のほ
ぼ中間点に配置し、第１，第２のメモリセルアレイ及び
第１の片側センス増幅部を含む第１の回路ブロックと、
第３，第４のメモリセルアレイ及び第２の片側センス増
幅部を含む第２の回路ブロックとを、前記共通センス増
幅器の両側に互いに対応するように配置して構成され
る。

【００２３】

【実施例】次に本発明の実施例について図面を参照して
説明する。

【００２４】図１は本発明の第１の実施例を示す回路図
である。

【００２５】この実施例は、互いに対をなしかつ近接，
並行して第１の層に形成された第１及び第２の共通ビッ
ト線ＧＢＬ１，ＧＢＬ２と、これら第１及び第２の共通
ビット線ＧＢＬ１，ＧＢＬ２とそれぞれ並行して第２の
層に形成された複数（図１では４本）のビット線ＢＬｊ
１〜ＢＬｊ４（ｊ＝１，２）、並びにこれらビット線そ
れぞれに複数個ずつ（図１では１個ずつのみ表示）対応
配置されたメモリセルＣ１１〜Ｃ１４をそれぞれ備え、
これらメモリセルのうちの選択されたメモリセルに対し
対応するビット線に伝達されたデータを書込みこの選択
されたメモリセルの記憶データを対応するビット線に読
出す第１及び第２のメモリセルアレイＭＡｊ（ｊ＝１，
２、すなわち、ＭＡ１，ＭＡ２）と、これら第１及び第
２のメモリセルアレイＭＡ１，ＭＡ２と対応して設けら
れ複数のビット線ＢＬｊ１〜ＢＬｊ４（ｊ＝１，２）と
対応するビット線ＢＬｉ１〜ＢＬｊ４（ｊ＝３，４）、
並びにこれらビット線それぞれに複数個ずつ（図１では
１個ずつのみ表示）対応配置されたメモリセルをそれぞ
れ備え、これらメモリセルのうちの選択されたメモリセ
ルに対し対応するビット線に伝達されたデータを書込み
この選択されたメモリセルの記憶データを対応するビッ
ト線に読出す第３及び第４のメモリセルアレイＭＡｊ
（ｊ＝３，４、すなわちＭＡ３，ＭＡ４）と、第１〜第
４のメモリセルアレイＭＡ１〜ＭＡ４に含まれるメモリ
セルのうちの一行のメモリセルを選択する複数のワード
線ＷＬ１１，ＷＬ２１，ＷＬ３１，ＷＬ４１，…と、第
１及び第２のデータ線ＤＬ１，ＤＬ２と、第１，第２
（又は第３，第４）のメモリセルアレイＭＡ１，ＭＡ２
（ＭＡ３，ＭＡ４）中のメモリセルが選択されたときに
はこの選択されたメモリセルが含まれるメモリセルアレ
イの選択されたビット線と第１（又は第２）のデータ線
ＤＬ１（ＤＬ２）、及びこのメモリセルアレイと対応す
る第３，第４（又は第１，第２）のメモリセルアレイＭ
Ａ３，ＭＡ４（ＭＡ１，ＭＡ２）の選択されたビット線
と第２（又は第１）のデータ線ＤＬ２（ＤＬ１）とをそ
れぞれ接続しこれらデータ線及びビット線間のデータの
伝達制御を行うデータ転送制御手段のデータ転送回路Ｄ
Ｔ１〜ＤＴ４と、第１〜第４のメモリセルアレイＭＡ１
〜ＭＡ４に含まれるビット線ＢＬｊ１〜ＢＬｊ４（ｊ＝
１〜４）及び第１，第２のデータ線ＤＬ１，ＤＬ２をプ
リチャージ制御信号ＰＣＳに従って所定のタイミングで
所定のレベル（ＶＨ）にプリチャージするプリチャージ
回路ＰＣ１，ＰＣ２と、ソースに基準・補正電圧ＯＣＶ
を受けゲートを第１のデータ線ＤＬ１と接続するレベル
検出用のＮチャネル型の第１のトランジスタＱ１１、ゲ
ートにしきい値補正制御信号ＣＶＴを受けソースを第１
のトランジスタＱ１１のドレインと接続しドレインを第
１のデータ線ＤＬ１と接続するしきい値補正用のＮチャ
ネル型の第２のトランジスタＱ１２、ゲートに読出し制
御信号ＲＳ１を受けソース，ドレインの一方を第１のト
ランジスタＱ１２のドレインと接続し他方を第２の共通
ビット線ＧＢＬ２と接続する読出し用のＮチャネル型の
第３のトランジスタＱ１３、及びゲートに書込み制御信
号ＷＳ１を受けソース，ドレインの一方を第１の共通ビ
ット線ＧＢＬ１と接続し他方を第１のデータ線ＤＬ１と
接続する書込み用のＮチャネル型の第４のトランジスタ
Ｑ１４を備え、読出し動作の前にトランジスタＱ１１の
しきい値電圧に対するデータ線ＤＬ１及びビット線ＢＬ
ｊ〜ＢＬｊ４（ｊ＝１，２）のレベル補正を行って読出
し動作時にはデータ線ＤＬ１のレベルを検出して共通ビ
ット線ＧＢＬ２に伝達し書込み動作時には共通ビット線
ＧＢＬ１のレベルをデータ線ＤＬ１に伝達する第１の片
側センス増幅部ＳＳＡ１と、この第１の片側センス増幅
部ＳＳＡ１と同様に構成されてトランジスタＱ２１〜Ｑ
２４を備え、読出し動作の前にトランジスタＱ２１のし
きい値電圧に対するデータ線ＤＬ２及びビット線Ｂｊ１
〜Ｂｊ４（ｊ＝３，４）のレベル補正を行って読出し動
作時にはデータ線ＤＬ２のレベルを検出して共通ビット
線ＧＢＬ１に伝達し書込み動作時には共通ビット線ＧＢ
Ｌ２のレベルをデータ線ＤＬ２に伝達する第２の片側セ
ンス増幅部ＳＳＡ２と、第１及び第２の共通ビット線Ｇ
ＢＬ１ＧＢＬ２間の差電圧を増幅する共通センス増幅器
ＧＳＡとを有する構成となっている。

【００２６】次にこの実施例の動作について説明する。
図２はこの実施例の動作を説明するための各部信号のタ
イミング波形図である。

【００２７】まず、プリチャージ制御信号ＰＣＳ及びデ
ータ転送制御信号ＴＧｊ１〜ＴＧｊ４（ｊ＝１〜４）全
てをアクティブレベルにし、データ線ＤＬ１，ＤＬ２及
びビット線ＢＬｊ１〜ＢＬｊ４（ｊ＝１〜４）をＶｃｃ
／２レベル（ＶＨ）にプリチャージする（期間Ｔ１）。
次に、プリチャージ制御信号ＰＣＳをインアクティブレ
ベルにしてプリチャージ回路ＰＣ１，ＰＣ２を非活性化
した後、しきい値補正制御信号ＣＶＴをアクティブレベ
ルにし補正用のトランジスタＱ１２，Ｑ２２をオンにし
てトランジスタＱ１１，Ｑ２１をダイオード接続し、同
時に基準・補正電圧ＯＣＶを補正用レベルにしてトラン
ジスタＱ１１，Ｑ２１のしきい値電圧に対するデータ線
ＤＬ１，ＤＬ２及びビット線ＢＬｉ〜ＢＬｊ４（ｊ＝１
〜４）のレベルを補正する（期間Ｔ２）。

【００２８】この補正後、複数のワード線（ＷＬ１１，
ＷＬ２１，ＷＬ３１，ＷＬ４１，…）のうちの１本、例
えばＷＬ１１を選択レベルにすると共に選択ビット線
（例えばＢＬ１１，ＢＬ３１）対応のデータ転送制御信
号（ＴＧ１１，ＴＧ３１）以外をインアクティブレベル
にしてメモリセルＣ１１の記憶データをビット線ＢＬ１
１及びデータ線ＤＬ１に読出し、同時に基準・補正電圧
ＯＣＶを基準レベルにしてトランジスタＱ１１によりデ
ータ線ＤＬ１のレベルを検知する。一方、選択ビット線
ＢＬ３１と対応するメモリセルは全て非選択状態である
ので、ビット線ＢＬ３１及びデータ線ＤＬ２はプリチャ
ージレベルのままであり、そのレベルがトランジスタＱ
２１によって検出される。続いて読出し制御信号ＲＳが
アクティブレベルになるとトランジスタＱ１３，Ｑ２３
がオンとなり、データ線ＤＬ１，ＤＬ２のレベルが共通
ビット線ＧＢＬ１，ＧＢＬ２に伝達され、共通センス増
幅器ＧＳＡにより増幅され外部へ出力される（期間Ｔ
３）。

【００２９】この後、読出し制御信号ＲＳをインアクテ
ィブレベル、書込み制御信号ＷＳ１，ＷＳ２をアクティ
ブレベルにすると、トランジスタＱ１４，Ｑ２４がオン
状態となり、ビット線ＢＬ１１，ＢＬ３１及びデータ線
ＤＬ１，ＤＬ２に共通ビット線ＧＢＬ１，ＧＢＬ２のレ
ベルが伝達され、ビット線ＢＬ１１と対応するメモリセ
ルのうちの選択レベルのワード線ＷＬ１１と対応するメ
モリセルＣ１１にビット線ＢＬ１１のレベルのデータの
再書込みが行なわれる。一方ビット線ＢＬ３１と対応す
るメモリセルは全て非選択状態であるので、ビット線Ｂ
Ｌ３１のレベルによるメモリセルへの再書込みは行なわ
れず、これらメモリセルは元のレベルを維持する（期間
Ｔ４）。

【００３０】この後、書込み制御信号ＷＳ１，ＷＳ２及
びデータ転送制御信号ＴＧ１１，ＴＧ３１をインアクテ
ィブレベルにして共通ビット線ＧＢＬ１，ＧＢＬ２とデ
ータ線ＤＬ１，ＤＬ２との間、データ線ＤＬ１，ＤＬ２
と選択ビット線ＢＬ１１，ＢＬ３１との間を切り離し、
更に選択ワード線ＷＬ１１を非選択レベルとしてメモリ
セルＣ１１を選択ビット線ＢＬ１１から切り離し、メモ
リセルＣ１１をデータ保持状態とする。

【００３１】このように、この実施例は、第１及び第２
のメモリセルアレイＭＡ１，ＭＡ２に対し、１本のデー
タ線（第１の）ＤＬ１を設けて読出し動作時にはこのデ
ータ線ＤＬ１に読出されたデータを検出して共通ビット
線ＧＢＬ２に伝達し、書込み動作時には共通ビット線Ｇ
ＢＬ１のデータをデータ線ＤＬ１に伝達する第１の片側
センス増幅器ＳＳＡ１を設け、第３及び第４のメモリセ
ルアレイＭＡ３，ＭＡ４に対し、１本のデータ線（第２
の）ＤＬ２を設けて読出し動作時にはこのデータ線ＤＬ
２に読出されたデータを検出して共通ビット線ＧＢＬ１
に伝達し、書込み動作時には共通ビット線ＧＢＬ１のデ
ータをデータ線ＤＬ２に伝達する第２の片側センス増幅
器ＳＳＡ２を設けた構成となっているので、これら第１
及び第２の片側センス増幅器ＳＳＡ１，ＳＳＡ２を結合
した構成のセンス増幅器ＳＡ１０及びＳＡ２０をメモリ
セルアレイＭＡ１，ＭＡ２及びＭＡ３，ＭＡ４にそれぞ
れ対応して設けた構成の従来例（図６）に比べ、センス
増幅器部分の回路素子数及び占有面積を半減することが
でき、従って共通ビット線間隔の縮小も可能であり、よ
り高度の微細化、より大容量化が可能となる。また、コ
ストの低減、歩留りの向上が可能となる。

【００３２】この実施例において、書込み動作時、書込
み制御信号ＷＳ１，ＷＳ２を同時にアクティブレベルと
したが、共通ビット線ＧＢＬ１，ＧＢＬ２のデータがメ
モリセルに書込まれるのは選択ワード線（上記実施例で
はＷＬ１１）側のみであり、非選択ワード線側のデータ
は書込みには使用されないので、選択ワード（ＷＬ１
１）側の書込み制御信号（ＷＳ１）のみをアクティブレ
ベルとすればよい（図２の破線）。こうすることによ
り、共通ビット線及びデータ線の無駄な充放電がなくな
り、消費電力の節減が可能となる。

【００３３】図３は本発明の第２の実施例を示す回路図
である。

【００３４】この実施例が図１に示された第１の実施例
と相違する点は、共通センス増幅器ＧＳＡを、第１及び
第２共通ビット線ＧＢＬ１，ＧＢＬの長さ方向のほぼ中
間点に配置し、第１，第２のメモリセルアレイＭＡ１，
ＭＡ２及び第１の片側センス増幅部ＳＳＡ１を含む第１
の回路ブロックと、第３，第４のメモリセルアレイＭＡ
３，ＭＡ４及び第２の片側センス増幅部ＳＳＡ２を含む
第２の回路ブロックとを共通センス増幅器ＧＳＡの両側
に互いに対応するように配置した点にある。

【００３５】このような構成とすることにより、共通セ
ンス増幅器ＧＳＡと第１及び第２の片側センス増幅器Ｓ
ＳＡ１，ＳＳＳＡ２との間の共通ビット線ＧＢＬ１，Ｇ
ＢＬ２の長さを短くすることができるので、読出し動作
及び書込み動作を高速化することができる。その他の動
作及び効果は第１の実施例と同様である。

【００３６】

【発明の効果】以上説明したように本発明は、共通セン
ス増幅器及び第１，第２の共通ビット線１組に対応し
て、第１及び第２のメモリセルアレイに対し１本の第１
のデータ線を設けて読出し動作時にはこの第１のデータ
線に読出されたデータを検出して第２の共通ビット線に
伝達し、書込み動作時には第１の共通ビット線のデータ
を第１のデータに伝達する第１の片側センス増幅器を設
け、第３及び第４のメモリセルアレイに対し１本の第２
のデータ線を設けて読出し動作時にはこの第２のデータ
線に読出されたデータを検出して第１の共通ビット線に
伝達し、書込み動作時には第２の共通ビット線のデータ
を第２のデータ線に伝達する第２片側センス増幅器を設
けた構成をしたので、第１及び第２の片側センス増幅器
を結合した構成のセンス増幅器を第１，第２のメモリセ
ルアレイ及び第３，第４のメモリセルアレイそれぞれに
対応して設けた構成の第２の従来例に比べ、センス増幅
器部分の回路素子数及び占有面積を半減することがで
き、従って共通ビット線間隔も縮小でき、より高度の微
細化、より大容量化が可能となると共に、コストの低
減、歩留りの向上がはかれるという効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示す回路図である。

【図２】図１に示された実施例の動作を説明するための
各部信号のタイミング波形図である。

【図３】本発明の第２の実施例を示す回路図である。

【図４】従来の半導体記憶装置の第１の例を示す回路図
である。

【図５】図４に示された半導体記憶装置の動作を説明す
るための各部信号のタイミング波形図である。

【図６】従来の半導体記憶装置の第２の例を示す回路図
である。

【符号の説明】

ＢＬ１１〜ＢＬ１４，ＢＬ２１〜ＢＬ２４，ＢＬ３１〜
ＢＬ３４，ＢＬ４１〜ＢＬ４４ ビット線 Ｇ１１〜Ｃ１４ メモリセル ＤＬ１，ＤＬ２，ＤＬ１１，ＤＬ１２，ＤＬ２１，ＤＬ
２２ データ線 ＤＴ１〜ＤＴ４ データ転送回路 ＧＢＱ１，ＧＢＬ２ 共通ビット線 ＧＳＡ 共通センス増幅器 ＭＡ１〜ＭＡ４，ＭＡ１０，ＭＡ２０ メモリセルア
レイ ＰＣ１，ＰＣ２，ＰＣ１０，ＰＣ２０ プリチャージ
回路 Ｑ１１〜Ｑ１４，Ｑ２１〜Ｑ２４ トランジスタ ＳＡ１０，ＳＡ２０ センス増幅器 ＳＳＡ１，ＳＳＡ２ 片側センス増幅器 ＷＬ１１，ＷＬ１２，ＷＬ２１，ＷＬ２２，ＷＬ３１，
ＷＬ４１ ワード線

Claims (4)

【特許請求の範囲】
1. 【請求項１】 互いに対をなしかつ近接、並行して第１
   の層に形成された第１及び第２の共通ビット線と、これ
   ら第１及び第２の共通ビット線とそれぞれ並行して第２
   の層に形成された複数のビット線、並びにこれらビット
   線それぞれに複数個ずつ対応配置されたメモリセルをそ
   れぞれ備え、これらメモリセルのうちの選択されたメモ
   リセルに対し対応するビット線に伝達されたデータを書
   込みこの選択されたメモリセルの記憶データを対応する
   ビット線に読出す第１及び第２のメモリセルアレイと、
   これら第１及び第２のメモリセルアレイと対応して設け
   られ前記複数のビット線と対応するビット線、並びにこ
   れらビット線それぞれに複数個ずつ対応配置されたメモ
   リセルをそれぞれ備え、これらメモリセルのうちの選択
   されたメモリセルに対し対応するビット線に伝達された
   データを書込みこの選択されたメモリセルの記憶データ
   を対応するビット線に読出す第３及び第４のメモリセル
   アレイと、前記第１〜第４のメモリセルアレイに含まれ
   るメモリセルのうちの所定のメモリセルを選択する複数
   のワード線と、第１及び第２のデータ線と、前記第１，
   第２（又は第３，第４）のメモリセルアレイ中のメモリ
   セルが選択されたときにはこの選択されたメモリセルが
   含まれるメモリセルアレイの選択されたビット線と前記
   第１（又は第２）のデータ線、及びこのメモリセルアレ
   イと対応する前記第３，第４（又は第１，第２）のメモ
   リセルアレイの選択されたビット線と前記第２（又は第
   １）のデータ線とをそれぞれ接続しこれらデータ線及び
   ビット線間のデータの伝達制御を行うデータ転送制御手
   段と、前記第１〜第４のメモリセルアレイに含まれるビ
   ット線及び第１，第２のデータ線を所定のタイミングで
   所定のレベルにプリチャージするプリチャージ手段と、
   前記第１のデータ線のレベルを検出するレベル検出用ト
   ランジスタ及びこのトランジスタのしきい値電圧に対す
   る補正手段を備え読出し動作時にはこの検出用のトラジ
   スタの検出出力を前記第２の共通ビット線に伝達し書込
   み動作時には前記第１の共通ビット線のデータを前記第
   １のデータ線に伝達する第１の片側センス増幅部と、前
   記第２のデータ線のレベルを検出するレベル検出用のト
   ランジスタ及びこのトランジスタのしきい値電圧に対す
   る補正手段を備え読出し動作時にはこの検出用のトラン
   ジスタの検出出力を前記第１の共通ビット線に伝達し書
   込み動作時には前記第２の共通ビット線のデータを前記
   第２のデータ線に伝達する第２の片側センス増幅部と、
   前記第１及び第２の共通ビット線間の差電圧を増幅する
   共通センス増幅器とを有することを特徴とする半導体記
   憶装置。
2. 【請求項２】 第１（第２）の片側センス増幅部が、ソ
   ースに基準・補正電圧を受けゲートを第１（第２）のデ
   ータ線と接続するレベル検出用のＮチャネル型の第１の
   トランジスタと、ゲートにしきい値補正制御信号を受け
   ソースを前記第１のトランジスタのドレインと接続しド
   レインを前記第１（第２）のデータ線と接続するしきい
   値補正用のＮチャネル型の第２のトランジスタと、ゲー
   トに読出し制御信号を受けソース，ドレインの一方を前
   記第１のトランジスタのドレインと接続し他方を第２
   （第１）の共通ビット線と接続する読出し用のＮチャネ
   ル型の第３のトランジスタと、ゲートに書込み制御信号
   を受けソース，ドレインの一方を第１（第２）の共通ビ
   ット線と接続し他方を前記第１（第２）のデータ線と接
   続する書込み用のＮチャネル型の第４のトランジスタと
   を備えて構成された請求項１記載の半導体記憶装置。
3. 【請求項３】 選択されたメモリセルが第１，第２（第
   ３，第４）のメモリセルアレイに含まれるとき、書込み
   動作時、第１（第２）の片側センス増幅部により第１
   （第２）の共通ビット線のデータを第１（第２）のデー
   タ線に伝達し、第２（第１）の片側センス増幅器による
   第２（第１）の共通ビット線からの第２（第１）のデー
   タ線へのデータ伝達を停止するようにした請求項１記載
   の半導体記憶装置。
4. 【請求項４】 共通センス増幅器を、第１及び第２の共
   通ビット線の長さ方向のほぼ中間点に配置し、第１，第
   ２のメモリセルアレイ及び第１の片側センス増幅部を含
   む第１の回路ブロックと、第３，第４のメモリセルアレ
   イ及び第２の片側センス増幅部を含む第２の回路ブロッ
   クとを、前記共通センス増幅器の両側に互いに対応する
   ように配置した請求項１記載の半導体記憶装置。