JPH04310690A - ランダムアクセスメモリ - Google Patents

ランダムアクセスメモリ

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JPH04310690A
JPH04310690A JP3106789A JP10678991A JPH04310690A JP H04310690 A JPH04310690 A JP H04310690A JP 3106789 A JP3106789 A JP 3106789A JP 10678991 A JP10678991 A JP 10678991A JP H04310690 A JPH04310690 A JP H04310690A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明はランダムアクセスメモ
リに関し、特にそのＩ／Ｏ線のプリチャージ方式に関す
るものである。
【０００２】
【従来の技術】図２は従来のＭＯＳダイナミックＲＡＭ
のアレイ構成を示す図であり、図に示すようにメモリア
レイはＭＡ１〜ＭＡＮのｎ個に分割されている。また、
コラムデコーダ２１の出力ＣＳＬは上記ｎ個に分割され
た各メモリアレイＭＡ１〜ＭＡＮに接続されている。ま
た各メモリアレイＭＡ１〜ＭＡＮのビット線ペア２２は
各々のセンスアンプＳＡ０〜ＳＡＮ−１に接続され、上
記コラムデコーダ２１出力ＣＳＬによって制御されるト
ランジスタからなるゲート手段２３を介して各メモリア
レイに付随するＩ／Ｏ線（データ線とも言う）ペア２４
に接続されている。そしてこの各Ｉ／Ｏ線ペア２４は各
々メモリアレイ毎に設けられたプリアンプ２５に接続さ
れている。
【０００３】図３は図２の第１及び第２番目のメモリア
レイ部（ＭＡ１，ＭＡ２）を詳細に示した回路構成図で
ある。図に示すように、メモリセルアレイ部ではビット
線対ＢＬＯ，／ＢＬＯにセンスアンプＳＡ０が接続され
、トランジスタＱ１　，Ｑ２　にクロックＢＬＰＯを供
給することにより各ビット線対がビット線プリチャージ
電圧ＶＢＬにプリチャージされる。一般的にプリチャー
ジ電圧ＶＢＬは電源電圧ＶＣＣの１／２に設定されてい
る。またトランジスタＱ３　によってもビット線対２２
はイコライズされる。上記トランジスタＱ１　，Ｑ２　
，Ｑ３　によってビット線プリチャージ回路２６が構成
されている。またＩ／Ｏ線対２４はトランジスタＱ６　
を介してイコライズ信号ＥＱを供給することによりイコ
ライズされ、またＩ／Ｏ線プリチャージ回路２７を構成
するトランジスタＱ７　，Ｑ８　にクロックＩＯＰＣ供
給することによりＩ／Ｏ線２４も同様にＶＢＬにプリチ
ャージさている。つまり、スタンドバイ時はＩ／Ｏ線対
２４もＶＢＬ＝１／２ＶＣＣにプリチャージされている
。さらにセンスアンプＳＡ０に接続されるビット線対２
２とワード線ＷＬとの交点にはメモリアレイを構成する
メモリセルＭＣが配置されている。なお第２番目のメモ
リアレイに関しても同様である。
【０００４】次いでアクセス要求があった場合について
述べる。ここでは第１のメモリアレイがアクセスされ、
第２のメモリアレイはアクセスされない場合について述
べる。この場合、第１のメモリアレイの方は、クロック
ＢＬＰＯ，イコライズ信号ＥＱ，クロックＩＯＰＣが非
活性となっているため、各トランジスタＱ１　，Ｑ２　
，Ｑ３　，Ｑ６　，Ｑ７　，Ｑ８　がオフし、次いでワ
ード線ＷＬが立ち上がり、メモリセルＭＣよりデータが
ビット線対２２に読み出され、センスアンプＳＡ０によ
って増幅される。その後コラムデコーダ２１が活性化さ
れて、コラムデコーダ２１出力ＣＳＬが立ち上がりゲー
ト手段を構成するトランジスタＱ４　，Ｑ５　を介して
データがＩ／Ｏ線対２４に転送され、これをプリアンプ
２５によって増幅する。
【０００５】一方、第２のメモリアレイの方は、クロッ
クＢＬＰ１は活性化されたままで、ビット線対２２はプ
リチャージ電圧ＶＢＬにイコライズされている。この時
コラムデコーダ２１出力ＣＳＬが活性化されると、第２
のメモリセルアレイ側のゲート手段を構成するトランジ
スタＱ１４，Ｑ１５がオンし、ビット線対２２とＩ／Ｏ
線対２４はプリチャージ電圧ＶＢＬにレベルに保たれる
こととなる。
【０００６】以上のように、活性化されるメモリアレイ
と非活性なメモリアレイ共に同じコラムデコーダ２１出
力ＣＳＬで制御されるタイプ（以下ＣＳＬ方式）である
ため、非活性なメモリアレイでのビット線のプリチャー
ジレベルとＩ／Ｏ線のプリチャージレベルがショートす
ることとなるため、同一の電位つまりＶＢＬ（１／２Ｖ
ＣＣ）にプリチャージするようにしていた。
【０００７】一方、ＣＳＬ方式を用いていない場合、す
なわち各々のメモリアレイが各々のコラムデコーダ出力
を持っている方式を用いた場合、非活性なメモリアレイ
ではコラムデコーダ出力も活性化しないため、そのビッ
ト線対とＩ／Ｏ線対はプリチャージレベルがショートし
ない。ただし、この場合には各メモリアレイ毎にコラム
デコーダを必要とするためチップ面積が増大していた（
参考文献，ＩＳＳＣＣ８４　Ｄｉｇ．　ｏｆ　Ｔｅｃｈ
　ｐａｐｅｒｓ，　ｐｐ．　２８２−２８３：　コラム
出力線）　。この方式のようにビット線対とＩ／Ｏ線対
とがショートしなければ、そのプリチャージレベルを別
々に設定できるメリットがある。
【０００８】図４を用いて詳述すると、図４はセンスア
ンプを活性化した場合のビット線のレベルを示したもの
であり、ワード線ＷＬの電圧をＶＣＣ以上にする。これ
によって上記ワード線に接続されているメモリセルので
んかアビット線ペアの片側に読み出され、例えばメモリ
セルがＬを記憶していた場合、ビット線ＢＬの電圧はΔ
ＶＬ　だけ変化する。このときビット線／ＢＬの電圧に
は変化がない。そしてビット線ＢＬ側のレベルをＧＮＤ
側に引き抜き、レベルΔＶＬ　を増幅（時刻ｔ１　）し
、次いで後にビット線／ＢＬ側をＶＣＣレベルにリスト
ア（時刻ｔ２　）を行う。これは一般的に同一ディメン
ジョンのトランジスタを考慮した場合、ｎ−ｃｈトラン
ジスタの方がエレクトロンをキャリアとするため、ホー
ルをキャリアにするｐ−ｃｈトランジスタに比べ、エレ
クトロンの方がモビリティが大きいためスイッチングス
ピードが速い。そのためにＬ側（ビット線／ＢＬ）のレ
ベルを放電するのを先に行う。一方ビット線が増幅した
後にコラムデコーダが活性化してＩ／Ｏ線ペアと接続さ
れると、ビット線のレベルがＩ／Ｏ線に伝達され、Ｉ／
Ｏ線のレベルはセンスアンプを介して増幅される。
【０００９】ここで、図５は、Ｉ／Ｏ線のプリチャージ
レベルによってＩ／Ｏ線自身の増幅のスピードを示した
ものであるが、図５（ａ）　の時間ｔ３で示すようにプ
リチャージ電圧が高い方（ＶＣＣ−Ｖｔｈ）がセンスア
ンプのｎ−ｃｈトランジスタを介して高速に放電される
ため、図５（ｂ）　の時間ｔ４　に示すプリチャージ電
圧が１／２ＶＣＣである場合に比べ、Ｉ／Ｏ線対間のレ
ベル差が高速で増幅されるために有利であることを示し
ている。
【００１０】
【発明が解決しようとする課題】従来のランダムアクセ
スメモリは以上のように構成されており、１つのカラム
デコーダ出力を用いてゲート手段を駆動するＣＳＬ方式
において、Ｉ／Ｏ線とビット線のプリチャージ電圧を異
なる値に設定した場合、非活性なメモリブロックでのビ
ット線のプリチャージレベルとＩ／Ｏ線のプリチャージ
レベルがショートして非活性ブロックにおいて電流が流
れてしまい、消費電流の点から好ましくないという問題
点が生じることとなる。
【００１１】この発明は以上のような問題点を解消する
ためになされたもので、ＣＳＬ方式において、Ｉ／Ｏ線
とビット線のプリチャージ電圧を異なる値に設定しても
、非活性なメモリブロックで電流が流れることのないラ
ンダムアスセスメモリを得ることを目的とする。
【００１２】
【課題を解決するための手段】この発明に係るランダム
アクセスメモリは、ビット線とデータ線とを第１の電位
にプリチャージする第１のプリチャージ手段と、データ
線対を第２の電位に固定する第２のプリチャージ手段と
を備え、選択メモリアレイに対応するデータ線対のプリ
チャージ電圧をビット線のプリチャージ電圧と異なる値
に設定しするとともに、非活性メモリアレイに対応する
データ線とビット線とのプリチャージ電圧を同一にする
ようにしたものである。
【００１３】
【作用】この発明においては、ビット線とデータ線とを
第１の電位にプリチャージする第１のプリチャージ手段
と、データ線対を第２の電位に固定する第２のプリチャ
ージ手段とを備え、選択メモリアレイに対応するデータ
線対のプリチャージ電圧をビット線のプリチャージ電圧
と異なる値に設定しするとともに、非活性メモリアレイ
に対応するデータ線とビット線とのプリチャージ電圧を
同一にするようにしたから、データ線とビット線のプリ
チャージ電圧を異なる値に設定しても、非活性メモリア
レイでの電流消費がなくなる。
【００１４】
【実施例】以下この発明の一実施例を図について説明す
る。図１は本発明の一実施例によるランダムアクセスメ
モリの２つのメモリアレイ部分の構成図を示し、図にお
いて、上側を第１のメモリアレイ，下側を第２のメモリ
アレイとすると、第１のメモリアレイ側のトランジスタ
Ｑａｏ，ＱｂｏはクロックＰＣＢ０によってＩ／Ｏ線ペ
ア２４をＶＣＣ−Ｖｔｈにプリチャージする手段（第２
のプリチャージ手段１８）であり、トランジスタＱ７　
，Ｑ８　はクロックＰＣＡ０によってＩ／Ｏ線のペア２
４をＶＢＬ（＝１／２ＶＣＣ）にプリチャージする手段
であり従来より設けられていたものである。なお第２の
メモリアレイ側のＱａ１，Ｑｂ１，Ｑ１７，Ｑ１８も同
様の働きをする。また上記構成において、ビット線プリ
チャージ回路２６とＩ／Ｏプリチャージ回路２７とが第
１のプリチャージ手段となっている。
【００１５】次に動作について図６を参照しつつ説明す
る。図１において、スタンドバイ時、つまり第１及び第
２のアレイ双方ともに非活性時はクロックＢＬＰ０，Ｂ
ＬＰ１がともにＨレベルでコラムデコーダ２１出力ＣＳ
ＬはＬレベルであり、ビット線ＢＬ０，／ＢＬＯ、及び
ＢＬ１，／ＢＬ１はそれぞれ、トランジスタＱ１　，Ｑ
２　，Ｑ３　、及びＱ１１，Ｑ１２，Ｑ１３によってＶ
ＢＬにプリチャージされている。またＩ／Ｏ０，／Ｉ／
Ｏ０、及びＩ／Ｏ１，／Ｉ／Ｏ１はそれぞれクロックＰ
ＣＡ０及びＰＣＡ１またはイコライズ信号ＥＱによりト
ランジスタＱ７　，Ｑ８　、及びＱ１７，Ｑ１８、Ｑ６
　，Ｑ１６を介してＶＢＬ（＝１／２ＶＣＣ）にプリチ
ャージされている。
【００１６】次いで活性時とくに、メモリセルＭＣ０が
アクセスさた場合にいて述べる。第１のメモリセルがア
クセスされるとまず、クロックＰＣＡ０がＬレベルにな
り、トランジスタＱ７　，Ｑ８　がオフし、変わってク
ロックＰＣＢ０がＨレベルによりトランジスタＱａｏ，
Ｑｂｏを介してＩ／Ｏ０，／Ｉ／Ｏ０はＶＣＣ−Ｖｔｈ
にプリチャージされる。次いでワード線ＷＬが立ち上が
り、メモリセルＭＣ０からデータが読み出されセンスア
ンプＳＡ０が活性化してビット線ＢＬ０，／ＢＬ０上の
データが増幅される。
【００１７】次いでコラムデコーダ２１が活性化されコ
ラムデコーダ２１出力ＣＳＬが立ち上がるとＶＣＣ−Ｖ
ｔｈにプリチャージされていたＩ／Ｏ０，／Ｉ／Ｏ０は
トランジスタＱ４　，Ｑ５　によりＬ側のレベルのビッ
ト線に電位がひかれる。図６はその様子を示したもので
、ＭＣ０にＬデータが入っていてビット線ＢＬ０がＬに
増幅されＩ／Ｏ０がＬにひかれる様子を示す。
【００１８】一方、第２のメモリセルアレイの動きにつ
いて述べると、スタンドバイ時と同様にクロックＰＣＡ
１がＨレベル，クロックＰＣＢ１がＬレベルであり、Ｉ
／Ｏ１，／Ｉ／Ｏ１はＶＢＬにプリチャージされたまま
である。一方ビット線ＢＬ１，／ＢＬ１もセンスアンプ
ＳＡ１が活性化しないため、ＶＢＬにプリチャージされ
たままであり（クロックＢＬＰ１もＨレベルのまま）、
ここでコラムデコーダ２１出力ＣＳＬがＨレベルになっ
ても何の変化も生じない。よって非選択メモリセルブロ
ックとＩ／Ｏ線間には電流が流れない。
【００１９】通常非選択メモリセルと選択メモリセルと
はローアドレスを用いて区分され、コラムデコーダ出力
ＣＳＬはコラムアドレスにより活性化させるため、メモ
リセルアレイが選択され、コラムデコーダ出力ＣＳＬ線
が活性化されるまでの間に活性化されるメモリセルアレ
イに係るＩ／Ｏ線ペアがＶＣＣ−Ｖｔｈのレベルにまで
充電されることになる。
【００２０】このように本実施例によれば、第２のプリ
チャージ手段１８を設け、活性メモリセルアレイ側のＩ
／Ｏ線ペアのみＶＣＣ−Ｖｔｈのレベルにまでプリチャ
ージする一方、非活性メモリセルアレイ側のＩ／Ｏ線ペ
アを第１のプリチャージ手段２７でもってビット線対と
同電位にプリチャージするようにしたから、各メモリセ
ルのゲート手段を共通のカラムデコーダ２１で動作させ
るＣＳＬ方式において、Ｉ／Ｏ線とビット線のプリチャ
ージ電圧を異なる値に設定しても、非活性なメモリブロ
ックで電流が流れることがない。
【００２１】なお、上記実施例では選択メモリセルアレ
イに接続するＩ／Ｏ線ペアのプリチャージ電圧をＶＣＣ
−Ｖｔｈに設定したが、プリチャージ電圧の値はこれに
限られるものではなくＶＣＣでもまた他の電位でもよく
、実際の回路設計においてはトランジスタＱａｏ，Ｑｂ
ｏ，Ｑａ１，Ｑｂ１をｐ−ｃｈトランジスタで形成した
り、クロックＰＣＡ０をブーストしたりで任意に設定す
ることができるものである。
【００２２】
【発明の効果】以上のように、この発明に係るランダム
アクセスメモリによれば、ビット線とデータ線とを第１
の電位にプリチャージする第１のプリチャージ手段と、
データ線対を第２の電位に固定する第２のプリチャージ
手段とを備え、選択メモリアレイに対応するデータ線対
のプリチャージ電圧をビット線のプリチャージ電圧と異
なる値に設定しするとともに、非活性メモリアレイに対
応するデータ線とビット線とのプリチャージ電圧を同一
にするようにしたから、非活性メモリアレイでの電流消
費がなくなり、高速，低消費電力のランダムアクセスメ
モリが得られるという効果がある。
【図面の簡単な説明】
【図１】この発明の一実施例によるランダムアクセスメ
モリのメモリアレイ周辺の構成を示す回路図である。
【図２】従来のランダムアクセスメモリの構成図である
。
【図３】従来のランダムアクセスメモリのメモリアレイ
周辺の構成を示す回路図である。
【図４】従来のランダムアクセスメモリの動作を説明す
るための図である。
【図５】従来のランダムアクセスメモリのＩ／Ｏ線の動
作波形図である。。
【図６】この発明の一実施例によるランダムアクセスメ
モリの動作を説明するための図である。
【符号の説明】
１８　　第２のプリチャージ手段 ２１　　コラムデコーダ ２２　　ビット線対 ２３　　ゲート手段 ２４　　Ｉ／Ｏ線対（データ線対） ２５　　プリアンプ ２６　　ビット線プリチャージ回路（第１のプリチャー
ジ手段） ２７　　Ｉ／Ｏプリチャージ回路（第１のプリチャージ
手段） ＭＡ　　メモリセルアレイ ＭＣ　　メモリセル

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】　　多分割されたメモリアレイ群より構成
    されたメモリ部を有し、アクセス要求時に上記メモリア
    レイ群の一部を活性化し、該メモリアレイに記憶された
    情報をビット線対に読出して増幅器で増幅し、これを信
    号線が共通に接続された各メモリアレイ群ごとのスイッ
    チング手段を介してデータ線対に転送するようにしたラ
    ンダムアクセスメモリにおいて、上記ビット線対及びデ
    ータ線対を第１の電位にプリチャージする第１のプリチ
    ャージ手段と、上記データ線対を第２の電位にプリチャ
    ージする第２のプリチャージ手段とを備え、アクセス要
    求時に活性化されるメモリアレイ群に属するデータ線の
    プリチャージ電位と、非活性なメモリアレイ群に属する
    データ線のプリチャージ電位とを異なる値に設定するよ
    うにしたことを特徴とするランダムアクセスメモリ。
  2. 【請求項２】　　上記第２の電位として電源電圧、また
    は電源電圧よりも第２のプリチャージ手段を構成するト
    ランジスタのしきい値分低い値を用いることを特徴とす
    る請求項１記載のランダムアクセスメモリ。
JP3106789A 1991-04-09 1991-04-09 ランダムアクセスメモリ Expired - Lifetime JP2781080B2 (ja)

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