JPH0814989B2 - 内部同期型スタティックｒａｍ - Google Patents
内部同期型スタティックｒａｍInfo
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- JPH0814989B2 JPH0814989B2 JP1116308A JP11630889A JPH0814989B2 JP H0814989 B2 JPH0814989 B2 JP H0814989B2 JP 1116308 A JP1116308 A JP 1116308A JP 11630889 A JP11630889 A JP 11630889A JP H0814989 B2 JPH0814989 B2 JP H0814989B2
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- JP
- Japan
- Prior art keywords
- control pulse
- pull
- bit line
- circuit
- word line
- Prior art date
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- Expired - Lifetime
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は内部同期型スタティックRAMに関し、特にプ
リチャージ回路、プルダウン回路を備えた構成の内部同
期型スタティックRAMに関する。
リチャージ回路、プルダウン回路を備えた構成の内部同
期型スタティックRAMに関する。
従来、この種の内部同期型スタティックRAMは、第３
図に示すように、アドレス信号ADの変化を検出して内部
同期信号ISYを発生するアドレス変化検出部１と、内部
同期検出信号ISYに従ってワード線選択信号Xiが立上る
前までに所定のパルス幅の制御パルスΦｐ′を発生する
制御パルス発生回路2Aと、チップセレクト信号▲▼
及び制御パルスΦｐ′を入力するORゲート３と、複数の
メモリセルMCとこれらメモリセルMCに接続する複数のビ
ット線対（ビット線BLj,▲▼により構成されてい
る）及びワード線WLiとを備え、ワード線選択信号Xiの
立上りにより選択されたワード線WLiに接続するメモリ
セルMCとビット線対（BLj,▲▼）とを接続するメ
モリセルアレイ４と、トランジスタQ51〜Q53を備え、制
御パルスΦｐ′に従ってこの制御パルスΦｐ′のパルス
幅と対応する期間ビット線対（BLj,▲▼）を共に
等しい所定の電位にプリチャージするプリチャージ回路
５と、データを伝達する第１及び第２の共通データバス
DB,▲▼と、トランジスタQ61,Q62を備え、ビット線
選択信号Yjにより所定のビット線対（BLj,▲▼）
と第１及び第２の共通データバスDB,▲▼とを接続
する選択回路６と、トランジスタQ71〜Q76を備え、制御
パルスΦｐ′に従ってこの制御パルスΦｐ′のパルス幅
と対応する期間第１及び第２の共通データバスDB,▲
▼を共に等しい所定の電位にプルダウンするプルダウ
ン回路７と、第１及び第２の共通データバスDB,▲
▼のデータを増幅するセンス増幅器８とを有する構成と
なっていた。
図に示すように、アドレス信号ADの変化を検出して内部
同期信号ISYを発生するアドレス変化検出部１と、内部
同期検出信号ISYに従ってワード線選択信号Xiが立上る
前までに所定のパルス幅の制御パルスΦｐ′を発生する
制御パルス発生回路2Aと、チップセレクト信号▲▼
及び制御パルスΦｐ′を入力するORゲート３と、複数の
メモリセルMCとこれらメモリセルMCに接続する複数のビ
ット線対（ビット線BLj,▲▼により構成されてい
る）及びワード線WLiとを備え、ワード線選択信号Xiの
立上りにより選択されたワード線WLiに接続するメモリ
セルMCとビット線対（BLj,▲▼）とを接続するメ
モリセルアレイ４と、トランジスタQ51〜Q53を備え、制
御パルスΦｐ′に従ってこの制御パルスΦｐ′のパルス
幅と対応する期間ビット線対（BLj,▲▼）を共に
等しい所定の電位にプリチャージするプリチャージ回路
５と、データを伝達する第１及び第２の共通データバス
DB,▲▼と、トランジスタQ61,Q62を備え、ビット線
選択信号Yjにより所定のビット線対（BLj,▲▼）
と第１及び第２の共通データバスDB,▲▼とを接続
する選択回路６と、トランジスタQ71〜Q76を備え、制御
パルスΦｐ′に従ってこの制御パルスΦｐ′のパルス幅
と対応する期間第１及び第２の共通データバスDB,▲
▼を共に等しい所定の電位にプルダウンするプルダウ
ン回路７と、第１及び第２の共通データバスDB,▲
▼のデータを増幅するセンス増幅器８とを有する構成と
なっていた。
次に、この回路の動作について説明する。
第４図はこの回路の動作を説明するための各部信号の
波形図である。
波形図である。
内部同期信号ISYから作られた制御パルスΦｐ′は、
外部からのアドレス信号ADに対応したワード線選択信号
Xiが立上る前に、アドレス信号AD変化後の一定期間高レ
ベルとなる。これは、前サイクルでの読出しまたは書込
みデータによって、あらたに選択されるワード線WLiに
接続されたメモリセルMCのデータが破壊されるのを防ぐ
ために、予めビット線BLj,▲▼の電位を共に等し
い所定のレベルにするためのものである。
外部からのアドレス信号ADに対応したワード線選択信号
Xiが立上る前に、アドレス信号AD変化後の一定期間高レ
ベルとなる。これは、前サイクルでの読出しまたは書込
みデータによって、あらたに選択されるワード線WLiに
接続されたメモリセルMCのデータが破壊されるのを防ぐ
ために、予めビット線BLj,▲▼の電位を共に等し
い所定のレベルにするためのものである。
プリチャージ回路５には、制御パルスΦｐ′とチップ
イネーブル信号▲▼のOR信号が入力され、非選択時
及びアドレス信号AD変化後の一定期間、ビット線BLj,▲
▼の電位をプリチャージする。
イネーブル信号▲▼のOR信号が入力され、非選択時
及びアドレス信号AD変化後の一定期間、ビット線BLj,▲
▼の電位をプリチャージする。
ワード線選択信号Xiは、アドレス信号ADが変化後のビ
ット線BLj,▲▼のプリチャージ完了後に立上り、
メモリセルMCのデータがビット線BLj,▲▼へと伝
達される。
ット線BLj,▲▼のプリチャージ完了後に立上り、
メモリセルMCのデータがビット線BLj,▲▼へと伝
達される。
ビット線選択信号Yjは選択回路６に入力され、外部か
らのアドレス信号ADに対応したビット線対（BLj,▲
▼）を共通データバスDB,▲▼に接続する。
らのアドレス信号ADに対応したビット線対（BLj,▲
▼）を共通データバスDB,▲▼に接続する。
制御パルスΦｐ′はプルダウン制御信号でもあり、プ
ルダウン回路７に入力されてビット線対（BLj,▲
▼）のプリチャージと同時に共通データバスDB,▲
▼のプルダウンが行われ、さらに選択回路６を介してビ
ット線BLj,▲▼の電位の上昇も抑えられる。
ルダウン回路７に入力されてビット線対（BLj,▲
▼）のプリチャージと同時に共通データバスDB,▲
▼のプルダウンが行われ、さらに選択回路６を介してビ
ット線BLj,▲▼の電位の上昇も抑えられる。
ワード線選択信号Xiが立上ってビット線BLj,▲
▼に伝達されたメモリセルMCのデータは、ビット線BLj,
▲▼から選択回路６を介して共通データバスDB,
▲▼へ伝達され、センス増幅器８で増幅されさらに
出力制御回路出力端子を介して外部に読出され、読出し
動作が完了する。
▼に伝達されたメモリセルMCのデータは、ビット線BLj,
▲▼から選択回路６を介して共通データバスDB,
▲▼へ伝達され、センス増幅器８で増幅されさらに
出力制御回路出力端子を介して外部に読出され、読出し
動作が完了する。
上述したビット線BLj,▲▼と共通データバスD
B,▲▼のプルダウンは、次に説明する状況下で有効
となる。
B,▲▼のプルダウンは、次に説明する状況下で有効
となる。
前サイクルでの電源電圧をVCC1、本サイクルでの電源
電圧をVCC2とし、VCC1＞VCC2となった場合を想定する。
電圧をVCC2とし、VCC1＞VCC2となった場合を想定する。
前サイクルにおいてチップイネーブル信号▲▼が
高レベルになりスタンドバイ状態で待機している時、プ
リチャージ回路５が動作してビット線BLj,▲▼
と、選択回路６を介して共通データバスDB,▲▼と
を（VCC1−VT）の電位にする。ここで、VTは、トランジ
スタQ51,Q52,Q61,Q62の閾値電圧である。
高レベルになりスタンドバイ状態で待機している時、プ
リチャージ回路５が動作してビット線BLj,▲▼
と、選択回路６を介して共通データバスDB,▲▼と
を（VCC1−VT）の電位にする。ここで、VTは、トランジ
スタQ51,Q52,Q61,Q62の閾値電圧である。
その後、電源電圧がVCC1からVCC2に下降すると、トラ
ンジスタQ51,Q52,Q61,Q62は全てオフとなり、ビット線B
Lj,▲▼及び共通データバスDB,▲▼はフロー
ティング状態となり、その電位は（VCC1−VT）のまま維
持される。
ンジスタQ51,Q52,Q61,Q62は全てオフとなり、ビット線B
Lj,▲▼及び共通データバスDB,▲▼はフロー
ティング状態となり、その電位は（VCC1−VT）のまま維
持される。
トランジスタQ61,Q62はビット線BLj,▲▼また
は共通データバスDB,▲▼の電位が（VCC2−VT）ま
で下降しなければオンしないため、プルダウン回路７を
具備しない時には、ビット線BLj,▲▼の電位がメ
モリセルMCの情報によって（VCC2−VT）まで下降しはじ
めて共通データバスDB,▲▼のにデータが伝達され
始める。このためアクセス遅れや読出し誤動作が生じる
という不具合が発生する。
は共通データバスDB,▲▼の電位が（VCC2−VT）ま
で下降しなければオンしないため、プルダウン回路７を
具備しない時には、ビット線BLj,▲▼の電位がメ
モリセルMCの情報によって（VCC2−VT）まで下降しはじ
めて共通データバスDB,▲▼のにデータが伝達され
始める。このためアクセス遅れや読出し誤動作が生じる
という不具合が発生する。
これに対し、プルダウン回路７を具備している場合に
は、ワード線WLiの電位が上昇する前にビット線BLj,▲
▼及び共通データバスDB,▲▼の電位を（V
CC2−VT）以下に下降させるため、トランジスタQ61,Q62
はすみやかにオンし、この様な不具合は生じない。
は、ワード線WLiの電位が上昇する前にビット線BLj,▲
▼及び共通データバスDB,▲▼の電位を（V
CC2−VT）以下に下降させるため、トランジスタQ61,Q62
はすみやかにオンし、この様な不具合は生じない。
しかしながら、上述した従来の内部同期型スタティッ
クRAMは、ビット線BLj,▲▼のプリチャージと、
共通データバスDB,▲▼のプルダウンとがほぼ同時
に行なわれている構成となっているので、特に電源電圧
が変動しない場合は必要以上にビット線BLj,▲▼
の電位を下降させてしまい、このため、本来プリチャー
ジを行ってメモリセルMCのデータの破壊を防ぐという目
的に反し、メモリセルMCのデータ破壊を起し易い状況を
作ってしまうという欠点がある。通常、メモリセルMCの
データの破壊は、ビット線BLj,▲▼の電位が電源
電圧の約1/2程度以下になると生じ易すくなり、特に電
源電圧が低い時にその現象は顕著となる。
クRAMは、ビット線BLj,▲▼のプリチャージと、
共通データバスDB,▲▼のプルダウンとがほぼ同時
に行なわれている構成となっているので、特に電源電圧
が変動しない場合は必要以上にビット線BLj,▲▼
の電位を下降させてしまい、このため、本来プリチャー
ジを行ってメモリセルMCのデータの破壊を防ぐという目
的に反し、メモリセルMCのデータ破壊を起し易い状況を
作ってしまうという欠点がある。通常、メモリセルMCの
データの破壊は、ビット線BLj,▲▼の電位が電源
電圧の約1/2程度以下になると生じ易すくなり、特に電
源電圧が低い時にその現象は顕著となる。
本発明の目的は、電源電圧が変動してもメモリセルの
データの破壊を防止することができる内部同期型スタテ
ィックRAMを提供することにある。
データの破壊を防止することができる内部同期型スタテ
ィックRAMを提供することにある。
本発明の内部同期型スタティックRAMは、アドレス信
号の変化を検出して内部同期信号を発生するアドレス変
化検出部と、前記内部同期信号に従ってワード変化検出
部と、前記内部同期信号に従ってワード線選択信号が立
上る前までに、所定のパルス幅のプルダウン制御パルス
と前縁がこのプルダウン制御パルスとほぼ同時で後縁が
このプルダウン制御パルスの後縁より後まで続くパルス
幅のプリチャージ制御パルスとを発生する制御パルス発
生回路と、複数のメモリセルとこれらメモリセルに接続
する複数のビット線対及びワード線とを備え、前記ワー
ド線選択信号の立上りにより選択されたワード線に接続
するメモリセルと前記ビット線対とを接続するメモリセ
ルアレイと、前記プリチャージ制御パルスに従ってこの
プリチャージ制御パルスのパルス幅と対応する期間前記
ビット線対を、プリチャージするプリチャージ回路と、
データを伝達する第１及び第２の共通データバスと、ビ
ット線選択信号により所定のビット線対と前記第１及び
第２の共通データバスとを接続する選択回路と、前記プ
ルダウン制御パルスに従ってこのプルダウン制御パルス
のパルス幅と対応する期間前記第１及び第２の共通デー
タバスをプルダウンするプルダウン回路とを有してい
る。
号の変化を検出して内部同期信号を発生するアドレス変
化検出部と、前記内部同期信号に従ってワード変化検出
部と、前記内部同期信号に従ってワード線選択信号が立
上る前までに、所定のパルス幅のプルダウン制御パルス
と前縁がこのプルダウン制御パルスとほぼ同時で後縁が
このプルダウン制御パルスの後縁より後まで続くパルス
幅のプリチャージ制御パルスとを発生する制御パルス発
生回路と、複数のメモリセルとこれらメモリセルに接続
する複数のビット線対及びワード線とを備え、前記ワー
ド線選択信号の立上りにより選択されたワード線に接続
するメモリセルと前記ビット線対とを接続するメモリセ
ルアレイと、前記プリチャージ制御パルスに従ってこの
プリチャージ制御パルスのパルス幅と対応する期間前記
ビット線対を、プリチャージするプリチャージ回路と、
データを伝達する第１及び第２の共通データバスと、ビ
ット線選択信号により所定のビット線対と前記第１及び
第２の共通データバスとを接続する選択回路と、前記プ
ルダウン制御パルスに従ってこのプルダウン制御パルス
のパルス幅と対応する期間前記第１及び第２の共通デー
タバスをプルダウンするプルダウン回路とを有してい
る。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例を示す回路図である。
この実施例が第３図に示された従来の内部同期型スタ
ティックRAMと相違する点は、制御パルス発生回路２か
らプリチャージ回路５及びプルダウン回路７へ供給する
制御パルスを、アドレス変化検出部１からの内部同期信
号ISYに従ってワード線選択信号Xiが立上る前までに、
プルダウン回路７に対しては、所定のパルス幅のプルダ
ウン制御パルスΦＤとして供給し、プリチャージ回路５
に対しては、前縁がプルダウン制御パルスΦＤとほぼ同
時で後縁がプルダウン制御パルスΦＤの後縁より後まで
続くパルス幅のプリチャージ制御パルスΦＤとして供給
し、プルダウンとほぼ同時にプリチャージが行なわれた
後も更にプリチャージを一定期間続行するようにした点
にある。
ティックRAMと相違する点は、制御パルス発生回路２か
らプリチャージ回路５及びプルダウン回路７へ供給する
制御パルスを、アドレス変化検出部１からの内部同期信
号ISYに従ってワード線選択信号Xiが立上る前までに、
プルダウン回路７に対しては、所定のパルス幅のプルダ
ウン制御パルスΦＤとして供給し、プリチャージ回路５
に対しては、前縁がプルダウン制御パルスΦＤとほぼ同
時で後縁がプルダウン制御パルスΦＤの後縁より後まで
続くパルス幅のプリチャージ制御パルスΦＤとして供給
し、プルダウンとほぼ同時にプリチャージが行なわれた
後も更にプリチャージを一定期間続行するようにした点
にある。
従って、第２図に示すように、一度下降したビット線
BLj,▲▼の電位は再び上昇するので、ワード線選
択信号Xiが立上った時にビット線BLj,▲▼の電位
が低下しすぎとなることがなくなり、メモリセルMCのデ
ータの破壊を防止することができる。
BLj,▲▼の電位は再び上昇するので、ワード線選
択信号Xiが立上った時にビット線BLj,▲▼の電位
が低下しすぎとなることがなくなり、メモリセルMCのデ
ータの破壊を防止することができる。
またこのためプルダウン回路７のトランジスタの能力
を大きくすることができるので、電源変動時のアクセス
遅れ、読出し後動作に対しても効果がある。
を大きくすることができるので、電源変動時のアクセス
遅れ、読出し後動作に対しても効果がある。
以上説明したように本発明は、ビット線をほぼ同時に
プリチャージ，プルダウンした後も一定期間プリチャー
ジを続行する構成とすることにより、ビット線の電位が
低下しすぎるのを防止することができるので、メモリセ
ルの情報の破壊を防止することができる効果がある。
プリチャージ，プルダウンした後も一定期間プリチャー
ジを続行する構成とすることにより、ビット線の電位が
低下しすぎるのを防止することができるので、メモリセ
ルの情報の破壊を防止することができる効果がある。
第１図及び第２図はそれぞれ本発明の一実施例の回路
図及びこの実施例の動作を説明するための各部信号の波
形図、第３図及び第４図はそれぞれ従来の内部同期型ス
タティックRAMの回路図及びこの内部同期型スタティッ
クRAMの動作を説明するための各部信号の波形図であ
る。 １……アドレス変化検出、2,2A……制御パルス発生回
路、３……ORゲート、４……メモリセルアレイ、５……
プリチャージ回路、６……選択回路、７……プルダウン
回路、８……センス増幅器、BLj,▲▼……ビット
線、DB,▲▼……共通データバス、MC……メモリセ
ル、Q51〜Q53,Q61,Q62,Q71〜Q76……トランジスタ、WLi
……ワード線。
図及びこの実施例の動作を説明するための各部信号の波
形図、第３図及び第４図はそれぞれ従来の内部同期型ス
タティックRAMの回路図及びこの内部同期型スタティッ
クRAMの動作を説明するための各部信号の波形図であ
る。 １……アドレス変化検出、2,2A……制御パルス発生回
路、３……ORゲート、４……メモリセルアレイ、５……
プリチャージ回路、６……選択回路、７……プルダウン
回路、８……センス増幅器、BLj,▲▼……ビット
線、DB,▲▼……共通データバス、MC……メモリセ
ル、Q51〜Q53,Q61,Q62,Q71〜Q76……トランジスタ、WLi
……ワード線。
Claims (1)
- 【請求項１】アドレス信号の変化を検出して内部同期信
号を発生するアドレス変化検出部と前記内部同期信号に
従ってワード線選択信号が立上る前までに所定パルス幅
のプルダウン制御パルスと前縁がこのプルダウン制御パ
ルスとほぼ同時で後縁がこのプルダウン制御パルスの後
縁のより後まで続くパルス幅のプリチャージ制御パルス
とを発生する制御パルス発生回路と、複数のメモリセル
とこれらメモリセルに接続する複数のビット線対及びワ
ード線とを備え、前記ワード線選択信号の立上りにより
選択されたワード線に接続するメモリセルと前記ビット
線対とを接続するメモリセルアレイと、前記プリチャー
ジ制御パルスに従ってこのプリチャージ制御パルスのパ
ルス幅に対応する期間前記ビット線対をプリチャージす
るプリチャージ回路と、データを伝達する第１及び第２
の共通データバスと、ビット線選択信号により所定のビ
ット線対と前記第１及び第２の共通データバスとを接続
する選択回路と、前記プルダウン制御パルスに従ってこ
のプルダウン制御パルスのパルス幅と対応する期間前記
第１及び第２の共通データバスをプルダウンするプルダ
ウン回路とを有することを特徴とする内部同期型スタテ
ィックRAM。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1116308A JPH0814989B2 (ja) | 1989-05-09 | 1989-05-09 | 内部同期型スタティックｒａｍ |
| US07/520,943 US5047984A (en) | 1989-05-09 | 1990-05-09 | Internal synchronous static RAM |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1116308A JPH0814989B2 (ja) | 1989-05-09 | 1989-05-09 | 内部同期型スタティックｒａｍ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02294991A JPH02294991A (ja) | 1990-12-05 |
| JPH0814989B2 true JPH0814989B2 (ja) | 1996-02-14 |
Family
ID=14683790
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1116308A Expired - Lifetime JPH0814989B2 (ja) | 1989-05-09 | 1989-05-09 | 内部同期型スタティックｒａｍ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5047984A (ja) |
| JP (1) | JPH0814989B2 (ja) |
Families Citing this family (34)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2825291B2 (ja) * | 1989-11-13 | 1998-11-18 | 株式会社東芝 | 半導体記憶装置 |
| EP0460619B1 (en) * | 1990-06-04 | 1996-05-01 | Nec Corporation | Semiconductor memory device |
| JPH0474384A (ja) * | 1990-07-17 | 1992-03-09 | Toshiba Corp | 半導体集積回路装置 |
| JP2781651B2 (ja) * | 1990-10-15 | 1998-07-30 | 日本電気アイシーマイコンシステム株式会社 | Ｉｃメモリ回路 |
| US5305268A (en) * | 1990-12-13 | 1994-04-19 | Sgs-Thomson Microelectronics, Inc. | Semiconductor memory with column equilibrate on change of data during a write cycle |
| JP2781080B2 (ja) * | 1991-04-09 | 1998-07-30 | 三菱電機株式会社 | ランダムアクセスメモリ |
| KR940001644B1 (ko) * | 1991-05-24 | 1994-02-28 | 삼성전자 주식회사 | 메모리 장치의 입출력 라인 프리차아지 방법 |
| WO1992022070A1 (en) * | 1991-05-30 | 1992-12-10 | Integrated Device Technology, Inc. | Static memories and methods of reading static memories |
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| JP2876830B2 (ja) * | 1991-06-27 | 1999-03-31 | 日本電気株式会社 | 半導体記憶装置 |
| US5760452A (en) * | 1991-08-22 | 1998-06-02 | Nec Corporation | Semiconductor memory and method of fabricating the same |
| KR930010990A (ko) * | 1991-11-19 | 1993-06-23 | 김광호 | 반도체 메모리 장치에서의 스피드 향상을 위한 회로 |
| US5295104A (en) * | 1991-12-17 | 1994-03-15 | Sgs-Thomson Microelectronics, Inc. | Integrated circuit with precharged internal data bus |
| KR950005095Y1 (ko) * | 1992-03-18 | 1995-06-22 | 문정환 | 양방향성 그로벌 비트 라인을 갖는 dram |
| JPH0660665A (ja) * | 1992-08-10 | 1994-03-04 | Nec Corp | 半導体スタティックｒａｍのビット線負荷回路 |
| JPH06162776A (ja) * | 1992-11-18 | 1994-06-10 | Nec Corp | 半導体メモリ回路 |
| JPH06290582A (ja) * | 1993-04-02 | 1994-10-18 | Nec Corp | 半導体記憶装置 |
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-
1990
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