JP3898321B2 - 半導体メモリのビットライン制御回路と前記回路を含む半導体メモリ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリのビットライン（Bit Line）制御回路及び前記制御回路を有する半導体メモリに関するものである。
【０００２】
【従来の技術】
半導体メモリにおいて、特にダイナミック・ランダムアクセスメモリは、データを保存するメモリセルアレイとメモリセルアレイからデータを書込み及び読み出しするためのビットライン（Bit Line）と相補ビットライン（Bit Line Bar）とを含んでいる。
【０００３】
メモリセルアレイの特定のメモリセルにデータを書込んだり、あるいは特定のメモリセルからデータを読出す動作は、メモリセルのデータがチャージシェアリング（Charge Sharing）によってビットラインに伝達された後、ビットラインと相補ビットラインとの電位差を用いてメモリセルに保存されていたデータをセンシングする動作等により行われる。
【０００４】
図１は従来のビットライン制御回路を表す回路図である。
【０００５】
図１を参照すれば、従来のビットライン制御回路はデータライン１１０、１２０、等化及びプレチャージ手段１３０、メモリセルアレイ１４０、及びセンス増幅部１５０を備える。
【０００６】
メモリセルアレイ１４０はデータライン１１０、１２０に接続されている多くのメモリセルから構成されている。各メモリセルは１つのセルトランジスタとセルキャパシタとから構成されており、各メモリセルは各々対応するアドレスによりアクセスされ、且つ対応するセルキャパシタにチャージングされている電荷量でデータを保有している。セルトランジスタはワードラインによりゲーティングされ、このセルトランジスタに接続されているセルキャパシタに保存されている電荷を、対応するデータラインに伝送する機能を有する。
【０００７】
データライン１１０、１２０は、各対応するメモリセルに対してビットライン（BL）及び相補ビットライン（/BL）として作用する。即ち、情報の読出しのため選択されるメモリセルがデータライン１１０に接続されていれば、データライン１１０はビットライン（BL）になり、データライン１２０は相補ビットライン（/BL）になる。また、情報の読出しのために選択されるメモリセルがデータライン１２０に連結されていれば、データライン１２０はビットライン（BL）になり、データライン１１０は相補ビットライン（/BL）になる。
【０００８】
等化及びプレチャージ手段１３０は、データライン１１０、１２０の間に接続されており、等化制御信号(PEQ)により制御され、プレチャージ期間中にデータライン１１０、１２０を等化電圧（VBL）にプレチャージさせる。また、等化及びプレチャージ手段１３０はビットライン（BL）として作用するデータラインがチャージシェアリングをする状態になれば、データライン１１０、１２０をフローティング（Floating)させる。
【０００９】
センス増幅部１５０はセンシング制御信号（PIS）により制御され、データライン１１０、１２０の電圧レベル差を検知して、その電位差を増幅する。
【００１０】
この様なメモリにおいて、データの書込動作は、外部から印加されたアドレスの組み合わせで指定されたメモリセルの位置を捜し、そのアドレスと共に入力されるデータを、その指定されたメモリセルのセルキャパシタにチャージさせて保存することによって行われる。一方、メモリセルからデータを読み出す動作は、そのメモリセルに保存されているチャージ量を更に電圧に切り替えて一連の増幅過程を経て外部に伝達する過程を通じて行われる。
【００１１】
図１と図２を参照して、所望のメモリセルに保存されているデータを読み出す動作の過程を説明すれば下記の通りである。
【００１２】
所望のメモリセルに保存されているチャージを電圧に変換する前に、データライン１１０、１２０はプレチャージ期間中において、等化及びプレチャージ手段１３０により等化電圧（VBL）にプレチャージされる。
【００１３】
ローアドレスストローブ信号（RASB）に応じて、相応するメモリセルにおけるセルトランジスタのワードラインが駆動されれば、等化制御信号（PEQ）は等化及びプレチャージ手段１３０をディスエーブル（disable）させることによってプレチャージされているデータライン１１０、１２０をフローティング状態にする。
【００１４】
所望のメモリセルがいずれのデータラインに接続されているかによって、フローティングされているデータライン１１０、１２０のうち何れかはビットラインとして作用し、メモリセルに保存されているチャージをシェアリングして、そのメモリセルのストリッジノードの電位（Vs）レベルとビットラインとして作用するデータラインの電位レベルとが等しくなるまでチャージシェアリング動作を遂行する。こうしてチャージシェアリング動作が終了すると、センス増幅部１５０はセンシング制御信号（PIS）の制御の下に、データライン１１０、１２０の電位差を検知し、これを増幅して出力する。
【００１５】
図２は図１に示したビットライン制御回路の各信号のタイミング図である。
【００１６】
等化信号（PEQ）はプレチャージ期間中にアクティブされており、このプレチャージ期間後、等化信号（PEQ）は等化及びプレチャージ手段１３０をディスエーブルさせ、等化電圧（VBL）にプレチャージされているデータライン１１０、１２０をフローティングさせる。
【００１７】
ローアドレスストローブ信号（RASB）に応じて対応するワードラインを駆動するために駆動信号（PIX）がアクティブになると、データライン１１０、１２０のうちの対応する、或いは、駆動されるワードラインによりアクセスされるメモリセルが連結されているデータラインが、対応するメモリセルとチャージシェアリングを開始する（図２のｔ1）。
【００１８】
この後、所定の時間が経た後、即ち、チャージシェアリングによりデータラインの電位とメモリセルの電位とが等しくなるに十分な時間が経った後（図２のｔ2）、センシング制御信号（PIS）がアクティブになって、センス増幅部１５０をイネーブル（enable）させる。
【００１９】
前述の如く、従来のビットライン制御回路においては、ビットラインとして作用するデータラインが、対応するメモリセルとチャージシェアリングを行う間に相補ビットラインとして作用するデータラインは等化電圧（VBL）にプレチャージされている状態でフローティングされている。従って、チャージシェアリング中（図２のｔ1とｔ2の間の時間）ビットラインとして作用するデータラインと相補ビットラインとして作用するデータラインとの間にカップリング現象（Coupling Effect）が起こる。即ち、ビットラインとして作用するデータラインが相応するメモリセルとのチャージシェアリングにより、そのラインの電位レベルが変化することによって、相補ビットラインとして作用するデータラインの電位レベルもまた変化することになる。その結果、チャージシェアリングが行われた後のデータラインの電位差が小さくなり、センス増幅部により検知される所定電圧差よりも少なくなってデータの正確な読み出しが難しくなる。
【００２０】
尚、メモリセルの集積度が高まるにつれて、ビットライン及び相補ビットラインとして作用するデータラインの間隔が一層密になりつつある。それのみならず最近は、埋込型（Embedded）メモリといった概念が導入され、ASIC分野の回路とDRAMの回路とを単一チップ上で製造するようになった。そのためビットライン及び相補ビットラインとして作用するデータラインの物質層として、以前使われていたポリ（Poly）層に代わってメタル（Metal）層が使われている。従って、ビットライン及び相補ビットラインとして作用するデータラインの垂直線上に位置する鉛直高さ（Vertical Height）が高まって、ビットライン及び相補ビットラインとして作用するデータラインのカップリングキャパシタの容量が増大し、更に、ビットライン及び相補ビットラインとして作用するデータラインのカップリング現象(Coupling Effect)が一層顕著になって、センス増幅部によるセンシング動作に悪影響を及ぼす様になった。
【００２１】
図３は図１に示す従来のビットライン制御回路において、ビットラインと相補ビットラインとの間に生ずるカップリング現象を説明するための動作シミュレーションの結果を示している。ここで、縦軸は電位を、横軸は時間を各々表している。参照符号１６０と１７０は各々ビットラインと相補ビットラインの電位を示している。それから、ｔ1は前述したチャージシェアリングが開始される時間を示し、ｔ2はセンス増幅部１５０によりセンシング及び増幅動作が起こり出す時間を各々表している。
【００２２】
図３を参照すれば、チャージシェアリングが行われる前、即ち、プレチャージ期間中にビットラインと相補ビットラインは等化電圧（VBL）にプレチャージされている。また、チャージシェアリング期間（ｔ1とｔ2の間）、ビットラインの相応するメモリセルとチャージシェアリングを行って電位がVHに変化する間に、相補ビットラインもまたビットラインとのカップリング現象によりその電位がVHBに変化することによって、チャージシェアリング期間が終わった後、ビットラインと相補ビットラインとの間の電位差（VH-VHB）が、センス増幅部１５０で十分に検知し得る所定電位差（VH-VBL）より小さくなると、そのメモるセルからのデータの正確な読出しが難しくなる。
【００２３】
【発明が解決しようとする課題】
本発明は上記従来例に鑑みてなされたもので、半導体メモリにおいて、チャージシェアリング時のビットラインと相補ビットラインとの間のカップリング現象を無くしたビットライン制御回路及びその回路を備える半導体メモリを提供することにある。
【００２４】
また本発明の目的は、半導体メモリにおいて、チャージシェアリング時のビットラインと相補ビットラインとの間のカップリング現象を防止するビットライン制御回路及び半導体メモリを提供することにある。
【００２５】
【課題を解決するための手段】
【００２６】
上記目的を達成するために本発明のビットライン制御回路は以下のような構成を備える。即ち、
半導体メモリのビットライン制御回路であって、
ビットライン及び相補ビットラインと、
等化電圧が供給される等化電源ラインと、
前記等化電源ラインと前記ビットラインとの間に接続され、第１制御信号に応答して前記ビットラインを前記等化電圧にプレチャージさせる第１プレチャージ手段と、
前記等化電源ラインと前記相補ビットラインとの間に接続され、第２制御信号に応答して前記相補ビットラインを前記等化電圧にプレチャージさせる第２プレチャージ手段と、
アクセスされるメモリセルのロードアドレスの最下位ビットを反転させる第１インバータと、等化制御信号を反転させる第１インバータと、前記第１インバータの出力と前記第２インバータの出力とを各々入力する第１及び第２ＮＡＮＤゲートと、ワードラインをイネーブルさせるワードライン制御信号を所定時間遅延させて反転させる遅延回路と、前記第１ＮＡＮＤゲートの出力と前記遅延回路の出力とを入力する第３ＮＡＮＤゲートと、前記第３ＮＡＮＤゲートの出力を入力して前記第１制御信号を出力する第３インバータと、前記第２ＮＡＮＤゲートの出力と前記遅延回路の出力とを入力する第４ＮＡＮＤゲートと、前記第４ＮＡＮＤゲートの出力を入力して前記第２制御信号を出力する第４インバータとを備えるプレチャージ制御手段と、
を備えることを特徴とする。
【００２７】
上記目的を達成するために本発明の半導体メモリは以下のような構成を備える。即ち、
複数のメモリセルと、
前記メモリセルのそれぞれに接続されるビットライン及び相補ビットラインと、
前記ビットライン及び相補ビットラインに等化電圧を供給するための等化電源ラインと、
前記等化電源ラインと前記ビットラインとの間に接続され、第１制御信号に応答して前記ビットラインを前記等化電圧にプレチャージさせる第１プレチャージ手段と、
前記等化電源ラインと前記ビットラインとの間に接続され、第２制御信号に応答して前記相補ビットラインを前記等化電圧にチャージさせる第２プレチャージ手段と、
前記等化信号を反転させるインバータと、前記等化制御信号又はワードラインをイネーブルさせるワードライン制御信号を所定時間遅延させて反転させる遅延回路と、前記インバータの出力と前記遅延回路の出力とを入力して、前記第２制御信号を出力するＮＡＮＤゲートとを備え、前記等化制御信号を前記第１制御信号として出力するプレチャージ制御手段と、
前記ビットラインと前記相補ビットラインとの電位差を感知し当該電位差を増幅して出力するセンス増幅器と、を有することを特徴とする。
【００２８】
【発明の実施の形態】
以下、添付図面を参照して本発明の好適な実施の形態を詳細に説明する。
【００２９】
［実施の形態１］
図４は、本発明の実施の形態１のビットライン制御回路を示した回路図である。
【００３０】
図４において、このビッライン制御回路はビットライン２００、相補ビットライン２１０、等化電源ライン２２０、プレチャージ制御手段２３０、プレチャージ手段２４０、２５０、等化手段２６０、メモリセルアレイ２８０、及びセンス増幅部２９０を備える。等化電源ライン２２０は等化電圧（VBL）を供給する。プレチャージ制御手段２３０は、プレチャージ手段２４０、２５０を制御する制御信号PEQH、PEQLを発生している。ここで制御信号（PEQL）は、プレチャージ期間中にプレチャージ手段２４０をイネーブルにし、更に制御信号（PEQH）はプレチャージ期間及びチャージシェアリング期間中に前記プレチャージ手段２５０をイネーブルさせる。
【００３１】
プレチャージ手段２４０は、ドレインとソースがそれぞれビットライン２００と等化電源ライン２２０に連結されており、そのゲートに制御信号（PEQL）が印加されるNMOSトランジスタで構成されている。このプレチャージ手段２４０は制御信号（PEQL）によりプレチャージ期間中にビットライン２００を等化電圧（VBL）にプレチャージさせる。またプレチャージ手段２５０は、ドレインとソースがそれぞれ等化電源ライン２２０と相補ビットライン２１０に接続されており、そのゲートには制御信号（PEQH）が印加されるNMOSトランジスタで構成されている。このプレチャージ手段２５０は、制御信号（PEQH）に応じてプレチャージ期間及びチャージシェアリング期間中に相補ビットライン２１０を等化電圧（VBL）にプレチャージさせている。
【００３２】
等化手段２６０は等化制御信号（PEQ）に応じて制御され、プレチャージ期間中にビットライン２００と相補ビットライン２１０との電位レベルを等化電圧（VBL）に等化させる。尚、ここで等化制御信号（PEQ）は、プレチャージ期間中のみアクティブされる信号である。
【００３３】
メモリセルアレイ２８０はデータを保存するためのメモリセルを含み、メモリセルに保存されているデータはメモリセルを指定するアドレスによりアクセスされる。このメモリセルを指定するアドレスは外部から印加され、このアドレスによりアクセスされるメモリセルはビットライン２００に連結されている。
【００３４】
センス増幅器２９０はセンシング期間中にビットライン２００と相補ビットライン２１０との電位差を検知してこれを増幅する。
【００３５】
図５は図４に示したプレチャージ制御手段２３０の実施の形態１の回路図である。
【００３６】
図５において、プレチャージ制御手段２３０は、インバータ３０２、NANDゲート３０４、及び遅延回路３０６とを備えている。インバータ３０２は等化制御信号（PEQ）を入力し、これを反転してNANDゲート３０４に出力する。遅延回路３０６は、等化制御信号（PEQ）を所定期間遅延させる。ここで所定期間とはビットライン２００の電位レベルが、アクセスされるメモリセルとのチャージシェアリングにより、そのメモリセルの電位レベルと等しくなる期間、いわゆるチャージシェアリング期間に相当している。またNANDゲート３０４は、インバータ３０２と遅延回路３０６からの出力を入力し、インバータ３０２と遅延回路３０６からの出力が共にハイレバルである場合に、制御信号（PEQH）をローレベルにして出力する。
【００３７】
図６は図５に示したプレチャージ制御手段２３０の各信号のタイミング図である。
【００３８】
図５と図６から明らかなように、実施の形態１に係るプレチャージ制御手段２３０の回路は、等化制御信号（PEQ）をそのままプレチャージ手段２４０を制御する制御信号（PEQL）として出力する。また、この等化制御信号（PEQ）を所定の期間、いわゆるチャージシェアリング期間中に遅延させ、なお、このライジングエッジ（Rising Edge）を等化制御信号（PEQ）のライジングエッジに同期させて制御信号（PEQH）として出力する。ここで等化制御信号（PEQ）はプレチャージ期間中のみにアクティブ（ハイレベル）にされている信号である。そこで、制御信号（PEQL）はプレチャージ期間中のみアクティブされてプレチャージ手段２４０をイネーブルさせ、且つビットライン２００を等化電圧（VBL）にプレチャージさせる。また、制御信号（PEQH）はプレチャージ期間及びチャージシェアリング期間中にアクティブされてプレチャージ手段２５０をイネーブルにさせて相補ビットライン２１０を等化電圧（VBL）にプレチャージさせる。そのため、ビットライン２００と、アクセスされるメモリセルとの間でチャージシェアリングを行う間に相補ビットライン２１０は制御信号（PEQH）により持続的に等化電圧（VBL）にプレチャージされるため、ビットライン２００と相補ビットライン２１０との間に生ずるチャージカップリング効果を相殺できる。
【００３９】
［実施の形態２］
図７は、本実施の形態２のプレチャージ制御手段２３０の一例を示した回路図である。
【００４０】
図７において、プレチャージ制御手段２３０はインバータ４０２、NANDゲート４０４、及び遅延回路４０６とを備えている。インバータ４０２は等化制御信号（PEQ）を入力し、これを反転してNANDゲート４０４に出力している。遅延回路４０６は、ワードライン制御信号（PIX）を所定の期間遅延させる。このワードライン制御信号（PIX）は、ローアドレスストローブ信号（RASB）に応じて、アクセスされるメモリセルを駆動するワードラインをイネーブルにするためにアクティブにされる信号である。ここで遅延回路４０６により遅延される所定の期間とは、ビットライン２００の電位レベルがチャージシェアリングにより、そのアクセスされるメモリセルの電位レベルと等しくなる期間、いわゆるチャージシェアリング期間に相当する。NANDゲート４０４は、インバータ４０２と遅延回路４０６からの出力を入力し、インバータ４０２と遅延回路４０６の出力が共にハイレベルである場合に、制御信号（PEQH）をロウレベルして出力する。
【００４１】
図８は、図７に示したプレチャージ制御手段２３０の各信号のタイミング図である。
【００４２】
図７と図８から明らかな様に、実施の形態２のプレチャージ制御手段２３０の回路は、等化制御信号（PEQ）をそのままプレチャージ手段２４０を制御する制御信号（PEQL）として出力する。それから、ワードライン制御信号（PIX）を所定の期間、いわゆるチャージシェアリング期間遅延させ、更にこれを反転させて制御信号（PEQH）として出力する。ワードライン制御信号（PIX）はローアドレスストローブ信号（RASB）に応じて、アクセスされるメモリセルを駆動するワードラインをイネーブルさせるためにアクティブ（ハイレベル）にされる信号である。そこで、制御信号（PEQL）はプレチャージ期間中のみにアクティブにされてプレチャージ手段２４０をイネーブルさせ、またビットライン２００を等化電圧（VBL）にプレチャージさせる。それから制御信号（PEQH）は、プレチャージ期間及びチャージシェアリング期間中にアクティブ（ハイレベル）にされてプレチャージ手段２５０をイネーブルにし、また相補ビットライン２１０を等化電圧（VBL）にプレチャージさせる。そこで、ビットライン２００が、そのアクセスされるメモリセルとチャージシェアリングを行う間に、相補ビットライン２１０は制御信号（PEQH）により持続的に等化電圧（VBL）にプレチャージされる。このためビットライン２００と相補ビットライン２１０との間に生ずるチャージカップリング効果を相殺できる。
【００４３】
［実施の形態３］
図９は本発明の実施の形態３に係るビットライン制御回路の一例を示す回路図である。
【００４４】
図９において、本実施の形態３に係るビットライン制御回路は、データライン５００、５１０、等化電源ライン５２０、ビットライン認識回路５３０、プレチャージ手段５４０、５５０、等化手段５６０、等化手段制御回路５６５、メモリセルアレイ５７０、５８０、及びセンス増幅部５９０を備える。
【００４５】
データライン５００、５１０はアクセスされるメモリセルとの連結状態によりビットラインとして動作するか、あるいは相補ビットラインとして動作する。即ち、アクセスされるメモリセルがデータライン５００に連結されている場合は、データライン５００がビットラインとして動作し、データライン５１０が相補ビットラインとして動作する。またアクセスされるメモリセルがデータライン５１０に連結されている場合は、データライン５１０がビットラインとして動作し、データライン５００が相補ビットラインとして動作する。また、等化電源ライン５２０を通じて等化電圧（VBL）が供給される。
【００４６】
ビットライン認識回路５３０は、プレチャージ手段５４０、５５０を制御する制御信号PEQ1、PEQ2を発生している。プレチャージ手段５４０は、制御信号（PEQ1）により制御され、データライン５００がビットラインとして動作する場合はプレチャージ期間中、それからデータライン５００が相補ビットラインとして動作する場合はプレチャージ期間及びチャージシェアリング期間中にデータライン５００を等化電圧（VBL）にプレチャージさせる。
【００４７】
またプレチャージ手段５５０は制御信号（PEQ2）により制御され、データライン５１０がビットラインとして動作する場合はプレチャージ期間中、それからデータライン５１０が相補ビットラインとして動作する場合はプレチャージ期間及びチャージシェアリング期間中にデータライン５１０を等化電圧（VBL）にプレチャージさせている。なお、等化手段５６０はプレチャージ期間中にデータライン５００、５１０を等化電圧（VBL）に等化させる。
【００４８】
等化手段制御回路５６５は、等化手段５６０をプレチャージ期間中のみにアクティブさせる制御信号（PPEQ）を発生する。そして制御信号PEQ1、PEQ2のうち何れか１つでもロウレベルになれば、制御信号（PPEQ）がロウレベルになって等化手段５６０をノンアクティブにする。
【００４９】
メモリセルアレイ５７０、５８０は、メモリセルのローアドレス（raw address）によりデータライン５００、５１０に各々連結される。ここで、フォールディド(Folded)構造を有するメモリの場合を考慮する。言い換えれば、メモリセルアレイ５７０がデータライン５００に接続されており、ローアドレスの最下位ビットが奇数であるメモリセルから構成されており、一方、メモリセルアレイ５８０がデータライン５１０に接続されており、ローアドレスの最下位ビットが偶数であるメモリセルから構成されている。ここで、参照符号５８１示しているメモリセルのローアドレスの最下位ビット値を表している。
【００５０】
センス増幅部５９０はセンシング制御信号（PIS）により制御され、センシング期間中にデータライン５００、５１０の電位差を検知し、これを増幅して出力する。
【００５１】
図１０は、図９に示したビットライン認識回路５３０の一例を示す回路図である。ここで、データライン５００に連結されているメモリセルアレイ５７０はローアドレスの最下位ビットが奇数であるメモリセルから構成されており、また、データライン５１０に連結されているメモリセルアレイ５８０はローアドレスの最下位ビットが偶数であるメモリセルから構成されている場合を示している。
【００５２】
図１０を参照すれば、ビットライン認識回路５３０は、インバータ６０２、６０４、６０６、６０８、NANDゲート６１２、６１４、６１６、６１８、及び遅延回路６２０を備える。
【００５３】
ここでインバータ６０２は等化制御信号（PEQ）を入力し、これを反転して出力する。ここで等化制御信号（PEQ）はプレチャージ期間中のみにアクティブ（ハイレベル）にされる信号である。インバータ６０４は、アクセスされるメモリセルのローアドレスの最下位ビット（RA0）を入力し、これを反転してNANDゲート６１２に出力する。NANDゲート６１２は、インバータ６０４とインバータ６０２から出力される信号を入力し、入力された信号がともにハイレベルである場合にのみロウレベルの信号をNANDゲート６１６に出力する。またNANDゲート６１４は、メモリセルのローアドレスの最下位ビット（RA0）とインバータ６０２から出力される信号とを入力し、これら入力された信号が共にハイレベルである場合にのみロウレベルになる信号をNANDゲート６１８に出力する。
【００５４】
遅延回路６２０はワードライン制御信号（PIX）を入力し、これを所定の期間遅延させ、反転して出力する。このワードライン制御信号（PIX）は、ローアドレス信号（RASB）に応じて、アクセスされるメモリセルを駆動するワードラインをイネーブルさせるためにアクティブ（ハイレベル）にされる信号である。ここで、この遅延回路６２０により遅延される所定の期間とは、ビットラインとして動作するデータラインの電位レベルがチャージシェアリングにより、そのアクセスされるメモリセルの電位レベルと等しくなる期間、いわゆるチャージシェアリング期間に相当する。
【００５５】
NANDゲート６１６は、NANDゲート６１２と遅延回路６２０から出力される信号とを入力し、これら入力された信号が共にハイレベルである場合にのみロウレベルになる信号をインバータ６０６に出力する。また、NANDゲート６１８は、NANDゲート６１４と遅延回路６２０から出力される信号を入力し、これら入力された信号が共にハイレベルである場合にのみロウレベルになる信号をインバータ６０８に出力する。インバータ６０６はNANDゲート６１６の出力を入力し、これを反転して制御信号（PEQ1）として出力する。またインバータ６０８は、NANDゲート６１８の出力を入力し、これを反転して制御信号（PEQ2）として出力する。
【００５６】
図１１ａ及び図１１ｂは、図１０に示したビットライン認識回路５３０の動作を説明するための各種信号のタイミング図である。
【００５７】
図１１ａは、アクセスされるメモリセルのローアドレスの最下位ビット（RA0）が奇数（odd）である場合を示し、図１１ｂは、アクセスされるメモリセルのローアドレスの最下位ビット（RA0）が偶数（even）である場合を各々示している。
【００５８】
図１０と図１１ａ及び図１１ｂから明らかな様に、ビットライン認識回路５３０は、アクセスされるメモリセルのローアドレスの最下位ビット（RA0）により、データライン５００、５１０のうちどれがビットラインあるいは相補ビットラインとして動作するかを認識し、それに応じてプレチャージ手段５４０、５５０を制御する制御信号PEQ1、PEQ2を発生する。
【００５９】
いま、アクセスされるメモリセルのローアドレスの最下位ビット（RA0）が奇数である場合は、データライン５００がビットラインとして動作し、データライン５１０が相補ビットラインとして動作する様になる。そこで、図１１ａから分かる様に、等化制御信号（PEQ）をそのままプレチャージ手段５４０を制御する制御信号（PEQ1）として出力する。また、ワードライン制御信号（PIX）を所定の期間、いわゆるチャージシェアリング期間だけ遅延させ、またこれを反転させて、プレチャージ手段５５０を制御する制御信号（PEQ2）として出力する。ここで等化制御信号（PEQ）は、プレチャージ期間中のみにアクティブされる信号であり、ワードライン制御信号（PIX）はローアドレスストローブ信号（RASB）に応じて、アクセスされるメモリセルを駆動するワードラインをイネーブルさせるためにアクティブ（ハイレベル）にされる信号である。よって、制御信号（PEQ1）はプレチャージ期間中のみにアクティブされてプレチャージ手段５４０をイネーブルにし、データライン５００を等化電圧（VBL）にプレチャージさせる。また、制御信号PEQ2はプレチャージ期間及びチャージシアリング期間中にアクティブ（ハイレベル）にされてプレチャージ手段５５０をイネーブルさせ、データライン５１０を等化電圧（VBL）にプレチャージさせる。そのため、ビットラインとして動作するデータライン５００が、アクセスされるメモリセルとチャージシェアリングを行う間に、相補ビットラインとして動作するデータライン５１０が制御信号（PEQ2）により持続的に等化電圧（VBL）にプレチャージされる。これにより、データライン５００とデータライン５１０との間に生ずるチャージカプリング効果を抑えることができる。
【００６０】
また、アクセスされるメモリセルのローアドレスの最下位ビット（RA0）が偶数である場合は、データライン５１０がビットラインとして動作し、データライン５００が相補ビットラインとして動作する様になる。そこで、図１１ｂから分かる様に、等化制御信号（PEQ）をそのままプレチャージ手段５５０を制御する制御信号（PEQ2）として出力する。それから、ワードライン制御信号（PIX）を所定の期間、いわゆるチャージシェアリング期間だけ遅延させ、またこれを反転させて、プレチャージ手段５４０を制御する制御信号（PEQ1）として出力する。これにより、制御信号（PEQ2）は、プレチャージ期間のみにアクティブ（ハイレベル）にされてプレチャージ手段５５０をイネーブルにし、またデータライン５１０を等化電圧（VBL）にプレチャージさせる。また、制御信号（PEQ1）はプレチャージ期間及びチャージシェアリング期間の間アクティブ（ハイレベル）にされてプレチャージ手段５４０をイネーブルにし、その間、データライン５００（相補ビットライン）を等化電圧（VBL）にプレチャージする。そこで、ビットラインとして動作するデータライン５１０が、アクセスされるメモリセルとチャージシェアリングを行う間に、この相補ビットラインとして動作するデータライン５００が制御信号（PEQ1）により持続的に等化電圧（VBL）にプレチャージされる。これにより、データライン５００とデータライン５１０との間に生ずるチャージカップリング効果を抑えることができる。
【００６１】
図１２は、図９に示す本実施の形態３に係るビットライン制御回路の動作シミュレーションの結果を図３に示した従来の場合と比べて示している。ここで、縦軸は電位レベルを、横軸は時間をそれぞれ表している。また図において、参照符号１６０と１７０は従来のビットライン制御方式のシミュレーション結果であるビットラインと相補ビットラインの電位値を各々示している。また、参照符号６５０と６６０は、図９の回路によるビットライン制御のシミュレーション結果であるビットラインと相補ビットラインの電位値を各々示している。尚、図１２において、ｔ1はチャージシェアリングが開始されるタイミング（時間）を、ｔ2はセンス増幅部５９０によりセンシング及び増幅動作が開始されるタイミングを各々表している。
【００６２】
図１２において、チャージシェアリングが行われる前、いわゆるプレチャージ期間中には、ビットラインとして動作するデータラインと相補ビットラインとして動作するデータラインとは共に等化電圧（VBL）にプレチャージされている。また、チャージシェアリング期間中（ｔ1とｔ2の間）、ビットラインとして動作するデータラインの電位が、対応するメモリセルとチャージシェアリングを行ってVHNに変化する間、一方の対応する相補ビットラインとして動作するデータラインは、対応するプレチャージ手段により引き続き等化電圧（VBL）にプレチャージされている。従って、チャージシェアリング期間が終わった後、データライン５００、５１０の間の電位差（VHN-VBL）は、センス増幅部５９０で十分に検知し得る所定値を維持できるようになる。そこで、ビットラインと相補ビットラインとして動作するデータライン５００、５１０の間に生ずるカップリング現象の影響を受けなくなり、メモリセルからのデータの正確な読み出しが可能になる。
【００６３】
図１３は、本実施の形態１，２に係るビットライン制御方法を示す流れ図である。
【００６４】
図１３を参照すれば、本実施の形態のビットライン制御方法は、ビットライン、相補ビットラインを備える半導体メモリにおいて、プレチャージ工程７１０、ビットラインフローティング工程７２０、チャージシェアリング工程７３０、相補ビットラインフローティング工程７４０、及びセンシング増幅工程７５０を備える。
【００６５】
プレチャージ工程７１０は、ビットラインと相補ビットラインとを所定電位レベル、いわゆる等化電圧（VBL）にプレチャージさせるものである。
【００６６】
ビットラインフローティング工程７２０では、プレチャージ工程７１０後、ビットラインをフローティングさせる。
【００６７】
チャージシェアリング工程７３０では、ビットラインフローティング工程７２０後、対応するメモリセルのワードラインをイネーブルにし、フローティングされているビットラインが、対応するメモリセルとチャジシェアリングを行う。
【００６８】
相補ビットラインフローティング工程７４０では、チャージシェアリング工程７３０後、相補ビットラインをフローティングにする。
【００６９】
そして最後にセンス増幅工程７５０で、相補ビットラインフローティング工程７４０後、ビットラインと相補ビットラインの電位差を検知して、その電位差を増幅して、リードデータとして出力する。
【００７０】
この様に本実施の形態によれば、相補ビットラインの電位レベルをプレチャージ状態にし、チャージシェアリング工程７３０後に、相補ビットラインをフローティングにする相補ビットラインフローティング工程７４０を実行することにより、チャージシェアリング工程７３０で発生するビットラインと相補ビットラインのカップリング現象をなくすことができる。
【００７１】
即ち、チャージシェアリング工程７３０の後、ビットラインの電位レベルと相補ビットラインの電位レベルが、センス増幅工程７５０で十分に検知できるような電位に維持できるため、メモリセルからのデータの正確な読み出しが可能になるのである。
【００７２】
図１４は、本発明の実施の形態３に係るビットライン制御方法を示す流れ図である。
【００７３】
図１４において、本実施の形態のビットライン制御方法は、第１データライン、第２データライン、第１プレチャージ手段、第２プレチャージ手段、及び等化器を備える半導体メモリにおいて、プレチャージ工程８１０、ビットライン認識工程８２０、ビットラインフローティング工程８３０、チャージシェアリング工程８４０、相補ビットラインフローティング工程８５０、及びセンス増幅工程８６０を備えている。
【００７４】
プレチャージ工程８１０では、第１プレチャージ手段、第２レチャージ手段、及び等化器により第１データラインと第２データラインとを所定の電位レベルにプレチャージして等化させる。
【００７５】
次にビットライン認識工程８２０で、ローアドレスストローブ信号（RASB）に従って、入力されるローアドレス情報により第１データラインと第２データラインの中で何れかをビットラインに指定し、残りの１つを相補ビットラインと指定する。即ち、例えば、フォールディド（Folded）構造の半導体メモリに対して、ビットライン認識工程８２０では、メモリセルのローアドレスの最下位ビットが奇数であれば第１データラインをビットラインとして指定し、第２データラインを相補ビットラインとして指定する。そして、メモリセルのローアドレスの最下位ビットが偶数であれば、第２データラインをビットラインとして指定し、第１データラインを相補ビットラインとして指定する。
【００７６】
次にビットラインフローティング工程８３０では、ビットラインとして指定されたデータラインをフローティングにする。
【００７７】
次にチャージシェアリング工程８４０では、ビットラインフローティング工程８３０の後、対応するメモリセルのワードラインがイネーブルにし、フローティングにされているビットラインが、対応するメモリセルとチャージシェアリングを行うようにする。
【００７８】
そして相補ビットラインフローティング工程８５０では、チャージシェアリング工程８４０の後、相補ビットラインと指定されたデータラインをフローティングにする。
【００７９】
そして最後に、センス増幅工程８６０において、相補ビットラインフローティング工程の後、ビットラインと相補ビットラインとの電位差を検知して増幅し、その結果をリードデータとして出力する。
【００８０】
以上説明したように本実施の形態では、相補ビットラインの電位レベルをプレチャージ状態よりフローティングにさせる相補ビットラインフローティング工程８５０を、メモリセルの電位を検知するチャージシェアリング工程８４０の後に実行する。これにより、チャージシェアリング工程８４０で発生する、ビットラインとして動作するデータラインと相補ビットラインとして動作するデータラインとのカップリング現象を無くすことができる。言い換えれば、チャージシェアリング工程８４０の後、ビットラインとして動作するデータラインの電位レベルと相補ビットラインとして動作するデータラインとの電位レベルの差が、センス増幅工程８６０で十分に検知し得る電位に維持できるため、メモリセルからのデータの正確な読み出しが可能になる。
【００８１】
【発明の効果】
以上説明したように本発明によれば、ビットラインと、それに対応するメモリセルとの間でチャージシェアリングを行う間に、相補ビットラインの電位レベルを所定の電位にプレチャージさせておくことによって、チャージシェアリング期間中に生ずるビットラインと相補ビットラインとのカップリング現象を防止することができる。
【００８２】
これにより、チャージシェアリングの後、ビットラインの電位レベルと相補ビットラインの電位レベルとの差が、センス増幅器により十分に検知できる所定電位に維持できるため、メモリセルからのデータの正確な読み出しが可能になるという効果がある。
【００８３】
【図面の簡単な説明】
【図１】従来のビットライン制御回路を表す回路図である。
【図２】図１に示した従来のビットライン制御回路の各信号のタイミング図である。
【図３】図１に示した従来のビットライン制御回路のシミュレーション結果を示した図面である。
【図４】本発明の実施の形態１に係るビットライン制御回路の構成を示す回路図である。
【図５】図４のビットライン制御回路のプレチャージ制御手段の一例を示す回路図である。
【図６】図５のプレチャージ制御手段における各信号のタイミング図である。
【図７】本発明の実施の形態２に係るビットライン制御回路のプレチャージ制御手段の一例を示す回路図である。
【図８】図７のプレチャージ制御手段における各信号のタイミング図である。
【図９】本発明の実施の形態３に係るビットライン制御回路の一例を示す回路図である。
【図１０】 図９のビットライン認識回路の一例を示す回路図である。
【図１１ａ】図１０において、ローアドレスの最下位ビットが奇数である場合の動作を説明するための各信号のタイミング図である。
【図１１ｂ】図１０において、ローアドレスの最下位ビットが偶数である場合の動作を説明するための各信号のタイミング図である。
【図１２】図１０に示したビットライン認識回路のシミュレーション結果を示した図面である。
【図１３】 本発明の実施の形態１に係るビットライン制御方法を示す流れ図である。
【図１４】 本発明の実施の形態３に係るビットライン制御方法を示す流れ図である。
【発明の属する技術分野】
本発明は、半導体メモリのビットライン（Bit Line）制御回路及び前記制御回路を有する半導体メモリに関するものである。
【０００２】
【従来の技術】
半導体メモリにおいて、特にダイナミック・ランダムアクセスメモリは、データを保存するメモリセルアレイとメモリセルアレイからデータを書込み及び読み出しするためのビットライン（Bit Line）と相補ビットライン（Bit Line Bar）とを含んでいる。
【０００３】
メモリセルアレイの特定のメモリセルにデータを書込んだり、あるいは特定のメモリセルからデータを読出す動作は、メモリセルのデータがチャージシェアリング（Charge Sharing）によってビットラインに伝達された後、ビットラインと相補ビットラインとの電位差を用いてメモリセルに保存されていたデータをセンシングする動作等により行われる。
【０００４】
図１は従来のビットライン制御回路を表す回路図である。
【０００５】
図１を参照すれば、従来のビットライン制御回路はデータライン１１０、１２０、等化及びプレチャージ手段１３０、メモリセルアレイ１４０、及びセンス増幅部１５０を備える。
【０００６】
メモリセルアレイ１４０はデータライン１１０、１２０に接続されている多くのメモリセルから構成されている。各メモリセルは１つのセルトランジスタとセルキャパシタとから構成されており、各メモリセルは各々対応するアドレスによりアクセスされ、且つ対応するセルキャパシタにチャージングされている電荷量でデータを保有している。セルトランジスタはワードラインによりゲーティングされ、このセルトランジスタに接続されているセルキャパシタに保存されている電荷を、対応するデータラインに伝送する機能を有する。
【０００７】
データライン１１０、１２０は、各対応するメモリセルに対してビットライン（BL）及び相補ビットライン（/BL）として作用する。即ち、情報の読出しのため選択されるメモリセルがデータライン１１０に接続されていれば、データライン１１０はビットライン（BL）になり、データライン１２０は相補ビットライン（/BL）になる。また、情報の読出しのために選択されるメモリセルがデータライン１２０に連結されていれば、データライン１２０はビットライン（BL）になり、データライン１１０は相補ビットライン（/BL）になる。
【０００８】
等化及びプレチャージ手段１３０は、データライン１１０、１２０の間に接続されており、等化制御信号(PEQ)により制御され、プレチャージ期間中にデータライン１１０、１２０を等化電圧（VBL）にプレチャージさせる。また、等化及びプレチャージ手段１３０はビットライン（BL）として作用するデータラインがチャージシェアリングをする状態になれば、データライン１１０、１２０をフローティング（Floating)させる。
【０００９】
センス増幅部１５０はセンシング制御信号（PIS）により制御され、データライン１１０、１２０の電圧レベル差を検知して、その電位差を増幅する。
【００１０】
この様なメモリにおいて、データの書込動作は、外部から印加されたアドレスの組み合わせで指定されたメモリセルの位置を捜し、そのアドレスと共に入力されるデータを、その指定されたメモリセルのセルキャパシタにチャージさせて保存することによって行われる。一方、メモリセルからデータを読み出す動作は、そのメモリセルに保存されているチャージ量を更に電圧に切り替えて一連の増幅過程を経て外部に伝達する過程を通じて行われる。
【００１１】
図１と図２を参照して、所望のメモリセルに保存されているデータを読み出す動作の過程を説明すれば下記の通りである。
【００１２】
所望のメモリセルに保存されているチャージを電圧に変換する前に、データライン１１０、１２０はプレチャージ期間中において、等化及びプレチャージ手段１３０により等化電圧（VBL）にプレチャージされる。
【００１３】
ローアドレスストローブ信号（RASB）に応じて、相応するメモリセルにおけるセルトランジスタのワードラインが駆動されれば、等化制御信号（PEQ）は等化及びプレチャージ手段１３０をディスエーブル（disable）させることによってプレチャージされているデータライン１１０、１２０をフローティング状態にする。
【００１４】
所望のメモリセルがいずれのデータラインに接続されているかによって、フローティングされているデータライン１１０、１２０のうち何れかはビットラインとして作用し、メモリセルに保存されているチャージをシェアリングして、そのメモリセルのストリッジノードの電位（Vs）レベルとビットラインとして作用するデータラインの電位レベルとが等しくなるまでチャージシェアリング動作を遂行する。こうしてチャージシェアリング動作が終了すると、センス増幅部１５０はセンシング制御信号（PIS）の制御の下に、データライン１１０、１２０の電位差を検知し、これを増幅して出力する。
【００１５】
図２は図１に示したビットライン制御回路の各信号のタイミング図である。
【００１６】
等化信号（PEQ）はプレチャージ期間中にアクティブされており、このプレチャージ期間後、等化信号（PEQ）は等化及びプレチャージ手段１３０をディスエーブルさせ、等化電圧（VBL）にプレチャージされているデータライン１１０、１２０をフローティングさせる。
【００１７】
ローアドレスストローブ信号（RASB）に応じて対応するワードラインを駆動するために駆動信号（PIX）がアクティブになると、データライン１１０、１２０のうちの対応する、或いは、駆動されるワードラインによりアクセスされるメモリセルが連結されているデータラインが、対応するメモリセルとチャージシェアリングを開始する（図２のｔ1）。
【００１８】
この後、所定の時間が経た後、即ち、チャージシェアリングによりデータラインの電位とメモリセルの電位とが等しくなるに十分な時間が経った後（図２のｔ2）、センシング制御信号（PIS）がアクティブになって、センス増幅部１５０をイネーブル（enable）させる。
【００１９】
前述の如く、従来のビットライン制御回路においては、ビットラインとして作用するデータラインが、対応するメモリセルとチャージシェアリングを行う間に相補ビットラインとして作用するデータラインは等化電圧（VBL）にプレチャージされている状態でフローティングされている。従って、チャージシェアリング中（図２のｔ1とｔ2の間の時間）ビットラインとして作用するデータラインと相補ビットラインとして作用するデータラインとの間にカップリング現象（Coupling Effect）が起こる。即ち、ビットラインとして作用するデータラインが相応するメモリセルとのチャージシェアリングにより、そのラインの電位レベルが変化することによって、相補ビットラインとして作用するデータラインの電位レベルもまた変化することになる。その結果、チャージシェアリングが行われた後のデータラインの電位差が小さくなり、センス増幅部により検知される所定電圧差よりも少なくなってデータの正確な読み出しが難しくなる。
【００２０】
尚、メモリセルの集積度が高まるにつれて、ビットライン及び相補ビットラインとして作用するデータラインの間隔が一層密になりつつある。それのみならず最近は、埋込型（Embedded）メモリといった概念が導入され、ASIC分野の回路とDRAMの回路とを単一チップ上で製造するようになった。そのためビットライン及び相補ビットラインとして作用するデータラインの物質層として、以前使われていたポリ（Poly）層に代わってメタル（Metal）層が使われている。従って、ビットライン及び相補ビットラインとして作用するデータラインの垂直線上に位置する鉛直高さ（Vertical Height）が高まって、ビットライン及び相補ビットラインとして作用するデータラインのカップリングキャパシタの容量が増大し、更に、ビットライン及び相補ビットラインとして作用するデータラインのカップリング現象(Coupling Effect)が一層顕著になって、センス増幅部によるセンシング動作に悪影響を及ぼす様になった。
【００２１】
図３は図１に示す従来のビットライン制御回路において、ビットラインと相補ビットラインとの間に生ずるカップリング現象を説明するための動作シミュレーションの結果を示している。ここで、縦軸は電位を、横軸は時間を各々表している。参照符号１６０と１７０は各々ビットラインと相補ビットラインの電位を示している。それから、ｔ1は前述したチャージシェアリングが開始される時間を示し、ｔ2はセンス増幅部１５０によりセンシング及び増幅動作が起こり出す時間を各々表している。
【００２２】
図３を参照すれば、チャージシェアリングが行われる前、即ち、プレチャージ期間中にビットラインと相補ビットラインは等化電圧（VBL）にプレチャージされている。また、チャージシェアリング期間（ｔ1とｔ2の間）、ビットラインの相応するメモリセルとチャージシェアリングを行って電位がVHに変化する間に、相補ビットラインもまたビットラインとのカップリング現象によりその電位がVHBに変化することによって、チャージシェアリング期間が終わった後、ビットラインと相補ビットラインとの間の電位差（VH-VHB）が、センス増幅部１５０で十分に検知し得る所定電位差（VH-VBL）より小さくなると、そのメモるセルからのデータの正確な読出しが難しくなる。
【００２３】
【発明が解決しようとする課題】
本発明は上記従来例に鑑みてなされたもので、半導体メモリにおいて、チャージシェアリング時のビットラインと相補ビットラインとの間のカップリング現象を無くしたビットライン制御回路及びその回路を備える半導体メモリを提供することにある。
【００２４】
また本発明の目的は、半導体メモリにおいて、チャージシェアリング時のビットラインと相補ビットラインとの間のカップリング現象を防止するビットライン制御回路及び半導体メモリを提供することにある。
【００２５】
【課題を解決するための手段】
【００２６】
上記目的を達成するために本発明のビットライン制御回路は以下のような構成を備える。即ち、
半導体メモリのビットライン制御回路であって、
ビットライン及び相補ビットラインと、
等化電圧が供給される等化電源ラインと、
前記等化電源ラインと前記ビットラインとの間に接続され、第１制御信号に応答して前記ビットラインを前記等化電圧にプレチャージさせる第１プレチャージ手段と、
前記等化電源ラインと前記相補ビットラインとの間に接続され、第２制御信号に応答して前記相補ビットラインを前記等化電圧にプレチャージさせる第２プレチャージ手段と、
アクセスされるメモリセルのロードアドレスの最下位ビットを反転させる第１インバータと、等化制御信号を反転させる第１インバータと、前記第１インバータの出力と前記第２インバータの出力とを各々入力する第１及び第２ＮＡＮＤゲートと、ワードラインをイネーブルさせるワードライン制御信号を所定時間遅延させて反転させる遅延回路と、前記第１ＮＡＮＤゲートの出力と前記遅延回路の出力とを入力する第３ＮＡＮＤゲートと、前記第３ＮＡＮＤゲートの出力を入力して前記第１制御信号を出力する第３インバータと、前記第２ＮＡＮＤゲートの出力と前記遅延回路の出力とを入力する第４ＮＡＮＤゲートと、前記第４ＮＡＮＤゲートの出力を入力して前記第２制御信号を出力する第４インバータとを備えるプレチャージ制御手段と、
を備えることを特徴とする。
【００２７】
上記目的を達成するために本発明の半導体メモリは以下のような構成を備える。即ち、
複数のメモリセルと、
前記メモリセルのそれぞれに接続されるビットライン及び相補ビットラインと、
前記ビットライン及び相補ビットラインに等化電圧を供給するための等化電源ラインと、
前記等化電源ラインと前記ビットラインとの間に接続され、第１制御信号に応答して前記ビットラインを前記等化電圧にプレチャージさせる第１プレチャージ手段と、
前記等化電源ラインと前記ビットラインとの間に接続され、第２制御信号に応答して前記相補ビットラインを前記等化電圧にチャージさせる第２プレチャージ手段と、
前記等化信号を反転させるインバータと、前記等化制御信号又はワードラインをイネーブルさせるワードライン制御信号を所定時間遅延させて反転させる遅延回路と、前記インバータの出力と前記遅延回路の出力とを入力して、前記第２制御信号を出力するＮＡＮＤゲートとを備え、前記等化制御信号を前記第１制御信号として出力するプレチャージ制御手段と、
前記ビットラインと前記相補ビットラインとの電位差を感知し当該電位差を増幅して出力するセンス増幅器と、を有することを特徴とする。
【００２８】
【発明の実施の形態】
以下、添付図面を参照して本発明の好適な実施の形態を詳細に説明する。
【００２９】
［実施の形態１］
図４は、本発明の実施の形態１のビットライン制御回路を示した回路図である。
【００３０】
図４において、このビッライン制御回路はビットライン２００、相補ビットライン２１０、等化電源ライン２２０、プレチャージ制御手段２３０、プレチャージ手段２４０、２５０、等化手段２６０、メモリセルアレイ２８０、及びセンス増幅部２９０を備える。等化電源ライン２２０は等化電圧（VBL）を供給する。プレチャージ制御手段２３０は、プレチャージ手段２４０、２５０を制御する制御信号PEQH、PEQLを発生している。ここで制御信号（PEQL）は、プレチャージ期間中にプレチャージ手段２４０をイネーブルにし、更に制御信号（PEQH）はプレチャージ期間及びチャージシェアリング期間中に前記プレチャージ手段２５０をイネーブルさせる。
【００３１】
プレチャージ手段２４０は、ドレインとソースがそれぞれビットライン２００と等化電源ライン２２０に連結されており、そのゲートに制御信号（PEQL）が印加されるNMOSトランジスタで構成されている。このプレチャージ手段２４０は制御信号（PEQL）によりプレチャージ期間中にビットライン２００を等化電圧（VBL）にプレチャージさせる。またプレチャージ手段２５０は、ドレインとソースがそれぞれ等化電源ライン２２０と相補ビットライン２１０に接続されており、そのゲートには制御信号（PEQH）が印加されるNMOSトランジスタで構成されている。このプレチャージ手段２５０は、制御信号（PEQH）に応じてプレチャージ期間及びチャージシェアリング期間中に相補ビットライン２１０を等化電圧（VBL）にプレチャージさせている。
【００３２】
等化手段２６０は等化制御信号（PEQ）に応じて制御され、プレチャージ期間中にビットライン２００と相補ビットライン２１０との電位レベルを等化電圧（VBL）に等化させる。尚、ここで等化制御信号（PEQ）は、プレチャージ期間中のみアクティブされる信号である。
【００３３】
メモリセルアレイ２８０はデータを保存するためのメモリセルを含み、メモリセルに保存されているデータはメモリセルを指定するアドレスによりアクセスされる。このメモリセルを指定するアドレスは外部から印加され、このアドレスによりアクセスされるメモリセルはビットライン２００に連結されている。
【００３４】
センス増幅器２９０はセンシング期間中にビットライン２００と相補ビットライン２１０との電位差を検知してこれを増幅する。
【００３５】
図５は図４に示したプレチャージ制御手段２３０の実施の形態１の回路図である。
【００３６】
図５において、プレチャージ制御手段２３０は、インバータ３０２、NANDゲート３０４、及び遅延回路３０６とを備えている。インバータ３０２は等化制御信号（PEQ）を入力し、これを反転してNANDゲート３０４に出力する。遅延回路３０６は、等化制御信号（PEQ）を所定期間遅延させる。ここで所定期間とはビットライン２００の電位レベルが、アクセスされるメモリセルとのチャージシェアリングにより、そのメモリセルの電位レベルと等しくなる期間、いわゆるチャージシェアリング期間に相当している。またNANDゲート３０４は、インバータ３０２と遅延回路３０６からの出力を入力し、インバータ３０２と遅延回路３０６からの出力が共にハイレバルである場合に、制御信号（PEQH）をローレベルにして出力する。
【００３７】
図６は図５に示したプレチャージ制御手段２３０の各信号のタイミング図である。
【００３８】
図５と図６から明らかなように、実施の形態１に係るプレチャージ制御手段２３０の回路は、等化制御信号（PEQ）をそのままプレチャージ手段２４０を制御する制御信号（PEQL）として出力する。また、この等化制御信号（PEQ）を所定の期間、いわゆるチャージシェアリング期間中に遅延させ、なお、このライジングエッジ（Rising Edge）を等化制御信号（PEQ）のライジングエッジに同期させて制御信号（PEQH）として出力する。ここで等化制御信号（PEQ）はプレチャージ期間中のみにアクティブ（ハイレベル）にされている信号である。そこで、制御信号（PEQL）はプレチャージ期間中のみアクティブされてプレチャージ手段２４０をイネーブルさせ、且つビットライン２００を等化電圧（VBL）にプレチャージさせる。また、制御信号（PEQH）はプレチャージ期間及びチャージシェアリング期間中にアクティブされてプレチャージ手段２５０をイネーブルにさせて相補ビットライン２１０を等化電圧（VBL）にプレチャージさせる。そのため、ビットライン２００と、アクセスされるメモリセルとの間でチャージシェアリングを行う間に相補ビットライン２１０は制御信号（PEQH）により持続的に等化電圧（VBL）にプレチャージされるため、ビットライン２００と相補ビットライン２１０との間に生ずるチャージカップリング効果を相殺できる。
【００３９】
［実施の形態２］
図７は、本実施の形態２のプレチャージ制御手段２３０の一例を示した回路図である。
【００４０】
図７において、プレチャージ制御手段２３０はインバータ４０２、NANDゲート４０４、及び遅延回路４０６とを備えている。インバータ４０２は等化制御信号（PEQ）を入力し、これを反転してNANDゲート４０４に出力している。遅延回路４０６は、ワードライン制御信号（PIX）を所定の期間遅延させる。このワードライン制御信号（PIX）は、ローアドレスストローブ信号（RASB）に応じて、アクセスされるメモリセルを駆動するワードラインをイネーブルにするためにアクティブにされる信号である。ここで遅延回路４０６により遅延される所定の期間とは、ビットライン２００の電位レベルがチャージシェアリングにより、そのアクセスされるメモリセルの電位レベルと等しくなる期間、いわゆるチャージシェアリング期間に相当する。NANDゲート４０４は、インバータ４０２と遅延回路４０６からの出力を入力し、インバータ４０２と遅延回路４０６の出力が共にハイレベルである場合に、制御信号（PEQH）をロウレベルして出力する。
【００４１】
図８は、図７に示したプレチャージ制御手段２３０の各信号のタイミング図である。
【００４２】
図７と図８から明らかな様に、実施の形態２のプレチャージ制御手段２３０の回路は、等化制御信号（PEQ）をそのままプレチャージ手段２４０を制御する制御信号（PEQL）として出力する。それから、ワードライン制御信号（PIX）を所定の期間、いわゆるチャージシェアリング期間遅延させ、更にこれを反転させて制御信号（PEQH）として出力する。ワードライン制御信号（PIX）はローアドレスストローブ信号（RASB）に応じて、アクセスされるメモリセルを駆動するワードラインをイネーブルさせるためにアクティブ（ハイレベル）にされる信号である。そこで、制御信号（PEQL）はプレチャージ期間中のみにアクティブにされてプレチャージ手段２４０をイネーブルさせ、またビットライン２００を等化電圧（VBL）にプレチャージさせる。それから制御信号（PEQH）は、プレチャージ期間及びチャージシェアリング期間中にアクティブ（ハイレベル）にされてプレチャージ手段２５０をイネーブルにし、また相補ビットライン２１０を等化電圧（VBL）にプレチャージさせる。そこで、ビットライン２００が、そのアクセスされるメモリセルとチャージシェアリングを行う間に、相補ビットライン２１０は制御信号（PEQH）により持続的に等化電圧（VBL）にプレチャージされる。このためビットライン２００と相補ビットライン２１０との間に生ずるチャージカップリング効果を相殺できる。
【００４３】
［実施の形態３］
図９は本発明の実施の形態３に係るビットライン制御回路の一例を示す回路図である。
【００４４】
図９において、本実施の形態３に係るビットライン制御回路は、データライン５００、５１０、等化電源ライン５２０、ビットライン認識回路５３０、プレチャージ手段５４０、５５０、等化手段５６０、等化手段制御回路５６５、メモリセルアレイ５７０、５８０、及びセンス増幅部５９０を備える。
【００４５】
データライン５００、５１０はアクセスされるメモリセルとの連結状態によりビットラインとして動作するか、あるいは相補ビットラインとして動作する。即ち、アクセスされるメモリセルがデータライン５００に連結されている場合は、データライン５００がビットラインとして動作し、データライン５１０が相補ビットラインとして動作する。またアクセスされるメモリセルがデータライン５１０に連結されている場合は、データライン５１０がビットラインとして動作し、データライン５００が相補ビットラインとして動作する。また、等化電源ライン５２０を通じて等化電圧（VBL）が供給される。
【００４６】
ビットライン認識回路５３０は、プレチャージ手段５４０、５５０を制御する制御信号PEQ1、PEQ2を発生している。プレチャージ手段５４０は、制御信号（PEQ1）により制御され、データライン５００がビットラインとして動作する場合はプレチャージ期間中、それからデータライン５００が相補ビットラインとして動作する場合はプレチャージ期間及びチャージシェアリング期間中にデータライン５００を等化電圧（VBL）にプレチャージさせる。
【００４７】
またプレチャージ手段５５０は制御信号（PEQ2）により制御され、データライン５１０がビットラインとして動作する場合はプレチャージ期間中、それからデータライン５１０が相補ビットラインとして動作する場合はプレチャージ期間及びチャージシェアリング期間中にデータライン５１０を等化電圧（VBL）にプレチャージさせている。なお、等化手段５６０はプレチャージ期間中にデータライン５００、５１０を等化電圧（VBL）に等化させる。
【００４８】
等化手段制御回路５６５は、等化手段５６０をプレチャージ期間中のみにアクティブさせる制御信号（PPEQ）を発生する。そして制御信号PEQ1、PEQ2のうち何れか１つでもロウレベルになれば、制御信号（PPEQ）がロウレベルになって等化手段５６０をノンアクティブにする。
【００４９】
メモリセルアレイ５７０、５８０は、メモリセルのローアドレス（raw address）によりデータライン５００、５１０に各々連結される。ここで、フォールディド(Folded)構造を有するメモリの場合を考慮する。言い換えれば、メモリセルアレイ５７０がデータライン５００に接続されており、ローアドレスの最下位ビットが奇数であるメモリセルから構成されており、一方、メモリセルアレイ５８０がデータライン５１０に接続されており、ローアドレスの最下位ビットが偶数であるメモリセルから構成されている。ここで、参照符号５８１示しているメモリセルのローアドレスの最下位ビット値を表している。
【００５０】
センス増幅部５９０はセンシング制御信号（PIS）により制御され、センシング期間中にデータライン５００、５１０の電位差を検知し、これを増幅して出力する。
【００５１】
図１０は、図９に示したビットライン認識回路５３０の一例を示す回路図である。ここで、データライン５００に連結されているメモリセルアレイ５７０はローアドレスの最下位ビットが奇数であるメモリセルから構成されており、また、データライン５１０に連結されているメモリセルアレイ５８０はローアドレスの最下位ビットが偶数であるメモリセルから構成されている場合を示している。
【００５２】
図１０を参照すれば、ビットライン認識回路５３０は、インバータ６０２、６０４、６０６、６０８、NANDゲート６１２、６１４、６１６、６１８、及び遅延回路６２０を備える。
【００５３】
ここでインバータ６０２は等化制御信号（PEQ）を入力し、これを反転して出力する。ここで等化制御信号（PEQ）はプレチャージ期間中のみにアクティブ（ハイレベル）にされる信号である。インバータ６０４は、アクセスされるメモリセルのローアドレスの最下位ビット（RA0）を入力し、これを反転してNANDゲート６１２に出力する。NANDゲート６１２は、インバータ６０４とインバータ６０２から出力される信号を入力し、入力された信号がともにハイレベルである場合にのみロウレベルの信号をNANDゲート６１６に出力する。またNANDゲート６１４は、メモリセルのローアドレスの最下位ビット（RA0）とインバータ６０２から出力される信号とを入力し、これら入力された信号が共にハイレベルである場合にのみロウレベルになる信号をNANDゲート６１８に出力する。
【００５４】
遅延回路６２０はワードライン制御信号（PIX）を入力し、これを所定の期間遅延させ、反転して出力する。このワードライン制御信号（PIX）は、ローアドレス信号（RASB）に応じて、アクセスされるメモリセルを駆動するワードラインをイネーブルさせるためにアクティブ（ハイレベル）にされる信号である。ここで、この遅延回路６２０により遅延される所定の期間とは、ビットラインとして動作するデータラインの電位レベルがチャージシェアリングにより、そのアクセスされるメモリセルの電位レベルと等しくなる期間、いわゆるチャージシェアリング期間に相当する。
【００５５】
NANDゲート６１６は、NANDゲート６１２と遅延回路６２０から出力される信号とを入力し、これら入力された信号が共にハイレベルである場合にのみロウレベルになる信号をインバータ６０６に出力する。また、NANDゲート６１８は、NANDゲート６１４と遅延回路６２０から出力される信号を入力し、これら入力された信号が共にハイレベルである場合にのみロウレベルになる信号をインバータ６０８に出力する。インバータ６０６はNANDゲート６１６の出力を入力し、これを反転して制御信号（PEQ1）として出力する。またインバータ６０８は、NANDゲート６１８の出力を入力し、これを反転して制御信号（PEQ2）として出力する。
【００５６】
図１１ａ及び図１１ｂは、図１０に示したビットライン認識回路５３０の動作を説明するための各種信号のタイミング図である。
【００５７】
図１１ａは、アクセスされるメモリセルのローアドレスの最下位ビット（RA0）が奇数（odd）である場合を示し、図１１ｂは、アクセスされるメモリセルのローアドレスの最下位ビット（RA0）が偶数（even）である場合を各々示している。
【００５８】
図１０と図１１ａ及び図１１ｂから明らかな様に、ビットライン認識回路５３０は、アクセスされるメモリセルのローアドレスの最下位ビット（RA0）により、データライン５００、５１０のうちどれがビットラインあるいは相補ビットラインとして動作するかを認識し、それに応じてプレチャージ手段５４０、５５０を制御する制御信号PEQ1、PEQ2を発生する。
【００５９】
いま、アクセスされるメモリセルのローアドレスの最下位ビット（RA0）が奇数である場合は、データライン５００がビットラインとして動作し、データライン５１０が相補ビットラインとして動作する様になる。そこで、図１１ａから分かる様に、等化制御信号（PEQ）をそのままプレチャージ手段５４０を制御する制御信号（PEQ1）として出力する。また、ワードライン制御信号（PIX）を所定の期間、いわゆるチャージシェアリング期間だけ遅延させ、またこれを反転させて、プレチャージ手段５５０を制御する制御信号（PEQ2）として出力する。ここで等化制御信号（PEQ）は、プレチャージ期間中のみにアクティブされる信号であり、ワードライン制御信号（PIX）はローアドレスストローブ信号（RASB）に応じて、アクセスされるメモリセルを駆動するワードラインをイネーブルさせるためにアクティブ（ハイレベル）にされる信号である。よって、制御信号（PEQ1）はプレチャージ期間中のみにアクティブされてプレチャージ手段５４０をイネーブルにし、データライン５００を等化電圧（VBL）にプレチャージさせる。また、制御信号PEQ2はプレチャージ期間及びチャージシアリング期間中にアクティブ（ハイレベル）にされてプレチャージ手段５５０をイネーブルさせ、データライン５１０を等化電圧（VBL）にプレチャージさせる。そのため、ビットラインとして動作するデータライン５００が、アクセスされるメモリセルとチャージシェアリングを行う間に、相補ビットラインとして動作するデータライン５１０が制御信号（PEQ2）により持続的に等化電圧（VBL）にプレチャージされる。これにより、データライン５００とデータライン５１０との間に生ずるチャージカプリング効果を抑えることができる。
【００６０】
また、アクセスされるメモリセルのローアドレスの最下位ビット（RA0）が偶数である場合は、データライン５１０がビットラインとして動作し、データライン５００が相補ビットラインとして動作する様になる。そこで、図１１ｂから分かる様に、等化制御信号（PEQ）をそのままプレチャージ手段５５０を制御する制御信号（PEQ2）として出力する。それから、ワードライン制御信号（PIX）を所定の期間、いわゆるチャージシェアリング期間だけ遅延させ、またこれを反転させて、プレチャージ手段５４０を制御する制御信号（PEQ1）として出力する。これにより、制御信号（PEQ2）は、プレチャージ期間のみにアクティブ（ハイレベル）にされてプレチャージ手段５５０をイネーブルにし、またデータライン５１０を等化電圧（VBL）にプレチャージさせる。また、制御信号（PEQ1）はプレチャージ期間及びチャージシェアリング期間の間アクティブ（ハイレベル）にされてプレチャージ手段５４０をイネーブルにし、その間、データライン５００（相補ビットライン）を等化電圧（VBL）にプレチャージする。そこで、ビットラインとして動作するデータライン５１０が、アクセスされるメモリセルとチャージシェアリングを行う間に、この相補ビットラインとして動作するデータライン５００が制御信号（PEQ1）により持続的に等化電圧（VBL）にプレチャージされる。これにより、データライン５００とデータライン５１０との間に生ずるチャージカップリング効果を抑えることができる。
【００６１】
図１２は、図９に示す本実施の形態３に係るビットライン制御回路の動作シミュレーションの結果を図３に示した従来の場合と比べて示している。ここで、縦軸は電位レベルを、横軸は時間をそれぞれ表している。また図において、参照符号１６０と１７０は従来のビットライン制御方式のシミュレーション結果であるビットラインと相補ビットラインの電位値を各々示している。また、参照符号６５０と６６０は、図９の回路によるビットライン制御のシミュレーション結果であるビットラインと相補ビットラインの電位値を各々示している。尚、図１２において、ｔ1はチャージシェアリングが開始されるタイミング（時間）を、ｔ2はセンス増幅部５９０によりセンシング及び増幅動作が開始されるタイミングを各々表している。
【００６２】
図１２において、チャージシェアリングが行われる前、いわゆるプレチャージ期間中には、ビットラインとして動作するデータラインと相補ビットラインとして動作するデータラインとは共に等化電圧（VBL）にプレチャージされている。また、チャージシェアリング期間中（ｔ1とｔ2の間）、ビットラインとして動作するデータラインの電位が、対応するメモリセルとチャージシェアリングを行ってVHNに変化する間、一方の対応する相補ビットラインとして動作するデータラインは、対応するプレチャージ手段により引き続き等化電圧（VBL）にプレチャージされている。従って、チャージシェアリング期間が終わった後、データライン５００、５１０の間の電位差（VHN-VBL）は、センス増幅部５９０で十分に検知し得る所定値を維持できるようになる。そこで、ビットラインと相補ビットラインとして動作するデータライン５００、５１０の間に生ずるカップリング現象の影響を受けなくなり、メモリセルからのデータの正確な読み出しが可能になる。
【００６３】
図１３は、本実施の形態１，２に係るビットライン制御方法を示す流れ図である。
【００６４】
図１３を参照すれば、本実施の形態のビットライン制御方法は、ビットライン、相補ビットラインを備える半導体メモリにおいて、プレチャージ工程７１０、ビットラインフローティング工程７２０、チャージシェアリング工程７３０、相補ビットラインフローティング工程７４０、及びセンシング増幅工程７５０を備える。
【００６５】
プレチャージ工程７１０は、ビットラインと相補ビットラインとを所定電位レベル、いわゆる等化電圧（VBL）にプレチャージさせるものである。
【００６６】
ビットラインフローティング工程７２０では、プレチャージ工程７１０後、ビットラインをフローティングさせる。
【００６７】
チャージシェアリング工程７３０では、ビットラインフローティング工程７２０後、対応するメモリセルのワードラインをイネーブルにし、フローティングされているビットラインが、対応するメモリセルとチャジシェアリングを行う。
【００６８】
相補ビットラインフローティング工程７４０では、チャージシェアリング工程７３０後、相補ビットラインをフローティングにする。
【００６９】
そして最後にセンス増幅工程７５０で、相補ビットラインフローティング工程７４０後、ビットラインと相補ビットラインの電位差を検知して、その電位差を増幅して、リードデータとして出力する。
【００７０】
この様に本実施の形態によれば、相補ビットラインの電位レベルをプレチャージ状態にし、チャージシェアリング工程７３０後に、相補ビットラインをフローティングにする相補ビットラインフローティング工程７４０を実行することにより、チャージシェアリング工程７３０で発生するビットラインと相補ビットラインのカップリング現象をなくすことができる。
【００７１】
即ち、チャージシェアリング工程７３０の後、ビットラインの電位レベルと相補ビットラインの電位レベルが、センス増幅工程７５０で十分に検知できるような電位に維持できるため、メモリセルからのデータの正確な読み出しが可能になるのである。
【００７２】
図１４は、本発明の実施の形態３に係るビットライン制御方法を示す流れ図である。
【００７３】
図１４において、本実施の形態のビットライン制御方法は、第１データライン、第２データライン、第１プレチャージ手段、第２プレチャージ手段、及び等化器を備える半導体メモリにおいて、プレチャージ工程８１０、ビットライン認識工程８２０、ビットラインフローティング工程８３０、チャージシェアリング工程８４０、相補ビットラインフローティング工程８５０、及びセンス増幅工程８６０を備えている。
【００７４】
プレチャージ工程８１０では、第１プレチャージ手段、第２レチャージ手段、及び等化器により第１データラインと第２データラインとを所定の電位レベルにプレチャージして等化させる。
【００７５】
次にビットライン認識工程８２０で、ローアドレスストローブ信号（RASB）に従って、入力されるローアドレス情報により第１データラインと第２データラインの中で何れかをビットラインに指定し、残りの１つを相補ビットラインと指定する。即ち、例えば、フォールディド（Folded）構造の半導体メモリに対して、ビットライン認識工程８２０では、メモリセルのローアドレスの最下位ビットが奇数であれば第１データラインをビットラインとして指定し、第２データラインを相補ビットラインとして指定する。そして、メモリセルのローアドレスの最下位ビットが偶数であれば、第２データラインをビットラインとして指定し、第１データラインを相補ビットラインとして指定する。
【００７６】
次にビットラインフローティング工程８３０では、ビットラインとして指定されたデータラインをフローティングにする。
【００７７】
次にチャージシェアリング工程８４０では、ビットラインフローティング工程８３０の後、対応するメモリセルのワードラインがイネーブルにし、フローティングにされているビットラインが、対応するメモリセルとチャージシェアリングを行うようにする。
【００７８】
そして相補ビットラインフローティング工程８５０では、チャージシェアリング工程８４０の後、相補ビットラインと指定されたデータラインをフローティングにする。
【００７９】
そして最後に、センス増幅工程８６０において、相補ビットラインフローティング工程の後、ビットラインと相補ビットラインとの電位差を検知して増幅し、その結果をリードデータとして出力する。
【００８０】
以上説明したように本実施の形態では、相補ビットラインの電位レベルをプレチャージ状態よりフローティングにさせる相補ビットラインフローティング工程８５０を、メモリセルの電位を検知するチャージシェアリング工程８４０の後に実行する。これにより、チャージシェアリング工程８４０で発生する、ビットラインとして動作するデータラインと相補ビットラインとして動作するデータラインとのカップリング現象を無くすことができる。言い換えれば、チャージシェアリング工程８４０の後、ビットラインとして動作するデータラインの電位レベルと相補ビットラインとして動作するデータラインとの電位レベルの差が、センス増幅工程８６０で十分に検知し得る電位に維持できるため、メモリセルからのデータの正確な読み出しが可能になる。
【００８１】
【発明の効果】
以上説明したように本発明によれば、ビットラインと、それに対応するメモリセルとの間でチャージシェアリングを行う間に、相補ビットラインの電位レベルを所定の電位にプレチャージさせておくことによって、チャージシェアリング期間中に生ずるビットラインと相補ビットラインとのカップリング現象を防止することができる。
【００８２】
これにより、チャージシェアリングの後、ビットラインの電位レベルと相補ビットラインの電位レベルとの差が、センス増幅器により十分に検知できる所定電位に維持できるため、メモリセルからのデータの正確な読み出しが可能になるという効果がある。
【００８３】
【図面の簡単な説明】
【図１】従来のビットライン制御回路を表す回路図である。
【図２】図１に示した従来のビットライン制御回路の各信号のタイミング図である。
【図３】図１に示した従来のビットライン制御回路のシミュレーション結果を示した図面である。
【図４】本発明の実施の形態１に係るビットライン制御回路の構成を示す回路図である。
【図５】図４のビットライン制御回路のプレチャージ制御手段の一例を示す回路図である。
【図６】図５のプレチャージ制御手段における各信号のタイミング図である。
【図７】本発明の実施の形態２に係るビットライン制御回路のプレチャージ制御手段の一例を示す回路図である。
【図８】図７のプレチャージ制御手段における各信号のタイミング図である。
【図９】本発明の実施の形態３に係るビットライン制御回路の一例を示す回路図である。
【図１０】 図９のビットライン認識回路の一例を示す回路図である。
【図１１ａ】図１０において、ローアドレスの最下位ビットが奇数である場合の動作を説明するための各信号のタイミング図である。
【図１１ｂ】図１０において、ローアドレスの最下位ビットが偶数である場合の動作を説明するための各信号のタイミング図である。
【図１２】図１０に示したビットライン認識回路のシミュレーション結果を示した図面である。
【図１３】 本発明の実施の形態１に係るビットライン制御方法を示す流れ図である。
【図１４】 本発明の実施の形態３に係るビットライン制御方法を示す流れ図である。
Claims (8)
- 半導体メモリのビットライン制御回路であって、
ビットライン及び相補ビットラインと、
等化電圧が供給される等化電源ラインと、
前記等化電源ラインと前記ビットラインとの間に接続され、第１制御信号に応答して前記ビットラインを前記等化電圧にプレチャージさせる第１プレチャージ手段と、
前記等化電源ラインと前記相補ビットラインとの間に接続され、第２制御信号に応答して前記相補ビットラインを前記等化電圧にプレチャージさせる第２プレチャージ手段と、
アクセスされるメモリセルのロードアドレスの最下位ビットを反転させる第１インバータと、等化制御信号を反転させる第２インバータと、前記第１インバータの出力と前記第２インバータの出力とを入力する第１ＮＡＮＤゲートと、前記最下位ビットと前記第２インバータの出力とを入力する第２ＮＡＮＤゲートと、ワードラインをイネーブルさせるワードライン制御信号を所定時間遅延させて反転させる遅延回路と、前記第１ＮＡＮＤゲートの出力と前記遅延回路の出力とを入力する第３ＮＡＮＤゲートと、前記第３ＮＡＮＤゲートの出力を入力して前記第１制御信号を出力する第３インバータと、前記第２ＮＡＮＤゲートの出力と前記遅延回路の出力とを入力する第４ＮＡＮＤゲートと、前記第４ＮＡＮＤゲートの出力を入力して前記第２制御信号を出力する第４インバータとを備えるプレチャージ制御手段と、
を備えることを特徴とする半導体メモリのビットライン制御回路。 - 前記ビットラインと前記相補ビットラインとの間に接続されて等化信号により制御され、前記プレチャージ期間にアクティブされて、前記ビットラインと前記相補ビットラインの電位を略同一に維持させる等化器を更に備えることを特徴とする請求項１に記載の半導体メモリのビットライン制御回路。
- 前記等化器は、NMOSトランジスタを含むことを特徴とする請求項１に記載の半導体メモリのビットライン制御回路。
- 前記ビットライン及び相補ビットラインがチャージシェアリングを行った後、前記ビットラインと前記相補ビットラインとの電位差を検知し、当該電位差を増幅するセンス増幅器を更に備えることを特徴とする請求項１に記載の半導体メモリのビットライン制御回路。
- 前記第１プレチャージ手段は、NMOSトランジスタを含むことを特徴とする請求項１に記載の半導体メモリのビットライン制御回路。
- 前記第２プレチャージ手段は、NMOSトランジスタを含むことを特徴とする請求項１に記載の半導体メモリのビットライン制御回路。
- 複数のメモリセルと、
前記複数のメモリセルのそれぞれに接続されるビットライン及び相補ビットラインと、
等化電圧が供給される等化電源ラインと、
前記等化電源ラインと前記ビットラインとの間に接続され、第１制御信号に応答して前記ビットライン前記等化電圧にプレチャージさせる第１プレチャージ手段と、
前記等化電源ラインと前記相補ビットラインとの間に接続され、第２制御信号に応答して前記相補ビットラインを前記等化電圧にプレチャージさせる第２プレチャージ手段と、
アクセスされるメモリセルのロードアドレスの最下位ビットを反転させる第１インバータと、等化制御信号を反転させる第２インバータと、前記第１インバータの出力と前記第２インバータの出力とを入力する第１ＮＡＮＤゲートと、前記最下位ビットと前記第２インバータの出力とを入力する第２ＮＡＮＤゲートと、ワードラインをイネーブルさせるワードライン制御信号を所定時間遅延させて反転させる遅延回路と、前記第１ＮＡＮＤゲートの出力と前記遅延回路の出力とを入力する第３ＮＡＮＤゲートと、前記第３ＮＡＮＤゲートの出力を入力して前記第１制御信号を出力する第３インバータと、前記第２ＮＡＮＤゲートの出力と前記遅延回路の出力とを入力する第４ＮＡＮＤゲートと、前記第４ＮＡＮＤゲートの出力を入力して前記第２制御信号を出力する第４インバータとを備えるプレチャージ制御手段と、
前記ビットラインと前記相補ビットラインとの電位差を感知し、当該電位差を増幅して出力するセンス増幅器と、
を備えることを特徴とする半導体メモリ。 - 前記ビットラインと前記相補ビットラインに対応する第１及び第２制御信号を前記第１プレチャージ手段と前記第２プレチャージ手段にそれぞれ出力するビットライン認識回路を更に備えることを特徴とする請求項７に記載の半導体メモリ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970002881A KR100224685B1 (ko) | 1997-01-30 | 1997-01-30 | 비트라인 제어회로 및 방법 |
| KR97-2881 | 1997-01-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10214484A JPH10214484A (ja) | 1998-08-11 |
| JP3898321B2 true JP3898321B2 (ja) | 2007-03-28 |
Family
ID=19496028
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00346998A Expired - Fee Related JP3898321B2 (ja) | 1997-01-30 | 1998-01-09 | 半導体メモリのビットライン制御回路と前記回路を含む半導体メモリ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5982688A (ja) |
| JP (1) | JP3898321B2 (ja) |
| KR (1) | KR100224685B1 (ja) |
| TW (1) | TW326528B (ja) |
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Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH0757466A (ja) * | 1993-08-12 | 1995-03-03 | Toshiba Corp | 半導体集積回路 |
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1997
- 1997-01-30 KR KR1019970002881A patent/KR100224685B1/ko not_active Expired - Fee Related
- 1997-06-23 TW TW086108762A patent/TW326528B/zh not_active IP Right Cessation
- 1997-12-23 US US08/996,918 patent/US5982688A/en not_active Expired - Lifetime
-
1998
- 1998-01-09 JP JP00346998A patent/JP3898321B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109416919A (zh) * | 2016-07-08 | 2019-03-01 | 高通股份有限公司 | 重叠的预充电和数据写入 |
| CN109416919B (zh) * | 2016-07-08 | 2020-02-28 | 高通股份有限公司 | 重叠的预充电和数据写入 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980067036A (ko) | 1998-10-15 |
| US5982688A (en) | 1999-11-09 |
| KR100224685B1 (ko) | 1999-10-15 |
| TW326528B (en) | 1998-02-11 |
| JPH10214484A (ja) | 1998-08-11 |
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Legal Events
| Date | Code | Title | Description |
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| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050428 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050513 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20050808 |
|
| A602 | Written permission of extension of time |
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|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051109 |
|
| A02 | Decision of refusal |
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|
| A521 | Request for written amendment filed |
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| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061221 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| A521 | Request for written amendment filed |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110105 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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