CN109416919A - 重叠的预充电和数据写入 - Google Patents

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Abstract

提出了一种存储器和一种用于操作存储器的方法。存储器包括多个存储器单元和多个位线。多个位线中的每个位线被耦合到多个存储器单元中的对应的一个存储器单元。预充电电路在读取操作之前对多个位线中的每个位线进行预充电，并且在读取操作之后对多个位线中除一个位线之外的所有位线进行预充电。写入驱动器在读取操作之后驱动多个位线中的一个位线。方法包括在读取操作之前对多个位线中的每个位线进行预充电。多个位线中的每个位线被耦合到多个存储器单元中的对应的一个存储器单元。方法进一步包括在读取操作之后对多个位线中除一个位线之外的所有位线进行预充电，以及在读取操作之后驱动多个位线中的一个位线。

Description

重叠的预充电和数据写入
相关申请的交叉引用
本申请要求于2016年7月8日提交的、题为“OVERLAPPING PRECHARGE AND DATAWRITE”的美国专利申请No.15/205,857的权益，该专利申请以整体内容通过引用明确地并入本文。
技术领域
本公开总体涉及存储器电路，并且更具体地涉及具有改进的预充电和数据写入方案的存储器。
背景技术
存储器是用于无线通信设备的重要组件(例如，被集成为蜂窝电话中的应用处理器的一部分)。许多无线应用依赖于双端口存储器(例如，能够在单个时钟周期内既处理读取操作还处理写入操作的存储器)的功能。双端口存储器通常包括两个端口，该两个端口利用存储器单元阵列来操作，该存储器单元阵列可以从该两个端口同时访问。例如，双端口存储器可以在单个周期中访问两个不同的存储器位置(地址)。为了减小存储器的尺寸，伪双端口(pseudo-dual port)或PDP存储器可以用于代替双端口存储器。PDP存储器的核可以是单核存储器。因此，PDP存储器的存储器阵列可以允许在一个实例中进行单个存储器访问，而不是如利用双端口存储器那样来进行两个同时的存储器访问。PDP存储器可以具有两个端口，以仿真双端口存储器。PDP存储器可以顺序地执行读取操作以及随后执行写入操作，以满足双端口功能。
随着对于更多处理能力的不断增长的需求，一个设计挑战在于改进PDP存储器的性能。例如，减少PDP存储器的周期时间可以允许PDP存储器被更多的应用使用。
发明内容
公开了存储器的方面。在一个实施方式中，该存储器包括多个存储器单元和多个位线。多个位线中的每个位线被耦合到多个存储器单元中的对应的一个存储器单元。预充电电路被配置为在读取操作之前对多个位线中的每个位线进行预充电，并且在读取操作之后对多个位线中除一个位线之外的所有位线进行预充电。写入驱动器被配置为在读取操作之后驱动多个位线中的一个位线。
公开了用于操作存储器的方法的方面。在一个实施方式中，该方法包括在读取操作之前对多个位线中的每个位线进行预充电。多个位线中的每个位线被耦合到多个存储器单元中的对应的一个存储器单元。方法进一步包括：执行读取操作；在读取操作之后对多个位线中除一个位线之外的所有位线进行预充电；以及在读取操作之后通过写入驱动器来驱动多个位线中的一个位线。
公开了存储器的其它方面。在一个实施方式中，存储器包括多个存储器单元和多个位线。多个位线中的每个位线被耦合到多个存储器单元中的对应的一个存储器单元。预充电电路被配置为对多个位线中的所有位线进行预充电以用于第一操作，并且对多个位线中除一个位线之外的所有位线进行预充电以用于第二操作。
公开了存储器的其它方面。在一个实施方式中，存储器包括多个存储器单元和多个位线。多个位线中的每个位线被耦合到多个存储器单元中的对应的一个存储器单元。预充电电路被配置为对多个位线进行预充电。写入驱动器被配置为驱动多个位线。控制器被配置为使能预充电电路的一部分和写入驱动器重叠。
应当理解，根据以下具体实施方式，装置和方法的其它方面对于本领域技术人员将变得显而易见，在具体实施方式中，通过图示的方式示出和描述了装置和方法的各个方面。如将认识到的，这些方面可以以其它并且不同的形式实现，并且其若干细节能够在各个其它方面进行修改。因此，附图和具体实施方式在本质上被视为说明性的，而不是限制性的。
附图说明
现在将参照附图、通过示例的方式而不是限制的方式，在具体实施方式中呈现装置和方法的各个方面，其中：
图1是存储器的实施例的框图。
图2是图1的存储器的输入锁存块的框图。
图3是图1的存储器的存储器单元的实施例的电路图。
图4是图1的存储器的存储器访问块的实施例的框图。
图5是位线预充电电路以及控制器的相关联的部分的实施例的电路图。
图6是读取/写入切换器以及相关联的感测放大器和写入驱动器的实施例的电路图。
图7是针对图1的存储器的实施例的读取操作以及随后的写入操作的波形图。
图8是位线预充电电路以及控制器的相关联的部分的实施例的电路图。
图9是利用图8的预充电电路的读取操作以及随后的写入操作的波形图。
图10是用于操作图1的存储器的实施例的流程图。
具体实施方式
下面结合附图所阐述的具体实施方式旨在作为各种配置的描述，并且不旨在表示可以实践本文中所描述的概念的仅有的配置。具体实施方式包括用于提供对各种概念的透彻理解目的的具体细节。然而，对于本领域技术人员显而易见的是，可以在没有这些具体细节的情况下实践这些概念。在一些实例中，公知的结构和组件以框图的形式示出，以便避免模糊这些概念。术语“示例性”在本文中用于表示“用作示例、实例或说明”。本文中被描述为“示例性”的任何设计不一定被解释为比其它设计优选的或有利的。
现在将参考各种装置和方法来呈现本公开的若干方面。这些装置和方法将在下面的具体实施方式中进行描述，并且将通过各种块、模块、组件、电路、步骤、过程、算法等(统称为“元件”)在附图中进行说明。这些元件可以使用电子硬件、计算机软件或其任何组合来实现。这种元件被实现为硬件还是软件取决于特定的应用以及在整体系统上所施加的设计约束。贯穿本公开所呈现的各种装置和方法可以以硬件的各种形式来实现。作为示例，任何装置或方法(无论是单独地还是组合地)都可以被实现为集成电路，或者被实现为集成电路的一部分。集成电路可以是最终产品，诸如微处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、可编程逻辑，或者可以是任何其它合适的集成电路。备选地，集成电路可以作为中间产品(诸如母板)或最终产品的一部分来与其它芯片、分立电路元件和/或其它组件集成。
本文中所公开的方法包括用于实现所描述的方法的一个或多个操作或动作。在不脱离权利要求的范围的情况下，方法操作和/或动作可以彼此互换。换句话说，除非指定了操作或动作的具体顺序，否则可以在不脱离权利要求的范围的情况下修改具体操作和/或动作的顺序和/或使用。
本文中使用“示例性”来表示用作示例、实例或说明。本文中被描述为“示例性”的任何实施例不一定被解释为比其它实施例优选的或有利的。同样地，装置或方法的术语“实施例”不要求本发明的所有实施例都包括所描述的组件、结构、特征、功能、过程、优点、益处或操作模式。
术语“连接”、“耦合”或其任何变型指代两个或更多个元件之间的直接或间接的任何连接或耦合，并且可以涵盖在被“连接”或“耦合”在一起的两个元件之间存在一个或多个中间元件。元件之间的耦合或连接可以是物理的、逻辑的或其组合。作为若干非限制性和非穷举性的示例，如本文中所使用的，两个元件可以通过使用一个或多个电线、电缆和/或印刷电连接以及通过使用电磁能(诸如，具有在射频区域、微波区域和光学(可见和不可见)区域中的波长的电磁能)而被视为“连接”或“耦合”在一起。
本文中使用诸如“第一”、“第二”等指定来对元件进行的各种参考一般不限制元件的数量或顺序。相反，这些指定在本文中用作区分两个或更多个元件或元件的实例的便利方法。因此，对第一元件和第二元件的参考不意味着仅仅可以采用两个元件、或者第一元件必须在第二元件之前。
如本文中所使用的，单数形式“一”、“一个”和“该”还旨在包括复数形式，除非上下文另有明确指示。还将理解，当在本文中使用时，术语“包含”、“包含有”、“包括”和/或“包括有”，指定所述特征、整体、步骤、操作、元件和/或组件的存在，但不排除存在或添加一个或多个其它特征、整体、步骤、操作、元件、组件和/或它们的组。
现在将在被配置为PDP存储器的静态随机存取存储器(SRAM)的环境中呈现存储器的各个方面。SRAM是易失性存储器，其需要电源来保持数据。然而，如本领域技术人员将容易理解的，这些方面可以扩展到其它存储器和/或电路配置。相应地，对SRAM和PDP存储器的所有参考仅仅旨在说明存储器的示例性方面，同时理解这些方面可以扩展到广泛的应用。
图1是存储器100的示例性实施例的框图。存储器100提供用于外围电路(存储器100的外部)写入和读取数据(例如，程序指令以及由指令操作的数据)的介质。如下文中所使用的，术语“数据”将被理解为包括在存储器100中可以存储的程序指令、数据和任何其它信息。在一个实施方式中，存储器100可以被布置为顺序地执行读取操作以及随后执行写入操作的PDP存储器。存储器100包括输入锁存块112、存储器访问块114和控制器110。
输入锁存块112对接和锁存地址104，并且将地址输入142输出到存储器访问块114(例如，作为读取地址和/或写入地址以访问存储器)。此外，输入锁存块112可以接收和锁存写入数据(例如，从读取数据/写入数据106)。被锁存的写入数据可以作为内部写入数据144被提供给存储器访问块114。存储器访问块114解码地址输入142，以访问存储器单元，用于进行读取和写入操作。存储器访问块114在读取数据/写入数据106上输出读取数据。
控制器110接收操作控制102和主时钟MCLK 108，以控制存储器100的操作。控制器110基于操作控制102来向输入锁存块112和存储器访问块114提供各种控制信号，以指导存储器100以各种操作模式操作。例如，存储器100可以如控制器110所指导的来执行读取、写入或各种测试操作。主时钟启动控制信号，以操作存储器操作。
控制器110和本文中所呈现的控制器110的部分可以在由控制器110所生成的功能和信号的方面来呈现。功能和信号的生成可以使用电子硬件(例如，逻辑门和电路)、计算机软件或其任何组合来实现。这种元件被实现为硬件还是软件取决于特定的应用以及在整体系统上所施加的设计约束。
图2是图1的存储器的输入锁存块的框图。输入锁存块112包括读取端口输入电路210和写入端口输入电路220，读取端口输入电路210被配置为接收和锁存地址104，写入端口输入电路220被配置为接收和锁存地址104和写入数据(从读取数据/写入数据106)。控制器的一部分(控制器部分)110.1接收主时钟MCLK 150，其启动存储器访问周期。控制器部分110.1可以包括执行本文中所描述的功能的逻辑、执行功能的(一个或多个)处理器、生成本文中所描述的信号的逻辑门、或它们的组合。在一个示例中，存储器100可以在由MCLK 150发起的一个访问周期中执行读取存储器访问以及随后的写入存储器访问。基于MCLK 150，控制器部分110.1生成时钟信号ACLK 256和时钟信号BCLK 258，时钟信号ACLK 256使能读取端口输入电路210接收和锁存地址104以用于读取操作，时钟信号BCLK258使能端口输入电路220接收和锁存地址104和写入数据以用于写入操作。
读取端口输入电路210将所接收的地址104输出为内部读取地址203。写入端口输入电路220将所接收的地址104输出为内部写入地址205，并且将所接收的写入数据输出为内部写入数据144。(由读取端口输入电路210所存储的)内部写入地址203和(由写入端口输入电路205所存储的)内部写入地址205被提供到读取/写入(R/W)地址复用器140。控制器部分110.1生成用于R/W地址复用器240的时钟WCLK 254，以在内部读取地址203和内部写入地址205中进行选择(以分别用于读取操作和写入操作)。所选择的地址作为地址输入142被输出到存储器100的存储器访问块114。同样地，内部写入数据144被提供给由WCLK 254所选择的存储器100的存储器访问块114。换句话说，控制器部分110.1生成WCLK 254，以在读取地址到写入地址之间切换以用于存储器访问。
存储器100可以是任何合适的存储器技术，诸如通过示例的方式，SRAM。然而，如本领域技术人员容易理解的，存储器100不必限制于SRAM。SRAM包括被称为“单元”、“存储器单元”或“位单元”的储存元件阵列。每个存储器单元被配置为存储一位数据(例如，逻辑1或逻辑0)。图3是图1的存储器的存储器单元的示例性实施例的电路图。存储器单元300可以利用六晶体管(6T)配置来实现。然而，如本领域技术人员容易理解的，该单元可以利用四晶体管(4T)或任何其它合适的晶体管配置来实现。
存储器单元300被示出为具有两个反相器302、304。第一反相器302包括p沟道晶体管306和n沟道晶体管308。第二反相器包括p沟道晶体管310和n沟道晶体管312。在所描述的实施例中，反相器302和304由VDD供电，并且具有返回VSS(例如，地)。第一反相器302和第二反相器304互连，以形成交叉耦合锁存器。第一n沟道存取晶体管314将输出节点306从第一反相器302耦合到位线BL，并且第二n沟道存取晶体管318将输出节点320从第二反相器304耦合到位线BLB(其值与位线BL相反，或是位线BL的逆)。存取晶体管314、318的栅极被耦合到字线WL。
读取操作可以通过将位线BL和BLB预充电或充电到预先确定的电平来启动，该预先确定的电平被确定以便不干扰在存储器单元300中所存储的数据。在一些示例中，预充电电路BLPC412(参见图4和图5)将位线BL和BLB预充电或上拉到不翻转所存储的数据的预先确定的电平。预先确定的电平可以是高电平或VDD。在一些示例中，预先确定的电平可以是VDD的一部分(例如，一半)。然后，断言(assert)字线WL，从而将交叉耦合的反相器302、304分别经由存取晶体管314和318连接到位线BL和BLB。作为示例，存储器单元300可以通过在输出节点316处存储低电平(例如，地)以及在输出节点320处存储高电平(例如，VDD)来存储逻辑1。状态由交叉耦合的反相器302、304维持。一旦断言字线WL，反相器302通过存取晶体管314和输出节点316来对位线BL放电。位线BLB由反相器304通过存取晶体管318和输出节点320而维持在高电平。因此，通过下拉位线BL来建立位线对BL和BLB的电压差。
位线BL和BLB被馈送到感测放大器(SA)，其感测在该位线BL和BLB上承载的数据(例如，电压差或差分电压)，并且将逻辑电平(例如，逻辑1)作为读取数据来输出到存储器100外部的外围电路。本领域已知的各种类型的SA可以用于存储器100。
可以通过将位线BL和BLB设定为待写入到存储器单元300的值并且断言字线WL，来启动写入操作。即，内部写入数据144被驱动到位线BL和BLB上。在将待写入的值(例如，内部写入数据144)提供给位线BL和BLB之前或之后，可以断言字线WL。作为示例，通过将位线BL设定到逻辑电平0并且将位线BLB设定到逻辑1，可以将逻辑1写入到存储器单元300。在位线BL处的逻辑电平0通过存取晶体管314而被施加到第二反相器304的输入，这反过来迫使第二反相器304的输出节点320为VDD。第二反相器304的输出节点320被施加到第一反相器302的输入，这反过来迫使第一反相器302的输出节点316为VSS。通过反向位线BL和BLB的值，可以将逻辑电平0写入到存储器单元300。写入驱动器可以被设计为比存储器单元300的上拉晶体管(306和310)更强，使得内部写入数据144可以覆盖交叉耦合的反相器302、304的先前状态。
一旦读取或写入操作完成，那么字线被解除断言(de-asserted)，从而使得存取晶体管314和318将位线BL和BLB与两个反相器302、304断开连接。只要向存储器单元300加电，两个反相器302、304之间的交叉耦合就保持反相器输出的状态。
图4是图1的存储器的存储器访问块的示例性实施例的框图。存储器访问块114包括带有支持电路的核402，以解码地址并且执行读取和写入操作。核402包括存储器单元300，其被布置成共享在水平行和竖直列中的连接。具体地，存储器单元300的每个水平行共享字线WL，并且存储器单元300的每个竖直列共享位线对BL和BLB。核402的大小(即，单元的数目)可以根据各种因素而变化，包括具体应用、速度要求、布局和测试要求、以及施加于系统的整体设计约束。核402可以包含数千个或数百万个存储器单元。
在一个实施方式中，核402由(2nx2m(x))个存储器单元300构成，(2nx2m(x))个存储器单元300以2n个水平行和2m(x)个竖直列布置，其中2m是每行中字的数目，x是用于读取访问而输出的每个字中的位的数目。外围设备(未示出)可以使用(n+m)位宽的地址来随机地访问核402中的任何字(即，x个单元)。换句话说，存储器输出x位读取数据以用于读取操作，并且将x位数据(内部写入数据144)写入到核402中以用于写入操作。
存储器访问块114从输入锁存块112接收(n+m)位的地址输入142。地址输入142可以包括n位行地址和m位列地址。在存储器访问块114中，地址中的n位地址被提供给行解码器404的输入，并且地址中的m位地址被提供给列解码器406的输入。行解码器404将n位地址转换到2n个字线输出中。针对每个不同的n位行地址，由行解码器404断言不同的字线WL。结果，在水平行中具有经断言的字线WL的2m(x)个存储器单元300中的每个存储器单元300通过如结合图3所述的存取晶体管314和318而被连接到2m(x)个位线BL和BLB中的一对位线。在存储器单元中存储的数据通过所选择的位线对BL和BLB以及具有经断言的字线WL的x个复用器408而被提供给BL_RD和BLB_RD位线对，如图3所述。BL_RD和BLB_RD位线对被提供给SA 420以供放大，并且放大的结果数据作为读取数据被输出。
在一些示例中，行解码器404由信号WLEN使能或禁用(例如，定时)。当WLEN信号被解除断言时，行解码器404不断言任何字线。以该方式，WLEN信号可以控制断言字线WL的时段和定时。
对于列解码，存储器访问块114向列解码器306提供地址中的m位地址。列解码器306提供2m个输出列选择(CS(1)-CS(2m))，其中该输出中的不同一个输出针对地址输入中的每个不同的组合而被断言。输出被提供给x个复用器408。作为示例，复用器408可以包括选通门(passgate)。每个复用器可以是2m：1复用器，并且基于来自列解码器306的输出来选择从存储器阵列[核]402读取的2m个位线对中的一个位线对。通过x个复用器408，x个位被选择并且被输出以用于每个读取访问。因此，对于每个读取访问，从核402读取x位数据或者x位数据被写入到核402中。在一些示例中，复用器408可以被视为2m：1选择器。所选择的x个位线对作为位线对GBL和GBL_B被输出到SA 420。
GBL和GBL_B位线对经由读取/写入切换器440而被耦合到SA420和写入驱动器430。RSEN和WSEN信号控制读取/写入切换器440。在读取操作中，RSEN信号被断言，并且WSEN信号被解除断言。作为响应，读取/写入切换器440将GBL和GBL_B位线对耦合到SA 420。SAEN信号在被断言时使能SA 420读出GBL和GBL_B位线对上的数据作为读取数据(例如，读取数据/写入数据106)。
在切换到写入操作时，RSEN信号被解除断言，并且WSEN信号被断言。作为响应，读取/写入切换器440将GBL和GBL_B位线对耦合到写入驱动器430。WDEN信号在被断言时使能写入驱动器430将内部写入数据144写入到GBL和GBL_B位线对中。
控制器部分110.2接收操作控制102(例如，以指示读取或写入操作)和MCLK时钟。控制器部分110.2可以生成信号WLEN、RSEN、WSEN、SAEN和WDEN，如上面使用已知的方案和电路所呈现的。例如，可以包括虚拟字线并且依赖于该虚拟字线，以对WLEN信号的断言进行定时。可以包括虚拟字线并且依赖于该虚拟字线，以对SAEN信号的断言进行定时。
图5是位线预充电电路以及控制器的相关联的部分的示例性实施例的电路图。电路图500包括BLPC412和控制器部分110.3。BLPC412被配置为当字线WL被解除断言时(例如，当存储器100不处于读取或写入操作时)对位线对BL和BLB进行预充电或上拉。在一个实施方式中，BLPC412被配置为对被耦合到核402的所有位线对BL和BLB进行充电。BLPC412包括由PREC_B信号控制的p型晶体管514和516。
控制器部分110.3接收WLEN信号，并且作为响应，输出PREC_B信号。控制器部分110.3可以在完成读取操作时解除WLEN信号的断言(例如，拉到低电平)，以解除字线WL的断言。控制器部分110.3包括缓冲器517。缓冲器517接收WLEN信号，并且将PREC_B信号输出到BLPC412。因此，响应于控制器110解除WLEN信号的断言，PREC_B信号被断言(例如，拉到低电平)，以导通p型晶体管514和516来对位线对BL和BLB进行预充电。
图6是读取/写入切换器以及相关联的感测放大器和写入驱动器的示例性实施例的电路图。电路图600图示由信号RSEN和WSEN控制的一个读取/写入切换器440以及相关联的SA 420(由信号SAEN控制)和写入驱动器(由信号WDEN控制)。读取/写入切换器440提供用以切换耦合到SA 420和写入驱动器430的存储器单元300的部件。读取/写入切换器440包括p型晶体管612和614，p型晶体管612和614将位线对GBL和GBL_B(其被耦合到存储器单元300)耦合到SA 420。晶体管612和614由信号RSEN经由反相器613而被控制。反相器613接收RSEN信号，并且输出RSEN_B信号(反转RSEN信号的状态)以控制晶体管612和614。读取/写入切换器440进一步包括p型晶体管616和618，p型晶体管616和618将位线对GBL和GBL_B(其被耦合到存储器单元300)耦合到写入驱动器430。晶体管616和618由信号WSEN经由反相器617而被控制。反相器617接收WSEN信号，并且输出WSEN_B信号(反转WSEN信号的状态)以控制晶体管616和618。
在信号RSEN被断言并且信号WSEN被解除断言的情况中，晶体管612和614被导通，以将SA 420耦合或连接到位线对GBL和GBL-_B(并且因此耦合或连接到存储器单元300)。SA420可以因此感测在存储器单元300上存储的读取数据(经由被耦合到位线对GBL和GBLB的位线对BL和BLB)。晶体管616和618被关断，以将写入驱动器430与位线对GBL和GBL_B解耦或断开连接(并且因此与存储器单元300解耦或断开连接)。在信号RSEN被解除断言并且信号WSEN被断言的情况中，晶体管616和618被导通，以将写入驱动器430耦合或连接到位线对GBL和GBL_B(并且因此耦合或连接到存储器单元300)。写入驱动器430可以因此将内部写入数据144驱动或写入到存储器单元300中(经由被耦合到位线对GBL和GBLB的位线对BL和BLB)。晶体管612和614被关断，以将SA 420与位线对GBL和GBL_B解耦或断开连接(并且因此与存储器单元300解耦或断开连接)。
如上所述，读取/写入切换器440由RSEN和WSEN信号控制，以经由位线对BL和BLB而将位线对GBL和GBL_B(并且因此将存储器单元300)选择性地耦合到SA 420或写入驱动器430。SA 420和写入驱动器430可以利用本领域已知的方案来实现。参照下面的图7呈现了经由图5和图6的电路的读取操作和写入操作。
图7是针对图1的存储器的示例性实施例的读取操作以及随后的写入操作的波形图。波形图700可以是由图4至图6的电路操作的波形。存储器100接收主时钟MCLK 108，以初始化操作。在一个实施方式中，存储器100可以在MCLK 108的一个周期内执行读取操作以及随后的写入操作。在初始状态中(例如，在MCLK 108被断言之前)，WLEN信号被解除断言(例如，低电平)，并且预充电信号PREC_B跟随WLEN信号。即，PREC_B信号被断言(拉到低电平)，以使能BLPC412将位线对BL和BLB预充电或上拉到VDD(参见图5)。响应于MCLK 108的断言，控制器110断言WLEN信号(拉到高电平)。在时间A0，在经断言的WLEN信号之后(参见图5)，PREC_B信号被解除断言(拉到高电平)。作为响应，BLPC412停止对位线对BL和BLB进行预充电。
位线WL在由WLEN信号(参见图4，行解码器404)控制时被断言(例如，拉到高电平)。如图3和图4中所呈现的，例如，通过在输出节点316处存储低电平(例如，地)并且在输出节点320处存储高电平(例如，VDD)，逻辑1被存储在存储器单元300中。经断言的字线WL将位线对BL和BLB连接到存储器单元300，并且位线BL经由存取晶体管314和输出节点316而被下拉。位线BLB保持在VDD，并且在位线对BL和BLB上形成差分电压DV。
在时间A1，控制器110(响应于WLEN信号的断言)通过将RSEN信号拉到高电平来断言RSEN信号以用于读取操作。RSEN信号将位线对GBL和GBLB连接到SA 420(参见图6)。在时间A2，在位线对BL和BLB上形成足够的DV，并且控制器110断言SAEN信号(例如，拉高)，以激活SA 420来读取在位线对BL和BLB上的DV(经由位线对GBL和GBLB，如图4所呈现的)。在完成读取操作(例如，SAEN信号在时间A3被解除断言)时，控制器110可以解除WLEN信号的断言。
在时间A3，响应于WLEN信号被解除断言(并且因此字线WL被解除断言)，PREC_B信号被断言(拉低)。作为响应，BLPC412预充电或拉高位线对BL和BLB(参见图5)。继时间A3之后，控制器110可以断言WLEN信号以用于写入操作(在读取操作之后)。在时间A4，在经断言的WLEN信号(参见图5)之后，PREC_B信号被解除断言(拉到高电平)。BLPC412停止对位线对BL和BLB进行预充电。字线WL被断言(例如，拉到高电平)，如由WLEN信号所控制的(参见图4，行解码器404)。
在时间A5，响应于WLEN信号的断言，控制器110可以断言WSEN信号(例如，拉到高电平)。WSEN信号将位线对GBL和GBLB连接到写入驱动器430(参见图6)。然后，控制器110可以断言WDEN信号(例如，拉到高电平)，以激活写入驱动器430。写入驱动器430将内部写入数据144驱动到存储器单元300中(经由位线对GBL和GBLB、复用器408、以及位线对BL和BLB)。
在存储器100的一个方面，用以断言WDEN信号的时间(在时间A5)在位线预充电时间A3-A4之后。因此，位线预充电时间A3-A4可以是用于存储器100过渡到写入操作的周转时间的一部分。然而，时间A3-A5(用于顺序执行位线预充电操作以及随后开始写入驱动器操作)可能降低存储器100的周期时间。因此，减少读取/写入操作周转时间A3-A5可能是有利的。
在本文中所呈现的是利用重叠的位线预充电操作和写入驱动器操作来改进读取/写入操作转变时间并且因此改进存储器100的总体周期时间的示例性实施例。
图8是位线预充电电路以及控制器的相关联的部分的示例性实施例的电路图。电路图800包括BLPC412(BLPC(1)-BLPC(2m))和控制器部分110.3A。在一个方面，BLPC412不是由一个PREC_B信号控制的，使得BLPC412不同时对耦合到其上的所有位线对BL和BLB进行预充电。电路图800图示了被配置为将位线对BL(1)和BLB(1)预充电到BL(2m)和BLB(2m)的BLPC412。如图4中所呈现的，存储器100可以被选自2m个字中，并且每个位线对表示2m个字中的一个字。存储器100还可以包括每个字x位，但是为了清楚起见，对于每个字仅示出了一位。
控制器部分110.3A提供了图5的控制器部分110.3A的另一示例性实施例。控制器部分110.3A接收来自列解码器406的列选择CS(1)-CS(2m)。列选择CS(1)-CS(2m)是m位列地址的经解码的信号，并且CS(1)-CS(2m)中的一个可以由列解码器406基于列地址的状态而被断言。控制器部分110.3A进一步接收字线使能信号WLEN和读取/写入切换信号WSEN。控制器部分110.3A输出预充电信号PREC_B(1)-PREC_B(2m)。
对于位线预充电信号PREC_B(1)-PREC_B(2m)中的每个位线预充电信号，列选择CS(1)-CS(2m)中的对应的一个列选择通过对应的AND门804来和WSEN信号进行AND操作。AND门804的输出通过对应的OR门802来和WLEN信号进行OR操作，以生成预充电信号PREC_B。
在读取循环或初始状态中(在主时钟MCLK被断言之前)，WSEN信号被解除断言(由于当前模式不是写入操作)。作为响应，AND门804输出逻辑0，并且基于WLEN信号(如图5所呈现的)，预充电信号PREC_B被断言(或解除断言)。例如，当WLEN信号被解除断言时(因此，当字线WL被解除断言时)，预充电信号PREC_B被断言，以预充电或上拉位线对BL和BLB。
响应于操作控制102输入针对写入操作的控制，控制器110(例如，控制器部分110.2)可以断言WSEN信号，以设定读取/写入切换器440来将位线对GBL和GBLB耦合到写入驱动器430。此外，控制器110可以断言WSEN信号，以禁用BLPC412的预充电动作(下面进一步详细呈现)。
经断言的WSEN信号和CS信号CS(1)-CS(2m)进行AND操作。作为示例，CS(1)被断言，并且剩余的CS信号被解除断言。响应于CS(1)和WSEN信号被断言，AND门804(1)向OR门802(1)输出逻辑1。基于从AND门804(1)输出的逻辑1，OR门802(1)输出逻辑1以用于预充电信号PREC_B(1)，无论WLEN信号的状态如何。因此，由PREC_B(1)控制的BLPC412(1)的预充电动作被禁用。
剩余的CS(2)-CS(2m)信号被解除断言。作为响应，AND门804(2)-804(2m)(接收CS(2)-CS(2m)信号)向OR门802(2)-802(2m)输出逻辑0。因此，OR门802(2)-802(2m)基于WLEN信号的状态而输出PREC_B(2)-PREC_B(2m)信号。如上面所呈现的，在一个方面中，当其它BLPC412对耦合到其上的位线对BL和BLB进行预充电时，BLPC412(1)可以被禁用。写入操作(诸如，断言WDEN信号以使能写入驱动器430)可以在位线对BL(1)和BLB(1)上与其它位线对处的预充电操作并行(例如，重叠)执行。
图9是利用图8的预充电电路图的读取操作以及随后的写入操作的波形图。波形图900图示缩短的读取操作到写入操作的过渡时间的示例。存储器100接收主时钟MCLK 108以初始化操作。在一个实施方式中，存储器100可以在MCLK 108的一个周期内执行读取操作以及随后的写入操作。在初始状态中(例如，在MCLK 108被断言之前)，WLEN信号被解除断言(例如，拉到低电平)，并且在WLEN信号之后预充电信号PREC_B被断言。如波形图900所示，PREC_B(1)和PREC_B(2m)信号两者都被断言(拉到低电平)，以使能BLPC412预充电或上拉被耦合到其上的位线对BL和BLB(参见图8)。在时间B0，响应于MCLK 108的断言，控制器110断言WLEN信号(拉到高电平)。在时间B1，响应于经断言的WLEN信号，PREC_B(1)和PREC_B(2m)信号两者在经断言的WLEN信号(参见图5)之后被解除断言(拉到高电平)。响应于PREC_B(1)和PREC_B(2m)信号的解除断言，BLPC412(1)和BLPC4 12(2m)停止对耦合到其上的位线对BL和BLB进行预充电。
在时间B2，控制器110(响应于WLEN信号的断言)通过将RSEN信号拉到高电平来断言RSEN信号以用于读取操作。RSEN信号将位线对GBL和GBLB连接到SA 420(参见图6)。读取操作可以跟随RSEN信号的断言(如图7所呈现的)。当读取操作完成时(例如，在SAEN信号被解除断言之后)，控制器110可以解除WLEN信号的断言。
在时间B3，控制器110断言SAEN信号(例如，拉高)，以使能SA 420读取在位线对BL和BLB上的数据(参见图7)。在完成读取操作时，控制器110可以解除SAEN信号的断言。因此，在一些示例中，经断言的SAEN信号表示读取操作的开始和结束。
在时间B4，响应于RSEN信号被解除断言，控制器110可以断言WSEN信号(例如，拉到高电平)。WSEN信号将位线对GBL和GBLB连接到写入驱动器430(参见图6)。参照图8，在一个示例中，列选择CS(1)可以被断言。基于CS(1)信号，PREC_B(1)信号被经断言的WSEN信号解除断言(例如，拉到低电平)。因此，BLPC412(1)被经解除断言的PREC_B(1)信号禁用，并且不对耦合到其上的位线对BL(1)和BLB(1)进行预充电或上拉。返回参照图9，其它PREC_B信号(例如，PREC_B(2m))不受列选择CS信号的影响，并且可以在B4-B6被断言，以使能对应的BLPC412预充电或上拉耦合到其上的位线对BL和BLB。
由于位线对BL(1)和BLB(1)没有被预充电，因此当其它位线对(例如，BLB(2m)和BLB(2m))被预充电时，可以在位线对BL(1)和BLB(1)上执行写入操作。返回操作图9，在时间B5，控制110可以断言WDEN信号(例如，拉到高电平)，以使能写入驱动器430。以这种方式，在时间段B5-B6，执行写入操作，以重叠在时间段B4-B6的预充电操作。
在一个方面，如图8和图9所呈现的，存储器100包括被布置为2m个列的多个存储器单元300，该列分别被耦合到2m个位线对BL和BLB。存储器单元300的列中的每列经由位线对BL和BLB中的对应的一个位线对而被耦合到写入驱动器430。预充电电路BLPC412(例如，包括分别被耦合到位线对BL和BLB的BLPC 412(1)-BLPC 412(2m))被配置为在读取操作之前预充电或拉高位线对BL和BLB中的每个位线对。例如，读取操作可以对应于断言SAEN信号，以使能SA 420读取在位线对BL和BLB上的数据。
参照图9，在读取操作之前(例如，在时间B3SAEN信号被断言)，在时间段B0-B1中对位线对BL和BLB中的每一个位线对进行预充电。在时间段B0-B1中，所有预充电信号(例如，PREC_B(1)-PREC_B(2m))被断言，以实现BLPC 412(1)-BLPC 412(2m)对位线对BL和BLB进行预充电。
在读取操作(例如，在时间B4解除SAEN信号的断言)之后，防止BLPC412中的一个BLPC(例如，BLPC412(1))被经断言的WSEN信号使能。WSEN信号可以被断言以指示写入操作，并且作为响应，PREC_B(1)信号可以被解除断言。剩余的BLPC412(例如，BLPC 412(2)-BLPC412(2m))可以被对应的PREC_B信号(例如，PREC_B(1)-PREC_B(2m))使能，以对耦合到其上的位线对BL和BLB进行预充电。因此，在读取操作之后，集体的预充电电路BLPC412对除一个位线对BL和BLB(例如，被耦合到BLPC412(1)的一个位线对)之外的所有位线对BL和BLB进行预充电。随后，在读取操作之后，WDEN信号被断言(例如，在时间B5)，以使能写入驱动器430驱动被耦合到BLPC412(1)的位线对。
在另一方面，预充电电路BLPC412可以被配置为对耦合到其上的所有位线对BL和BLB进行预充电以用于第一操作，例如，预充电电路BLPC412可以在时间段B0-B1时使能对所有位线对BL和BLB进行预充电，以用于读取操作(例如，在时间段B3-B4时SAEN信号的断言)。预充电电路BLPC412可以进一步被配置为对除一个位线对BL和BLB(例如，被耦合到BLPC412(1)的位线对BL和BLB)之外的所有位线对BL和BLB进行预充电以用于第二操作。如上面所呈现的，在时间B4(通过防止PREC_B(1)信号被断言)禁用BLPC412(1)，以用于写入操作(例如，在读取操作之后WSEN信号和WDEN信号的断言)。
预充电电路BLPC412(例如，BLPC 412(1)-BLPC412(2m))被触发信号PREC_B(例如，PREC_B(1)-PREC_B(2m))触发。控制器110被配置为断言PREC_B信号，以在读取操作之前对位线对BL和BLB中的每个位线对进行预充电，并且对除一个位线对BL和BLB(例如，在读取操作之后被耦合到PREC_B(1)的位线对BL和BLB)之外的所有位线对BL和BLB进行预充电。例如，读取操作可以对应于分别被耦合到位线对BL和BLB的SA 420中的至少一个SA 420的激活(例如，SAEN信号被断言以使能或激活SA 420)。
响应于写入信号(例如，指示写入操作的信号)，控制器110可以被配置为禁用预充电电路BLPC412的一部分(例如，禁用BLPC412(1)，BLPC412(1)被配置为对耦合到其上的位线对BL和BLB进行预充电)。例如，参照图9，基于WSEN信号的断言，在时间B4，控制器110可以通过防止PREC_B(1)信号被断言来禁用BLPC412(1)。进一步地，控制器110可以被配置为基于列地址来禁用预充电电路BLPC412的该部分。参照图4和图8，列解码器406解码列地址，并且将经解码的地址输出为CS信号。控制器110可以基于CS信号来禁用预充电电路BLPC412的该部分。
存储器100还可以包括开关(例如，读取/写入切换器440)，其被配置为将位线对BL和BLB中的每个位线对选择性地耦合到SA420中的对应的SA 420以及写入驱动器430。控制器110可以被配置为：响应于写入信号(例如，WSEN信号或者集体的RSEN和WSEN信号)，使能读取/写入切换器440将位线对BL和BLB与SA 420中的对应的一个SA 420解耦、或者将位线对BL和BLB耦合到写入驱动器430。控制器110还可以被配置为响应于读取/写入切换器440将位线对BL和BLB耦合到写入驱动器430的读取/写入切换器440(例如，响应于WSEN被断言)，来防止PREC_B(1)信号被断言(以使能耦合到其上的BLPC412的该部分)。
另一方面，控制器110被配置为使得预充电电路BLPC412的一部分和写入驱动器430的操作重叠。参照图9，控制器110在时间段B4-B6使能预充电电路BLPC 412(2)-BLPC 412(2m)(例如，通过断言预充电信号PREC_B(2)-PREC_B(2m))。在时间B5，控制器110进一步通过断言WDEN信号来使能写入驱动器430，以重叠被使能的预充电电路BLPC412的该部分。控制器110进一步被配置为响应于将位线对BL和BLB耦合到写入驱动器430的读取/写入切换器440(例如，响应于WSEN信号被断言)，来使能写入驱动器430(例如，通过断言WSEN信号)。
图10是用于操作图1的存储器的示例性实施例的流程图。流程图1000描绘了用于操作存储器100的方法，并且可以由利用图6和图8所呈现的组件和/或电路来执行。在1002处，在读取操作之前，对多个位线中的每个位线进行预充电。例如，预充电电路BLPC412(例如，包括分别被耦合到位线对BL和BLB的BLPC 412(1)-BLPC 412(2m))被配置为在读取操作之前预充电或上拉位线对BL和BLB中的每个位线对。例如，读取操作可以对应于断言SAEN信号，以使能SA 420读取位线对BL和BLB上的数据。
在1004处，执行读取操作。例如，参照图9，在时间段B3-B4，SAEN信号被断言，以使能SA 420读取位线对BL和BLB上的数据。在1006处，在读取操作之后，对多个位线中除一个位线之外的所有位线进行预充电。例如，在读取操作(例如，在时间B4的SAEN信号的解除断言)之后，通过PREC_B(1)信号的禁用来防止BLPC412中的一个BLPC412(例如，BLPC412(1))被激活。例如，PREC_B(1)信号的禁用可以基于被断言以指示写入操作的WSEN信号。剩余的BLPC412(例如，BLPC 412(1)-BLPC 412(2m))被对应的PREC_B信号(例如，PREC_B(2)-PREC_B(2m))使能，以对耦合到其上的位线对BL和BLB进行预充电。因此，在读取操作之后，集体的预充电电路BLPC412对除一个位线对BL和BLB(例如，被耦合到BLPC412(1)的一个位线对BL和BLB)之外的所有位线对BL和BLB进行预充电。
在1008处，在读取操作之后由写入驱动器驱动多个位线中的一个位线。在读取操作之后，WDEN信号被断言(例如，在时间B5)，以在读取操作之后使能写入驱动器430驱动被耦合到BLPC412(1)的一个位线对。在一些示例中，预充电电路BLPC412(例如，BLPC 412(1)-BLPC 412(2m))被触发信号PREC_B(例如，PREC_B(2)-PREC_B(2m))触发。控制器110可以被配置为断言PREC_B信号，以在读取操作之前对位线对BL和BLB中的每个位线对进行预充电，并且对除一个位线对BL和BLB(例如，在读取操作之后被耦合到PREC_B(1)的位线对BL和BLB)之外的所有位线对BL和BLB进行预充电。例如，读取操作可以对应于分别被耦合到位线对BL和BLB的SA 420中的至少一个SA 420的激活(例如，SAEN信号被断言以使能或激活SA 420)。
在1010处，响应于写入信号，禁用在读取操作之后对多个位线中的一个位线的预充电。在一些示例中，控制器110可以被配置为禁用预充电电路BLPC412的一部分(例如，禁用BLPC412(1)，BLPC412(1)被配置为对耦合到其上的位线对BL和BLB进行预充电)。例如，参照图9，基于WSEN信号的断言，在时间B4，控制器110可以通过防止PREC_B(1)信号被断言来禁用BLPC412(1)。进一步地，控制器110可以被配置为基于列地址来禁用预充电电路BLPC412的该部分。参照图4和图8，列解码器406解码列地址，并且将经解码的地址输出为CS信号。控制器110可以基于CS信号来禁用预充电电路BLPC412的该部分。
在1012处，多个位线中的一个位线被选择性地耦合到多个感测放大器中的对应的一个感测放大器以及写入驱动器。例如，存储器100可以包括开关(例如，读取/写入切换器440)，其被配置为将位线对BL和BLB中的每个位线对选择性地耦合到SA 420中的一个对应的SA 420以及写入驱动器430。在1014处，响应于写入信号，多个位线中的一个位线与多个感测放大器中的对应的一个感测放大器被解耦。在1016处，响应于写入信号，多个位线中的一个位线被耦合到写入驱动器。例如，控制器110可以被配置为：响应于写入信号，使能读取/写入切换器440将位线对BL和BLB与SA 420中的对应的一个SA 420解耦、或者将位线对BL和BLB耦合到写入驱动器430。写入信号可以包括WSEN信号、或者集体的RSEN和WSEN信号。在一些示例中，读取/写入切换器440可以利用将位线对BL和BLB耦合到SA 420的单组开关来实现。集体的RSEN和WSEN信号控制读取/写入切换器，以在读取操作的情况中将位线对BL和BLB耦合到SA 420，并且在写入操作的情况中将位线对BL和BLB与SA 420解耦。
在1020处，响应于将多个位线中的一个位线耦合到写入驱动器，来防止触发信号被断言。在一些示例中，1020提供操作1012、1014和1026的备选操作。例如，控制器110可以被配置为响应于读取/写入切换器440将位线对BL和BLB耦合到写入驱动器430(例如，响应于WSEN被断言)来防止PREC_B(1)信号被断言(例如，以使能耦合到其上的BLPC412的该部分)。
上面描述的操作方法中的块的特定顺序或层次仅被供为示例。基于设计偏好，可以重新布置、修正和/或修改操作方法中的块的特定顺序或层次。所附方法权利要求包括与操作方法相关的各种限制，但是所记载的限制并不意味着以任何方式受特定顺序或层次的限制，除非在权利要求中明确说明。
提供本公开的各个方面是为了使得本领域普通技术人员能够实践本发明。对于本领域技术人员而言，对贯穿本公开所呈现的示例性实施例的各种修改将是显而易见的，并且本文中所公开的概念可以扩展到其它磁储存设备。因此，权利要求不旨在限于本公开的各个方面，而是被赋予与权利要求的语言一致的完整范围。本领域普通技术人员已知或以后将知道的贯穿本公开所描述的示例性实施例的各种组件的所有结构和功能等同物通过引用明确地并入本文，并且旨在由权利要求所涵盖。此外，无论在权利要求中是否明确地记载了这种公开内容，本文中所公开的内容都不旨在致力于公众。除非使用短语“用于……的部件”明确记载了权利要求要素、或者在方法权利要求的情况下使用短语“用于……的步骤”记载了权利要求要素，否则不应根据35U.S.C.§112(f)的规定来解释该权利要求要素。

Claims (23)

1.一种存储器，包括：
多个存储器单元；
多个位线，所述多个位线中的每个位线被耦合到所述多个存储器单元中的对应的一个存储器单元；
预充电电路，被配置为对所述多个位线中的所有位线进行预充电以用于第一操作，以及对所述多个位线中除一个位线之外的所有位线进行预充电以用于第二操作。
2.根据权利要求1所述的存储器，其中所述第一操作是读取操作，并且所述第二操作是写入操作。
3.根据权利要求2所述的存储器，其中所述预充电电路被配置为：在所述读取操作之前对所述多个位线中的每个位线进行预充电，以及在所述读取操作之后对所述多个位线中除一个位线之外的所有位线进行预充电。
4.根据权利要求3所述的存储器，进一步包括写入驱动器，所述写入驱动器被配置为在所述读取操作之后驱动所述多个位线中的所述一个位线。
5.根据权利要求4所述的存储器，其中所述预充电电路被触发信号触发，以在所述读取操作之前对所述多个位线中的每个位线进行预充电，并且在所述读取操作之后对所述多个位线中除一个位线之外的所有位线进行预充电。
6.根据权利要求5所述的存储器，其中所述读取操作包括多个感测放大器中的至少一个感测放大器的激活，所述多个感测放大器分别被耦合到所述多个位线。
7.根据权利要求6所述的存储器，其中所述预充电电路的一部分被配置为响应于写入信号而被禁用，所述预充电电路的所述部分被配置为对所述多个位线中的所述一个位线进行预充电。
8.根据权利要求7所述的存储器，其中所述预充电电路进一步被配置为基于地址而被禁用。
9.根据权利要求8所述的存储器，进一步包括开关，所述开关被配置为将所述多个位线中的所述一个位线选择性地耦合到：所述多个感测放大器中的对应的一个感测放大器、以及所述写入驱动器。
10.根据权利要求9所述的存储器，其中所述开关被配置为：响应于所述写入信号，将所述多个位线中的所述一个位线与所述多个感测放大器中的所述对应的一个感测放大器解耦、或者将所述多个位线中的所述一个位线耦合到所述写入驱动器。
11.根据权利要求7所述的存储器，其中响应于所述写入信号，防止所述触发信号被断言。
12.一种用以操作存储器的方法，包括：
在读取操作之前对多个位线中的每个位线进行预充电，其中所述多个位线中的每个位线被耦合到多个存储器单元中的对应的一个存储器单元；
执行所述读取操作；
在所述读取操作之后对所述多个位线中除一个位线之外的所有位线进行预充电；以及
在所述读取操作之后由写入驱动器驱动所述多个位线中的所述一个位线。
13.根据权利要求12所述的方法，其中在所述读取操作之前对所述多个位线中的每个位线的所述预充电以及在所述读取操作之后对所述多个位线中除一个位线之外的所有位线的所述预充电由触发信号触发。
14.根据权利要求13所述的方法，其中所述读取操作包括多个感测放大器中的至少一个感测放大器的激活，所述多个感测放大器分别被耦合到所述多个位线。
15.根据权利要求14所述的方法，进一步包括：响应于写入信号，在所述读取操作之后禁用对所述多个位线中的所述一个位线的预充电。
16.根据权利要求15所述的方法，其中在所述读取操作之后对所述多个位线中的所述一个位线的预充电的所述禁用进一步基于地址。
17.根据权利要求16所述的方法，进一步包括：将所述多个位线中的所述一个位线选择性地耦合到：所述多个感测放大器中的对应的一个感测放大器、以及所述写入驱动器。
18.根据权利要求17所述的方法，进一步包括：响应于所述写入信号，将所述多个位线中的所述一个位线与所述多个感测放大器中的所述对应的一个感测放大器解耦、或者将所述多个位线中的所述一个位线耦合到所述写入驱动器。
19.根据权利要求15所述的方法，进一步包括：响应于所述多个位线中的所述一个位线到所述写入驱动器的所述耦合，防止所述触发信号被断言。
20.一种存储器，包括：
多个存储器单元；
多个位线，所述多个位线中的每个位线被耦合到所述多个存储器单元中的对应的一个存储器单元；
预充电电路，被配置为对所述多个位线进行预充电；
写入驱动器，被配置为驱动所述多个位线；以及
控制器，被配置为使能所述预充电电路的一部分和所述写入驱动器重叠。
21.根据权利要求20所述的存储器，进一步包括开关，所述开关被配置为将所述多个位线中的一个位线选择性地耦合到：所述多个感测放大器中的对应的一个感测放大器、以及所述写入驱动器。
22.根据权利要求21所述的存储器，其中所述控制器被配置为：响应于写入信号，将所述多个位线中的所述一个位线与所述多个感测放大器中的所述对应的一个感测放大器解耦、或者将所述多个位线中的所述一个位线耦合到所述写入驱动器。
23.根据权利要求22所述的存储器，其中所述控制器进一步被配置为响应于所述写入信号而使能所述写入驱动器。
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11227653B1 (en) 2016-12-06 2022-01-18 Gsi Technology, Inc. Storage array circuits and methods for computational memory cells
US10521229B2 (en) 2016-12-06 2019-12-31 Gsi Technology, Inc. Computational memory cell and processing array device using memory cells
US10860320B1 (en) 2016-12-06 2020-12-08 Gsi Technology, Inc. Orthogonal data transposition system and method during data transfers to/from a processing array
US10770133B1 (en) 2016-12-06 2020-09-08 Gsi Technology, Inc. Read and write data processing circuits and methods associated with computational memory cells that provides write inhibits and read bit line pre-charge inhibits
US10847212B1 (en) 2016-12-06 2020-11-24 Gsi Technology, Inc. Read and write data processing circuits and methods associated with computational memory cells using two read multiplexers
US10891076B1 (en) 2016-12-06 2021-01-12 Gsi Technology, Inc. Results processing circuits and methods associated with computational memory cells
US10847213B1 (en) 2016-12-06 2020-11-24 Gsi Technology, Inc. Write data processing circuits and methods associated with computational memory cells
US10777262B1 (en) 2016-12-06 2020-09-15 Gsi Technology, Inc. Read data processing circuits and methods associated memory cells
US10249362B2 (en) 2016-12-06 2019-04-02 Gsi Technology, Inc. Computational memory cell and processing array device using the memory cells for XOR and XNOR computations
US10734065B2 (en) * 2017-08-23 2020-08-04 Arm Limited Providing a discharge boundary using bitline discharge control circuitry for an integrated circuit
US10768856B1 (en) * 2018-03-12 2020-09-08 Amazon Technologies, Inc. Memory access for multiple circuit components
US10877731B1 (en) * 2019-06-18 2020-12-29 Gsi Technology, Inc. Processing array device that performs one cycle full adder operation and bit line read/write logic features
US10930341B1 (en) * 2019-06-18 2021-02-23 Gsi Technology, Inc. Processing array device that performs one cycle full adder operation and bit line read/write logic features
US10958272B2 (en) 2019-06-18 2021-03-23 Gsi Technology, Inc. Computational memory cell and processing array device using complementary exclusive or memory cells
US11200924B2 (en) * 2019-09-29 2021-12-14 Taiwan Semiconductor Manufacturing Company, Ltd. Method of minimizing read-disturb-write effect of SRAM circuit and SRAM circuit thereof
US20220208239A1 (en) * 2020-12-31 2022-06-30 Synopsys, Inc. Pseudo-2-port memory with dual pre-charge circuits
US11894065B2 (en) * 2022-01-05 2024-02-06 Macronix International Co., Ltd. Three-dimensional memory device

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0158028A2 (en) * 1984-02-27 1985-10-16 Kabushiki Kaisha Toshiba Random access memory device
KR20040013581A (ko) * 2002-08-07 2004-02-14 삼성전자주식회사 비트라인 프리차지 동작을 향상시키는 반도체 메모리 장치
JP3898321B2 (ja) * 1997-01-30 2007-03-28 三星電子株式会社 半導体メモリのビットライン制御回路と前記回路を含む半導体メモリ
CN101351847A (zh) * 2005-12-28 2009-01-21 桑迪士克股份有限公司 非易失性存储器的体效应读出方法
CN101447224A (zh) * 2007-11-30 2009-06-03 台湾积体电路制造股份有限公司 高速埋入式动态随机存取存储器的通用位线预充电时间的控制
US20150109865A1 (en) * 2013-10-23 2015-04-23 Qualcomm Incorporated High frequency pseudo dual port memory

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5828612A (en) * 1997-10-27 1998-10-27 Motorola, Inc. Method and circuit for controlling a precharge cycle of a memory device
US6567314B1 (en) 2000-12-04 2003-05-20 Halo Lsi, Inc. Data programming implementation for high efficiency CHE injection
US6882562B2 (en) 2001-11-01 2005-04-19 Agilent Technologies, Inc. Method and apparatus for providing pseudo 2-port RAM functionality using a 1-port memory cell
US6671218B2 (en) * 2001-12-11 2003-12-30 International Business Machines Corporation System and method for hiding refresh cycles in a dynamic type content addressable memory
JP2006134379A (ja) 2004-11-02 2006-05-25 Matsushita Electric Ind Co Ltd 半導体記憶装置
US7218562B2 (en) * 2005-07-01 2007-05-15 P.A. Semi, Inc. Recovering bit lines in a memory array after stopped clock operation
US20080183984A1 (en) 2007-01-31 2008-07-31 Dale Beucler Memory system with read-modify-write
KR101552210B1 (ko) * 2009-03-10 2015-09-10 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 읽기 방법
US9116781B2 (en) * 2011-10-17 2015-08-25 Rambus Inc. Memory controller and memory device command protocol
CN104813404B (zh) * 2012-12-27 2017-12-26 英特尔公司 用于降低动态功率和峰值电流的sram位线和写入辅助装置与方法及双输入电平移位器

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0158028A2 (en) * 1984-02-27 1985-10-16 Kabushiki Kaisha Toshiba Random access memory device
JP3898321B2 (ja) * 1997-01-30 2007-03-28 三星電子株式会社 半導体メモリのビットライン制御回路と前記回路を含む半導体メモリ
KR20040013581A (ko) * 2002-08-07 2004-02-14 삼성전자주식회사 비트라인 프리차지 동작을 향상시키는 반도체 메모리 장치
CN101351847A (zh) * 2005-12-28 2009-01-21 桑迪士克股份有限公司 非易失性存储器的体效应读出方法
CN101447224A (zh) * 2007-11-30 2009-06-03 台湾积体电路制造股份有限公司 高速埋入式动态随机存取存储器的通用位线预充电时间的控制
US20150109865A1 (en) * 2013-10-23 2015-04-23 Qualcomm Incorporated High frequency pseudo dual port memory

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Publication number Publication date
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CN109416919B (zh) 2020-02-28
US9685210B1 (en) 2017-06-20
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