CN101351847A

CN101351847A - 非易失性存储器的体效应读出方法

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Publication number: CN101351847A
Application number: CNA2006800494908A
Authority: CN
Inventors: 尼玛·穆赫莱斯; 杰弗里·W·卢策
Original assignee: SanDisk Corp
Current assignee: Delphi International Operations Luxembourg SARL
Priority date: 2005-12-28
Filing date: 2006-12-21
Publication date: 2009-01-21
Anticipated expiration: 2026-12-21
Also published as: US7460406B2; CN101351847B; US7349264B2; US20070147113A1; US20080123414A1

Abstract

本发明提供一种用于读出存储器单元的方案。通过被选定存储器单元的沟道使被选定存储器单元放电到地电平，接着将电压电平置于传统源极上且将另一电压电平置于控制栅极上，并允许单元位线充电。所述存储器单元的所述位线会接着充电，直到所述位线电压高得足以切断任何进一步的单元导通。所述位线电压的上升将按视所述单元的数据状态而定的速率并上升到视所述数据状态而定的电平，且接着当所述位线达到足够高的电平以致达到电流会本质上切断的体效应受影响存储器单元阈值时，所述单元会关闭。特定实施例执行多个此类读出子操作，每一子操作采用不同的控制栅极电压，但在每一操作中通过经由先前已放电单元的源极对所述先前已放电单元充电而读出多个状态。

Description

非易失性存储器的体效应读出方法

技术领域

本发明大体上涉及非易失性存储器及其操作，更明确而言，涉及用于读取此类存储器的技术。

背景技术

本发明的原理可应用于各种类型的非易失性存储器，包括现有的非易失性存储器以及预期使用正在开发的新技术的非易失性存储器。然而，以快闪电可擦除及可编程只读存储器(EEPROM)为例来说明本发明的实施方案，其中存储元件是浮动栅极。

在目前的商业产品中，快闪EEPROM阵列的每一浮动栅极存储元件通常通过以二进制模式操作来存储单一位数据，其中，将浮动栅极晶体管的阈值电平的两个范围定义为存储电平。浮动栅极晶体管的阈值电平对应于存储于它们的浮动栅极上的电荷电平的范围。除了缩小存储器阵列的大小外，目前的趋势是通过在每一浮动栅极晶体管中存储多于一个位的数据来进一步增加此类存储器阵列的数据存储密度。此是通过定义多于两个的阈值电平作为每一浮动栅极晶体管的存储状态来实现，目前在商业产品中包括四个此类状态(每一浮动栅极存储元件2位数据)。预期更多存储状态，例如每一存储元件8个乃至16个状态。每一浮动栅极存储器晶体管均具有其可实际操作的特定阈值电压总范围(窗)，而且所述范围被分成为用于若干状态中的每一者的一个范围外加所述状态间的边限以便让它们彼此明显不同。

当每一存储器单元中存储的状态数增加时，所述浮动栅极存储元件上已编程电荷电平的任何偏移的容限值便会下降。因为当每一存储器单元存储元件中存储的状态数增加时，针对每一存储状态所指定的电荷范围必然变窄且更紧密地放置在一起，所以必须以增大的精确度执行所述编程，且所述已存储的电荷电平中的能够被容许的任何后编程偏移(无论实际偏移还是表观偏移)程度均会减小。存储于一个单元中的电荷的实际偏移在读取、编程及擦除与所述单元具有某种程度的电耦合的其它单元(例如相同列或行中的单元以及共享一线或节点的单元)时可能会受到干扰。

已存储电荷中的表观偏移的发生原因是存储元件间的场耦合。由于存储器单元阵列的大小缩减，且因为集成电路制造技术的改进的结果，此耦合的程度必定会提高。所述问题最明显地发生在已在不同时间被编程的两组相邻单元之间。编程其中一组单元以在它们的浮动栅极中添加对应于一组数据的电荷电平。在利用第二组数据来编程第二组单元之后，从第一组单元的浮动栅极中读取的电荷电平经常表现得不同于已编程的电荷电平，这是由于与第一组浮动栅极耦合的第二组浮动栅极上的电荷效应。这在第5,867,429与5,930,167号美国专利中加以说明，所述专利的全文以引用方式并入本文中。这些专利说明将所述两组浮动栅极物理地互相隔离，或是在读取第一组浮动栅极上的电荷时考虑第二组浮动栅极上的电荷的效应。另外，第5,930,167号专利说明了仅以两种状态或利用减小的边限来选择性编程多态存储器(如高速缓冲存储器)的若干部分的方法，以便缩短初始编程所述数据所需要的时间。稍后读取此数据，且以两个以上的状态或以增加的边限将其重新编程到所述存储器中。

此效应存在于各种类型的快闪EEPROM单元阵列中。一种设计的NOR阵列使其存储器单元连接在邻近位(列)线之间并使控制栅极与字(行)线连接。各个单元包含一个浮动栅极晶体管(具有或没有与其串联所形成的选择晶体管)或通过单一选择晶体管分离的两个浮动栅极晶体管。在以下SanDisk公司的美国专利与待决申请案中提出此类阵列及其在存储系统中的使用的实例，将所述美国专利与待决申请案的全文以引用方式并入本文：第5,095,344、5,172,338、5,602,987、5,663,901、5,430,859、5,657,332、5,712,180、5,890,192及6,151,248号专利，以及第09/505,555(于2000年2月17日申请)与09/667,344(于2000年9月22日申请)号专利申请案。

一种设计的NAND阵列具有若干存储器单元(例如8、16乃至32)，所述单元是通过任一端处的选择晶体管沿着位线与参考电位线之间所形成的每一串以串联形式连接。字线与单元的控制栅极连接且形成于不同串联串上。在以下美国专利中提出此类阵列及其操作的相关实例，将所述美国专利的全文以引用方式并入本文：5,570,315、5,774,397及6,046,935。简而言之，在两个步骤中将通常源自传入数据的不同逻辑页的两位数据编程成所述各个单元的四种状态之一：首先将一个单元编程成根据一位数据的一种状态，接着如果所述数据有必要的话，便将所述单元重新编程成其状态中的根据传入数据的第二位的另一种状态。

除了通过使编程更快来改进存储器性能之外，还可通过加速读出过程来改进性能。缩短读出时间可改进读取与验证操作期间的性能；且如果存储器可加速验证，则此会改进写入速度。这对于在任何两个连续脉冲间皆需要验证步骤的多态存储器尤其成立，且多态存储器在每一验证操作中需要若干读出步骤。如果可减少或消除这些缺点，则可改进非易失性存储器系统的性能。

发明内容

简而言之且一般而言，本发明提供一种用于读出存储器单元的方案，其尤其适用于改进多电平非易失性存储器系统的性能。此是通过以下方式实现的：通过将被选定存储器单元的沟道放电到地电平而在被选定存储器单元内设定初始状态；在传统源极(例如将一个区块中的NAND串的相同端连接在一起的共用电极)与控制栅极上施加电压电平；及在信号积分周期期间由于穿过单元的电流导通而允许单元位线在某一时间内充电。所述存储器单元的位线会接着充电，直到所述位线电压高得足以切断任何进一步的单元导通。位线电压的上升将按视所述单元的数据状态而定的速率并上升到视所述数据状态而定的电平，且接着当所述位线(其目前发挥NAND串的源极的作用)电压达到足够高电平以致达到电流会本质上切断的体效应受影响的存储器单元阈值时，所述单元关闭。更明确地说，示范性实施例将此技术用于写入操作的验证阶段以及读取操作中的读出。通过在字线上施加恒定的与数据无关的电压以及在沿所述相同字线的多个单元的源极侧上施加恒定的与数据无关的共用电压电平来同时读出这些单元。在源极侧的电压高于位线侧的电压的意义上，源极侧目前发挥漏极的作用。先前已放电的单元的位线随后会在其相应位线上造成指示其个别数据内容的电压。

在本发明的子方面中，本发明允许实现单遍验证操作以验证正被编程的所有单元的状态(与单元目标状态无关)。而对应位线将上升到的电平会因体效应而取决于单元的状态。可接着将此电平与对应于相应目标值的参考值作比较。此与现有技术(其需要多次充电-放电，及每一编程脉冲之后的若干信号积分循环，每一目标状态的一个循环需要一验证操作)相比改进了性能。

在本发明的另一子方面中，可改进读取性能，因为可基于单一放电-充电循环确定所有数据电平。由于给定单元位线上的电平接近数据内容所确定的渐近值，所以，一旦达到这些电平，就可将位线上的电平与一组参考电平作比较(依次或同时执行比较阶段)。

在本发明的另一子方面中且在一组实施例中，周边电路依次将参考电压供应到位线比较器。供应不同值的多路复用电路可同时使用所有参考值，或将参考值供应到比较器的线本身可以时间多路复用方式接收各种参考值。尽管此最后技术需要改变参考供应线上的电压电平，但其实现速度要比针对每一数据电平重新充电与放电位线快。

本发明的另一方面是通过执行多个读出子操作来读出多态存储器单元的状态，每一子操作采用不同控制栅极电压，但在每一操作中通过经由先前已放电单元的源极对所述先前已放电单元执行充电而读出多个状态。通过组合两不同读出技术的要素，可加速读出操作(因为在每一读出子操作中读取多个状态)，而多个字线电压的使用可提供足以分辨所有数据状态的动态范围。

这些方面的特定实施例是基于具有NAND结构的快闪存储器。沿着被选定字线的单元沿着位线而连接到共用源极线。可使用所有位线结构，或将位线分成可交替读出的位线集的结构。

下文示范性实施例的说明中含有本发明的额外方面、特征、优点及应用，应结合附图理解所述说明。

附图说明

图1是非易失性存储器系统的方框图，在其中说明本发明的实施方案的各种方面；

图2说明图1的存储器阵列的现有电路与组织，所述存储器单元阵列是NAND类型的；

图3绘示形成于半导体衬底上的NAND型存储器阵列的沿着一列的横截面图；

图4是图3的存储器阵列于其截面4-4处所取得的横截面图；

图5是图3的存储器阵列于其截面5-5处所取得的横截面图；

图6提供图2到5的NAND存储器单元阵列的示范性操作电压的表1；

图7说明图2到5的NAND存储器单元阵列的另一特征；

图8绘示当操作于四种状态中时，图2到5的NAND存储器单元阵列的阈值电压的现有分布范例；

图9A与9B绘示可使用于图2到5的存储器单元阵列中的示范性编程电压信号；

图10说明基于放电被选定存储器元件的动态读出技术。

图11说明依据本发明的示范性实施例的读出技术。

图12绘示依据本发明的存储器阵列及周边电路的一部分。

图13A到13C绘示图12的周边电路上的变化。

图14说明依据本发明的示范性实施例的混合读出技术。

具体实施方式

示范性非易失性存储器系统

为提供特定范例，参考图1到7，其说明特定非易失性存储器系统，在所述非易失性存储器系统中实施本发明的各方面。图1是快闪存储器系统的方框图。包括排列于一矩阵中的多个存储器单元M的存储器单元阵列1受列控制电路2、行控制电路3、c-源极控制电路4及c-p-阱控制电路5控制。列控制电路2连接到存储器单元阵列1的位线(BL)，用于读取存储器单元(M)中所存储的数据、用于确定编程操作期间所述存储器单元(M)的状态以及用于控制位线(BL)的电位电平以促进编程或抑制编程。行控制电路3连接到字线(WL)，以选择所述字线(WL)中的一个字线，进而施加读取电压，施加与位线电位电平(由列控制电路2控制)组合的编程电压，及施加与p型区域(在图3中标记为“c-p-阱”11)的电压耦合的擦除电压，其中在所述p型区域上形成存储器单元(M)。c-源极控制电路4控制连接到存储器单元(M)的共用源极线(在图2中标记为“c-源极”)。c-p-阱控制电路5控制c-p-阱电压。

通过列控制电路2读取出存储器单元(M)中所存储的数据且经由I/O线与数据输入/输出缓冲器6将所述数据输出到外部I/O线。经由外部I/O线将待存储于存储器单元内的程序数据输入到数据输入/输出缓冲器6，并传输到列控制电路2。外部I/O线连接到控制器20。

将用于控制快闪存储器装置的命令数据输入到命令接口，其连接到与控制器20连接的外部控制线。所述命令数据通知快闪存储器请求什么操作。将输入命令传输到状态机8，其控制列控制电路2、行控制电路3、c源极控制电路4、c-p-阱控制电路5及数据输入/输出缓冲器6。状态机8可输出快闪存储器的状态数据，例如准备就绪/忙碌或通过/失败。

控制器20连接到或可与主机系统(例如个人计算机、数字相机或个人数字助理)连接。由主机起始命令，例如将数据存储于存储器阵列1内或从所述阵列1读取数据，并分别提供或接收此类数据。控制器将此类命令转换成命令电路7可解释与执行的命令信号。控制器通常也包含缓冲器存储器，其用于将用户数据写入到存储器阵列或从所述存储器阵列读取用户数据。典型存储器系统包括：一个集成电路芯片21，其包括控制器20；以及一个或一个以上集成电路芯片22，每一芯片22包含存储器阵列与相关联的控制、输入/输出及状态机电路。当然，趋势是将系统的存储器阵列与控制器电路一起集成在一个或一个以上集成电路芯片上。可将所述存储器系统嵌入为所述主机系统的一部分，或是可使其包含在存储卡中，所述存储卡可以可移除方式插入主机系统的匹配插槽中。此卡可包括整个存储器系统，或控制器与存储器阵列(具有相关联周边电路)可提供在分离的卡中。

参考图2，图中说明存储器单元阵列1的示范性结构。将以NAND型快闪EEPROM作为实例来说明。在特定实例中，将所述存储器单元(M)分割为1,024个区块。存储在每一区块中的数据被同时擦除。因此，区块是可同时擦除的数个单元的最小单位。在此实例中，每一区块中存在8,512列，其分成偶数列与奇数列。还将位线分成偶数位线(BLe)与奇数位线(BLo)。在每一栅极电极处连接到字线(WL0到WL3)的四个存储器单元被串联连接以形成NAND单元单位或NAND串。所述NAND单元单位的一个端子经由第一选择晶体管而连接到对应位线(BL)，所述第一选择晶体管的栅极电极耦合到第一选择栅极线(SGD)；而所述NAND单元单位的另一端子经由第二选择晶体管而连接到c-源极，所述第二选择晶体管的栅极电极耦合到第二选择栅极线(SGS)。虽然为简化起见图中绘示每一单元单位中包含四个浮动栅极晶体管，然而可以使用更多数目的晶体管，例如8、16、32乃至64个。

在此实例中，在用户数据读取与编程操作期间，同时选择4,256个单元(M)。所述被选定的单元(M)具有同一字线(WL)，例如WL2，并具有同一种类的位线(BL)，例如偶数位线BLe0、Ble2到BLe4254。因此，可同时读取或编程532个字节的数据且将此数据单位称为页。由于在此实例中每一NAND串包含4个单元且每一读出放大器有两个位线，所以一个区块可存储至少八页。当每一存储器单元(M)存储两位的数据(即多电平单元)时，一个区块存储16页。在此实施例中，所述存储器单元的每一者的存储元件(在此情况下是所述存储器单元的每一者的浮动栅极)存储两位的用户数据。

图3绘示图2中示意绘示的类型的NAND单元单位在位线(BL)方向的横截面图。在p型半导体衬底9的表面上，形成p型区域c-p-阱11，用n型区域10封闭所述c-p-阱，以使所述c-p-阱与所述p型衬底电绝缘。n型区域10经由导体(其填充第一接触孔(CB))与n型扩散层12而连接到c-p-阱线(其由第一金属M0制成)。p型区域c-p-阱11也经由第一接触(CB)与p型扩散层13而连接到所述c-p-阱线。所述c-p-阱线连接到c-p-阱控制电路5(图1)。

每一存储器单元具有：存储与单元中所存储的数据相对应的量的电荷的浮动栅极(FG)、形成栅极电极的字线(WL)，及由n型扩散层12制成的漏极与源极电极。经由隧穿氧化物膜(14)而在c-p-阱的表面上形成浮动栅极(FG)。所述字线(WL)经由绝缘体膜(15)堆叠在浮动栅极(FG)上。源极电极经由第二选择晶体管(S)与第一接触孔(CB)而连接到由第一金属(M0)制成的共用源极线(c-源极)。所述共用源极线连接到c-源极控制电路(4)。漏极电极经由第一选择晶体管(S)、第一接触孔(CB)、由第一金属(M0)制成的中间布线板、以及第二接触孔(V1)而连接到由第二金属(M1)制成的位线(BL)。所述位线连接到列控制电路(2)。

图4与5分别绘示存储器单元(图3的截面4-4)与选择晶体管(图3的截面5-5)沿字线(WL2)方向的横截面图。每一列均通过形成于所述衬底中且填充有隔离材料的沟槽而与相邻列隔离，即为众所周知的浅沟槽隔离(STI)。所述浮动栅极(FG)通过STI与绝缘体膜15及字线(WL)彼此隔离。浮动栅极(FG)间的间隔可为约0.1um，且所述浮动栅极间的电容性耦合可能会相当大。因为选择晶体管的栅极电极(SG)是在与浮动栅极(FG)及字线(WL)相同的形成工艺步骤中形成的，所以其呈现出堆叠式栅极结构。使用每一选择栅极的一个接点使形成选择栅极线(SG)的这两个层电短接在一起，因为在STI实施例中在STI定义期间将聚-1层蚀刻成隔离开的带。蚀刻字线时，也蚀刻聚1带，而留下作为隔离导体驻留于选择栅极沟道上方的聚1栅极。不过，聚-2层会形成导电线，其使各个聚-1选择栅极相互连接，以便形成沿与字线平行的方向延伸的选择栅极线。

在特定实例中，图6的表I总结所施加的用以操作存储器单元阵列1的电压，每一存储器单元的浮动栅极存储两位，具有状态“11”、“10”、“01”、“00”中的一个状态。此表显示选择字线“WL2”与位线“BLe”以用于读取与编程的情况。通过使c-p-阱上升到20V的擦除电压，并使被选定区块的字线(WL)接地，可擦除所述被选定区块的数据。由于未被选定区块的字线(WL)、位线(BL)、选择线(SG)及c-源极全部被置于浮动状态下，所以，这些线也上升到(例如)8V的中间电压，这是由于与c-p-阱的电容性耦合。因此，仅向所述被选定存储器单元(M)的隧穿氧化物膜14(图4与5)施加强电场，而当隧穿电流流过所述隧穿氧化物膜14时，所述被选定存储器单元的数据被擦除。在此实例中，已擦除单元是四个可能状态中的一个状态，即“11”。

为了在编程操作期间在浮动栅极(FG)中存储电子，将所述被选定字线WL2连接到编程脉冲Vpgm且使所述被选定位线BLe接地。另一方面，为抑制其内将不发生编程的存储器单元(M)上的编程，在编程开始时使对应的位线BLe连接到正电压Vdd(例如3V)，以便隔离其串沟道并使其上浮到先前所述的抑制条件。也在所有未被选定的位线BLo上执行此编程抑制。未被选定的字线WL0、WL1及WL3连接到10V，第一选择栅极(SGD)连接到Vdd，而第二选择栅极(SGS)接地。因此，将正在被编程的存储器单元(M)的沟道电位设定为0V。由于与所述字线(WL)的电容性耦合会上拉沟道电位，所以正被抑制的单元的沟道电位会上升到大约8V。如以上所说明，因此在编程期间仅向存储器单元(M)的隧穿氧化物膜(14)施加强电场，且相较于擦除时，隧穿电流以相反的方向流过隧穿氧化物膜14，然后逻辑状态从“11”变为其它状态“10”、“01”或“00”中的一个状态。可选择各种其它编码方案来表示这些状态，以便在随后论述中使用名称E(擦除)、A(最低阈值编程状态)、B(高于A的阈值)及C(最高阈值编程状态)。

在读取与验证操作中，使选择栅极(SGD与SGS)及未被选定字线(WL0、WL1及WL3)上升到4.5V的读取导通电压，以确保位线与共用源极线间的电流可流经它们。所述被选定字线(WL2)连接到一个电压，其电平是为每一读取与验证操作所指定的电平，以便确定有关存储器单元的阈值电压是否达到此电平。例如，在读取10操作(状态A)中，使所述被选定字线WL2接地，因此检测所述阈值电压是否高于0V。在此读取情况下，可以说读取电平是0V。在验证01操作(状态C)中，使所述被选定字线WL2连接到2.4V，因此验证阈值电压是否已达到2.4V。在此验证情况下，可以说验证电平是2.4V。

将所述被选定位线(BLe)预充电到高电平，例如0.7V。如果所述阈值电压高于读取或验证电平，则，由于所述非导电存储器单元(M)，有关位线(BLe)的电位电平会保持所述高电平。另一方面，如果阈值电压低于读取或验证电平，则，由于所述导电存储器单元(M)，有关位线(BLe)的电位电平会降到低电平，例如，小于0.5V。以下说明读取与验证操作的其它细节。

图7绘示图1的列控制电路2的一部分。每对位线(BLe与BLo)耦合到数据存储部分16，其包括两个数据存储(DS1与DS2)寄存器，每一者均能够存储一位数据。所述数据存储部分16在读取或验证操作期间读出被选定位线(BL)的电位电平，然后以二进制方式来存储所述数据，并且于编程操作中控制所述位线电压。通过选择信号“EVENBL”与“ODDBL”中的一个信号，所述数据存储部分16选择性连接到所述被选定位线(BL)。数据存储部分16也耦合到I/O线，以输出读取数据且存储程序数据。如上文关于图1所述，I/O线连接到数据输入/输出缓冲器6。

每一存储元件具有两个以上状态的存储器系统的操作

图8说明当每一浮动栅极存储元件于每一存储器单元(M)中存储两位数据(即四种数据状态)时，存储器单元阵列1的阈值电压分布。曲线33表示阵列1内处于已擦除状态(E数据状态)下的单元的阈值电平V_T的分布，其是负阈值电压电平。图中绘示存储A与B用户数据的存储器单元的阈值电压分布34与35分别在V_VA与V_VB之间及V_VB与V_VC之间。曲线36绘示已编程为C数据状态的单元的分布，其是被设定为大于2V且小于4.5V的读取导通电压的最高阈值电压电平。

在此实例中，存储于单一存储器单元(M)中的两位的每一者是来自不同的逻辑页。也就是说，存储于每一存储器单元中的两位中的每一位均载有彼此不同的逻辑页地址。当输入偶数页地址(＝0、2、4、...、N/2)(其中N是存储器的逻辑页容量)时，存取图8所示的下部页位。当输入奇数页地址(＝1、3、5、...、[N/2]+1)时，存取上部页位。使用图8所示的示范性编码，可将状态E表示成“11”状态，将状态A表示成“10”状态，将状态B表示成“00”状态，且将状态C表示成“01”状态，其中第一个二进制数字表示存储于上部页中的值，而第二个二进制数字表示存储于下部页中的值。应注意，不应将偶数及奇数页地址与偶数及奇数位线混淆。

为了提供改进的可靠性，以让所述各个分布变紧缩(使阈值分布变窄)为宜，因为较紧缩的分布可带来较宽的读取边限(分布之间的距离)。根据本发明，所述分布宽度可保持较紧，而不会使编程速度明显降低。

依据《1995年VLSI技术会议辑要》(Digest of 1995 Symposium on VLSI Technology)中第129到130页中的文章“多电平NAND EEPROM的快速准确的编程方法”(“Fast andAccurate Programming Method for Multi-level NAND EEPROMs”)，理论上，将分布限制为0.2V的宽度要求于各步间使通常的重复性编程脉冲递增0.2V，以引用的方式将所述篇文章并入本文中。图9A绘示现有的编程脉冲技术。图示了编程电压Vpgm波形。将所述编程电压Vpgm分成许多脉冲，而且逐个脉冲递增0.2V。在此特殊实例中，Vpgm的起始电平为12V。

在所述脉冲间的周期中，实行验证(读取)操作。即，在每一编程脉冲间读取正在被并行编程的每一单元的编程电平，以确定其是等于还是大于正被编程的验证电平。图9B(其是图9A的更详细版本)针对每一单元存储四个位的存储器显示此点。如果确定给定存储器单元的阈值电压已超过验证电平，则通过将与所述给定单元的串联单元单位连接的位线的电压从0V上升到Vdd来停止或抑制所述位的编程。相同页上的正被并行编程的其它单元的编程会继续进行，直到它们依次达到其验证电平为止。当所述阈值电压于单元的最后编程脉冲期间从验证电平以下移到验证电平以上时，所述阈值电压的偏移等于Vpgm的步长0.2V。因此，将所述阈值电压控制在0.2V宽度以内。

现在说明编程上述类型的阵列中的4态NAND存储器单元的特定现有技术。在第一编程遍中，根据来自较低逻辑页的位来设定单元的阈值电平。如果所述位为“1”，则不会执行任何操作，因为其是由于先前已擦除而处于所述状态下。不过，如果所述位为“0”，则使用V_VA作为验证电压使单元的电平增到A已编程状态34以抑制进一步编程。此结束第一编程遍。

在第二编程遍中，根据存储在所述单元中的来自上部逻辑页的位来设定所述单元的阈值电平。如果为“1”，则不会进行任何编程，因为所述单元视所述较低页位的编程而定处于状态33或34中的一种状态下，所述两种状态均载有为“1”的上部页位。不过，如果上部页位为“0”，则第二次编程所述单元。如果第一遍使得所述单元仍处于已擦除或E状态33下，则将所述单元从所述状态编程为最高临界状态36(状态C)，如图8的上部箭头所示且将V_VC用作验证条件以抑制进一步编程。如果由于第一编程遍而已将所述单元编程为状态34(状态A)，则在第二遍中使用V_VB作为验证条件(如图8的下部箭头所示)进一步将所述单元从所述状态编程为状态35(状态B)。第二遍的结果是将所述单元编程为所指定状态以存储来自上部页的“0”，而无需改变在第一遍编程期间所写入的逻辑值。在此第二编程循环期间，单元的临界分布可保持处于状态E或A下，或偏移成状态B或C。由于在同一编程循环期间在不同单元中同时出现两不同目标临界状态，因此在每一编程脉冲之后必须检查两不同验证电平V_VB与V_VC。在某些系统中，可仅在随后的电压脉冲期间检查V_VC以便加速整个编程循环。

当然，如果以四种以上状态来操作所述存储器，那么在所述存储器单元的已定义电压阈值窗内的分布数将会等于状态数。此外，虽然已将特定位图案指派给所述分布中的每一个，但也可指派不同的位图案，在此情况下，在其间进行编程的状态可能会不同于上述状态。先前在NAND系统的背景技术中所参考的专利中已经讨论过若干此类变化。此外，在美国专利6,522,580中说明了用于减小以多个状态操作的NAND及其它类型的存储器阵列中的相邻单元耦合的影响的技术，也将所述专利的全文以引用方式并入本文中。

大概位于分布33到36中的相邻分布间的中途处的电压V_RA、V_RB及V_RC用以从所述存储器单元阵列中读取数据。这些电压是正被读取的每一单元的阈值电压状态与其作比较的阈值电压。通过分别将从所述单元测量出的电流或电压与参考电流或电压作比较便可实现此目的。在这些读取电压与已编程阈值电压分布间存在若干边限，因此如上所述，只要所述分布未与所述读取电压V_RA、V_RB及V_RC中任何一者重叠，就允许所述分布的由干扰或类似因素引起的少许散布。不过，随着存储状态分布数增加，此边限会缩小，因而可更精确地优选地执行所述编程，以防止此类散布。

先前说明假设两个逻辑页驻留于一个物理页中，且在给定编程循环期间仅编程下部逻辑页或上部逻辑页(而不是编程两个逻辑页)。标题为“用于编程和抑制多电平非易失性存储器单元的方法和系统”(“Method and System for Programming and InhibitingMulti-Level Non-Volatile Memory Cells”)的美国专利申请公开案US 2003/0112663说明在一个编程操作期间编程一页的所有物理状态，所述公开案以引用方式并入本文中。在图8所示的每一单元四种状态的情况下，如先前所述，将待编程为编程状态A、B、或C中任一者的所有单元首先编程为状态A。在待编程为这些状态中任一者的所有单元已被验证达到状态A之后且由于上部状态B与C的数据已经存在于图7的数据锁存器DS1与DS2中，所以编程循环可继续进行而无需中断或重新载入新数据，且可将应编程为状态B与C的单元继续编程为状态B。一旦所有单元均达到此电平，则仅将需要编程为C的那些单元继续编程为所述状态。如所述专利申请案中所述，可观察到，某些位(“快速位”)的编程比其它位(“缓慢位”)的编程快，而且实际上，当通过编程而从状态A转换为状态B及类似地从状态B转换为状态C时，字线电压有一定程度的减小为理想的。

尽管已说明特定编程方案，但也可使用其它可能方案。例如，美国专利6,046,935说明一种编程方法，在所述方法中，在第一编程循环期间将被选定单元从状态E编程为状态B。在第二编程循环期间，将单元从状态E编程为状态A且从状态B编程为状态C。美国专利6,657,891详细阐述此方法，其论述了可允许状态B的初始分布延伸到较低阈值限制乃至与第一编程循环结束时的最后状态A重叠(只有在第二编程遍期间才紧缩为其分布)。此外，可选择与图8所示的编码方式不同的用以表示状态E、A、B及C的二进制编码。将两专利6,046,935与6,657,891以引用方式并入本文中。

替代性验证与读取技术

如背景技术中所述，需要改进多态非易失性存储器的性能。本部分是关于改进读出操作，例如读取操作及编程操作的验证阶段期间所执行的读出操作。如以上关于图9B所述，通常在每一编程脉冲之后执行多达(N-1)个验证操作，其中的每一验证操作会向被选定字线施加不同的控制栅极电压值，其中N是MLC实施例中的状态数。例如，对于与每一单元2个位相对应的每一单元4个存储状态，通常在每一编程脉冲之后执行3个验证读取操作。这些验证操作中的每一个通常处于施加于被选定字线的连续较高读取电压下。尽管以下技术均可实施于二进制存储器中，但在多态应用中可最充分地实现其优点。

在读出非易失性存储器单元时，无论所述读出是作为读取操作的部分还是作为编程操作的验证阶段的部分，通常皆存在若干阶段。这些阶段包括向单元施加电压以便其在正确初始条件下针对其待读出或测量的数据内容恰当偏压，之后是测量与单元的状态相关的参数的积分周期。在EEPROM单元中，所述参数通常是电压或源极-漏极电流，但也可为受单元的状态控制的时间或频率。图10示意性显示此测量过程的读出电压的一个实施例的实例。

图10绘示存储器阵列的位线(例如，图2所示位线中的一个位线)上的电压电平。第一阶段设定单元上的栅极电压。在第二阶段中，将待读取的单元的位线充电到预定电平。积分时间是第三阶段(其在时间t＝0处开始)，此时位线通过单元放电且电压电平按视单元的状态而定的速率衰减。时间t＝t′之后，相对于参考电平V_ref测量位线上的电压电平。如果电压处于V_ref处或高于V_ref(如线501所示)，则视单元处于关闭状态。如果电压低于V_ref(如线503所示)，则视单元处于开启状态，因此，控制栅极上的电压高于单元的阈值电压。在美国专利6,222,762、6,538,922及6,747,892(所述专利全部以引用方式并入本文中)中以及这些申请案中所包含的参考内容中进一步说明此技术以及其它读取存储器单元的方法。

读出技术的使用需要平衡地选择用以读出单元的状态的t′与参考电压V_ref：如果所选取的t′太短，则501与503会未充分分离，然而，如果所选取的t′太长，则503与501会降低到地电平；同样地，如果所选取的V_ref太高，则甚至会错误地将关闭单元读取为开启单元(其是由于低电平泄漏电流)，然而，如果所选取的V_ref太低，则甚至会错误地将开启单元读取为关闭单元(其是由于开启单元可载送有限数量的电流)。(应注意，待确定的问题是所施加的控制栅极电压V_CG是高于还是低于单元阈值，而且，由于此在测量之前是未知的，所以在值的范围内不存在先验太高或太低的V_CG，即施加不同V_CG值并非错误做法，但选择不恰当的t′或V_ref则是错误做法)。在必须区分紧密靠在一起的电平的多态存储器中，此问题会加重。因此，此通常是通过针对每一状态或目标值的预充电与放电(及对应的V_ref)来实施。

如图9B所示，在多态编程操作期间，将需要执行此读取过程以对照每一目标状态来验证存储器单元的状态。为了通过一定程度地减少每一编程脉冲之后的验证操作数来提高写入性能，在最初若干编程脉冲期间，可略过施加较高控制栅极电压的验证操作，而且在最后的若干编程脉冲期间，也可略过施加较低控制栅极电压的验证操作。通过在编程操作期间的任何给定时间处追踪每一写入区块中的最高已编程与最低已编程单元，可更巧妙、更安全及更有效地执行此略过，因为VT的关于施加于被选定控制栅极的每一较高电压编程脉冲的分布是阶梯式。例如，只要没有单元被验证为已达到状态2，即可略过针对状态3的验证操作。在2004年6月10日公开的美国专利公开案2004-0109362-A1中说明此“智慧型验证”技术，所述专利公开案以引用方式并入本文中。尽管上文说明过去执行验证操作所采用的方法以及旨在使其更有效的改进，但其在脉冲间仍需要多个验证操作。本发明的发明概念改进了此情况。

应用于写入过程时，本发明的原理方面以仅单一验证操作来取代每一编程脉冲的(N-1)个(或略微小于所述数目)验证操作。此是通过向被选定字线施加单一固定高值读取电压(例如，2.4V，其是用于辨识最高已编程临界状态与其它较低已编程状态间的典型字线电压)，并同时通过用以下方式利用体效应来对照每一单元自己的目标状态来验证每一单元而实现：向NAND阵列(图2)的传统源极线施加电压(例如2V)，同时接通SGS晶体管，以便将此电压传输到被选定区块中的NAND串的传统源极侧。在信号积分周期开始之前通过使位线接地并向SGD施加足够高的电压而使传统漏极(即位线)放电到地电平，以便确保所有位线均得以预放电。在积分周期期间，最初导电的单元的相应位线电压将会上升，直到每一单元达到其阈值电压并切断对其相应位线的进一步充电为止，此点之后位线电压将不再实质性上升。重要的是，应注意，所述位线正在发挥存储器单元的源极的作用，因此，每一存储器单元的阈值电压将通过体效应而为源极电压的函数。图11示意性说明此点。

图11绘示位线的响应于读出操作的电压电平(图11C)，以及由字线供应到被选定行中的单元的控制栅极的电压V_WL(图11A)、供应到选择单元的共用源极线的电压(图11B)及参考电平(图11D)，其是针对通过载送单一参考电压的总线线路将这些电压中的三个电压依次供应到读出放大器的参考电压输入侧的情况。因此，图11A到图11C分别表示被选定存储元件的控制栅极(V_WL)、源极(V_source)及漏极(V_BL)处的电压。关于可并入示范性实施例中的NAND阵列操作的各种细节，可参阅以下美国专利与专利公告：6,373,746；5,570,315；5,652,719；5,521,865；5,870,334；5,949,714；6,134,140；6,208,560；6,434,055；6,549,464；6,798,698；20050013169；5,969,985；6,044,013；6,282,117；6,363,010；及6,545,909，所述专利与专利公告全部以引用方式并入本文中。

除被选定元件的控制栅极、源极及漏极电压之外，对于NAND实施例，也需要设定NAND串上所需要的其它电压：需要完全开启所述串中的其它存储元件；需要最迟在预充电(或，更准确而言，预放电)阶段的开始前接通漏极侧选择栅极(SGD)；及将需要最迟在时间t＝0前接通源极侧选择栅极(SGS)。图11a中通过虚线示意性绘示t＝0之后这些其它电压的相对值。V_SGS、V_SGD及V_READ分别对应于读取操作期间源极侧选择栅极电压、漏极侧选择栅极电压及施加于区块中的未被选定字线的电压。例如，V_SGS与V_SGD可为5V，只是为了确保这些晶体管是接通的(尽管存在体效应)，V_WL可为3.5V(或任何最高的比较电压V_TH)，而V_READ高于V_WL。所选取的V_READ也高于通常的5V(例如，7V)，以便沿着NAND串的所有其它单元皆为“接通”(虽然其阈值受体效应的影响而升高)，且其可能处于最高编程状态下。(已论述t＝0之前的这些值，但并未明确地加以说明，因为此处存在若干选项。)以下进一步论述这些值(尤其是最后的值)。

图11以初始状态(阶段1)开始，所述初始状态与先前曾经一直进行的任何过程相对应。图中绘示V_BL具有某一初始值且绘示所有其它值均为低，但此仅为任意开始点。阶段2是预充电(更准确而言，预放电)阶段，其中为阶段3(其开始于t＝0处)的读出过程作准备而使位线接地以设定初始条件。在NAND阵列中，接通漏极侧选择晶体管(SGD)以允许电荷流出并在整个过程期间保持如此，从而允许位线在阶段3与4中反向充电。时间t＝0之前，将为源极线充电，因此，当接通单元时，电流可流入以依据单元的状态为位线充电。在时间t＝0处，字线电压V_WL上升，从而允许位线在阶段3中充电。在阶段3期间，使t＝0之前保持处于接地处的位线与接地断开并任其浮动，从而使其充电到视单元电流而定的较高电压。

如图11C所示，字线一旦在t＝0处升高，位线即开始充电。由于为沿字线的所有单元施加相同V_WL，所以读取集(或读取页)的所有单元将充电。因此，此将适于以上所引用的NAND参考内容中的许多参考内容中以及2003年12月31日所申请的第10/751,097号美国专利申请案(将所述申请案以引用方式并入本文中)中所述种类的结构中的所有偶数或奇数位线，或2002年9月24日所申请的第10/254,483号美国专利申请案(将所述申请案以引用方式并入本文中)中所述的所有位线(或ABL)类型的结构中的所有位线。在替代实施例中，源极电压V_CS与字线电压V_WL皆可在t＝0之前上升，其中所述选择线中的一者用以在t＝0处开始所述过程。

将相同V_WL施加于所有单元时，给定单元的位线将按一速率充电，并由于体效应而朝向基于所述单元上所存储的数据状态的渐近电压值。在阶段3期间沿着图11C的时间轴针对四态单元显示此点。当这些位线电压开始分离时，即可区分不同的数据状态。在某一时间t′处，可将V_BL值与参考值作比较。尽管t＝0之后不久进行读取可减少读取时间，但其也可能导致更加不准确，因为值仍在上升；因此，一般等到值在其渐近值处或附近开始平稳为宜以改进准确性。即使此可能稍微慢于较早即开始读取的情况，但其将仍比以上关于图10所述的种类的放电方法快，因为仅需要用单一位线充电过程来读取所有数据状态。与基于单元放电速率的动态读取的种类不同，在图11的过程中，可同时读出所有状态，因为位线值将各自平稳为视已测量单元的状态而定的不同值。相反，图10的动态读出将需要针对每一不同比较点经历完整充电-放电循环。

在t＝t′处，在阶段4的读取过程期间可将每一位线上的电平同时或依次与多个参考值作比较。图12示意性绘示一个实施例的阵列与周边电路的一部分。

图12绘示所有位线(ABL)排列中的一阵列的两区块的一部分。如图所示，在区块i的共用源极线c-source_i 111位于区块i的顶部处选择栅极线SGS_i的上方，选择栅极线SGS_i进而位于存储器单元的上方，而区块i+1排列成其共用源极线c-source_i+1位于底部处的意义上，区块i相对于区块i+1反转。考虑待读取沿字线WL1_i 109的存储器单元的情况。在此情况下，将图11A的电压V_WL施加于WL1_i 109且将图11B的电压施加于c-source_i 111，不迟于t＝0接通源极与漏极侧上的未被选定字线与选择栅极。在此以及以下图式中，为了表示简单起见，将读出放大器电路全部绘示为位于阵列的上部侧上。在实际实施方案中，交替位线的电路可位于阵列的底部侧上，如2005年3月11日所申请的第11/078,173号美国专利申请案中所述，所述申请案以引用方式并入本文中。

被选定读取页中的所有NAND串将具有所施加的相同V_source与相同V_WL，因为其也将适用于与被选定NAND区块关联的其余电压(施加于未被选定字线与选择栅极)：不同之处在于，存储于被选定行的单元的浮动栅极上的电荷(其将确定对应位线上的电压电平的上升速度与范围)，其对应于图11C的不同线。例如，在位线j上的单元113上，此将控制位线BLj 107上的电平，此后沿着全局位线GBLj 105将所述电平传达到对应的比较器101j。沿着线103将比较值供应到比较器。虽然在先前时间处在线103上供应并稳定化这些不同比较值，但可在时间t′之后在阶段4期间执行所述比较操作，如图11D所示。如以下关于图13所述，线103可为具有依次供应的不同比较值(V_comp)的单一线，或为用于各种比较值的分离线，此后会将所述比较值多路复用到比较器中。在另一变化形式中，可将全局位线中的每一者的电平供应到多个比较器，以便并行地与不同V_comp值作比较。

同时读出所有电平的优点包括由于比较操作的并行化而获得的性能增益。不过，同时读出所有电平会损害读出放大器的面积与复杂性，其中每一读出放大器将包括(N-1)个比较器。此外，将需要(N-1)个总线线路递送同时读出与区分N个状态所需要的(N-1)个参考电压。或者，如果依次执行比较操作，则可将读出放大器设计成更加简单且占用电路小片的较小部分。应注意，在典型ABL结构中，每一全局位线具有专用读出放大器，而且在更传统的奇数/偶数读出中，每一读出放大器专用于一个全局位线对。用依次方式执行比较阶段的另一优点在于，与字线按相同方向行进的单一总线线路可用于以时间多路复用方式将参考电压递送到驻留于每一存储器平面末端处的所有读出放大器。此也节省电路小片面积。不过，会存在某些性能与功率/能量损失，其与为参考总线线路电压充电(N-1)次相关联。也可将存储器设计成时间多路复用比较操作，但会使用若干参考电压总线线路进行此操作。也可加以组合，其中(例如)8态存储器(N＝8)可具有4个总线线路，而且，可将读出放大器设计成每一读出放大器使用所述参考总线线路中的两个同时读出2个状态，而将其它2个参考总线线路充电到下一对参考电压，从而减小参考总线线路的充电时间的性能影响。重要的是，应注意，位线充电或放电阶段是相对较慢的过程，其会花费约若干微秒。通过公式I＝C dV/dt规定此时间，其中I是不可大于存储器单元晶体管的饱和电流的电流(对于接通单元，I的典型值是约数微安或更小)，C通常是位线电容(其通常受全局位线电容控制)，而dV是可靠且无噪声操作所需的读出节点电压的最小变化且其在[50mV，500mV]范围内。美国专利公开案US-2005-0169082-A1与2004-0057318-A1(其以引用方式并入本文中)说明(例如)ABL结构中的读出节点(其并非全局位线)的用法；因此，此种类的排列可实现更快的读出，因为读出节点的电容比全局位线电容小得多。将读出节点电压与参考电压作比较的比较操作是非常快的操作，其可以仅花费若干毫微秒，或几十毫微秒。提供这些示范性数字旨在说明通过从使用(N-1)个序列读出操作变为使用(例如)单一读出操作(其可利用最多(N-1)个序列比较操作)来提高性能的要点。

到此为止的论述主要是针对四态存储器单元(每一个存储2位数据)的情况。不过，当在每一单元上存储更多个状态时，可能无法通过使用单一字线电压来区分所有的状态。即使可区分所有可能的数据状态(无论存在三、四或更多此类状态)，也会以将过程分解成一个以上读取为宜。例如，一次区分所有状态可能会需要偏压条件，其会产生大量读取干扰。为了能够通过使用相同字线电压及变化从位线递送的体效应数量来读取多个数据状态，必须采用比NAND存储器的传统读取所需的电压量高的电压量来过度驱动施加于NAND区块的未被选定字线的V_READ电压。应选择较高V_READ值，其启用已编程为最高阈值电压且目前正在通过具有正源极偏压来读取的存储器单元的接通，所述偏压会使存储器单元的高阈值进一步上升。因此，较高V_READ值可能是必需的。这些高V_READ值可造成读取干扰。为缓解此问题，可采用可确保没有区块会在重写其数据前经历足够读取干扰暴露的频率执行读取擦除(如第5,532,962号美国专利中所述，所述专利以引用方式并入本文中)。如耗损均衡方案(如第6,230,233号美国专利、第US-2004-0083335-A1号公开案及第10/990,189与10/281,739号申请案中所述，将所述专利全部以引用方式并入本文中)中的操作方式，可通过将所述数据移到另一区块来执行此数据重写。也可设计混合读出方案，在所述方案内，在M(M＜N)个序列读出操作中执行(N-1)个读出操作，其中所述M个操作中的每一个均需要读出节点的放电/充电。可采用此混合方案来缓解可能起因于许可源极/漏极电压中的动态范围的可用性的缺乏的问题，其中体效应的幅度以及干扰与可靠性问题可能需要将针对所有(N-1)个比较的单一验证分解成多于一个的验证操作。尽管此混合读出方案需要组合两个看似相反的方法(使用多个字线读取电压，而且通过经由单元的源极为单元充电来一次读出多个状态)，但其在以下关于图14所述的多态应用中相当有利。

以下示范性值集将有助于说明此新读取方法。使用0V(源极上)与0.5V(漏极上)的DC偏压的外部仪器可测量存储器单元的阈值电压。通过控制栅极电压的扫描，可获得漏极到源极电流相对于控制栅极电压的特征。可选择合适的电流值(例如100nA)以定义单元的阈值电压。依据此静态方法的测量，状态E中的已擦除且随后被软编程的单元将具有在-1.5V到-0.5V的范围内的负阈值，状态A中的单元将具有在0.3V到0.9V的范围内的V_th，状态B中的单元将具有在1.5V到2.1V的范围内的VT，而状态C中的单元将具有在2.7V到3.3V的范围内的V_th。实际存储器芯片通常采用动态读出，其包括在积分开始之前预充电位线(漏极)，且位线在积分周期期间的某一放电量将指示正被读出的单元是开启还是关闭。可对动态读出的参数加以选择，使得通过以上关于图10所述种类的动态读出所测量的V_th与通过静态方法所测量的单元的V_th具有相同值或相近值。

给定以上阈值分布，使用以上关于图10所述的动态读出方法针对四态存储器的典型读取操作将由3个预充电与积分序列组成，每一个具有以下控制栅极电压：0V、1.2V及2.4V。在控制栅极上施加0V时，读出操作的接通结果将指示单元的状态为E，而断开结果将指示单元的状态为A、B或C。在控制栅极上施加1.2V时，读出操作的接通结果将指示单元的状态为E或A，而断开结果将指示单元的状态为B或C。在控制栅极上施加2.4V时，读出操作的接通结果将指示单元的状态为E、A或B，而断开结果将指示单元的状态为C。这三个读出操作的序列的组合结果构成针对4态存储器的读取操作，其指示每一单元的状态。

在DC读出期间且在采用0V源极电压及0.5V漏极电压的情况下，单元的阈值电压可为1V。如果源极电压升到0.5V且漏极电压升到1.0V(保持相同的漏极到源极电压值)，则浮动栅极上具有完全相同数量的电荷的相同单元将具有2.0V的体效应偏移VT。(在此论述中，已假设源极体效应因数为2；对于其它因数，应对应地调整所述值。)换句话说，主体偏压增加0.5V可对应于单元V_th增加1.0V。同样地，以上所有数值仅为示范性数值。关于图10所述的常规动态读出包括：将位线预充电到高预充电值(例如，1.0V)，然后释放所述位线以使其放电而降到一值(例如，在接通单元的情况下为0.4V)或仅稍微下落而降到(例如)在断开单元的情况下的0.9V。在读出积分周期结束时，将所述位线电压与参考值(例如，0.65V)作比较，以便确定对应单元是接通还是断开。在常规动态读出中，必须将NAND区块中的未被选定字线驱动到充分高的V_READ值(例如，5.0V)以便确保未被选定字线上的单元不会妨碍位线电流的放电。

对于使用体效应使正被读出的单元的VT上升的新读出方案，也会增加过度驱动要求，需要可能超过7.5V的V_READ。此高V_READ值不会在编程/验证操作期间造成问题，因为对此V_READ值的暴露是每一区块写入操作一次暴露。不过，可执行读取操作许多次，此使存储器单元暴露于会因较高V_READ值(其可在多个读取操作后造成电荷过度隧穿进入浮动栅极中)而加重的读取干扰。可使用读取洗涤技术(例如，美国专利5,532,962中所述的读取洗涤技术)以便解除此类读取干扰问题。应注意，在大多数实施方案中，会注意将读取操作设计成尽可能接近地模仿验证操作。这种做法旨在增加读取的保真度。因此，一个优选实施例包括在编程/验证操作期间以及在读取操作期间使用主体偏压单一读取操作。

在编程操作期间，可对已存储待编程成其对应单元中的状态的相同锁存器进行存取，以便选择在逐个位线基础上验证目标状态所需要的读出断路点的恰当电平。例如，如果要将一单元编程为状态A，则所述单元的参考断路点电压可为(使用来自上文的示范性值)1.5V，而编程为状态B将需要1.0V的断路点电压，且编程为状态C将需要0.5V的断路点电压。在一个实施例中，如图13A所示，可将三个总线线路103a到103c(每一总线线路载送这些电压中的一个电压)设计成沿与字线相同的方向延伸，使得每一位线比较器101可通过MUX 121(其选择信号103d是从保存与每一单元/位线相对应的目标状态数据的锁存器导出)使用这三个参考电压中的一个电压。

在一不同实施例中，如图13B所示，一个总线线路103将依次载送所有三个电压，且每一位线的锁存器数据将确定有效比较是否在正在将参考电压(0.5V、1.0V或1.5V)施加于线103的时间处。(由于读取操作期间不存在可用锁存器数据，所以将需要比较全部三个值。)在另一实施例(图13C)中，针对每一位线(假定ABL结构)或针对每一对位线(假定更传统的NAND结构)存在三个比较器101a到101c，且同时将位线电压与三个参考电压作比较。这是以额外电路需要具有三个比较器为代价。或者，图13B的单一比较器可依次执行三个比较，从而提供更紧凑的设计。此及其它先前所述的依次操作的时间损失可能非常小，因为每一操作均可在大约几十毫微秒内完成，且可通过加以适当设计的总线线路(具有小RC延迟)而使改变参考总线线路电压所花费的时间非常小。在所有这些依次实施例中，阵列的RC时间常数与必需的预充电或读出时间均不规定状态间读出延迟。此与现有实施例(其中重新充电-放电过程花费的时间明显较长)的状态间读出延迟相反。

如上所述，对于存储许多状态的单元，在许可源极/漏极电压中可能会存在足够的动态范围，因此体效应的幅度以及干扰与可靠性问题允许在单一读出操作中确定所有的状态。例如，考虑图11的过程中的存储器单元在每一存储器单元中存储8个状态(或3个位)的情况。对于所示的V_WL值，图11c所示的状态可能仅为0、1、2及3状态，V_WL太低以致于无法接通处于较高状态(4、5、6及7)下的单元；或，如果V_WL高得足以接通处于这些较高状态下的单元，则所有状态0、1、2及3均可在上部曲线处封顶。

为了克服此动态范围的缺乏，在另一方面中，本发明采用混合读出技术。在这些实施例中，结合单元放电、通过源极使其充电、然后读出多个状态而使用多个V_WL值，但每一V_WL值是依据关于图11所说明的方法。对于每一V_WL值，读出全部多个状态的子集，因此，当完成单独的读出子操作时，已完成针对所有状态的读出。因此，这些子集通常全部截然不同，因为，尽管其可能会具有某些共同状态，但其至少在某些成分上不同。尽管通过非重叠子集可获得更高效率，但是，在某些实施方案中，可能会更容易针对额外准确性提供一定程度的重叠及确保不丢失状态。此外，可能存在最高或最低子集完全包含于更大的相邻子集内的情况。

应注意，所述混合方法是组合两个略微相反的技术：图11的技术消除针对切换字线电压以便读取的需要，在具有多个读取电压的复杂性的情况下允许一次读出所有状态(图11的4态情况下)。相反，更普通的多个字线电压方法将通常的作用指派给存储器单元的源极与漏极侧，且可消除切换源极与漏极极性的更复杂操作，以实现体效应。组合所述两种方法最初看似会使读出方案过度复杂。但通过考虑读取干扰相关问题所规定的许可V_READ电压，可使得混合方法在1)具有可支持多态存储器的高阈值窗、2)低得足以使读取干扰降到擦除可管理电平的V_READ、及3)通过施加多个源极侧电压(其通过体效应使阈值电压上升且提供多个数据状态的同时验证操作)所获得的性能增益间寻求最好折衷。

图14的排列方式类似于图11。其针对每一单元系统3个位显示在第一读出子操作中读取四个状态及在第二读出操作中读取另外四个状态的过程。在此实例中，将相同比较值集用于两个状态子集，尽管更一般而言，可在每一子操作中使用单独的比较值集。如上所述，所述过程可用于数据读取与程序验证，其中，由于可在编程操作中获知目标数据，所以仅需要在两个子操作中出现目标状态的一个子操作中检查目标状态即可。

更详细地参考图14，在时间t₀之前，情形与图11几乎一样，已使位线放电、为源极线充电、及设定NAND串中的其它晶体管以提供此点；例如，保持V_SGD开启及V_SGS(或V_WL或两者)为低。一旦建立这些初始条件，在t₀与t₁之间，源极与漏极选择晶体管即接通，NAND串中的未被选定晶体管即接通，而字线会达到第一值V_WL1。此可使位线(或读出节点)充电到视单元的数据状态而定的各种电平。V_WL1会增到高得足以分离状态0、1、2及3，但不会高得以致于0与1状态达到最高点而无法加以区分。在此实施例中，V_WL1留下较高状态(4、5、6及7)未加分辨。

这些状态一旦稳定，即可在t₁与t₂之间如以上关于图11所述将读出节点电压与各种比较值作比较，尽管在此情况下使用四个值(而不是三个值)且在图13A到13C中需要作出对应的变化。此使得可确定每一单元是否具有对应于这些较低状态的数据内容。此处，连续执行针对四个状态的读出，尽管可如以上关于图13所述同时执行所述比较中的一个或一个以上(对于四个比较点的变化，同样如此)。

一旦在t₂处执行第一读出子操作，字线电压即升到V_WL2以区分在V_WL1＞V_WL2条件下所分辨的状态。(此处，从一个读出操作进入下一读出操作时字线电压会逐步升高，尽管其它实施例可使用V_WL1＞V_WL2)。在t₂与t₃之间，位线上的电平从其对V_WL1的响应转换为其对V_WL2的响应。

在图14所示的实施例中，位线在读出子操作间并不放电。在其它实施例中，位线可在t₂与t₃之间放电以(例如)稳定化源极侧上的预充电电平。可以若干方式执行此放电，例如通过使V_SGS到地电平而使被选定字线电压到地电平(使V_WL2下降或无需使其下降)，或以其它方式切断源极电压同时使漏极侧断开以使被选定字线上的单元放电。用于完成此放电的优选实施例将取决于特定存储器的特性，其是基于例如使这些不同线上的电平上升与下降所需的相对速度与功率消耗等因素。重新放电之后，接着会允许位线对V_WL2作出响应而反向充电。在上文中可以读出节点取代字位线以便涵盖读出节点并非位线(如ABL结构中)的情况。

对于所述实施例中的任一个，在时间t₃处，新字线电压V_WL2将分辨出所述状态中在V_WL1的情况下未分辨出的某些状态。在所述实例中，使用V_WL2的偏压条件能够分离状态4、5、6及7，尽管较低状态(确定在t₂与t₂之间)目前已全部聚集在状态4上方。位线电平一旦在t₃处充分稳定化，即执行第二读出子操作。此处，采用与V_WL2相同的方式以及相同的值执行此操作，尽管在两情况下可使用不同值与技术。对于所述实例，具有两个字线值的所述两个读取足以涵盖所有单元。在其它情况下，所述过程可继续进行到第三或更多额外读出子操作，如果需要清晰分辨出所有状态的话。

此部分中所说明的各种交替读出技术在结合同时写入多个状态的编程方法使用时可能特别有利。此方法通过按比例地延缓目标阈值电压电平较低的单元的编程而允许多个状态的同时编程。此目标状态相依编程延缓是通过建立各种强度(视目标状态而定)的半抑制或半增压条件来实现。所得效率可通过将这些验证/读取方法与所有或至少多个状态的此同时编程组合来大大增强存储器性能。此同时编程可基于不同单元的编程电压(其相依于单元的目标状态)(如第6,738,289号美国专利中所述，所述专利以引用方式并入本文中)或基于每一存储器单元的目标状态在逐个位线的基础上控制编程速率。在第11/196,547号美国专利申请案(其以引用方式并入本文中)中说明此类位线数据相依编程，其中针对每一单元基于其对应的目标状态独立控制偏压电平、允许流经的电流量或两者。对于这些方法中的任一个，可减小编程脉冲的数目；由于上述读出技术会减少每一此类脉冲间所需的验证读取的数目，所以效率可以倍增方式组合以改进存储器性能。

介电存储元件的替代用法

已针对使用导电浮动栅极作为电荷存储元件的单元类型来说明以上实例。不过，可结合纳米晶体存储器、相变存储器、MRAM、FERAM及2004年5月7日所申请的美国专利申请案第10/841,379号(其以引用方式并入本文中)中所说明的其它各种存储器技术使用本发明的各种方面。例如，本发明也可实施于使用电荷捕获电介质取代浮动栅极来作为各个单元中的存储元件的系统中。所述介电存储元件夹在导电控制栅极与所述单元的沟道区域内的衬底之间。虽然可将所述电介质分成具有与浮动栅极相同的大小与位置的各个元件，不过，通常没必要如此，因为此电介质会局部捕获电荷。所述电荷捕获电介质可延伸于整个阵列上，除了所述选择晶体管或类似元件所占据的区之外。

在下面的技术文章与专利中大体说明介电存储元件存储器单元，以引用的方式将所述文章与专利的全文并入本文中：陈(Chan)等人发表于1987年3月的“IEEE电子装置快报”(IEEE Electron Device Letters)，第EDL-8卷，第3号，第93到95页中的“真正的单晶体管氧化物-氮化物-氧化物EEPROM装置”(“A True Single-TransistorOxide-Nitride-Oxide EEPROM Device”)；野崎(Nozaki)等人发表于1991年4月的“IEEE固态电路学报”(IEEE Journal of Solid State Circuits)，第26卷，第4号，第497到501页中的“带有MONOS存储器单元的用于半导体盘应用的1-Mb EEPROM”(“A 1-MbEEPROM with MONOS Memory Cell for Semiconductor Disk Application”)；艾坦(Eitan)等人发表于2000年11月的“IEEE电子装置快报”，第21卷，第11号，第543到545页中的“NROM：新型局域捕获，2位非易失性存储器单元”(“NROM：A Novel LocalizedTrapping，2-Bit Nonvolatile Memory Cell”)；及第5,851,881号美国专利。

存在特定的可实际使用的电荷捕获介电材料与配置。其中一种是三层式电介质，其具有起初生长于所述衬底上的二氧化硅、沉积于其上的氮化硅层以及生长及/或沉积于所述氮化硅层上的另一层氧化硅(“ONO”)。另一种是夹在所述栅极与所述半导体衬底表面之间富含硅的二氧化硅的单层。后一种材料在下面两篇文章中加以说明，所述文章的全文以引用的方式并入本文中：迪玛丽亚(DiMaria)等人发表于1981年7月的“应用物理学报”(J.Appl.Phys.52(7))，第4825到4842页中的“使用富含Si的SIO₂注入器和浮动多晶硅存储层的电可变只读存储器”(“Electrically-alterable read-only-memory usingSi-rich SIO₂ injectors and a floating polycrystalline silicon storage layer”)；赫瑞(Hori)等人发表于1992年4月的IEDM 92，第469到472页中的“非易失性存储器应用的具有植入的硅的栅极-SIO₂绝缘体”(“A MOSFET with Si-implanted Gate-SiO2 Insulator forNonvolatile Memory Applications”)。2002年10月25日申请的第US 10/280,352号美国专利申请案中也进一步论述介电存储元件，以引用的方式将所述申请案并入本文中。

虽然已经针对特定实例及其变化形式来说明本发明，不过，应了解，本发明应在随附权利要求书的完整范围内受到保护。

Claims

1.一种操作沿着字线与位线连接的存储器单元阵列的方法，其包含：

选择多态存储器单元以用于读出操作；

通过连接所述被选定存储器单元所沿着的所述位线使所述被选定存储器单元的读出节点放电到地电平；

在使所述被选定存储器单元的所述读出节点放电后：

向所述被选定存储器单元的源极施加第一电压电平；及

向连接所述被选定存储器单元所沿着的所述字线施加第二电压电平，其中所述第一与第二电压电平独立于所述被选定单元内所存储的数据内容；

在施加所述第一与第二电压电平后，允许在连接所述被选定存储器单元所沿着的所述位线上产生对应电压；

执行第一读出操作，其包括将所述被选定存储器单元的所述读出节点处所产生的所述电压与第一多个参考值作比较，以便确定所述被选定存储器单元的所述数据内容是否对应于所述多个状态的第一子集中的一个状态；

在执行所述第一读出操作后，向连接所述被选定存储器单元所沿着的所述字线施加第三电压电平，其中所述第二与第三电压电平是截然不同的；

在施加所述第三电压电平后，允许在连接所述被选定存储器单元所沿着的所述位线上产生对应电压；及

执行第二读出操作，其包括将所述被选定存储器单元的所述读出节点处所产生的所述电压与第二多个参考值作比较，以便确定所述被选定存储器单元的所述数据内容是否对应于所述多个状态的第二子集中的一个状态，其中所述多个状态的所述第一与第二子集是截然不同的且每一子集包含多个状态。

2.根据权利要求1所述的方法，其中所述第一与第二多个参考值是相同的。

3.根据权利要求1所述的方法，其中所述多个状态的所述第一与第二子集是不重叠的。

4.根据权利要求1所述的方法，其中所述多个状态的所述第一与第二子集的组合所包含的状态少于所述多个状态的全部状态。

5.根据权利要求1所述的方法，其进一步包含：

在所述第一读出操作之后及在所述第二读出操作之前，通过连接所述被选定存储器单元所沿着的所述位线使所述被选定存储器单元的所述读出节点放电到地电平。

6.根据权利要求1所述的方法，其中所述读出节点对应于连接所述被选定存储器单元所沿着的所述位线。

7.根据权利要求1所述的方法，其中所述读出节点是连接所述被选定存储器单元所沿着的所述位线的中间节点。

8.根据权利要求1所述的方法，其中所述被选定存储器单元是针对同时读出操作所选择的多个存储器单元中的一个。

9.根据权利要求8所述的方法，其中沿着所述字线形成针对同时读出操作所选择的所述多个存储器单元。

10.根据权利要求1所述的方法，其中所述阵列具有NAND结构。

11.根据权利要求10所述的方法，其中所述阵列具有所有位线结构。

12.根据权利要求1所述的方法，其中在写入操作的验证阶段期间执行所述读出操作。

13.根据权利要求1所述的方法，其中在读取操作期间执行所述读出操作。

14.根据权利要求1所述的方法，其中将所述第一与第二读出操作中沿着所述位线所产生的所述电压依次分别与所述第一与第二多个参考值中的至少某些参考值作比较。

15.根据权利要求1所述的方法，其中将所述第一与第二读出操作中沿着所述位线所产生的所述电压同时分别与所述第一与第二多个参考值中的至少某些参考值作比较。

16.一种同时确定存储器阵列中的多个多态存储器单元的状态的方法，其中所述多个存储器单元沿着共用字线连接，其源极连接到共用源极线，且沿着截然不同的位线形成，所述方法包含：

通过对应的位线使所述存储器单元放电到地电平；

随后向所述共用源极线施加第一电压电平；

随后向所述字线施加第二电压电平；

响应于向所述字线施加所述第二电压电平，确定所述存储器单元中的每一者的数据内容是否对应于所述多个状态的第一子集中的一个状态；

随后向所述字线施加第三电压电平，其中所述第三电压电平与所述第二电压电平不同；及

响应于向所述字线施加所述第三电压电平，确定所述存储器单元中的每一者的所述数据内容是否对应于所述多个状态的第二子集中的一个状态，其中所述多个状态的所述第一与第二子集是截然不同的且每一子集包含多个状态。

17.根据权利要求16所述的方法，其中确定所述存储器单元中的每一者的所述数据内容是否对应于所述多个状态的第一或第二子集中的一个状态包括：

允许在所述对应位线中的每一者上产生电压；及

将沿着所述位线所产生的所述电压与多个参考值作比较，以便确定所述存储器单元的所述数据内容。

18.根据权利要求16所述的方法，其中所述多个状态的所述第一与第二子集是不重叠的。

19.根据权利要求16所述的方法，其中所述多个状态的所述第一与第二子集的组合所包含的状态少于所述多个状态的全部状态。

20.根据权利要求16所述的方法，其中所述阵列具有NAND结构。

21.根据权利要求20所述的方法，其中所述阵列具有所有位线结构。

22.根据权利要求16所述的方法，其中在写入操作的验证阶段期间执行确定所述存储器单元中的每一者的所述数据内容是否对应于第一子集中的一个状态与确定所述存储器单元中的每一者的所述数据内容是否对应于第二子集中的一个状态。

23.根据权利要求16所述的方法，其中在读取操作期间执行确定所述存储器单元中的每一者的所述数据内容是否对应于第一子集中的一个状态与确定所述存储器单元中的每一者的所述数据内容是否对应于第二子集中的一个状态。

24.一种将多态数据同时写入到存储器阵列中的多个多态存储器单元的方法，其中所述多个存储器单元沿着共用字线连接，其源极连接到共用源极线，且沿着截然不同的位线形成，所述方法包含：

向所述字线施加共用编程脉冲，同时基于所述存储器单元中的每一者的对应目标状态在逐个位线基础上控制注入到所述存储器单元中的每一者中的电荷数量；及随后执行验证操作，其包含：

通过对应的位线使所述存储器单元放电到地电平；

随后向所述共用源极线施加第一电压电平；

随后向所述字线施加第二电压电平；

25.根据权利要求24所述的方法，其中确定所述存储器单元中的每一者的所述数据内容是否对应于所述多个状态的第一或第二子集中的一个状态包括：

允许在所述对应位线中的每一者上产生电压；及

26.根据权利要求24所述的方法，其中所述基于所述存储器单元中的每一者的对应目标状态在逐个位线基础上控制注入所述存储器单元中的每一者中的电荷数量包括基于所述存储器单元中的每一者的所述对应目标状态在逐个位线基础上设定所述位线上的电压电平。

27.根据权利要求24所述的方法，其中所述基于所述存储器单元中的每一者的对应目标状态在逐个位线基础上控制注入所述存储器单元中的每一者中的电荷数量包括基于所述存储器单元中的每一者的所述对应目标状态在逐个位线基础上设定所述位线上的电流限制。

28.一种非易失性存储器，其包含：

存储器单元阵列，其沿着字线与位线连接；及

读取电路，其包括：

预充电电路，其可连接到一个或一个以上被选定存储器单元的源极；

字线驱动电路，其可连接到连接所述被选定存储器单元所沿着的所述字线，借此可将多个读出电压施加于所述字线；及

读出电路，其可连接到所述一个或一个以上被选定存储器单元的对应的一个或一个以上读出节点，借此，在预充电阶段中，可使所述被选定存储器单元的所述对应的读出节点放电到地电平，且借此在读出模式中，可将响应于所述多个读出电压而在所述被选定存储器单元的对应读出节点处产生的电压与多个参考值作比较，以便确定所述被选定存储器单元的数据内容是否对应于所述多个状态的子集中的一个状态，其中所述子集是所述多个状态中的一个以上状态。

29.根据权利要求28所述的存储器，其中针对所述多个读出电压中的一个以上读出电压使用相同的多个参考值。

30.根据权利要求28所述的存储器，其中所述读出节点对应于连接所述对应的被选定存储器单元所沿着的所述位线。

31.根据权利要求28所述的存储器，其中所述读出节点对应于连接所述对应的被选定存储器单元所沿着的所述位线的中间节点。

32.根据权利要求28所述的存储器，其中所述一个或一个以上被选定存储器单元是针对同时读出操作所选择的多个存储器单元。

33.根据权利要求32所述的存储器，其中针对同时读出操作所选择的所述多个存储器单元是沿着所述字线形成的。

34.根据权利要求28所述的存储器，其中所述阵列具有NAND结构。

35.根据权利要求34所述的存储器，其中所述阵列具有所有位线结构。

36.根据权利要求28所述的存储器，其中在写入操作的验证阶段期间使用所述读取电路。

37.根据权利要求28所述的存储器，其中在数据读取操作期间使用所述读取电路。

38.根据权利要求28所述的存储器，其中读出电路将读出模式中在所述读出节点处所产生的所述电压依次与所述多个参考值中的至少某些参考值作比较。

39.根据权利要求28所述的存储器，其中读出电路将读出模式中在所述读出节点处所产生的所述电压同时与所述多个参考值中的至少某些参考值作比较。

40.根据权利要求28所述的存储器，其进一步包含：

写入电路，其包括：

字线驱动电路，其可连接到连接所述被选定存储器单元所沿着的所述字线，借此可将编程脉冲施加于所述字线；及

位线电平控制电路，其可连接到连接所述被选定存储器单元所沿着的所述对应位线，以基于所述对应存储器单元中的每一者的对应目标状态在逐个位线基础上控制注入到所述对应存储器单元中的电荷数量。

41.根据权利要求40所述的存储器，其中所述位线电平控制电路包括数据相依偏压电路，其用于连接所述被选定存储器单元所沿着的所述对应位线。

42.根据权利要求40所述的存储器，其中所述位线电平控制电路包括数据相依电流限制电路，其用于连接所述被选定存储器单元所沿着的所述对应位线。