KR20210008195A - 메모리 장치 - Google Patents

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KR20210008195A KR1020190083236A KR20190083236A KR20210008195A KR 20210008195 A KR20210008195 A KR 20210008195A KR 1020190083236 A KR1020190083236 A KR 1020190083236A KR 20190083236 A KR20190083236 A KR 20190083236A KR 20210008195 A KR20210008195 A KR 20210008195A
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나태희
조용성
신준호
마코토 히라노
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삼성전자주식회사
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Abstract

본 발명의 실시 형태에 따른 메모리 장치는 복수의 워드라인들 및 복수의 비트라인들이 교차하는 지점들에 각각 배치되는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이와, 상기 복수의 비트라인들 중에서 선택 비트라인, 및 비선택 비트라인들을 결정하는 제1 디코더 회로와, 상기 복수의 워드라인들 중에서 선택 워드라인, 및 비선택 워드라인들을 결정하는 제2 디코더 회로와, 상기 비선택 비트라인들에 흐르는 오프 전류들을 보상하기 위한 보상 전류를 상기 선택 워드라인으로부터 끌어당기는 전류 경로를 제공하는 전류 보상 회로와, 상기 선택 워드라인의 전압과 기준 전압을 비교하여 인에이블 신호를 출력하는 제1 센스 앰프와, 상기 메모리 장치의 읽기 동작 모드에서, 상기 인에이블 신호에 의해 결정되는 동작 시간 동안 상기 선택 워드라인의 전압과 상기 기준 전압 사이의 전압 차이를 출력하는 제2 센스 앰프를 포함한다.

Description

메모리 장치{MEMORY DEVICE}
본 발명은 메모리 장치에 관한 것이다.
저항을 이용한 메모리 장치는 상변화 메모리 장치(PRAM: Phase change Random Access Memory), 저항 메모리 장치(ReRAM: Resistive RAM), 자기 메모리 장치(MRAM: Magnetic RAM) 등을 포함한다. 전하를 충전하거나 방전하는 방식으로 데이터를 기록하는 동적 메모리 장치(DRAM: Dynamic RAM)와 달리, 저항을 이용한 메모리 장치는 저항 변화를 이용하여 데이터를 기록하거나 지울 수 있다.
본 발명의 기술적 사상이 이루고자 하는 과제 중 하나는, 센스 앰프의 동작 시간을 조절하여 센싱 마진을 증가시킬 수 있는 메모리 장치를 제공하고자 하는 데에 있다.
본 발명의 일 실시 예에 따른 메모리 장치는, 복수의 워드라인들 및 복수의 비트라인들이 교차하는 지점들에 각각 배치되는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이와, 상기 복수의 비트라인들 중에서 선택 비트라인, 및 비선택 비트라인들을 결정하는 제1 디코더 회로와, 상기 복수의 워드라인들 중에서 선택 워드라인, 및 비선택 워드라인들을 결정하는 제2 디코더 회로와, 상기 비선택 비트라인들에 흐르는 오프 전류들을 보상하기 위한 보상 전류를 상기 선택 워드라인으로부터 끌어당기는 전류 경로를 제공하는 전류 보상 회로와, 상기 선택 워드라인의 전압과 기준 전압을 비교하여 인에이블 신호를 출력하는 제1 센스 앰프와, 상기 메모리 장치의 읽기 동작 모드에서, 상기 인에이블 신호에 의해 결정되는 동작 시간 동안 상기 선택 워드라인의 전압과 상기 기준 전압 사이의 전압 차이를 출력하는 제2 센스 앰프를 포함한다.
본 발명의 일 실시 예에 따른 메모리 장치는, 스위치 소자 및 상기 스위치 소자와 연결되고 상변화 물질을 갖는 정보 저장 소자를 각각 포함하며, 복수의 워드라인들 및 복수의 비트라인들에 연결되는 복수의 메모리 셀들과, 상기 복수의 메모리 셀들 중에서 데이터를 읽어오고자 하는 선택 메모리 셀에 연결된 선택 워드라인 및 선택 비트라인을 결정하는 디코더 회로와, 상기 선택 메모리 셀을 제외한 비선택 메모리 셀들을 통해 흐르는 누설 전류를 상기 선택 워드라인에서 보상하기 위한 보상 전류를 상기 선택 워드라인으로부터 끌어당기는 전류 보상 회로와, 상기 선택 워드라인에 연결되며 상기 선택 메모리 셀의 상태에 대응하는 센싱 전압을 입력받는 제1 입력단 및 소정의 기준 전압을 입력받는 제2 입력단을 포함하는 제1 센스 앰프를 포함하고, 상기 제1 센스 앰프는 상기 선택 비트라인의 센싱 구간에서 상기 선택 워드라인의 전압과 상기 기준 전압을 비교하여 상기 선택 워드라인의 전압과 기준 전압 사이의 비교 결과를 출력한다.
본 발명의 일 실시 예에 따른 메모리 장치는, 복수의 비트라인들 및 복수의 워드라인들에 연결되는 복수의 메모리 셀들과, 상기 복수의 워드라인들 중에서 선택 워드라인을 프리차지하고, 상기 센싱 구간에서 상기 선택 워드라인을 소정의 전류 경로에 연결하는 디코더 회로와, 상기 센싱 구간에서, 상기 복수의 비트라인들 중에서 선택 비트라인을 제외한 비선택 비트라인들에 흐르는 오프 전류들의 합에 대응하는 보상 전류를 상기 선택 워드라인으로부터 끌어당기는 상기 전류 경로를 제공하는 전류 보상 회로와, 상기 센싱 구간에서 상기 선택 워드라인의 전압과 기준 전압을 비교하여 인에이블 신호를 출력하는 제1 센스 앰프와, 상기 인에이블 신호에 응답하여, 상기 선택 워드라인의 전압과 상기 기준 전압 사이의 전압 차이를 출력하는 제2 센스 앰프를 포함한다.
본 발명의 일 실시 예에 따르면, 누설 전류를 보상하여 리셋(RESET) 상태의 선택 메모리 셀의 읽기 전압이 갖는 센싱 마진을 충분히 확보하고, 센스 앰프의 동작 시간을 조절하여 셋(SET) 상태의 선택 메모리 셀의 읽기 전압이 갖는 센싱 마진을 충분히 확보할 수 있는 메모리 장치를 제공하고자 하는 데에 있다. 따라서, 메모리 장치의 읽기 동작의 정확도를 개선할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명이 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시 예에 따른 메모리 장치를 간단하게 나타낸 블록도이다.
도 2는 본 발명의 일 실시 예에 따른 메모리 장치에 포함되는 메모리 셀 어레이를 간단하게 나타낸 도면이다.
도 3은 본 발명의 일 실시 예에 따른 메모리 장치에 포함되는 메모리 셀의 구조를 간단하게 나타낸 도면이다.
도 4는 본 발명의 일 실시 예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면이다.
도 5a와 도 5b는 본 발명의 일 실시 예에 따른 메모리 장치의 읽기 동작을 설명하기 위해 제공되는 도면이다.
도 6은 본 발명의 일 실시 예에 따른 메모리 장치를 간단하게 나타낸 블록도이다.
도 7과 도 8은 본 발명의 실시 예에 따른 메모리 장치의 읽기 동작에서의 전압 그래프를 나타낸다.
도 9a와 도 9b는 본 발명의 실시 예에 따른 메모리 장치의 누설 전류로 인한 읽기 윈도우 감소 및 센싱 마진의 감소를 설명하기 위한 그래프이다.
도 10은 본 발명의 일 실시 예에 따른 메모리 장치를 간단하게 나타낸 회로도이다.
도 11은 본 발명의 실시 예에 따른 메모리 장치를 설명하기 위해 제공되는 그래프이다.
도 12는 본 발명의 실시 예에 따른 메모리 장치를 간단하게 나타낸 회로도이다.
도 13은 본 발명의 실시 예에 따른 메모리 장치를 설명하기 위해 제공되는 그래프이다.
도 14a와 14b는 본 발명의 실시 예에 따른 메모리 장치를 설명하기 위해 제공되는 그래프이다.
도 15a와 15b는 본 발명의 실시 예에 따른 메모리 장치를 설명하기 위해 제공되는 그래프이다.
도 16은 본 발명의 실시 예에 따른 메모리 장치를 간단하게 나타낸 회로도이다.
도 17a와 17b는 본 발명의 실시 예에 따른 메모리 장치를 설명하기 위해 제공되는 그래프이다.
도 18은 본 발명의 실시 예에 따른 메모리 장치를 간단하게 나타낸 회로도이다.
도 19a와 19b는 본 발명의 실시 예에 따른 메모리 장치를 설명하기 위해 제공되는 그래프이다.
도 20과 도 21은 본 발명의 실시 예에 따른 메모리 장치를 간단하게 나타낸 회로도이다.
도 22는 본 발명의 일 실시 예에 따른 메모리 장치를 포함하는 전자 기기를 간단하게 나타낸 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.
도 1은 본 발명의 일 실시 예에 따른 메모리 장치를 간단하게 나타낸 블록도이다. 도 1을 참조하면, 본 발명의 일 실시 예에 따른 메모리 장치(10)는 메모리 컨트롤러(20)와 메모리 셀 어레이(30)를 포함할 수 있다. 메모리 컨트롤러(20)는 디코더 회로(21, 22), 읽기/쓰기 회로(23), 및 컨트롤 로직(24) 등을 포함할 수 있다.
메모리 셀 어레이(30)는 복수의 메모리 셀들을 포함할 수 있다. 디코더 회로(21, 22)는 비트라인(BL)을 통해 복수의 메모리 셀들과 연결되는 제1 디코더 회로(21) 및 워드라인(WL)을 통해 복수의 메모리 셀들과 연결되는 제2 디코더 회로(22)를 포함할 수 있다. 제1 디코더 회로(21)와 제2 디코더 회로(22) 및 읽기/쓰기 회로(23)의 동작은 컨트롤 로직(24)에 의해 제어될 수 있다.
일 실시 예에서, 읽기/쓰기 회로(23)는 제1 디코더 회로(21)와 제2 디코더 회로(22)에 의해 특정된 적어도 하나의 선택 메모리 셀에 데이터를 기록하거나, 또는 선택 메모리 셀로부터 데이터를 읽어올 수 있다.
도 2는 본 발명의 일 실시 예에 따른 메모리 장치에 포함되는 메모리 셀 어레이를 간단하게 나타낸 도면이다. 도 1과 도 2를 함께 참조하면, 본 발명의 일 실시 예에 따른 메모리 셀 어레이(30)는 복수의 메모리 셀들(MC)을 포함할 수 있다. 복수의 메모리 셀들(MC)은 비트라인(BL)과 워드라인(WL)이 교차하는 지점에 마련될 수 있다. 즉, 복수의 메모리 셀들(MC) 각각은 하나의 비트라인(BL)과 하나의 워드라인(WL)에 연결될 수 있다.
일례로, 복수의 메모리 셀들(MC) 각각은 스위치 소자(SW)와 정보 저장 소자(VR)를 포함할 수 있다. 일 실시 예에서, 스위치 소자(SW)는 PN 접합 다이오드, 쇼트키 다이오드, 및 오보닉 임계 스위치(OTS) 중 적어도 하나를 포함할 수 있다. 한편, 일 실시 예에서, 정보 저장 소자(VR)는 칼코케나이드(Chalcogenide) 물질 및 초격자(Super-lattice) 등을 포함하는 상변화 물질로 형성될 수 있다. 즉, 정보 저장 소자(VR)는 가열 시간 및 온도 등에 따라 비정질상과 결정질상 사이에서 상전이가 가능한 상변화 물질를 포함할 수 있다. 정보 저장 소자(VR)와 스위치 소자(SW)는 서로 직렬로 연결될 수 있다.
메모리 컨트롤러(20)는, 비트라인(BL)과 워드라인(WL)을 통해 복수의 메모리 셀들(MC) 각각에 포함되는 정보 저장 소자(VR)의 상변화 물질을 비정질상 또는 결정질상으로 상전이시킴으로써, 데이터를 기록하거나 지울 수 있다. 일 실시 예에서, 메모리 컨트롤러(20)는 메모리 셀(MC)에 포함되는 정보 저장 소자(VR)의 상변화 물질을 비정질상으로 상전이시킴으로써 정보 저장 소자(VR)의 저항을 증가시키고, 데이터를 기록할 수 있다. 반대로, 메모리 컨트롤러(20)는 메모리 셀(MC)에 포함되는 정보 저장 소자(VR)의 상변화 물질을 결정질상으로 상전이시킴으로써 정보 저장 소자(VR)의 저항을 감소시키고, 데이터를 소거할 수 있다. 정보 저장 소자(VR)의 저항 값과 데이터 기록 여부의 관계는 다르게 정의될 수도 있다. 한편 메모리 컨트롤러(20)는, 복수의 메모리 셀들(MC)에서 검출한 읽기 전압을 소정의 기준 전압과 비교함으로써, 복수의 메모리 셀들(MC)에서 데이터를 읽어오는 읽기(read) 동작을 실행할 수 있다.
도 3은 본 발명의 일 실시 예에 따른 메모리 장치에 포함되는 메모리 셀의 구조를 간단하게 나타낸 도면이다. 도 3을 참조하면, 본 발명의 일 실시 예에 따른 메모리 장치(100)는, 복수의 도전성 라인들(101-103) 사이에 마련되는 제1 메모리 셀(MC1)과 제2 메모리 셀(MC2)을 포함할 수 있다. 제1 메모리 셀(MC1)과 제2 메모리 셀(MC2)은 각각 독립된 메모리 셀로서 동작할 수 있다.
일례로, 제1 도전성 라인(101)과 제3 도전성 라인(103)이 워드라인인 경우, 제2 도전성 라인(102)은 비트라인일 수 있다. 또한, 제1 도전성 라인(101)과 제3 도전성 라인(103)이 비트라인인 경우, 제2 도전성 라인(102)은 워드라인일 수 있다. 이하, 설명의 편의를 위하여 제1 도전성 라인(101)과 제3 도전성 라인(103)이 각각 제1 워드라인 및 제2 워드라인인 것을 가정하여 설명하기로 한다.
제1 메모리 셀(MC1)은 제1 가열 전극(110), 제1 정보 저장 소자(120), 및 제1 스위치 소자(130) 등을 포함할 수 있다. 제1 스위치 소자(130)는 제1 스위치 전극(131)과 제2 스위치 전극(132) 및 그 사이에 배치되는 제1 선택층(133) 등을 포함할 수 있다. 일 실시 예에서, 제1 선택층(133)은 오보닉 임계 스위치(Ovonic Threshold Switch, OTS) 물질을 포함할 수 있다. 제1 스위치 전극(131)과 제2 스위치 전극(132) 사이에 문턱 전압보다 큰 전압이 인가되면, 제1 선택층(133)을 통해 전류가 흐를 수 있다.
제1 정보 저장 소자(120)는 상변화 물질을 포함할 수 있으며, 일 실시 예로 칼코게나이드 물질을 포함할 수 있다. 일례로, 제1 정보 저장 소자(120)는 Ge-Sb-Te(GST)를 포함할 수 있으며, 제1 정보 저장 소자(120)에 포함되는 원소들의 종류 및 그 화학적 조성비에 따라 제1 정보 저장 소자(120)의 결정화 온도, 용융점, 결정화 에너지에 따른 상변화 속도 등이 결정될 수 있다.
제2 메모리 셀(MC2)은 제1 메모리 셀(MC1)과 유사한 구조를 가질 수 있다. 도 3을 참조하면, 제2 메모리 셀(MC2)은 제2 가열 전극(140), 제2 정보 저장 소자(150) 및 제2 스위치 소자(160) 등을 포함할 수 있다. 제2 가열 전극(140), 제2 정보 저장 소자(150) 및 제2 스위치 소자(160) 각각의 구조 및 특징은, 제1 가열 전극(110), 제1 정보 저장 소자(120), 및 제1 스위치 소자(130)와 유사할 수 있다. 이하, 제1 메모리 셀(MC1)을 예시로 참조하여, 데이터를 기록하고 소거하는 방법을 설명하기로 한다.
제1 워드라인(101)과 비트라인(102)을 통해 전압이 공급되면, 제1 가열 전극(110)과 제1 정보 저장 소자(120) 사이의 계면에서 상기 전압에 따른 줄 열(Joule Heat)이 발생할 수 있다. 줄 열에 의해 제1 정보 저장 소자(120)를 구성하는 상변화 물질이 비정질상에서 결정질상으로 변하거나, 결정질상에서 비정질상으로 변할 수 있다. 제1 정보 저장 소자(120)는 비정질상에서 높은 저항을 가질 수 있으며, 결정질상에서 낮은 저항을 가질 수 있다. 일 실시 예에서, 제1 정보 저장 소자(120)의 저항 값에 따라 데이터 `0` 또는 `1`이 정의될 수 있다.
제1 메모리 셀(MC1)에 데이터를 기록하기 위해, 제1 워드라인(101)과 비트라인(102)을 통해 프로그램 전압을 공급할 수 있다. 상기 프로그램 전압은 제1 스위치 소자(130)에 포함되는 오보닉 임계 스위치 물질의 문턱 전압보다 크며, 따라서 제1 스위치 소자(130)를 통해 전류가 흐를 수 있다. 상기 프로그램 전압에 의해 제1 정보 저장 소자(120)에 포함되는 상변화 물질이 비정질상에서 결정질상으로 변할 수 있으며, 따라서 제1 메모리 영역에 데이터를 기록할 수 있다. 일 실시 예에서, 제1 정보 저장 소자(120)에 포함되는 상변화 물질이 결정질상을 갖는 경우, 제1 메모리 셀(MC1)의 상태는 셋(SET) 상태로 정의될 수 있다.
한편, 제1 메모리 셀(MC1)에 기록된 데이터를 소거하기 위해, 제1 정보 저장 소자(120)에 포함되는 상변화 물질을 결정질상에서 비정질상으로 되돌릴 수 있다. 일례로, 제1 워드라인(101)과 비트라인(102)을 통해 소정의 소거 전압을 공급할 수 있다. 상기 소거 전압에 의해, 제1 정보 저장 소자(120)에 포함되는 상변화 물질이 결정질상에서 비정질상으로 변할 수 있다. 제1 정보 저장 소자(120)에 포함되는 상변화 물질이 비정질상을 갖는 경우, 제1 메모리 셀(MC1)의 상태는 리셋(RESET) 상태로 정의될 수 있다. 일례로, 상기 소거 전압의 최대값은 상기 프로그램 전압의 최대값보다 클 수 있으며, 상기 소거 전압이 공급되는 시간은 상기 프로그램 전압이 공급되는 시간보다 짧을 수 있다.
앞서 설명한 바와 같이, 정보 저장 소자들(120, 150)에 포함되는 상변화 물질의 상태에 따라 정보 저장 소자들(120, 150)의 저항 값이 바뀔 수 있으며, 메모리 컨트롤러는 정보 저장 소자들(120, 150)의 저항으로부터 데이터 `0`과 `1`을 구분할 수 있다. 따라서, 정보 저장 소자들(120, 150)에 포함되는 상변화 물질의 상태에 따라 나타나는 정보 저장 소자들(120, 150)의 저항 차이가 클수록, 메모리 컨트롤러가 데이터를 정확히 기록하거나 판독할 수 있다.
도 4는 본 발명의 일 실시 예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면이다. 도 4를 참조하면, 본 발명의 일 실시 예에 따른 메모리 장치(200)는, 메모리 컨트롤러(220)가 메모리 셀(210)에 공급하는 전원에 의해 동작할 수 있다. 메모리 셀(210)은 하부 전극(211), 가열 전극(212), 정보 저장 소자(214), 스위치 소자(215) 및 상부 전극(216) 등을 포함할 수 있다. 하부 전극(211)과 상부 전극(216)은 워드라인 또는 비트라인 등을 통해 메모리 컨트롤러(220)가 출력하는 전압을 공급받을 수 있다. 가열 전극(212)의 주변에는 절연층(213)이 마련될 수 있으며, 가열 전극(212)과 인접하는 정보 저장 소자(214)의 일부 영역(214a)에서, 메모리 컨트롤러(220)가 공급하는 전원에 의한 상변화가 발생할 수 있다.
일 실시 예에서, 메모리 셀(210)의 데이터를 판별하기 위한 읽기 동작은 하부 전극(211)과 상부 전극(216) 각각에 소정의 바이어스 전압을 입력함으로써 실행될 수 있다. 읽기 동작에 의해 메모리 셀(210)에서 의도치 않은 정보 저장 소자(214)의 상태 변화가 발생하는 것을 방지하기 위하여, 읽기 동작 시에 메모리 셀(210)에 흐르는 전류는 프로그램 동작 시에 흐르는 전류에 비해 작을 수 있다. 일례로 메모리 컨트롤러(220)는 상부 전극(216)에 상대적으로 높은 제1 전압을, 하부 전극(211)에 상대적으로 낮은 제2 전압을 바이어스 전압으로 입력하여 메모리 셀(210)의 저항 값에 따른 읽기 전압을 검출할 수 있다. 메모리 컨트롤러(220)는 읽기 전압을 소정의 기준 전압과 비교하여 메모리 셀(210)의 상태를 셋 또는 리셋 상태로 판단할 수 있다.
도 5는 본 발명의 일 실시 예에 따른 메모리 장치의 읽기 동작을 설명하기 위해 제공되는 도면이다.
먼저 도 5a를 참조하면, 본 발명의 일 실시 예에 따른 메모리 장치(300)는 메모리 셀 어레이(310)와 읽기/쓰기 회로(320)를 포함할 수 있다. 메모리 셀 어레이(310)는 제1 내지 제4 비트라인들(BL1-BL4), 제1 내지 제4 워드라인들(WL1-WL4) 및 복수의 메모리 셀들(MC)을 포함할 수 있다. 복수의 메모리 셀들(MC)은, 제1 내지 제4 비트라인들(BL1-BL4)과 제1 내지 제4 워드라인들(WL1-WL4)이 교차하는 지점들에 마련될 수 있다.
도 5a에 도시한 일 실시 예에서, 읽기/쓰기 회로(320)는 제1 비트라인(BL1)과 제4 워드라인(WL4)에 연결되는 선택 메모리 셀로부터 데이터를 읽어올 수 있다. 선택 메모리 셀에 연결되는 제1 비트라인(BL1)은 선택 비트라인으로서 제1 전압(VB1)을 입력받으며, 선택 메모리 셀에 연결되는 제4 워드라인(WL4)은 선택 워드라인으로서 제2 전압(VB2)을 입력받을 수 있다. 한편, 선택 메모리 셀에 연결되지 않는 제2 내지 제4 비트라인들(BL2-BL4)과 제1 내지 제3 워드라인들(WL1-WL3)에는 제3 전압(VB3)이 입력될 수 있다. 일 실시 예에서, 제1 내지 제3 전압들(VB1-VB3)의 대소 관계는 아래의 수학식 1과 같이 정의될 수 있다.
Figure pat00001
일례로, 제1 전압(VB1)은 제2 전압(VB2)보다 크며, 제3 전압(VB3)은 제1 전압(VB1)보다 작고 제2 전압(VB2)보다 클 수 있다.
실시 예에 따라, 선택 워드라인과 비선택 워드라인들, 선택 비트라인과 비선택 비트라인들에 입력되는 바이어스 전압들의 크기는 반드시 도 5a에 도시한 바와 같이 한정되지 않는다. 일례로, 선택 워드라인과 비선택 워드라인들, 선택 비트라인과 비선택 비트라인들에 입력되는 바이어스 전압들의 크기는 서로 다를 수 있다. 즉, 비선택 비트라인들과 달리, 비선택 워드라인들에는 제3 전압(VB3)이 아닌 제4 전압(VB4)이 입력될 수도 있다. 이때, 제4 전압(VB4)은 제3 전압(VB3)과 다른 크기를 가지며, 제1 전압(VB1)보다 작고 제2 전압(VB2)보다 큰 전압일 수 있다.
따라서, 선택 메모리 셀에 인가되는 전압 차가 비선택 메모리 셀에 인가되는 전압 차보다 클 수 있으며, 이상적으로는 선택 메모리 셀을 통해서만 전류가 흐를 수 있다. 읽기/쓰기 회로(320)는 선택 메모리 셀과 제4 워드라인(WL4)에 흐르는 센싱 전류(IS)로부터 읽기 전압을 생성하고, 읽기 전압을 소정의 기준 전압과 비교함으로써 선택 메모리 셀의 상태를 셋 또는 리셋 상태로 판단할 수 있다.
다만, 메모리 장치(300)의 실제 읽기 동작에서는, 비선택 메모리 셀들을 통해서도 전류가 흐를 수 있다. 즉, 선택되지 않은 비선택 비트라인들인 제2 내지 제4 비트라인들(BL2-BL4) 각각으로부터 선택 워드라인인 제4 워드라인(WL4)으로 흐르는 오프 전류들(IOFF1-IOFF3)이 발생할 수 있다. 오프 전류들(IOFF1-IOFF3)의 합은 누설 전류로 정의될 수 있으며, 제4 워드라인(WL4)을 통해 읽기/쓰기 회로(320)에 유입될 수 있다. 누설 전류가 발생하면, 읽기/쓰기 회로(320)가 선택 메모리 셀의 데이터를 읽어오기 위해 제4 워드라인(WL4)에 흐르는 전류로부터 생성하는 읽기 전압이 증가할 수 있다. 따라서, 리셋 상태의 선택 메모리 셀의 데이터를 정확히 읽어오지 못하는 문제가 발생할 수 있다.
상기와 같은 문제를 해결하기 위해, 메모리 장치(300)는 선택 워드라인(WL4)에서 누설 전류를 보상하는 회로를 제공할 수 있다. 예컨대, 선택 워드라인(WL4)으로부터 읽기/쓰기 회로(320)로 입력되는 전류에서 오프 전류들(IOFF1-IOFF3)의 합에 대응하는 누설 전류를 제거하기 위하여, 메모리 장치(300)는 선택 워드라인(WL4)으로부터 누설 전류에 대응하는 보상 전류를 끌어당기는 전류 경로를 제공할 수 있다.
다만, 시간이 지남에 따라 센싱 전류로부터 누설 전류가 과도하게 제거될 수 있다. 예를 들어 셋 상태의 선택 메모리 셀에 흐르는 센싱 전류로부터 누설 전류가 과도하게 제거되면, 선택 워드라인(WL4)의 전압이 감소할 수 있다. 따라서, 셋 상태의 선택 메모리 셀의 읽기 전압이 갖는 센싱 마진이 감소할 수 있으며, 읽기 동작의 정확도가 개선되지 않을 수 있다.
본 발명의 일 실시 예에서는 읽기 전압과 기준 전압 사이의 전압 차이를 출력하는 센스 앰프의 인에이블 시점을 조절하여, 셋 상태의 선택 메모리 셀의 읽기 전압이 갖는 센싱 마진을 증가시킬 수 있다.
한편, 도 5a에 도시한 일 실시 예와 달리, 읽기/쓰기 회로가 비트라인들(BL1-BL4)에 연결될 수도 있다. 이 경우, 오프 전류들(IOFF1-IOFF3) 및 센싱 전류(IS)가 워드라인들(WL1-WL4)로부터 비트라인들(BL1-BL4)로 흐르도록 선택 워드라인과 비선택 워드라인들, 선택 비트라인, 및 비선택 비트라인들 각각에 바이어스 전압이 입력될 수 있다. 이하, 도 5b를 참조하여 설명하기로 한다.
도 5b를 참조하면, 본 발명의 일 실시 예에 따른 메모리 장치(300A)는 메모리 셀 어레이(310A)와 읽기/쓰기 회로(320A)를 포함할 수 있다. 메모리 셀 어레이(310A)의 구조는 앞서 도 5a를 참조하여 설명한 바와 유사할 수 있다. 복수의 메모리 셀들(MC)이, 제1 내지 제4 비트라인들(BL1-BL4)과 제1 내지 제4 워드라인들(WL1-WL4)이 교차하는 지점들에 마련될 수 있다.
읽기/쓰기 회로(320A)는 제1 내지 제4 비트라인들(BL1-BL4)에 연결될 수 있으며, 도 5b에 도시한 일 실시 예에서, 읽기/쓰기 회로(320A)는 제1 비트라인(BL1)과 제4 워드라인(WL4)에 연결되는 선택 메모리 셀로부터 데이터를 읽어올 수 있다. 선택 메모리 셀에 연결되는 제1 비트라인(BL1)은 선택 비트라인으로서 제1 전압(VB1)을 입력받으며, 비선택 비트라인들인 제2 내지 제4 비트라인들(BL2-BL4)은 제2 전압(VB2)을 입력받을 수 있다. 한편, 제1 내지 제3 워드라인들(WL1-WL3)은 비선택 워드라인들로서 제3 전압(VB3)을 입력받으며, 선택 워드라인인 제4 워드라인(WL4)에는 제4 전압(VB4)이 입력될 수 있다. 일 실시 예에서, 제1 내지 제4 전압들(VB1-VB4)의 대소 관계는 아래의 수학식 2와 같이 정의될 수 있다.
Figure pat00002
예를 들어, 선택 비트라인(BL1)에 입력되는 제1 전압(VB1)은 접지 전압이고 선택 워드라인(WL4)에 입력되는 제4 전압(VB4)은 전원 전압인 VDD일 수 있다. 이때, 제2 전원 전압(VB2)은 2/3*VDD이고, 제3 전원 전압은 1/3*VDD 일 수 있다. 선택 메모리 셀에는 VDD의 전압 차이가 인가되고, 비선택 메모리 셀들에는 1/3*VDD의 전압 차이가 인가될 수 있다. 따라서, 선택 메모리 셀이 턴 온되고 비선택 메모리 셀들은 턴 온되지 않을 수 있다.
다만, 앞서 도 5a를 참조하여 설명한 바와 마찬가지로, 메모리 장치(300A)의 실제 읽기 동작에서는, 선택되지 않은 비선택 워드라인들인 제1 내지 제3 워드라인들(WL1-WL3) 각각으로부터 선택 비트라인인 제1 비트라인(BL1)으로 흐르는 오프 전류들(IOFF1-IOFF3)이 발생할 수 있다. 오프 전류들(IOFF1-IOFF3)의 합은 누설 전류로 정의될 수 있으며, 제1 비트라인(BL1)을 통해 읽기/쓰기 회로(320A)에 유입될 수 있다.
도 5a를 참조하여 설명한 바와 같이, 누설 전류에 의해서 리셋 상태의 선택 메모리 셀의 데이터를 정확히 읽어오지 못하는 문제가 발생할 수 있으므로, 메모리 장치(300)는 선택 비트라인으로부터 누설 전류에 대응하는 보상 전류를 끌어당기는 전류 경로를 제공할 수 있다.
그러나, 시간이 지남에 따라 센싱 전류로부터 누설 전류가 과도하게 제거될 수 있고, 이로 인해 셋 상태의 선택 메모리 셀의 읽기 전압이 갖는 센싱 마진이 감소할 수 있다. 따라서, 본 발명의 일 실시 예에서는 읽기 전압과 기준 전압 사이의 전압 차이를 출력하는 센스 앰프의 인에이블 시점을 조절하여, 셋 상태의 선택 메모리 셀의 읽기 전압이 갖는 센싱 마진을 증가시킬 수 있다.
도 6은 본 발명의 일 실시 예에 따른 메모리 장치를 간단하게 나타낸 블록도이다. 도 6을 참조하면, 본 발명의 일 실시 예에 따른 메모리 장치(400)는 제1 디코더 회로(410), 제2 디코더 회로(420), 리드아웃 회로(430), 전류 보상 회로(440), 및 메모리 셀 어레이(450)를 포함할 수 있다. 메모리 셀 어레이(450)는 복수의 메모리 셀들(MC)을 포함할 수 있다. 제1 디코더 회로(410)는 제1 내지 제4 비트라인들(BL1-BL4)을 통해 복수의 메모리 셀들(MC)과 연결되며, 제2 디코더 회로(420)는 워드라인(WL)을 통해 복수의 메모리 셀들(MC)과 연결될 수 있다. 설명의 편의를 위하여 도 6의 일 실시 예에서는 하나의 워드라인(WL)만을 도시하였으나, 메모리 셀 어레이(450)는 워드라인(WL)을 복수 개 포함할 수 있다. 또한, 비트라인들(BL1-BL4) 개수 역시 다양하게 변형될 수 있다.
도 6에 도시한 일 실시 예에서 리드아웃 회로(430)는 제4 비트라인(BL4)에 연결된 선택 메모리 셀의 데이터를 읽어올 수 있다. 따라서, 제4 비트라인(BL4)이 선택 비트라인으로 결정되며, 제1 내지 제3 비트라인들(BL1-BL3)은 비선택 비트라인들이 될 수 있다. 제1 디코더 회로(410)는 제4 비트라인(BL4)에 제1 전압을 바이어스 전압으로 입력할 수 있으며, 제2 디코더 회로(420)는 워드라인(WL)에 제1 전압보다 작은 제2 전압을 바이어스 전압으로 입력할 수 있다. 또한 제1 디코더 회로(410)는 제1 내지 제3 비트라인들(BL1-BL3)에 제1 전압보다 작고 제2 전압보다 큰 제3 전압을 바이어스 전압으로 입력할 수 있다. 일례로, 제3 전압은 0V의 전압일 수 있으며, 제1 전압은 양의 전압, 제2 전압은 음의 전압일 수 있다. 제1 전압과 제2 전압의 절대값은 서로 같을 수 있다.
상기와 같이 비트라인들(BL1-BL4) 및 워드라인(WL)에 바이어스 전압이 입력되면, 이상적인 경우에는 상대적으로 큰 전압 차가 발생하는 선택 메모리 셀에만 전류가 흐를 수 있다. 선택 메모리 셀에 흐르는 전류는 센싱 전류(IS)일 수 있으며, 리드아웃 회로(430)는 센싱 전류(IS)에 대응하는 읽기 전압을 검출하여 기준 전압과 비교함으로써, 선택 메모리 셀의 상태를 셋 또는 리셋 상태로 판단할 수 있다.
다만 실제 동작에서는, 선택되지 않은 메모리 셀들, 즉 제1 내지 제3 비트라인들(BL1-BL3)에 연결된 비선택 메모리 셀들 각각에도 전류가 흐를 수 있다. 도 6을 참조하면, 제1 내지 제3 비트라인들(BL1-BL3)과 비선택 메모리 셀들, 및 워드라인(WL)을 통해 흐르는 전류를 제1 내지 제3 오프 전류들(IOFF1-IOFF3)로 정의할 수 있다. 워드라인(WL)을 통해 오프 전류들(IOFF1-IOFF3)이 센싱 전류(IS)에 더해짐으로써, 제2 디코더 회로(420)로 전달되는 총 전류(ITOT)가 증가할 수 있다. 따라서, 리드아웃 회로(430)에 입력되는 읽기 전류(IRD)가 생성하는 읽기 전압은 센싱 마진을 충분히 확보하지 못할 수 있다. 따라서, 리드아웃 회로(430)가 선택 메모리 셀의 상태를 정확하게 판단하지 못할 수 있다.
도 7과 도 8은 본 발명의 실시 예에 따른 메모리 장치의 읽기 동작에서의 전압 그래프를 나타낸다. 도 7은 비선택 메모리 셀들에 의한 누설 전류가 없는 경우를 가정한 이상적인 그래프이고, 도 8은 비선택 메모리 셀들에 의한 누설 전류가 있는 경우를 가정한 그래프를 나타낸다. 읽기 동작은 워드라인 프리차지 구간, 비트라인 프리차지 구간 및 감지증폭 구간을 포함할 수 있다. VBL은 선택 비트라인의 전압을 나타내고, VWL은 선택 워드라인의 전압을 나타낸다.
도 6과 도 7을 함께 참조하면, 워드라인 프리차지 구간에서 제2 디코더 회로(420)는 선택 워드라인(WL)을 제1 전압값(예컨대, 음의 읽기 전압(Va)의 절반의 값)으로 프리차지할 수 있다.
비트라인 프리차지 구간에서 제1 디코더 회로(410)는 선택 비트라인(BL4)을 제2 전압값(예컨대, 읽기 전압(Va)의 절반의 값)으로 프리차지할 수 있다. 비트라인 프리차지 구간에서 선택 워드라인(WL)은 플로팅(floating)될 수 있다. 선택 비트라인(BL4)이 프리차지 되어 선택 메모리 셀 양단에 읽기 전압(Va)이 인가되게 되면, 선택 메모리 셀의 상태가 셋 상태인지 아니면 리셋 상태인지 여부에 따라 전압 그래프가 다른 특성을 나타내게 된다.
선택 메모리 셀의 상태가 셋 상태일 경우, 선택 메모리 셀에 연결된 선택 비트라인(BL4)과 선택 워드라인(WL)의 전압 차이(ΔV1)가 제1 문턱 전압보다 커지면, 선택 메모리 셀이 턴 온 될 수 있다. 일례로, 제1 문턱 전압은 선택 메모리 셀이 턴 온 상태가 되는 시점의 전압을 의미할 수 있다.
선택 메모리 셀이 턴 온 되면 선택 메모리 셀을 통해서 흐르는 센싱 전류(Is)에 의해서 선택 워드라인의 전압(VWL)이 증가할 수 있다. 선택 워드라인의 전압(VWL)이 증가하여, 선택 비트라인과 선택 워드라인의 전압 차이(ΔV2)가 제2 문턱 전압까지 감소하면, 선택 메모리 셀이 턴 오프 될 수 있다. 일례로, 제2 문턱 전압은 선택 메모리 셀이 턴 오프 상태에서 턴 오프 상태가 되는 시점의 전압을 의미할 수 있다. 선택 메모리 셀이 턴 오프될 때, 선택 워드라인의 전압(VWL)은 셋 전압(VSET)일 수 있다.
선택 메모리 셀의 상태가 리셋 상태일 경우, 선택 메모리 셀은 턴 온 되지 않고, 비선택 메모리 셀들을 통한 누설 전류가 존재하지 않으므로, 선택 워드라인의 전압(VWL)은 변하지 않을 수 있다. 이 때 선택 워드라인의 전압(VWL)은 리셋 전압(VRST)일 수 있다.
리드아웃 회로(430)의 센스 앰프는 감지증폭 구간에서 선택 워드라인의 전압(VWL)과 기준 전압(VREF) 사이의 전압 차이를 출력할 수 있다. 기준 전압(VREF)은 셋 전압(VSET)과 리셋 전압(VRST) 사이의 전압이므로, 감지증폭 구간에서 기준 전압(VREF)을 기준으로 선택 메모리 셀의 읽기 전압이 갖는 센싱 마진(S/M)이 충분히 확보될 수 있다. 따라서, 외부에서 유입되는 노이즈 성분 등이 존재하는 경우에도 리드아웃 회로(430)가 선택 메모리 셀의 상태를 정확하게 판단할 수 있다.
도 8은 도 7과 비교할 때의 차이점을 중심으로 설명한다. 도 6과 도 8을 함께 참조하면, 워드라인 프리차지 구간에서 제2 디코더 회로(420)는 선택 워드라인(WL)을 제1 전압값(예컨대, 음의 읽기 전압(Va)의 절반의 값)으로 프리차지할 수 있다.
비트라인 프리차지 구간에서 선택 메모리 셀 양단에 걸리는 전압과 비선택 메모리 셀들 각각의 양단에 걸리는 전압은 서로 다른 크기를 가질 수 있다. 예컨대, 제1 디코더 회로(410)는 선택 비트라인(BL4)을 제2 전압값(예컨대, 읽기 전압(Va)의 절반의 값)으로 프리차지할 수 있고, 비선택 비트라인들(BL1-BL3)에는 0V의 전압을 바이어스 전압으로 입력할 수 있다. 따라서, 비트라인 프리차지 구간에서 선택 메모리 셀 양단에는 읽기 전압(Va)이 인가되고, 선택 워드라인에 연결된 비선택 메모리 셀들 양단에는 읽기 전압(Va)의 절반 값을 갖는 전압이 인가될 수 있다.
이상적으로는 선택 메모리 셀의 상태가 리셋 상태일 때, 선택 메모리 셀은 턴 온 되지 않고, 비선택 메모리 셀들을 통한 누설 전류가 존재하지 않으므로, 선택 워드라인의 전압(VWL)은 변하지 않을 수 있다. 그러나, 실제 읽기 동작에서는 비선택 메모리 셀들 각각의 양단에 인가되는 전압에 의해, 비선택 메모리 셀들을 통해 흐르는 누설 전류가 발생할 수 있다. 비선택 메모리 셀들에 흐르는 누설 전류는 오프 전류들(IOFF1-IOFF3)로 정의될 수 있으며, 일례로 읽기 전압(Va)의 절반 값의 전압에 대응되는 전류일 수 있다.
비선택 메모리 셀들 각각에 흐르는 오프 전류들(IOFF1-IOFF3)이 합쳐져 선택 워드라인(WL)에 흐르게 되는 경우, 오프 전류들(IOFF1-IOFF3)로 인해 선택 워드라인의 전압(VWL)이 리셋 전압(VRST)까지 증가할 수 있다.
따라서, 감지증폭 구간에서 기준 전압(VREF)을 기준으로 리셋 상태의 선택 메모리 셀의 읽기 전압이 갖는 센싱 마진이 감소할 수 있다. 리셋 상태의 선택 메모리 셀의 읽기 전압이 갖는 센싱 마진이 감소하므로, 리드아웃 회로(430)는 리셋 상태의 선택 메모리 셀을 셋 상태로 잘못 판단할 수 있다.
도 9는 본 발명의 실시 예에 따른 메모리 장치의 누설 전류로 인한 읽기 윈도우 감소 및 센싱 마진의 감소를 설명하기 위한 그래프이다. 도 9의 그래프에서 x-축에 해당하는 Vclamp는 선택 비트라인을 프리차지 하기 위한 전압을 의미할 수 있다.
도 8과 도 9의 (a)를 함께 참조하면, 선택 워드라인 전압(VWL)이 증가함에 따라, 실질적으로 선택 메모리 셀 양단에 걸리는 전압의 크기가 감소할 수 있다. 즉, 읽기 전압(Va)의 유효 값이 실질적으로 감소할 수 있다. 읽기 전압(Va)의 유효 값이 실질적으로 감소함에 따라, Vclamp 축에 대한 셋 상태의 메모리 셀의 산포가 우측으로 퍼질 수 있으므로 읽기 윈도우가 감소할 수 있으며, 이로 인해 메모리 장치는 셋 상태의 메모리 셀을 리셋 상태로 판단할 수 있다.
도 8과 도 9의 (b)를 함께 참조하면, 선택 워드라인 전압(VWL)이 증가함에 따라, Vclamp 축에 대한 리셋 상태의 메모리 셀의 산포가 우측으로 퍼질 수 있다. 이에 따라, 리셋 상태의 선택 메모리 셀의 읽기 전압이 갖는 센싱 마진이 감소할 수 있다. 이로 인해 메모리 장치는 리셋 상태의 메모리 셀을 셋 상태로 판단할 수 있다.
다시 도 6을 참조하면, 본 발명의 일 실시 예에서는, 전류 보상 회로(440)를 이용하여 도 8과 도 9에서 상술한 문제점을 해결할 수 있다. 전류 보상 회로(440)는 리드아웃 회로(430)의 입력단에 연결될 수 있으며, 선택 워드라인(WL)에 흐르는 총 전류(ITOT)에서 누설 전류에 대응하는 보상 전류(Ibleed)를 선택 워드라인(WL)으로부터 끌어당기는 전류 경로를 제공할 수 있다.
실시 예에 따라, 보상 전류(Ibleed)의 크기는 다양하게 결정될 수 있으며, 일례로 보상 전류(Ibleed)는 크기가 일정한 전류일 수 있다. 예를 들어, 보상 전류(Ibleed)는 0 보다 크고 10μA 이하일 수 있다. 또한 일 실시예에서 보상 전류(Ibleed)는 1μA 내지 3μA일 수 있다.
예컨대, 보상 전류(Ibleed)는 워스트 케이스(worst case)일 때의 오프 전류들(IOFF1-IOFF3)의 합에 해당하는 크기일 수 있다. 예컨대, 보상 전류(Ibleed)는 가장 큰 크기를 갖는 누설 전류의 크기를 가질 수 있다. 전류 보상 회로(440)가 총 전류(ITOT)에서 누설 전류를 보상함으로써, 리드아웃 회로(430)에 입력되는 읽기 전류(IRD)는 센싱 마진을 충분히 확보할 수 있는 읽기 전압을 생성할 수 있다.
실시 예에 따라, 보상 전류(Ibleed)는 오프 전류들(IOFF1-IOFF3)의 합과 실질적으로 같은 크기의 전류일 수 있다. 오프 전류들(IOFF1-IOFF3)의 합과 실질적으로 같은 크기의 전류를 누설 전류로서 제거할 수 있도록, 전류 보상 회로(440)는 제1 디코더 회로(410)를 통해 비선택 비트라인들인 제1 내지 제3 비트라인들(BL1-BL3)의 전류를 검출 및 미러링하는 회로를 포함할 수 있다. 전류 보상 회로(440)가 총 전류(ITOT)에서 누설 전류를 제거함으로써, 리드아웃 회로(430)에 입력되는 읽기 전류(IRD)는 선택 메모리 셀을 통해 흐르는 센싱 전류(IS)와 실질적으로 같은 크기를 가질 수 있다.
즉, 본 발명의 일 실시 예에서는 전류 보상 회로(440)를 이용하여 비선택 메모리 셀들에 흐르는 오프 전류들(IOFF1-IOFF3)을 보상함으로써, 읽기 동작의 정확도를 개선할 수 있다. 다만, 전류 보상 회로(440)가 일정한 크기를 갖는 보상 전류(Ibleed)를 이용하여 누설 전류를 보상하는 경우, 시간이 지남에 따라 센싱 전류로부터 누설 전류가 과도하게 제거될 수 있다. 따라서, 리드아웃 회로(430)에 입력되는 읽기 전류(IRD)가 감소할 수 있고, 이로 인해 셋 상태의 선택 메모리 셀의 읽기 전압이 갖는 센싱 마진이 감소할 수 있다. 따라서, 메모리 장치(400)는 셋 상태의 메모리 셀을 리셋 상태로 판단할 수 있다.
본 발명의 일 실시 예에서는, 비트라인 프리차지 구간에서 리드아웃 회로(430)가 선택 워드라인의 전압과 기준 전압을 비교하고, 선택 워드라인의 전압이 기준 전압보다 큰 시점에서 센스 앰프를 인에이블 시킬 수 있다. 즉, 센스 앰프가 인에이블 되는 시점을 선택 워드라인 전압이 기준 전압보다 큰 시점으로 앞당겨서, 선택 워드라인의 전압이 기준 전압보다 작아지는 시점에 센스 앰프가 인에이블 되는 것을 방지할 수 있다. 따라서, 셋 상태의 선택 메모리 셀의 읽기 전압이 갖는 센싱 마진을 충분히 확보할 수 있다.
도 10은 본 발명의 일 실시 예에 따른 메모리 장치를 간단하게 나타낸 회로도이고, 도 11은 본 발명의 실시 예에 따른 메모리 장치를 설명하기 위해 제공되는 그래프이다. 도 10을 참조하면, 본 발명의 일 실시 예에 따른 메모리 장치(500)는 제1 디코더 회로(510), 제2 디코더 회로(520), 리드아웃 회로(530), 전류 보상 회로(540), 및 메모리 셀 어레이(550)를 포함할 수 있다.
제1 디코더 회로(510)는 비트라인들(LBL1-LBL3)에 연결되며, 읽기/쓰기/소거 등의 제어 동작을 위해 비트라인들 각각에 바이어스 전압을 입력할 수 있다. 도 10에 도시한 일 실시 예에서는 리드아웃 회로(530)가 선택 메모리 셀(552)의 데이터를 읽어오는 읽기 동작이 실행되는 것을 가정하며, 선택 메모리 셀(552)에 연결된 비트라인(LBL2)을 선택 비트라인으로, 비선택 메모리 셀들(551, 553)에 연결된 비트라인들(LBL1, LBL3)을 비선택 비트라인들로 정의할 수 있다.
제1 디코더 회로(510)는 클램핑 회로(511)와 비트라인 경로(513)를 포함할 수 있다. 선택 메모리 셀(552)과 로컬 비트라인(LBL2)이 연결된 노드로부터 클램핑 회로(511)에 이르기까지의 전기적 경로를 비트라인 경로(513)라 칭할 수 있다. 본 명세서에서, 선택 메모리 셀(552)에 연결된 비트라인 경로(513)는 선택 비트라인 경로라 칭해질 수 있다. 선택 비트라인 경로(513)는 선택 로컬 비트라인 상의 전기적 경로를 나타내는 로컬 비트라인 경로(517) 및 선택 글로벌 비트라인 상의 전기적 경로를 나타내는 글로벌 비트라인 경로(515)를 포함할 수 있다.
선택 메모리 셀(552) 및 로컬 워드라인(LWL)이 연결된 노드로부터 리드아웃 회로(530)에 이르기까지의 전기적 경로를 워드라인 경로(521, 523)라 칭할 수 있다. 본 명세서에서, 선택 메모리 셀(552)에 연결된 워드라인 경로(521, 523)는 선택 워드라인 경로라 칭해질 수 있다. 선택 워드라인 경로(521, 523)는 선택 로컬 워드라인 상의 전기적 경로를 나타내는 로컬 워드라인 경로(521) 및 선택 글로벌 워드라인 상의 전기적 경로를 나타내는 글로벌 워드라인 경로(523)를 포함할 수 있다.
선택 로컬 워드라인(LWL)에는 복수의 비선택 메모리 셀들(551, 553)이 연결되어 있을 수 있고, 복수의 비선택 메모리 셀들(551, 553)에 의해 발생되는 누설 전류들에 의해 선택 로컬 워드라인(LWL)의 전압 레벨이 증가할 수 있다.
전류 보상 회로(540)가 워드라인 경로(521, 523)와 연결됨에 따라, 전류 보상 회로(540)는 비선택 메모리 셀들(551, 553)에 의해 발생되는 오프 전류들의 합에 대응하는 보상 전류(Ibleed)를 선택 로컬 워드라인(LWL)으로부터 끌어당기는 전류 경로를 제공할 수 있다.
도 10에서는 전류 보상 회로(540)가 크기가 일정한 보상 전류를 제공하는 것으로 도시되었으나, 전류 보상 회로(540)는 오프 전류들의 합의 크기에 따라 변하는 보상 전류(Ibleed)를 제공할 수 있다.
도 10과 도 11을 함께 참조하면, 전류 보상 회로(540)가 보상 전류(Ibleed)를 이용하여 누설 전류를 보상함에 따라, 리셋 상태의 선택 메모리 셀의 읽기 전압이 갖는 센싱 마진은 충분히 확보될 수 있다. 그러나, 시간이 지남에 따라 셋 상태의 선택 메모리 셀에 흐르는 센싱 전류로부터 누설 전류가 과도하게 제거될 수 있다. 셋 상태의 선택 메모리 셀에 흐르는 센싱 전류로부터 누설 전류가 과도하게 제거되면, 선택 워드라인의 전압(VWL)이 감소할 수 있다. 따라서, 셋 상태의 선택 메모리 셀의 읽기 전압이 갖는 센싱 마진이 감소할 수 있다. 리드아웃 회로(530)는 셋 상태의 선택 메모리 셀을 리셋 상태로 잘못 판단할 수 있다.
본 발명의 실시 예에 따른 리드아웃 회로(530)는 제1 센스 앰프(531)와 제2 센스 앰프(533)를 포함할 수 있다. 제1 센스 앰프(531)는 스태틱(static) 센스 앰프일 수 있고, 제2 센스 앰프(533)는 다이나믹(dynamic) 센스 앰프일 수 있으나, 이에 한정되는 것은 아니다. 제1 센스 앰프(531)는 비교기의 동작을 수행할 수 있다.
제1 노드(ND1)에 걸리는 전압은 선택 로컬 워드라인의 전압일 수 있고, 제2 노드(ND2)는 선택 워드라인 경로(521, 523)와 전류 보상 회로(540)가 연결된 노드이다. 선택 워드라인 경로(521, 523)와 전류 보상 회로(540)가 연결된 노드(ND2)로부터 제2 센스 앰프(533)의 제1 단자에 이르기까지의 전기적 경로를 선택 데이터 라인 경로라 칭할 수 있다. 제3 노드(ND3)는 기준 전압(VREF)을 공급하는 기준 전압원과 제2 센스 앰프(533)의 제2 단자 사이의 노드일 수 있다. 선택 워드라인이 플로팅되면 선택 로컬 워드라인의 전압은 선택 데이터 라인의 전압(VSDL)과 동일할 수 있다.
실시 예에 따라, 선택 워드라인이 플로팅 상태를 가지기 위해서, 선택 워드라인(SWL)이 프리차지 된 후, 로컬 워드라인 경로에 포함된 스위치와 글로벌 워드라인 경로에 포함된 스위치는 턴 온 상태일 수 있다. 이 때 로컬 워드라인 경로, 글로벌 워드라인 경로, 및 선택 데이터 라인은 전류 보상 회로를 제외한 다른 회로와 연결되지 않을 수 있다.
실시 예에 따라, 선택 워드라인이 플로팅 상태에서, 글로벌 워드라인 경로의 커패시턴스는 선택 글로벌 비트라인 경로의 커패시턴스보다 낮을 수 있다.
실시 예에 따라, 선택 워드라인이 플로팅 상태를 가지기 위해서, 상기 선택 워드라인은 제2 센스 앰프(533)과 분리될 수 있다.
제1 센스 앰프(531)는 제1 단자와 제2 단자를 포함할 수 있다. 제1 센스 앰프(531)의 제1 단자는 제2 노드(ND2)와 연결되고, 제2 노드(DN2)로부터 선택 데이터 라인의 전압(VSDL)을 입력받을 수 있다. 제1 센스 앰프(531)의 제2 단자는 제3 노드(ND3)에 연결되고, 제3 노드(ND3)로부터 기준 전압(VREF)을 입력받을 수 있다. 제1 센스 앰프(531)는 선택 데이터 라인의 전압(VSDL)과 기준 전압(VREF)을 비교할 수 있다. 제1 센스 앰프(531)는 선택 데이터 라인의 전압(VSDL)이 기준 전압(VREF)보다 클 때, 제2 센스 앰프(533)의 동작 시간을 조절하는 인에이블 신호(SA_EN)를 출력할 수 있다.
제2 센스 앰프(533)는 인에이블 신호(SA_EN)에 응답하여 인에이블 될 수 있다. 제2 센스 앰프(533)는 인에이블 신호(SA_EN)에 응답하여 선택 데이터 라인의 전압(VSDL)과 기준 전압(VREF)을 입력받고, 선택 데이터 라인의 전압(VSDL)과 기준 전압(VREF) 사이의 전압 차이를 출력할 수 있다. 예컨대, 선택 메모리 셀의 상태가 셋 상태일 경우, 제2 센스 앰프(533)는 선택 데이터 라인의 전압(VSDL)이 기준 전압(VREF)보다 클 때 인에이블 될 수 있고, 데이터 "1"을 출력할 수 있다. 선택 메모리 셀의 상태가 리셋 상태일 경우, 제2 센스 앰프(533)는 미리 정해진 특정 시점에 데이터 "0"을 출력할 수 있다.
본 발명의 일 실시 예에서는 제1 센스 앰프(531)가 선택 데이터 라인의 전압(VSDL)과 기준 전압(VREF)을 모니터링할 수 있다. 제1 센스 앰프(531)는 선택 데이터 라인의 전압(VSDL)이 기준 전압(VREF)보다 클 때, 제2 센스 앰프(533)의 동작 시간을 조절하는 인에이블 신호(SA_EN)를 제2 센스 앰프(533)로 출력할 수 있다. 따라서, 본 발명의 실시 예에 따른 메모리 장치(500)는 셋 상태의 선택 메모리 셀에 저장된 데이터를 리드할 때 제2 센스 앰프(533)가 인에이블 되는 시점을 선택 데이터 라인의 전압(VSDL)이 기준 전압(VREF)보다 큰 시점으로 앞당길 수 있다. 선택 데이터 라인의 전압(VSDL)이 기준 전압(VREF)보다 작아지는 시점에 제2 센스 앰프(533)가 인에이블 되는 것을 방지할 수 있으므로, 셋 상태의 선택 메모리 셀의 읽기 전압이 갖는 센싱 마진을 증가시킬 수 있다.
도 12는 본 발명의 실시 예에 따른 메모리 장치를 간단하게 나타낸 회로도이고, 도 13은 본 발명의 실시 예에 따른 메모리 장치를 설명하기 위해 제공되는 그래프이다. 도 12와 도 13을 함께 참조하면, 메모리 장치(600)는 메모리 셀 어레이(650), 로컬 워드라인 경로에 배치된 로컬 워드라인 스위치(LX), 전류 보상 회로(640), 제1 센스 앰프(631), 제2 센스 앰프(633)를 포함할 수 있다.
워드라인 프리차지 구간에서 로컬 워드라인 스위치(LX)는 턴 온 상태이고, 선택 워드라인(SWL)이 프리차지 될 수 있다. 선택 워드라인(SWL)이 프리차지 된 후, 로컬 워드라인 스위치(LX)는 턴 온 상태이고, 비트라인 프리차지 구간에서 선택 비트라인(SBL)이 프리차지 될 수 있다.
선택 메모리 셀의 상태가 셋 상태일 경우, 선택 메모리 셀에 연결된 선택 비트라인(SBL)과 선택 워드라인(SWL)의 전압 차이(ΔV1)가 제1 문턱 전압보다 커지면, 선택 메모리 셀이 턴 온 될 수 있다. 선택 메모리 셀이 턴 온 되면 선택 워드라인(SWL)에 선택 메모리 셀에 의해 발생되는 센싱 전류(Is)와 비선택 메모리 셀들에 의해 발생되는 오프 전류들(IOFF1, IOFF2)의 합인 누설 전류가 흐를 수 있다.
센싱 전류(Is)와 누설 전류에 의해서 선택 워드라인(SWL)에 포함된 기생 커패시턴스(CWL)가 증가할 수 있고, 선택 워드라인의 전압(VWL)이 증가할 수 있다. 선택 워드라인의 전압(VWL)이 증가하여, 선택 비트라인(SBL)과 선택 워드라인(SWL)의 전압 차이(ΔV2)가 제2 문턱 전압까지 감소하면, 선택 메모리 셀이 턴 오프 될 수 있다. 선택 메모리 셀이 턴 오프될 때, 선택 워드라인의 전압(VWL)은 셋 전압(VSET)일 수 있다.
비트라인 프리차지 구간에서 로컬 워드라인 스위치(LX)가 턴 온 상태이고 선택 워드라인(WL)이 플로팅 되면, 선택 데이터 라인에 포함된 기생 커패시턴스(CSDL)가 증가하여, 제2 노드(ND2)의 선택 데이터 라인의 전압(VSDL)은 제1 노드(ND1)의 선택 워드라인의 전압(VWL)과 동일할 수 있다.
실시 예에 따라, 비트라인 프리차지 구간에서 로컬 워드라인 스위치(LX)가 부분적으로(partially) 턴 온되거나 턴 오프 된 상태이고, 선택 워드라인(WL)이 플로팅되면, 제2 노드(ND2)의 선택 데이터 라인의 전압(VSDL)은 제1 노드(ND1)의 선택 워드라인의 전압(VWL)과 다를 수 있다.
예컨대, 보상 전류(Ibleed)가 크기가 일정한 전류일 때, 로컬 워드라인 스위치(LX)는 완전히(completely) 턴 온 될 수 있고, 보상 전류(Ibleed)가 오프 전류들의 합에 해당하는 크기일 때, 로컬 워드라인 스위치(LX)가 부분적으로 턴 온 될 수 있으나, 이에 한정되는 것은 아니다.
전류 보상 회로(440)는 일정한 크기를 갖는 보상 전류(Ibleed)를 이용하여 비선택 메모리 셀들에 흐르는 오프 전류들을 보상할 수 있다. 이로 인해 시간이 지남에 따라 셋 상태의 선택 메모리 셀에 흐르는 센싱 전류(Is)로부터 누설 전류가 과도하게 제거될 수 있으므로, 선택 데이터 라인의 전압(VSDL)이 감소할 수 있다. 따라서, 선택 데이터 라인의 전압(VSDL)이 기준 전압(VREF)보다 작아지는 시점에 제2 센스 앰프(533)가 인에이블 될 경우 셋 상태의 메모리 셀을 리셋 상태로 잘못 판단할 수 있다.
본 발명의 일 실시 예에 따른 제1 센스 앰프(631)는 비트라인 프리차지 구간에서 선택 데이터 라인의 전압(VSDL)과 기준 전압(VREF)을 모니터링할 수 있다. 제1 센스 앰프(631)는 선택 데이터 라인의 전압(VSDL)이 기준 전압(VREF)보다 클 때, 제2 센스 앰프(633)의 동작 시간을 조절하는 인에이블 신호(SA_EN)를 출력할 수 있다. 제2 센스 앰프(633)는 인에이블 신호(SA_EN)에 응답하여 인에이블 되고, 데이터 '1'을 출력할 수 있다.
즉, 제1 센스 앰프(631)는 선택 데이터 라인의 전압(VSDL)이 기준 전압(VREF)보다 클 때 제2 센스 앰프(633)가 선택 데이터 라인의 전압(VSDL)과 기준 전압(VREF)의 차이를 출력하도록 제어할 수 있으므로, 셋 상태의 선택 메모리 셀의 읽기 전압이 갖는 센싱 마진이 감소하는 것을 방지할 수 있다. 따라서, 읽기 동작의 정확도가 개선될 수 있다.
한편, 선택 메모리 셀의 상태가 리셋 상태일 때, 선택 메모리 셀은 턴 온 되지 않고, 전류 보상 회로(640)에 의해 비선택 메모리 셀들을 통해 흐르는 누설 전류가 보상될 수 있다. 제2 센스 앰프(633)는 특정 시점에서 인에이블되고, 데이터 '0'을 출력할 수 있다.
본 발명의 일 실시 예에서는 비트라인 프리차지 구간에서 선택 워드라인의 전압(VWL)과 기준 전압(VREF)의 차이를 출력하도록 제어하므로, 비트라인 프리차지 구간과 감지증폭 구간을 합하여 센싱 구간이라 할 수 있다.
도 14는 본 발명의 실시 예에 따른 메모리 장치를 설명하기 위해 제공되는 그래프이다. 도 12와 도 14를 함께 참조하면, 제1 센스 앰프(631)는 인에이블 신호(CO_EN)에 응답하여 인에이블 될 수 있다. 제1 센스 앰프(631)는 특정 시간(D) 동안 인에이블 될 수 있다.
메모리 셀의 문턱 전압의 산포는 공정에 따라 달라질 수 있다. 즉, 메모리 셀의 문턱 전압은 메모리 셀의 특성에 따라 서로 다를 수 있다. 도 14a에 도시된 그래프 특성을 갖는 메모리 셀은 도 14b에 도시된 그래프 특성을 갖는 메모리 셀에 비해서 상대적으로 문턱 전압이 낮을 수 있다. 따라서, 도 14a에 도시된 그래프 특성을 갖는 메모리 셀은 도 14b에 도시된 그래프 특성을 갖는 메모리 셀에 비해서 먼저 턴 온 될 수 있다. 제1 센스 앰프(631)는 특정 시간(D) 동안 인에이블 될 수 있고, 특정 시간(D) 동안 선택 데이터 라인의 전압(VSDL)과 기준 전압(VREF)을 모니터링할 수 있다.
제1 센스 앰프(631)는 선택 데이터 라인의 전압(VSDL)이 기준 전압(VREF)보다 클 때, 제2 센스 앰프(633)가 선택 데이터 라인의 전압(VSDL)과 기준 전압(VREF)의 차이를 출력하도록 제2 센스 앰프(633)를 제어할 수 있다. 따라서, 셋 상태의 선택 메모리 셀의 읽기 전압이 갖는 센싱 마진이 증가할 수 있다.
도 14b에 도시된 그래프 특성을 갖는 메모리 셀은 도 14a에 도시된 그래프 특성을 갖는 메모리 셀에 비해서 상대적으로 문턱 전압이 높을 수 있다. 따라서, 도 14b에 도시된 그래프 특성을 갖는 메모리 셀은 도 14a에 도시된 그래프 특성을 갖는 메모리 셀에 비해서 나중에 턴 온 될 수 있다.
제1 센스 앰프(631)는 선택 데이터 라인의 전압(VSDL)이 기준 전압(VREF)보다 클 때, 제2 센스 앰프(633)가 선택 데이터 라인의 전압(VSDL)과 기준 전압(VREF)의 차이를 출력하도록 제2 센스 앰프(633)를 제어할 수 있다.
그러나, 도 14b에 도시된 그래프 특성을 갖는 메모리 셀의 경우에 비선택 메모리 셀들을 통해서 흐르는 누설 전류를 보상하기 위한 보상 전류를 이용하여 상기 누설 전류를 보상할 때, 제1 센스 앰프(631)가 제2 센스 앰프(633)의 인에이블 시점을 앞당기지 않아도 셋 상태의 선택 메모리 셀의 읽기 전압이 갖는 센싱 마진을 충분히 확보할 수 있다.
도 15는 본 발명의 실시 예에 따른 메모리 장치를 설명하기 위해 제공되는 그래프이다. 도 12와 도 15를 함께 참조하면, 읽기 동작은 워드라인 프리차지 구간, 비트라인 프리차지 구간 및 감지증폭 구간을 포함할 수 있다. 제1 센스 앰프(631)는 인에이블 신호(CO_EN)에 응답하여 인에이블 될 수 있다. 예컨대, 제1 센스 앰프(631)는 선택 비트라인을 프리차지 하는 제1 프리차지 시간(D1) 동안 인에이블되고, 선택 비트라인을 프리차지 하는 제2 프리차지 시간(D2) 동안 디스에이블될 수 있다. 제2 프리차지 시간(D2)은 제1 프리차지 시간(D1) 이후일 수 있다.
도 15a를 참조하면, 제1 프리차지 시간(D1) 동안 제1 센스 앰프(631)는 인에이블 신호(CO_EN)에 응답하여 인에이블 될 수 있다. 제1 프리차지 시간(D1) 동안 문턱 전압이 상대적으로 낮은 메모리 셀들이 턴 온 될 수 있다. 제1 프리차지 시간(D1) 동안 제1 센스 앰프(631)는 선택 데이터 라인의 전압(VSDL)과 기준 전압(VREF)을 모니터링 할 수 있다. 제1 센스 앰프(631)는 선택 데이터 라인의 전압(VSDL)이 기준 전압(VREF)보다 큰 시점으로 제2 센스 앰프(633)의 인에이블 시점을 앞당길 수 있다. 따라서, 셋 상태의 선택 메모리 셀의 읽기 전압이 갖는 센싱 마진을 충분히 확보할 수 있다.
제1 센스 앰프(631)가 인에이블 상태를 유지하는 동안 제2 센스 앰프(633)가 선택 데이터 라인의 전압(VSDL)과 기준 전압(VREF) 사이의 전압 차이를 증폭한 경우, 읽기 동작이 종료될 수 있다.
도 15b를 참조하면, 제1 프리차지 시간(D1) 이후 제2 프리차지 시간(D2) 동안 제1 센스 앰프(631)는 디스에이블 될 수 있다. 제2 프리차지 시간(D2) 동안 문턱 전압이 상대적으로 높은 메모리 셀들이 턴 온 될 수 있다.
도 15a에서 설명한 바와 달리, 제1 센스 앰프(631)가 인에이블 상태를 유지하는 동안 제2 센스 앰프(633)가 선택 데이터 라인의 전압(VSDL)과 기준 전압(VREF) 사이의 전압 차이를 증폭하지 못한 경우, 제2 프리차지 시간(D2) 이후 제2 센스 앰프(633)는 미리 정해진 시점에서 인에이블 될 수 있다.
일례로, 제2 센스 앰프(633)는 감지증폭 구간이 시작되는 특정 시점에 인에이블 신호(SA_EN)에 응답하여 인에이블 되고, 제2 센스 앰프(633)는 선택 데이터 라인의 전압(VSDL)과 기준 전압(VREF) 사이의 차이를 출력할 수 있다.
제1 센스 앰프(631)가 제2 센스 앰프(633)의 인에이블 시점을 앞당기지 않고 감지증폭 구간이 시작되는 특정 시점에 제2 센스 앰프(633)가 인에이블 되더라도, 셋 상태의 선택 메모리 셀의 읽기 전압이 갖는 센싱 마진을 충분히 확보할 수 있다.
도 14에서는 메모리 셀들의 문턱 전압에 상관 없이 제1 프리차지 시간(D1)과 제2 프리차지 시간(D2)을 합한 특정 시간(D) 동안 제1 센스 앰프(631)를 인에이블 시킬 수 있다. 도 14와 다르게 도 15에서는 문턱 전압이 상대적으로 낮은 메모리 셀들이 턴 온 되는 제1 프리차지 시간(D1) 동안에만 제1 센스 앰프(631)를 인에이블 시키고, 문턱 전압이 상대적으로 높은 메모리 셀들이 턴 온 되는 제2 프리차지 시간(D2) 동안에는 제1 센스 앰프(631)를 디스에이블 시킴으로써, 메모리 장치(600)의 소비 전력을 감소시킬 수 있다.
도 16은 본 발명의 실시 예에 따른 메모리 장치를 간단하게 나타낸 회로도이다. 도 16을 참조하면, 메모리 셀 어레이는 제1 층에 형성된 제1 워드라인에 연결되는 제1 메모리 셀들(751)과, 상기 제1 층 상부의 제2 층에 형성된 제2 워드라인에 연결되는 제2 메모리 셀들(752)을 포함할 수 있다.
제2 센스 앰프(733)와 연결되는 데이터 선택 라인은 글로벌 워드라인과 연결될 수 있다. 글로벌 워드라인은 글로벌 워드라인 스위치(GX)를 통해 데이터 선택 라인과 연결될 수 있다. 글로벌 워드라인은 제1 로컬 워드라인 및 제2 로컬 워드라인과 연결될 수 있다. 제1 로컬 워드라인은 제1 로컬 워드라인 스위치(LX1)를 통해 글로벌 워드라인과 연결될 수 있고, 제2 로컬 워드라인은 제2 로컬 워드라인 스위치(LX2)를 통해 글로벌 워드라인과 연결될 수 있다.
메모리 셀의 문턱 전압의 산포는 공정에 따라 달라질 수 있다. 특히, 서로 다른 층에 위치하는 메모리 셀들의 문턱 전압의 산포가 달라질 수 있다. 따라서, 제1 층에 포함된 메모리 셀인지 제2 층에 포함된 메모리 셀인지에 따라 제1 센스 앰프(731)의 동작 시간이 다를 수 있다.
예컨대, 제1 층에 형성된 제1 워드라인에 연결되는 제1 메모리 셀들(751)이 제2 층에 형성된 제2 워드라인에 연결되는 제2 메모리 셀들(752)보다 문턱 전압이 상대적으로 낮으면, 제1 메모리 셀들(751)에 대한 읽기 동작에서 제1 센스 앰프(731)가 인에이블 되는 시점이 제2 메모리 셀들(752)에 대한 읽기 동작에서 제1 센스 앰프(731)가 인에이블 되는 시점보다 상대적으로 빠를 수 있다.
도 17은 본 발명의 실시 예에 따른 메모리 장치를 설명하기 위해 제공되는 그래프이다. 도 16과 도 17a를 참조하면, 상대적으로 문턱 전압이 낮은 제1 메모리 셀들(751)에 대한 읽기 동작에서, 제1 센스 앰프(731)는 비트라인 프리차지 시간 중에서 제1 동작 시간(D3) 동안 동작할 수 있다. 제1 센스 앰프(731)는 제1 인에이블 신호(CO_EN1)에 응답하여 인에이블 될 수 있다.
제1 센스 앰프(731)는 제1 동작 시간(D3) 동안 선택 데이터 라인의 전압(VSDL)과 기준 전압(VREF)을 모니터링 할 수 있다. 제1 센스 앰프(731)는 선택 데이터 라인의 전압(VSDL)이 기준 전압(VREF)보다 큰 시점으로 제2 센스 앰프(733)의 인에이블 시점을 앞당길 수 있다.
도 16과 도 17b를 참조하면, 상대적으로 문턱 전압이 높은 제2 메모리 셀들(752)에 대한 읽기 동작에서, 제1 센스 앰프(731)는 비트라인 프리차지 시간 중에서 제1 동작 시간(D3)과 다른 제2 동작 시간(D4) 동안 동작할 수 있다. 제2 동작 시간(D4)은 제1 동작 시간(D3)보다 늦게 시작할 수 있다. 제1 센스 앰프(731)는 제1 인에이블 신호(CO_EN1)와 다른 제2 인에이블 신호(CO_EN2)에 응답하여 인에이블 될 수 있다.
제1 센스 앰프(731)는 제2 동작 시간(D4) 동안 선택 데이터 라인의 전압(VSDL)과 기준 전압(VREF)을 모니터링 할 수 있다. 제1 센스 앰프(731)는 선택 데이터 라인의 전압(VSDL)이 기준 전압(VREF)보다 큰 시점으로 제2 센스 앰프(733)의 인에이블 시점을 앞당길 수 있다.
즉, 제1 층에 형성된 제1 워드라인에 연결되는 제1 메모리 셀들(751)과 제2 층에 형성된 제2 워드라인에 연결되는 제2 메모리 셀들(752)에 대해서, 제1 센스 앰프(731)의 동작 시간이 서로 다를 수 있다. 메모리 셀들의 문턱 전압에 따라 제1 센스 앰프(731)의 동작 시간을 조절할 수 있으므로 메모리 장치(600)의 소비 전력을 감소시킬 수 있다.
도 18은 본 발명의 실시 예에 따른 메모리 장치를 간단하게 나타낸 회로도이고, 도 19는 본 발명의 실시 예에 따른 메모리 장치를 설명하기 위해 제공되는 그래프이다. 도 18은 도 12와 비교할 때 차이점을 중심으로 설명한다. 도 18은 도 12의 제2 센스 앰프(633) 대신 제1 센스 앰프(831)를 이용하여 선택 데이터 라인의 전압(VSDL)과 기준 전압(VREF)을 모니터링 하고, 모니터링 결과에 따라 데이터 '0' 또는 데이터 '1'을 출력할 수 있다.
도 19a는 선택 메모리 셀의 상태가 셋 상태일 때 제1 센스 앰프의 동작을 설명하기 위해 제공되는 그래프이다. 도 18과 도 19a를 함께 참조하면, 읽기 동작의 센싱 구간에서 제1 센스 앰프(831)는 제1 입력단으로 선택 데이터 라인의 전압(VSDL)을 입력받고, 제2 입력단으로 기준 전압(VREF)을 입력받을 수 있다. 제1 센스 앰프(831)는 선택 데이터 라인의 전압(VSDL)과 기준 전압(VREF)을 모니터링할 수 있다. 선택 메모리 셀 양단에 독출 전압(Va)이 인가되어 선택 메모리 셀이 턴 온 되면 선택 데이터 라인의 전압(VSDL)은 센싱 전류와 누설 전류에 의해서 증가할 수 있다. 제1 센스 앰프(831)는 선택 데이터 라인의 전압(VSDL)이 기준 전압(VREF)보다 클 때, 데이터 '1'을 출력할 수 있다.
도 19b는 선택 메모리 셀의 상태가 리셋 상태일 때 제1 센스 앰프의 동작을 설명하기 위해 제공되는 그래프이다. 도 18과 도 19b를 함께 참조하면, 센싱 구간에서 제1 센스 앰프(831)는 선택 데이터 라인의 전압(VSDL)과 기준 전압(VREF)을 모니터링할 수 있다. 선택 메모리 셀 양단에 독출 전압(Va)이 인가되어도 선택 메모리 셀은 턴 온 되지 않고, 전류 보상 회로에 의해 비선택 메모리 셀들을 통해서 흐르는 누설 전류가 보상되므로, 선택 데이터 라인의 전압(VSDL)은 변화하지 않는다. 제1 센스 앰프(831)는 미리 정해진 특정 시점에서 데이터 '0'을 출력할 수 있다.
실시 예에 따라, 제1 센스 앰프(831)는 초기 상태를 가질 수 있다. 예컨대, 제1 센스 앰프(831)의 초기 상태에서 제1 입력단으로 입력되는 전압이 제2 입력단으로 입력되는 전압보다 작은 상태를 나타내는 값을 출력할 수 있다. 센싱 구간에서 제1 센스 앰프(831)는 선택 데이터 라인의 전압(VSDL)과 기준 전압(VREF)을 모니터링할 수 있다. 선택 데이터 라인의 전압(VSDL)이 기준 전압(VREF)보다 클 때, 제1 센스 앰프(831)의 출력이 뒤집히므로, 제1 센스 앰프(831)는 데이터 '1'을 출력할 수 있다. 그러나, 선택 데이터 라인의 전압(VSDL)이 기준 전압(VREF)보다 작을 때, 제1 센스 앰프(831)의 출력이 뒤집히지 않므로, 제1 센스 앰프(831)는 데이터 '0'을 출력할 수 있다. 제1 센스 앰프(831)가 데이터 '1'을 출력하면, 읽기 동작이 종료될 수 있다. 예컨대, 제1 센스 앰프(831)가 데이터 '1'을 출력하면, 메모리 장치는 제1 센스 앰프(831)를 디스에이블시키고, 선택 워드라인의 전압과 선택 비트라인의 전압이 초기 상태로 돌아가도록 할 수 있다.
도 20과 도 21은 본 발명의 실시 예에 따른 메모리 장치를 간단하게 나타낸 회로도이다. 도 12와 비교할 때, 도 20의 메모리 장치(900A)는 선택 데이터 라인의 전압(VSDL)을 제2 센스 앰프(933A)의 제1 단자에 연결하는 제1 스위치(S1)와, 기준 전압(VREF)을 제2 센스 앰프(933A)의 제2 단자에 연결하는 제2 스위치(S2)를 더 포함할 수 있다.
메모리 장치(900A)는 로컬 워드라인 경로에 배치된 로컬 워드라인 스위치(LX)와 제1 스위치(S1) 사이의 제4 노드(ND4), 및 기준 전압(VREF)을 공급하는 기준 전압원과 제2 스위치(S2) 사이의 제5 노드(ND5)를 더 포함할 수 있다. 제1 센스 앰프(931A)는 제4 노드(ND4)에 연결된 제1 단자, 및 제5 노드(ND5)에 연결된 제2 단자를 포함할 수 있다. 제1 센스 앰프(931A)는 제4 노드(ND4)를 통해서 선택 데이터 라인의 전압(VSDL)을 입력받을 수 있고, 제5 노드(ND5)를 통해서 기준 전압(VREF)을 입력받을 수 있다.
도 20과 비교할 때, 도 21의 제1 센스 앰프(931B)는 제1 노드(ND1)에 연결된 제1 단자, 및 제5 노드(ND5)에 연결된 제2 단자를 포함할 수 있다. 제1 센스 앰프(931B)는 제1 노드(ND1)를 통해서 선택 워드라인의 전압(VWL)을 입력받을 수 있고, 제5 노드(ND5)를 통해서 기준 전압(VREF)을 입력받을 수 있다.
도 22는 본 발명의 일 실시 예에 따른 메모리 장치를 포함하는 전자 기기를 간단하게 나타낸 블록도이다.
도 22에 도시한 실시 예에 따른 컴퓨터 장치(1000)는 디스플레이(1010), 입출력부(1020), 메모리(1030), 프로세서(1040), 및 포트(1050) 등을 포함할 수 있다. 이외에 컴퓨터 장치(1000)는 유무선 통신 장치, 전원 장치 등을 더 포함할 수 있다. 도 22에 도시된 구성 요소 가운데, 포트(1050)는 컴퓨터 장치(1000)가 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하기 위해 제공되는 장치일 수 있다. 컴퓨터 장치(1000)는 일반적인 데스크톱 컴퓨터나 랩톱 컴퓨터 외에 스마트폰, 태블릿 PC, 스마트 웨어러블 기기 등을 모두 포괄하는 개념일 수 있다.
프로세서(1040)는 특정 연산이나 명령어 및 태스크 등을 수행할 수 있다. 프로세서(1040)는 중앙 처리 장치(CPU) 또는 마이크로프로세서 유닛(MCU), 시스템 온 칩(SoC) 등일 수 있으며, 버스(1060)를 통해 디스플레이(1010), 입출력부(1020), 메모리 장치(1030)는 물론, 포트(1050)에 연결된 다른 장치들과 통신할 수 있다.
메모리(1030)는 컴퓨터 장치(1000)의 동작에 필요한 데이터, 또는 멀티미디어 데이터 등을 저장하는 저장 매체일 수 있다. 메모리(1030)는 랜덤 액세스 메모리(RAM)와 같은 휘발성 메모리나, 또는 플래시 메모리 등과 같은 비휘발성 메모리를 포함할 수 있다. 또한 메모리(1030)는 저장장치로서 솔리드 스테이트 드라이브(SSD), 하드 디스크 드라이브(HDD), 및 광학 드라이브(ODD) 중 적어도 하나를 포함할 수도 있다. 입출력부(1020)는 사용자에게 제공되는 키보드, 마우스, 터치스크린 등과 같은 입력 장치 및 디스플레이, 오디오 출력부 등과 같은 출력 장치를 포함할 수 있다.
메모리(1030)는 상변화 물질의 저항 변화를 이용하여 데이터를 기록/삭제하고 읽어오는 상변화 메모리 장치를 포함할 수 있다. 또한, 도 22에 도시한 일 실시 예에서, 메모리(1030)는 앞서 도 1 내지 도 21를 참조하여 설명한 다양한 실시 예들에 따른 메모리 장치를 포함할 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
10; 메모리 장치
20; 메모리 컨트롤러
21, 22; 디코더 회로
23; 읽기/쓰기 회로
24; 컨트롤 로직
30; 메모리 셀 어레이

Claims (10)

  1. 메모리 장치에 있어서,
    복수의 워드라인들 및 복수의 비트라인들이 교차하는 지점들에 각각 배치되는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    상기 복수의 비트라인들 중에서 선택 비트라인, 및 비선택 비트라인들을 결정하는 제1 디코더 회로;
    상기 복수의 워드라인들 중에서 선택 워드라인, 및 비선택 워드라인들을 결정하는 제2 디코더 회로;
    상기 비선택 비트라인들에 흐르는 오프 전류들을 보상하기 위한 보상 전류를 상기 선택 워드라인으로부터 끌어당기는 전류 경로를 제공하는 전류 보상 회로;
    상기 선택 워드라인의 전압과 기준 전압을 비교하여 인에이블 신호를 출력하는 제1 센스 앰프; 및
    상기 메모리 장치의 읽기 동작 모드에서, 상기 인에이블 신호에 의해 결정되는 동작 시간 동안 상기 선택 워드라인의 전압과 상기 기준 전압 사이의 전압 차이를 출력하는 제2 센스 앰프;를 포함하는 메모리 장치.
  2. 제1항에 있어서,
    상기 보상 전류는 1μA 내지 3μA인 메모리 장치.
  3. 제1항에 있어서,
    상기 읽기 동작 모드에서, 상기 제1 센스 앰프는 상기 선택 워드라인의 전압이 상기 기준 전압보다 클 때, 상기 제2 센스 앰프를 인에이블 시키고, 상기 제2 센스 앰프는 상기 선택 워드라인의 전압과 기준 전압 사이의 전압 차이를 증폭하는 메모리 장치.
  4. 제3항에 있어서,
    상기 선택 비트라인을 프리차지 하는 제1 프리차지 시간 동안 상기 제1 센스 앰프는 인에이블되고, 상기 선택 비트라인을 프리차지 하는 제2 프리차지 시간 동안 상기 제1 센스 앰프는 디스에이블되며,
    상기 제2 프리차지 시간은 상기 제1 프리차지 시간 이후인 메모리 장치.
  5. 제1항에 있어서,
    상기 메모리 셀 어레이는 제1 층에 형성된 제1 워드라인에 연결되는 제1 메모리 셀들과, 상기 제1 층 상부의 제2 층에 형성된 제2 워드라인에 연결되는 제2 메모리 셀들을 포함하고,
    상기 제1 층에 포함된 상기 제1 메모리 셀들과 상기 제2 층에 포함된 상기 제2 메모리 셀들에 대해서, 상기 제1 센스 앰프의 동작 시간이 서로 다른 메모리 장치.
  6. 스위치 소자 및 상기 스위치 소자와 연결되고 상변화 물질을 갖는 정보 저장 소자를 각각 포함하며, 복수의 워드라인들 및 복수의 비트라인들에 연결되는 복수의 메모리 셀들;
    상기 복수의 메모리 셀들 중에서 데이터를 읽어오고자 하는 선택 메모리 셀에 연결된 선택 워드라인 및 선택 비트라인을 결정하는 디코더 회로;
    상기 선택 메모리 셀을 제외한 비선택 메모리 셀들을 통해 흐르는 누설 전류를 상기 선택 워드라인에서 보상하기 위한 전류 보상 회로; 및
    상기 선택 워드라인에 연결되며 상기 선택 메모리 셀의 상태에 대응하는 센싱 전압을 입력받는 제1 입력단 및 소정의 기준 전압을 입력받는 제2 입력단을 포함하는 제1 센스 앰프;를 포함하고,
    상기 제1 센스 앰프는 상기 선택 비트라인의 센싱 구간에서 상기 선택 워드라인의 전압과 상기 기준 전압을 비교하여 상기 선택 워드라인의 전압과 기준 전압 사이의 비교 결과를 출력하는 메모리 장치.
  7. 제6항에 있어서,
    상기 선택 워드라인 상의 전기적 경로를 나타내는 선택 로컬 워드라인 경로에 포함되는 워드라인 선택 트랜지스터는, 상기 센싱 구간에서 턴 온되는 메모리 장치.
  8. 복수의 비트라인들 및 복수의 워드라인들에 연결되는 복수의 메모리 셀들;
    상기 복수의 워드라인들 중에서 선택 워드라인을 프리차지하고, 센싱 구간에서 상기 선택 워드라인을 소정의 전류 경로에 연결하는 디코더 회로;
    상기 센싱 구간에서 상기 복수의 비트라인들 중에서 선택 비트라인을 제외한 비선택 비트라인들에 흐르는 오프 전류들을 보상하기 위한 보상 전류를 상기 선택 워드라인으로부터 끌어당기는 상기 전류 경로를 제공하는 전류 보상 회로;
    상기 센싱 구간에서 상기 선택 워드라인의 전압과 기준 전압을 비교하여 인에이블 신호를 출력하는 제1 센스 앰프; 및
    상기 인에이블 신호에 응답하여, 상기 선택 워드라인의 전압과 상기 기준 전압 사이의 전압 차이를 출력하는 제2 센스 앰프;를 포함하는 메모리 장치.
  9. 제8항에 있어서,
    상기 선택 워드라인은 선택 로컬 워드라인과 선택 글로벌 워드라인을 포함하고, 상기 선택 비트라인은 선택 로컬 비트라인과 선택 글로벌 비트라인을 포함하며,
    상기 선택 글로벌 워드라인의 커패시턴스는 상기 선택 글로벌 비트라인의 커패시턴스보다 낮은 메모리 장치.
  10. 제8항에 있어서,
    상기 센싱 구간 중 상기 선택 비트라인을 프리차지 하는 시간 동안 상기 선택 워드라인은 플로팅 되는 메모리 장치.


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