CN112216324A - 具有增大的感测裕度的存储器装置 - Google Patents

具有增大的感测裕度的存储器装置 Download PDF

Info

Publication number
CN112216324A
CN112216324A CN202010337657.2A CN202010337657A CN112216324A CN 112216324 A CN112216324 A CN 112216324A CN 202010337657 A CN202010337657 A CN 202010337657A CN 112216324 A CN112216324 A CN 112216324A
Authority
CN
China
Prior art keywords
word line
voltage
sense amplifier
memory cell
memory device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010337657.2A
Other languages
English (en)
Inventor
曹溶成
罗太熙
辛埈昊
平野诚
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN112216324A publication Critical patent/CN112216324A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0026—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0028—Word-line or row circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/003—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0033—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0061—Timing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G11C2013/0045—Read using current through the cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G11C2013/0054—Read is performed on a reference element, e.g. cell, and the reference sensed value is used to compare the sensed value of the selected cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/71—Three dimensional array
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/76—Array using an access device for each cell which being not a transistor and not a diode

Landscapes

  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Semiconductor Memories (AREA)

Abstract

一种存储器装置，包括：存储器单元阵列，其包括设置在字线与位线相交的点处的存储器单元；第一解码器电路，其确定位线之中的被选择的位线和未选择的位线；第二解码器电路，其确定字线之中的被选择的字线和未选择的字线；电流补偿电路，其提供电流路径，所述电流路径从被选择的字线汲取补偿电流以补偿未选择的位线中流动的截止电流；第一感测放大器，其将被选择的字线的电压与参考电压进行比较，并输出使能信号；以及第二感测放大器，其在存储器装置的读出操作模式下在由使能信号确定的操作时间期间输出被选择的字线的电压与参考电压之间的电压差。

Description

具有增大的感测裕度的存储器装置
相关申请的交叉引用
本申请要求于2019年7月10日在韩国知识产权专利局提交的第10-2019-0083236号韩国专利申请的优先权，该申请的公开以引用方式全部并入本文中。
技术领域
本发明构思的示例性实施例涉及一种具有增大的感测裕度的存储器装置。
背景技术
使用电阻的存储器装置包括相变随机存取存储器(PRAM)、电阻式RAM(ReRAM)、磁性RAM(MRAM)等。与通过充电或放电来写入数据的动态RAM(DRAM)不同，使用电阻的存储器装置可以利用电阻的变化来写入或擦除数据。
发明内容
根据本发明构思的示例性实施例，存储器装置包括：存储器单元阵列，其包括分别设置在多条字线与多条位线彼此相交的点处的多个存储器单元；第一解码器电路，其被构造为确定多条位线之中的被选择的位线和未选择的位线；第二解码器电路，其被构造为确定多条字线之中的被选择的字线和未选择的字线；电流补偿电路，其被构造为提供电流路径，所述电流路径从被选择的字线汲取补偿电流以补偿未选择的位线中流动的截止电流；第一感测放大器，其被构造为将被选择的字线的电压与参考电压进行比较，并输出使能信号；以及第二感测放大器，其被构造为在存储器装置的读出操作模式下在由使能信号确定的操作时间期间输出被选择的字线的电压与参考电压之间的电压差。
根据本发明构思的示例性实施例，存储器装置包括：多个存储器单元，多个存储器单元的每一个包括开关装置和数据存储装置并且被连接到多条字线和多条位线，其中数据存储装置连接到开关装置并包括相变材料；解码器电路，其被构造为确定多条字线之中的被选择的字线和多条位线之中的被选择的位线，其中，被选择的字线和被选择的位线连接到多个存储器单元中的从其中读出数据的被选择的存储器单元；电流补偿电路，其被构造为补偿被选择的字线中的流经未选择的存储器单元而非被选择的存储器单元的泄漏电流；以及第一感测放大器，其连接到被选择的字线，并包括第一输入端子和第二输入端子，所述第一输入端子被构造为接收与被选择的存储器单元的状态对应的感测电压，所述第二输入端子被构造为接收预定的参考电压。第一感测放大器在被选择的位线的感测部分中将被选择的字线的电压与预定的参考电压进行比较，并输出被选择的字线的电压与预定的参考电压之间的比较结果。
根据本发明构思的示例性实施例，存储器装置包括：多个存储器单元，其连接到多条位线和多条字线；解码器电路，其被构造为对多条字线中的被选择的字线进行预充电，并在感测部分中将被选择的字线连接到电流路径；电流补偿电路，其被构造为提供电流路径，所述电流路径在感测部分中从被选择的字线汲取补偿电流以补偿在多条位线之中的未选择的位线而非被选择的位线中流动的截止电流；第一感测放大器，其被构造为在感测部分中将被选择的字线的电压与参考电压进行比较，并输出使能信号；以及第二感测放大器，其被构造为响应于使能信号输出被选择的字线的电压与参考电压之间的电压差。
附图说明
通过参照附图对本发明构思的示例性实施例进行详细地描述，将更加清楚地理解本发明构思的以上和其它方面和特征。
图1是示出了根据本发明构思的示例性实施例的存储器装置的框图。
图2是示出了根据本发明构思的示例性实施例的包括在图1的存储器装置中的存储器单元阵列的图。
图3是示出了根据本发明构思的示例性实施例的包括在存储器装置中的存储器单元的结构的图。
图4是示出了根据本发明构思的示例性实施例的存储器装置的操作的图。
图5A和图5B是示出了根据本发明构思的示例性实施例的存储器装置的读出操作的图。
图6是示出了根据本发明构思的示例性实施例的存储器装置的框图。
图7和图8是示出了根据本发明构思的示例性实施例的存储器装置的读出操作期间的电压的曲线图。
图9A和图9B是示出了根据本发明构思的示例性实施例的由存储器装置的泄漏电流导致的读出窗口的减小和感测裕度的降低的曲线图。
图10是示出了根据本发明构思的示例性实施例的存储器装置的电路图。
图11是示出了根据本发明构思的示例性实施例的图10的存储器装置的曲线图。
图12是示出了根据本发明构思的示例性实施例的存储器装置的电路图。
图13是示出了根据本发明构思的示例性实施例的图12的存储器装置的曲线图。
图14A和图14B是示出了根据本发明构思的示例性实施例的存储器装置的曲线图。
图15A和图15B是示出了根据本发明构思的示例性实施例的存储器装置的曲线图。
图16是示出了根据本发明构思的示例性实施例的存储器装置的电路图。
图17A和图17B是示出了根据本发明构思的示例性实施例的存储器装置的曲线图。
图18是示出了根据本发明构思的示例性实施例的存储器装置的电路图。
图19A和图19B是示出了根据本发明构思的示例性实施例的存储器装置的曲线图。
图20和图21是示出了根据本发明构思的示例性实施例的存储器装置的电路图。
图22是示出了根据本发明构思的示例性实施例的包括存储器装置的电子装置的框图。
具体实施方式
本发明构思的示例性实施例提供了一种存储器装置，其可以通过调节其中的感测放大器的操作时间来提高感测裕度。
在下文中，将参照附图来更加详细地描述本发明构思的示例性实施例。贯穿本申请，同样的附图标记可以表示同样的元件。
图1是示出了根据本发明构思的示例性实施例的存储器装置的框图。参照图1，存储器装置10可以包括存储器控制器20和存储器单元阵列30。存储器控制器20可以包括解码器电路21和22、读取/写入电路23、控制逻辑24和其他电路。
存储器单元阵列30可以包括多个存储器单元。解码器电路21和22可以包括：第一解码器电路21，其通过位线BL连接到多个存储器单元；以及第二解码器电路22，其通过字线WL连接到多个存储器单元。可以通过控制逻辑24来控制第一解码器电路21、第二解码器电路22和读取/写入电路23的操作。
在本发明构思的示例性实施例中，读取/写入电路23可以将数据写入由第一解码器电路21和第二解码器电路22指定的至少一个被选择的存储器单元中，或者可以从被选择的存储器单元读出数据。
图2是示出了根据本发明构思的示例性实施例的包括在图1的存储器装置中的存储器单元阵列的图。参照图2以及图1，本示例性实施例中的存储器单元阵列30可以包括多个存储器单元MC。多个存储器单元MC中的每一个可以设置在位线BL与字线WL彼此相交的点处。因此，多个存储器单元MC中的每一个可以连接到单个位线BL和单个字线WL。
作为示例，多个存储器单元MC中的每一个可以包括开关装置SW和数据存储装置VR。在本发明构思的示例性实施例中，开关装置SW可以包括PN结二极管、短键二极管(shortkey diode)和双向阈值开关(OTS)中的至少一个。在本发明构思的示例性实施例中，数据存储装置VR可以由包括硫族化物材料、超晶格等的相变材料形成。数据存储装置VR可以包括相变材料，并且该相变材料的相可以根据加热时间、加热温度等从非晶相变为结晶相。数据存储装置VR和开关装置SW可以彼此串联连接。
存储器控制器20可以经由位线BL和字线WL通过将包括在多个存储器单元MC中的每一个中的数据存储装置VR的相变材料的相改变为非晶相或结晶相来写入或擦除数据。在本发明构思的示例性实施例中，存储器控制器20可以增大数据存储装置VR的电阻，并且可以通过将包括在存储器单元MC中的数据存储装置VR的相变材料的相改变为非晶相来写入数据。可替换地，存储器控制器20可以减小数据存储装置VR的电阻，并且可以通过将包括在存储器单元MC中的数据存储装置VR的相变材料的相改变为结晶相来擦除数据。数据存储装置VR的电阻值与是否写入数据之间的关系可以进行不同地定义。存储器控制器20可以通过将从多个存储器单元MC检测到读出电压与参考电压进行比较来执行从多个存储器单元MC读出数据的读出操作。
图3是示出了根据本发明构思的示例性实施例的包括在存储器装置中的存储器单元的结构的图。参照图3，存储器装置100可以包括设置在多条导电线101至103之间的第一存储器单元MC1和第二存储器单元MC2。可以独立地操作第一存储器单元MC1和第二存储器单元MC2。
作为示例，当第一导电线101和第三导电线103是字线时，第二导电线102可以是位线。另外地，当第一导电线101和第三导电线103是位线时，第二导电线102可以是字线。在本示例性实施例中，将描述其中第一导电线101和第三导电线103分别被构造为第一字线和第二字线且第二导电线102被构造为位线的情况。
第一存储器单元MC1可以包括第一加热电极110、第一数据存储装置120、第一开关装置130和其他元件。第一开关装置130可以包括第一开关电极131、第二开关电极132、设置在第一开关电极131与第二开关电极132之间的第一被选层133以及其他元件。在本发明构思的示例性实施例中，第一被选层133可以包括双向阈值开关(OTS)材料。当在第一开关电极131与第二开关电极132之间施加大于阈值电压的电压时，电流可以流经第一被选层133。
第一数据存储装置120可以包括相变材料。例如，第一数据存储装置120可以包括硫族化物材料。作为示例，第一数据存储装置120可以包括Ge-Sb-Te(GST)。可以根据包括在第一数据存储装置120中的元素类型和这些元素的化学组成比来确定第一数据存储装置120的结晶温度、熔点、根据结晶能量的相变速度等。
第二存储器单元MC2可以具有与第一存储器单元MC1的结构相似的结构。参照图3，第二存储器单元MC2可以包括第二加热电极140、第二数据存储装置150、第二开关装置160等。第二加热电极140、第二数据存储装置150和第二开关装置160的结构和构造可以分别与第一加热电极110、第一数据存储装置120和第一开关装置130的结构和构造相似。在下面的描述中，将以第一存储器单元MC1为例描述写入和擦除数据的方法。
当通过第一字线和位线施加电压时，可以由于该电压而在第一加热电极110与第一数据存储装置120之间的界面上产生焦耳热。由于焦耳热，包括在第一数据存储装置120中的相变材料的相可以从非晶相变为结晶相或者从结晶相变为非晶相。第一数据存储装置120可以在非晶相中具有相对大的电阻，并且可以在结晶相中具有相对小的电阻。在本发明构思的示例性实施例中，可以根据第一数据存储装置120的电阻值来定义数据“0”或“1”。
为了将数据写入第一存储器单元MC1中，可以通过第一字线和位线来供应编程电圧。编程电圧可以大于第一开关装置130中包括的双向阈值开关材料的阈值电压，并且因此，电流可以流经第一开关装置130。第一数据存储装置120中包括的相变材料的相可以通过编程电圧从非晶相改变为结晶相，并且因此，数据可被写入第一存储器区域中。在本发明构思的示例性实施例中，当第一数据存储装置120中包括的相变材料具有结晶相时，第一存储器单元MC1的状态可以定义为设定状态SET。
为了擦除被写入第一存储器单元MC1中的数据，第一数据存储装置120中包括的相变材料的相可以从结晶相恢复为非晶相。作为示例，可以通过第一字线和位线来供应预定的擦除电压。通过擦除电压，第一数据存储装置120中包括的相变材料的相可以从结晶相改变为非晶相。当第一数据存储装置120中包括的相变材料具有非晶相时，第一存储器单元MC1的状态可以被定义为复位状态RESET。作为示例，擦除电压的最大值可以大于编程电圧的最大值，并且供应擦除电压所需的时间可以短于供应编程电圧所需的时间。
如上所述，可以根据数据存储装置120和150中包括的相变材料的状态来改变数据存储装置120和150的电阻值，并且存储器控制器可以基于数据存储装置120和150的电阻值来将数据“0”和“1”彼此区分开。因此，根据数据存储装置120和150中包括的相变材料的相产生的数据存储装置120与150之间的电阻的差越大，存储器控制器可以越精确地写入或读出数据。
图4是示出了根据本发明构思的示例性实施例的存储器装置的操作的图。参照图4，本示例性实施例中的存储器装置200可以通过由存储器控制器220供应到存储器单元210的电力来操作。存储器单元210可以包括下电极211、加热电极212、数据存储装置214、开关装置215、上电极216和其他元件。可以通过字线、位线等向下电极211和上电极216供应由存储器控制器220输出的电压。绝缘层213可以设置在加热电极212周围，并且通过由存储器控制器220供应的电力，在数据存储装置214的与加热电极212相邻的局部区域214a中相可以改变。
在本发明构思的示例性实施例中，可以通过将预定的偏置电压输入到下电极211和上电极216中的每一个来执行用于识别存储器单元210的数据的读出操作。为了防止数据存储装置214的状态因读出操作而在存储器单元210中被无意地改变，在读出操作期间在存储器单元210中流动的电流可以小于在编程操作期间流动的电流。作为示例，存储器控制器220可以将相对大的第一电压输入到上电极216，并且可以将相对小的第二电压输入到下电极211作为偏置电压，并且可以根据存储器单元210的电阻值来检测读出电压。存储器控制器220可以通过将读出电压与预定的参考电压进行比较来将存储器单元210的状态确定为设定状态或复位状态。
图5A和图5B是示出了根据本发明构思的示例性实施例的存储器装置的读出操作的图。
参照图5A，本示例性实施例中的存储器装置300可以包括存储器单元阵列310和读取/写入电路320。存储器单元阵列310可以包括第一位线BL1至第四位线BL4、第一字线WL1至第四字线WL4和多个存储器单元MC。多个存储器单元MC可以分别设置在第一位线BL1至第四位线BL4与第一字线WL1至第四字线WL4相交的点处。
在图5A中示出的本示例性实施例中，读取/写入电路320可以从连接到第一位线BL1和第四字线WL4的被选择的存储器单元读出数据。连接到被选择的存储器单元的第一位线BL1可以被构造为被选择的位线，并且可以接收第一电压VB1。连接到被选择的存储器单元的第四字线WL4可以被构造为被选择的字线，并且可以接收第二电压VB2。第三电压VB3可以输入到未连接到被选择的存储器单元的第二位线BL2至第四位线BL4以及第一字线WL1至第三字线WL3。在本发明构思的示例性实施例中，可以根据下面的方程式1来限定第一电压VB1至第三电压VB3的幅度。
[方程式1]
VB1>VB3>VB2
作为示例，第一电压VB1可以大于第二电压VB2，并且第三电压VB3可以小于第一电压VB1并且可以大于第二电压VB2。
在本发明构思的示例性实施例中，输入到被选择的字线、未选择的字线、被选择的位线和未选择的位线的偏置电压的幅度不限于图5A中示出的示例。作为示例，输入到被选择的字线、未选择的字线、被选择的位线和未选择的位线的偏置电压的幅度可以彼此不同。换言之，与未选择的位线不同，第四电压VB4而不是第三电压VB3可以输入到未选择的字线。第四电压VB4的幅度可以与第三电压VB3的幅度不同，并且可以小于第一电压VB1且大于第二电压VB2。
因此，施加到被选择的存储器单元的电压之间的差可以大于施加到未选择的存储器单元的电压之间的差，并且理想地，电流可以仅流经被选择的存储器单元。读取/写入电路320可以从在被选择的存储器单元和第四字线WL4中流动的感测电流IS生成读出电压，并且可以将读出电压与预定的参考电压进行比较，由此将被选择的存储器单元的状态确定为设定状态或复位状态。
然而，在存储器装置300的实际读出操作中，电流还可以流经未选择的存储器单元。换言之，可以生成从第二位线BL2至第四位线BL4(未选择的位线)流到第四字线WL4(被选择的字线)的截止电流IOFF1至IOFF3。截止电流IOFF1至IOFF3之和可以被定义为泄漏电流，并且截止电流IOFF1至IOFF3可以通过第四字线WL4流到读取/写入电路320中。当生成泄漏电流时，会增大读取/写入电路320根据第四字线WL4中流动的电流产生的用于读出被选择的存储器单元的数据的读出电压。因此，会无法精确地读出复位状态中的被选择的存储器单元的数据。
为了解决上述问题，存储器装置300可以提供用于补偿被选择的字线WL4中的泄漏电流的电路。例如，为了去除与来自从被选择的字线WL4输入到读取/写入电路320的电流的截止电流IOFF1至IOFF3之和对应的泄漏电流，存储器装置300可以提供从被选择的字线WL4汲取与泄漏电流对应的补偿电流的电流路径。
然而，泄漏电流可能随着时间从感测电流IS被过度地去除。例如，当从设定状态中的被选择的存储器单元中流动的感测电流IS过度地去除泄漏电流时，会减小被选择的字线WL4的电压。因此，会减小设定状态中的被选择的存储器单元的读出电压的感测裕度，并且不会改善读出操作的精确度。
在本发明构思的示例性实施例中，通过调节输出读出电压与参考电压之间的电压差的感测放大器的启用时间点，可以提高设定状态中的被选择的存储器单元的读出电压的感测裕度。
与图5A中示出的示例性实施例不同，读取/写入电路可以连接到位线BL1至BL4。在此情况下，偏置电压可以输入到被选择的字线、未选择的字线、被选择的位线和未选择的位线中的每一个，以使得截止电流IOFF1至IOFF3和感测电流IS从字线WL1至WL4流到位线BL1至BL4。下面将参照图5B描述其示例性实施例。
参照图5B，本示例性实施例中的存储器装置300A可以包括存储器单元阵列310A和读取/写入电路320A。存储器单元阵列310A的结构可以与图5A的示例性实施例相似。多个存储器单元MC可以分别设置在第一位线BL1至第四位线BL4与第一字线WL1至第四字线WL4相交的点处。
在图5B中示出的本示例性实施例中，读取/写入电路320A可以连接到第一位线BL1至第四位线BL4，并且可以从连接到第一位线BL1和第四字线WL4的被选择的存储器单元读出数据。连接到被选择的存储器单元的第一位线BL1可以被构造为被选择的位线，并且可以接收第一电压VB1。第二位线BL2至第四位线BL4(未选择的位线)可以接收第二电压VB2。第一字线WL1至第三字线WL3(未选择的字线)可以接收第三电压VB3，并且第四字线WL4(被选择的字线)可以接收第四电压VB4。在本发明构思的示例性实施例中，可以根据下面的方程式2来限定第一电压VB1至第四电压VB4的幅度。
[方程式2]
VB4>VB2>VB3>VB1
例如，输入到第一位线BL1的第一电压VB1可以是接地电压，并且输入到第四字线WL4的第四电压VB4可以是电源电压VDD。第二电压VB2可以是2/3*VDD，并且第三电压VB3可以是1/3*VDD。VDD的电压差可以被施加到被选择的存储器单元的两端，并且1/3*VDD的电压差可以被施加到未选择的存储器单元的两端。因此，被选择的存储器单元可以被导通，并且未选择的存储器单元可以不被导通。
然而，如前述图5A的示例性实施例中描述的，在存储器装置300A的实际读出操作中，可以产生从第一字线WL1至第三字线WL3(未选择的字线)流到第一位线BL1(被选择的位线)的截止电流IOFF1至IOFF3。截止电流IOFF1至IOFF3之和可以被定义为泄漏电流，并且截止电流IOFF1至IOFF3可以通过第一位线BL1流到读取/写入电路320中。
如参照图5A描述的，会由于泄漏电流而无法精确地读出复位状态中的被选择的存储器单元的数据。因此，存储器装置300可以提供从被选择的位线汲取与泄漏电流对应的补偿电流的电流路径。
然而，泄漏电流会随着时间从感测电流(例如，IS)被过度地去除，因此，会减小设定状态中的被选择的存储器单元的读出电压的感测裕度。因此，在本发明构思的示例性实施例中，通过调节输出读出电压与参考电压之间的电压差的感测放大器的启用时间点，可以增大设定状态中的被选择的存储器单元的读出电压的感测裕度。
图6是示出了根据本发明构思的示例性实施例的存储器装置的框图。参照图6，本示例性实施例中的存储器装置400可以包括第一解码器电路410、第二解码器电路420、读出电路430、电流补偿电路440和存储器单元阵列450。存储器单元阵列450可以包括多个存储器单元MC。第一解码器电路410可以通过第一位线BL1至第四位线BL4连接到多个存储器单元MC，并且第二解码器电路420可以通过字线WL连接到多个存储器单元MC。为了易于描述，图6的本示例性实施例中仅示出了一条字线WL，但是发明构思不限于此。例如，存储器单元阵列450可以包括多条字线。另外地，可以根据本发明构思的示例性实施例来改变第一位线BL1至第四位线BL4的数量。
本示例性实施例中的读出电路430可以读出连接到第四位线BL4的被选择的存储器单元的数据。因此，第四位线BL4可以被确定为被选择的位线，并且第一位线BL1至第三位线BL3可以为未选择的位线。第一解码器电路410可以将第一电压输入到第四位线BL4作为偏置电压，并且第二解码器电路420可以将小于第一电压的第二电压输入到字线WL作为偏置电压。第一解码器电路410还可以将小于第一电压且大于第二电压的第三电压输入到第一位线BL1至第三位线BL3作为偏置电压。作为示例，第三电压可以为0V的电压，第一电压可以为正电压，并且第二电压可以为负电压。第一电压的绝对值可以与第二电压的绝对值基本相同。
当如上所述将偏置电压输入到第一位线BL1至第四位线BL4和字线WL时，理想地，电流可以仅在其中产生相对大的电压差的被选择的存储器单元中流动。在被选择的存储器单元中流动的电流可以是感测电流IS，读出电路430可以检测与感测电流IS对应的读出电压，并可以将读出电压与参考电压进行比较，由此将被选择的存储器单元的状态确定为设定状态或复位状态。
然而，在实际操作中，电流还会在连接到第一位线BL1至第三位线BL3的未选择的存储器单元中的每一个中流动。参照图6，流经第一位线BL1至第三位线BL3(未选择的存储器单元)和字线WL的电流可以被称作截止电流IOFF1至IOFF3。随着截止电流IOFF1至IOFF3通过字线WL被添加到感测电流IS，传输到第二解码器电路420的总电流ITOT可能增大。因此，由输入到读出电路430的读出电流IRD产生的读出电压可能无法充分地确保感测裕度。因此，读出电路430可能无法精确地确定被选择的存储器单元的状态。
图7和图8是示出了根据本发明构思的示例性实施例的在存储器装置的读出操作期间的电压的曲线图。图7是示出了其中不存在由未选择的存储器单元导致的泄漏电流的示例的理想曲线图，图8是示出了其中存在由未选择的存储器单元导致的泄漏电流的示例的曲线图。读出操作可以包括字线预充电部分、位线预充电部分和感测放大部分。“VBL”可以指示被选择的位线的电压，“VWL”可以指示被选择的字线的电压。
参照图6和图7，第二解码器电路420可以在字线预充电部分中将被选择的字线WL预充电为第一电压值(例如，负读出电压Va的一半)。
第一解码器电路410可以在位线预充电部分中将被选择的位线BL4预充电为第二电压值(例如，读出电压Va的一半)。被选择的字线WL可以在位线预充电部分中浮置。当被选择的位线BL4进行预充电且读出电压Va被施加到被选择的存储器单元的两端时，电压曲线图可以根据被选择的存储器单元是处于设定状态还是处于复位状态而呈现出不同的性质。
当被选择的存储器单元处于设定状态，且连接到被选择的存储器单元的被选择的位线BL4与被选择的字线WL之间的电压差ΔV1相比于第一阈值电压进一步增大时，被选择的存储器单元可以被导通。作为示例，第一阈值电压可以指被选择的存储器单元被导通时的时间点的电压。
当被选择的存储器单元被导通时，被选择的字线的电压VWL可以通过流经被选择的存储器单元的感测电流IS而增大。当被选择的字线的电压VWL增大且被选择的位线BL4与被选择的字线WL之间的电压差ΔV2减小至第二阈值电压时，被选择的存储器单元可以被截止。作为示例，第二阈值电压可以指被选择的存储器单元从导通状态转变为截止状态时的时间点的电压。当被选择的存储器单元被截止时，被选择的字线的电压VWL可以是设定电压VSET。
当被选择的存储器单元的状态是复位状态时，被选择的存储器单元可以不被导通，并且可以不存在流经未选择的存储器单元的泄漏电流。因此，被选择的字线的电压VWL可以不改变。被选择的字线的电压VWL可以是复位电压VRST。
读出电路430的感测放大器可以在感测放大部分中输出被选择的字线WL的电压VWL与参考电压VREF之间的电压差。由于参考电压VREF可以是位于设定电压VSET与复位电压VRST之间的电压，因此在感测放大部分中被选择的存储器单元的读出电压的感测裕度S/M相对于参考电压VREF可以被充分地确保。因此，即使当存在从外部进入的噪声元素，读出电路430也可以精确地确定被选择的存储器单元的状态。
对于图8中示出的本示例性实施例，将描述与图7中示出的示例性实施例的不同之处。参照图8以及图6，第二解码器电路420可以在字线预充电部分中将被选择的字线WL预充电为第一电压值(例如，负读出电压Va的一半)。
在位线预充电部分中，施加到被选择的存储器单元的两端的电压的幅度可以与施加到未选择的存储器单元中的每一个的两端的电压的幅度不同。例如，第一解码器电路410可以将被选择的位线BL4预充电为第二电压值(例如，读出电压Va的一半)，并且可以将0V的电压输入到未选择的位线BL1至BL3作为偏置电压。因此，在位线预充电部分中，读出电压Va可以被施加到被选择的存储器单元的两端，并且读出电压Va的一半可以被施加到与被选择的字线WL连接的未选择的存储器单元中的每一个的两端。
理想地，当被选择的存储器单元处于复位状态时，被选择的存储器单元可以不被导通，并且可以不存在流经未选择的存储器单元的泄漏电流，并且由此被选择的字线的电压VWL可以不改变。然而，在实际读出操作中，通过施加到未选择的存储器单元中的每一个的两端的电压，可以产生流经未选择的存储器单元的泄漏电流。未选择的存储器单元中流动的泄漏电流可以被称作截止电流IOFF1至IOFF3，并且可以与读出电压Va的一半对应。
当未选择的存储器单元中流动的截止电流IOFF1至IOFF3被组合并且组合后的截止电流在被选择的字线WL中流动时，被选择的字线的电压VWL可以由于截止电流IOFF1至IOFF3而增大至复位电压VRST。
因此，在感测放大部分中在复位状态中的被选择的存储器单元的读出电压的感测裕度相对于参考电压VREF可能减小。随着复位状态中的被选择的存储器单元的读出电压的感测裕度减小，读出电路430可能将复位状态中的被选择的存储器单元的状态不精确地确定为设定状态。
图9A和图9B是示出了根据本发明构思的示例性实施例的由存储器装置的泄漏电流导致的读出窗口的减小和感测裕度的减小的曲线图。在图9A和图9B的曲线中，Vclamp(x轴)可以指用于对被选择的位线进行预充电的电压。
参照图9A以及图8，随着被选择的字线的电压VWL增大，施加到被选择的存储器单元的两端的电压的幅度可显著减小。换言之，读出电压Va的有效值可显著减小。随着读出电压Va的有效值显著减小，设定状态中的存储器单元的分布可以参照Vclamp轴扩展到右侧，并且因此，读出窗口可减小(从CRW1减小到CRW2)，并且存储器装置可能将设定状态中的存储器单元的状态确定为复位状态。
参照图9B以及图8，随着被选择的字线的电压VWL增大，复位状态中的存储器单元的分布可以参照Vclamp轴扩展到右侧。因此，复位状态中的被选择的存储器单元的读出电压的感测裕度可以减小(从SM1减小到SM2)，并且存储器装置可能将复位状态中的存储器单元的状态确定为设定状态。
返回参照图6，可以通过使用电流补偿电路440来解决图8和9的前述示例性实施例中描述的问题。电流补偿电路440可以连接到读出电路430的输入端子，并且可以提供电流路径，所述电流路径从被选择的字线WL汲取补偿电流Ibleed，补偿电流Ibleed与被选择的字线WL中流动的总电流ITOT中的泄漏电流对应。
在本发明构思的示例性实施例中，可以改变补偿电流Ibleed的幅度。作为示例，补偿电流Ibleed可以具有恒定的幅度。例如，补偿电流Ibleed可以大于0且小于10μA。另外地，在本发明构思的示例性实施例中，补偿电流Ibleed可以为1μA至3μA。
例如，补偿电流Ibleed可以与最坏情况下产生的截止电流IOFF1至IOFF3之和对应。例如，补偿电流Ibleed的幅度可以与具有最大的幅度的泄漏电流的幅度对应。由于电流补偿电路440补偿总电流ITOT中的泄漏电流，因此输入到读出电路430的读出电流IRD可以产生可充分地确保感测裕度的读出电压。
在本发明构思的示例性实施例中，补偿电流Ibleed的幅度可以与截止电流IOFF1至IOFF3之和的幅度基本相同。为了去除幅度与作为泄漏电流的截止电流IOFF1至IOFF3之和的幅度基本相同的电流，电流补偿电路440可以包括这样的电路：该电路通过第一解码器电路410检测并镜像(mirroring)第一位线BL1至第三位线BL3(未选择的位线)的电流。由于电流补偿电路440从总电流ITOT去除泄漏电流，因此输入到读出电路430的读出电流IRD的幅度可以与流经被选择的存储器单元的感测电流IS的幅度基本相同。
因此，在本发明构思的示例性实施例中，通过利用电流补偿电路440补偿在未选择的存储器单元中流动的截止电流IOFF1至IOFF3，可以改善读出操作的精确度。然而，当电流补偿电路440利用具有恒定幅度的补偿电流Ibleed来补偿泄漏电流时，泄漏电流会随着时间从感测电流IS被过度地去除。因此，输入到读出电路430的读出电流IRD会减小，由此会减小设定状态中的被选择的存储器单元的读出电压的感测裕度。如此，存储器装置400可能将设定状态中的存储器单元的状态确定为复位状态。
在本示例性实施例中，读出电路430可以在位线预充电部分中将被选择的字线WL的电压与参考电压VREF进行比较，并且可以在被选择的字线WL的电压大于参考电压VREF的时间点启用感测放大器。换言之，通过将启用感测放大器的时间点上移至被选择的字线WL的电压大于参考电压VREF的时间点，可以防止感测放大器在被选择的字线WL的电压小于参考电压VREF的时间点被启用。因此，可以充分地确保设定状态中的被选择的存储器单元的读出电压的感测裕度。
图10是示出了根据本发明构思的示例性实施例的存储器装置的电路图。图11是示出了根据本发明构思的示例性实施例的图10的存储器装置的曲线图。参照图10，本示例性实施例中的存储器装置500可以包括第一解码器电路510、第二解码器电路520、读出电路530、电流补偿电路540和存储器单元阵列550。
第一解码器电路510可以连接到局部位线LBL1-LBL3，并且可以将偏置电压输入到局部位线LBL1-LBL3中的每一个，以执行诸如读出操作、写入操作、擦除操作等的控制操作。在图10中示出的本示例性实施例中，可以假设读出电路530可执行读出被选择的存储器单元552的数据的读出操作，并且连接到被选择的存储器单元552的局部位线LBL2可以被称作被选择的位线，并且连接到未选择的存储器单元551和553的局部位线LBL1和LBL3可以被称作未选择的位线。
第一解码器电路510可以包括箝位电路511和位线路径513。从与被选择的存储器单元552和局部位线LBL2连接的节点至箝位电路511的电路径可以被称作位线路径513。在本示例性实施例中，连接到被选择的存储器单元552的位线路径513可以被称作被选择的位线路径。被选择的位线路径513可以包括局部位线路径517和全局位线路径515，其中局部位线路径517指示关于被选择的局部位线LBL2的电路径，全局位线路径515指示关于被选择的全局位线的电路径。
从连接到被选择的存储器单元552和局部字线LWL的节点至读出电路530的电路径可以被称作字线路径521和523。在本示例性实施例中，连接到被选择的存储器单元552的字线路径521和523可以被称作被选择的字线路径。局部字线LWL可以被称作被选择的局部字线。被选择的字线路径521和523可以包括局部字线路径521和全局字线路径523，其中局部字线路径521指示关于被选择的局部字线LWL的电路径，全局字线路径523指示关于被选择的全局字线的电路径。
多个未选择的存储器单元551和553可以连接到被选择的局部字线LWL，并且被选择的局部字线LWL的电压的幅度可以由于多个未选择的存储器单元551和553产生的泄漏电流而增大。
由于电流补偿电路540连接到字线路径521和523，电流补偿电路540可以提供从被选择的局部字线LWL汲取补偿电流Ibleed的电流路径，其中补偿电流Ibleed与由未选择的存储器单元551和553产生的截止电流之和对应。
图10示出了其中电流补偿电路540提供具有恒定幅度的补偿电流的示例，但是发明构思不限于此。电流补偿电路540还可以提供其幅度根据截止电流之和的幅度而改变的补偿电流Ibleed。
参照图10和图11，由于电流补偿电路540利用补偿电流Ibleed来补偿泄漏电流，因此可以充分地确保复位状态中的被选择的存储器单元的读出电压的感测裕度。然而，泄漏电流可能随着时间从设定状态中的被选择的存储器单元中流动的感测电流被过度地去除。当从设定状态中的被选择的存储器单元中流动的感测电流过度地去除泄漏电流时，被选择的字线的电压VWL会减小。因此，设定状态中的被选择的存储器单元的读出电压的感测裕度会减小，读出电路530可能将设定状态中的被选择的存储器单元的状态不精确地确定为复位状态。
本示例性实施例中的读出电路530可以包括第一感测放大器531和第二感测放大器533。第一感测放大器531可以被构造为静态感测放大器，第二感测放大器533可以被构造为动态感测放大器，但是发明构思不限于此。第一感测放大器531可以执行比较器的操作。
施加到第一节点ND1的电压可以是被选择的局部字线SWL(例如，LWL)的电压，并且被选择的字线路径521和523以及电流补偿电路540可以连接到第二节点ND2。从连接到被选择的字线路径521和523以及电流补偿电路540的第二节点ND2至第二感测放大器533的第一端子的电路径可以被称作被选择的数据线路径。第三节点ND3可以设置在供应参考电压VREF的参考电源与第二感测放大器533的第二端子之间。当被选择的局部字线SWL浮置时，被选择的局部字线的电压可以与被选择的数据线路径的电压VSDL相同。
在本发明构思的示例性实施例中，对于将处于浮置状态的被选择的字线SWL，包括在局部字线路径521中的开关和包括在全局字线路径523中的开关可以在被选择的字线SWL进行预充电之后处于接通状态。局部字线路径521、全局字线路径523和被选择的数据线路径可以不连接到除了电流补偿电路540之外的电路。
在本发明构思的示例性实施例中，当被选择的字线SWL浮置时，全局字线路径523的电容可以小于全局位线路径515的电容。
在本发明构思的示例性实施例中，对于将处于浮置状态的被选择的字线SWL，被选择的字线SWL可以与第二感测放大器533分离。
第一感测放大器531可以包括第一端子和第二端子。第一感测放大器531的第一端子可以连接到第二节点ND2，并且可以从第二节点ND2接收被选择的数据线路径的电压VSDL。第一感测放大器531的第二端子可以连接到第三节点ND3，并且可以从第三节点ND3接收参考电压VREF。第一感测放大器531可以将被选择的数据线路径的电压VSDL与参考电压VREF进行比较。当被选择的数据线路径的电压VSDL大于参考电压VREF时，第一感测放大器531可以输出调节第二感测放大器533的操作时间的使能信号SA_EN。
可以响应于使能信号SA_EN来启用第二感测放大器533。第二感测放大器533可以响应于使能信号SA_EN来接收被选择的数据线路径的电压VSDL和参考电压VREF，并且可以输出被选择的数据线路径的电压VSDL与参考电压VREF之间的电压差。例如，当被选择的存储器单元处于设定状态时，在被选择的数据线路径的电压VSDL大于参考电压VREF时可以启用第二感测放大器533，并且第二感测放大器533可以输出数据“1”。当被选择的存储器单元处于复位状态时，第二感测放大器533可以在预定的时间点输出数据“0”。
在本示例性实施例中，第一感测放大器531可以监测被选择的数据线路径的电压VSDL和参考电压VREF。当被选择的数据线路径的电压VSDL大于参考电压VREF时，第一感测放大器531可以将用于调节第二感测放大器533的操作时间的使能信号SA_EN输出到第二感测放大器533。因此，当读出存储在设定状态中的被选择的存储器单元中的数据时，本示例性实施例中的存储器装置500可以将启用第二感测放大器533的时间点上移至被选择的数据线路径的电压VSDL大于参考电压VREF的时间点。因此，可以防止第二感测放大器533在被选择的数据线路径的电压VSDL小于参考电压VREF的时间点被启用，由此增大设定状态中的被选择的存储器单元的读出电压的感测裕度。
图12是示出了根据本发明构思的示例性实施例的存储器装置的电路图。图13是示出了根据本发明构思的示例性实施例的图12的存储器装置的曲线图。参照图12和图13，存储器装置600可以包括存储器单元阵列650、设置在局部字线路径中的局部字线开关LX、电流补偿电路640、第一感测放大器631和第二感测放大器633。
在字线预充电部分中，局部字线开关LX可以处于接通状态，并且被选择的字线SWL可以被预充电。在被选择的字线SWL被预充电之后，局部字线开关LX可以处于接通状态，并且在位线预充电部分中被选择的位线SBL可以被预充电。未被选择的位线由“UBL”表示。
当被选择的存储器单元的状态处于设定状态且连接到被选择的存储器单元的被选择的位线SBL与被选择的字线SWL之间的电压差ΔV1大于第一阈值电压ΔV1时，被选择的存储器单元可被导通。当被选择的存储器单元导通时，被选择的存储器单元中流动的感测电流IS和泄漏电流(例如，未选择的存储器单元中流动的截止电流IOFF1至IOFF3之和)可以在被选择的字线SWL中流动。
包括在被选择的字线SWL中的寄生电容CWL可以由于感测电流IS和泄漏电流而增大，并且被选择的字线SWL的电压VWL可以增大。当被选择的字线SWL的电压VWL增大且被选择的位线SBL与被选择的字线SWL之间的电压差ΔV2降低至第二阈值电压时，被选择的存储器单元可以截止。当被选择的存储器单元截止时，被选择的字线的电压VWL可以是设定电压VSET。
当在位线预充电部分中局部字线开关LX处于接通状态且被选择的字线SWL浮置时，包括在被选择的数据线路径中的寄生电容CWL可以增大使得第二节点ND2的被选择的数据线路径的电压VSDL可以与第一节点ND1的被选择的字线SWL的电压VWL基本相同。
在本发明构思的示例性实施例中，在位线预充电部分中，当局部字线开关LX处于部分接通状态或断开状态且被选择的字线SWL浮置时，第二节点ND2的被选择的数据线路径的电压VSDL可以与第一节点ND1的被选择的字线SWL的电压VWL不同。当局部字线开关LX接收小于局部字线开关LX的阈值电压且大于接地电压的栅极电压时，局部字线开关LX处于部分接通状态。
例如，当补偿电流Ibleed的幅度恒定时，局部字线开关LX可以完全接通，并且当补偿电流Ibleed的幅度与截止电流(例如，IOFF1和IOFF2)之和对应时，局部字线开关LX可以部分接通。然而，发明构思不限于此。
电流补偿电路440可以利用具有恒定幅度的补偿电流Ibleed来补偿未选择的存储器单元中流动的截止电流。因此，由于泄漏电流可能随着时间从设定状态中的被选择的存储器单元中流动的感测电流IS被过度地去除，因此被选择的数据线路径的电压VSDL可能降低。因此，当在被选择的数据线路径的电压VSDL小于参考电压VREF的时间点启用第二感测放大器533时，设定状态中的存储器单元的状态可能被不精确地确定为复位状态。
本示例性实施例中的第一感测放大器631可以在位线预充电部分中监测被选择的数据线路径的电压VSDL和参考电压VREF。当被选择的数据线路径的电压VSDL大于参考电压VREF时，第一感测放大器631可以输出用于调节第二感测放大器633的操作时间的使能信号SA_EN。第二感测放大器633可以响应于使能信号SA_EN而被启用，并且可以输出数据“1”。
因此，当被选择的数据线路径的电压VSDL大于参考电压VREF时，第一感测放大器631可以控制第二感测放大器633以输出被选择的数据线路径的电压VSDL与参考电压VREF之间的差，由此防止设定状态中的被选择的存储器单元的读出电压的感测裕度减小。因此，可以改善读出操作的精确度。
当被选择的存储器单元的状态为复位状态时，被选择的存储器单元可以不导通，并且可以通过电流补偿电路640来补偿流经未选择的存储器单元的泄漏电流。第二感测放大器633可以在特定点被启用，并且可以输出数据“0”。
在本示例性实施例中，由于第二感测放大器633被控制为在位线预充电部分中输出被选择的字线SWL的电压VWL与参考电压VREF之间的差，位线预充电部分和感测放大部分的组合可以被称作感测部分。
图14A和图14B是示出了根据本发明构思的示例性实施例的存储器装置的曲线图。参照图14A和图14B以及图12，第一感测放大器631可以响应于使能信号CO_EN而被启用。第一感测放大器631可以被启用预定的时间段D。
存储器单元的阈值电压的分布可以根据工艺而变化。换言之，存储器单元的阈值电压可以根据存储器单元的性质而变化。具有如图14A中示出的曲线图中的性质的存储器单元的阈值电压可以相对小于具有如图14B中示出的曲线图中的性质的存储器单元的阈值电压。因此，具有如图14A中示出的曲线图中的性质的存储器单元可以在具有如图14B中示出的曲线图中的性质的存储器单元之前导通。第一感测放大器631可以在预定的时间段D期间被启用，并且可以在预定的时间段D期间监测被选择的数据线路径的电压VSDL和参考电压VREF。
当被选择的数据线路径的电压VSDL大于参考电压VREF时，第一感测放大器631可以控制第二感测放大器633以输出被选择的数据线路径的电压VSDL与参考电压VREF之间的差。因此，可以增大设定状态中的被选择的存储器单元的读出电压的感测裕度。
具有如图14B中示出的曲线图中的性质的存储器单元的阈值电压可以相对大于具有如图14A中示出的曲线图中的性质的存储器单元的阈值电压。因此，具有如图14B中示出的曲线图中的性质的存储器单元可以晚于具有如图14A中示出的曲线图中的性质的存储器单元导通。
当被选择的数据线路径的电压VSDL大于参考电压VREF时，第一感测放大器631可以控制第二感测放大器633以输出被选择的数据线路径的电压VSDL与参考电压VREF之间的差。
然而，当具有如图14B中示出的曲线图中的性质的存储器单元利用补偿电流来补偿流经未选择的存储器单元的泄漏电流时，即使在第一感测放大器631不上移至第二感测放大器633的启用时间点的情况下，该存储器单元也可以充分地确保设定状态中的被选择的存储器单元的读出电压的感测裕度。
图15A和图15B是示出了根据本发明构思的示例性实施例的存储器装置的曲线图。参照图15A和15B以及图12，读出操作可以包括字线预充电部分、位线预充电部分和感测放大部分。第一感测放大器631可以响应于使能信号CO_EN而被启用。例如，第一感测放大器631可以在其中被选择的位线被预充电的第一预充电时间D1期间被启用，并且可以在其中被选择的位线被预充电的第二预充电时间D2期间被禁用。第二预充电时间D2可以在第一预充电时间D1之后。
参照图15A，第一感测放大器631可以在第一预充电时间D1期间响应于使能信号CO_EN而被启用。具有相对小的阈值电压的存储器单元可以在第一预充电时间D1期间被导通。第一感测放大器631可以在第一预充电时间D1期间监测被选择的数据线路径的电压VSDL和参考电压VREF。第一感测放大器631可以将第二感测放大器633的启用时间点上移至被选择的数据线路径的电压VSDL大于参考电压VREF的时间点。因此，可以充分地确保设定状态中的被选择的存储器单元的读出电压的感测裕度。
在第二感测放大器633在第一感测放大器631维持启用状态的同时放大被选择的数据线路径的电压VSDL与参考电压VREF之间的电压差的情况下，读出操作可以被终止。
参照图15B，第一感测放大器631可以在第一预充电时间D1之后的第二预充电时间D2期间被禁用。具有相对大的阈值电压的存储器单元可以在第二预充电时间D2期间被导通。
与图15A中示出的示例性实施例不同，在第二感测放大器633在第一感测放大器631维持启用状态的同时不放大被选择的数据线路径的电压VSDL与参考电压VREF之间的电压差的情况下，第二感测放大器633可以在第二预充电时间D2之后的预定的时间点被启用。
作为示例，第二感测放大器633可以在感测放大部分开始时的时间点响应于使能信号SA_EN而被启用，并且第二感测放大器633可以输出被选择的数据线路径的电压VSDL与参考电压VREF之间的差。
即使在第一感测放大器631不上移至第二感测放大器633的启用时间点并且第二感测放大器633在感测放大部分开始的时间点被启用的情况下，也可以充分地确保设定状态中的被选择的存储器单元的读出电压的感测裕度。
在图14A和图14B中示出的示例性实施例中，无论存储器单元的阈值电压如何，第一感测放大器631可以被启用预定的时间段D(即，第一预充电时间D1和第二预充电时间D2之和)。在与图14A和图14B不同的图15A和图15B中示出的示例性实施例中，第一感测放大器631可以仅在其中具有相对小的阈值电压的存储器单元被导通的第一预充电时间D1期间被启用，并且第一感测放大器631可以在其中具有相对大的阈值电压的存储器单元被导通的第二预充电时间D2期间被禁用，由此减小存储器装置600的功耗。
图16是示出了根据本发明构思的示例性实施例的存储器装置的电路图。参照图16，存储器装置700的存储器单元阵列可以包括：第一存储器单元751，其连接到形成在第一层上的第一字线；以及第二存储器单元752，其连接到形成在第二层上的第二字线，其中第二层位于第一层的上部分上。
连接到第二感测放大器733的数据选择线可以连接到全局字线。全局字线可以通过全局字线开关GX连接到数据选择线。全局字线可以连接到第一局部字线和第二局部字线。第一局部字线可以通过第一局部字线开关LX1连接到全局字线，第二局部字线可以通过第二局部字线开关LX2连接到全局字线。
存储器单元的阈值电压的分布可以根据工艺而变化。例如，设置在不同层上的存储器单元的阈值电压的分布可以彼此不同。因此，第一感测放大器731的操作时间可以根据存储器单元是包括在第一层中还是在第二层中而变化。
例如，当连接到形成在第一层上的第一字线的第一存储器单元751的阈值电压小于连接到形成在第二层上的第二字线的第二存储器单元752的阈值电压时，第一感测放大器731在与第一存储器单元751有关的读出操作中被启用的时间点可以早于第一感测放大器731在与第二存储器单元752有关的读出操作中被启用的时间点。
图17A和图17B是示出了根据本发明构思的示例性实施例的存储器装置的曲线图。在图17A和图17B中，使能信号SA_EN1和SA_EN2可以被构造为与图14A和图14B的使能信号SA_EN相似。参照图17A以及图16，第一感测放大器731可以在与具有相对小的阈值电压的第一存储器单元751有关的读出操作中，在位线预充电时间的第一操作时间D3期间操作。第一感测放大器731可以响应于第一使能信号CO_EN1而被启用。
第一感测放大器731可以在第一操作时间D3期间监测被选择的数据线路径的电压VSDL和参考电压VREF。第一感测放大器731可以将第二感测放大器733的启用时间点上移至被选择的数据线路径的电压VSDL大于参考电压VREF的时间点。
参照图17B以及图16，第一感测放大器731可以在与具有相对大的阈值电压的第二存储器单元752有关的读出操作中，在位线预充电时间的第二操作时间D4期间操作。第二操作时间D4可以与第一操作时间D3不同，并且迟于第一操作时间D3开始。第一感测放大器731可以响应于与第一使能信号CO_EN1不同的第二使能信号CO_EN2被启用。
第一感测放大器731可以在第二操作时间D4期间监测被选择的数据线路径的电压VSDL和参考电压VREF。第一感测放大器731可以将第二感测放大器733的启用时间点上移至被选择的数据线路径的电压VSDL大于参考电压VREF的时间点。
因此，第一感测放大器731的用于连接到形成在第一层上的第一字线的第一存储器单元751的操作时间和用于连接到形成在第二层上的第二字线的第二存储器单元752的操作时间可以彼此不同。换言之，第一感测放大器731的操作时间可以根据存储器单元的阈值电压来调节，由此减少存储器装置700的功耗。
图18是示出了根据本发明构思的示例性实施例的存储器装置的电路图。图19A和图19B是示出了根据本发明构思的示例性实施例的图18的存储器装置的曲线图。在下面的描述中，将描述图18的存储器装置与图12的存储器装置600之间的不同之处。在图18中示出的本示例性实施例中，可以利用第一感测放大器831而不是图12中示出的第二感测放大器633来监测被选择的数据线路径的电压VSDL和参考电压VREF，并且数据“0”或数据“1”可以根据监测结果被输出为输出CO_OUT。
图19A是示出了当被选择的存储器单元的状态为设定状态时第一感测放大器831的操作的曲线图。参照图19A以及图18，在读出操作的感测部分中，第一感测放大器831可以通过第一输入端子来接收被选择的数据线路径的电压VSDL，并且可以通过第二输入端子来接收参考电压VREF。第一感测放大器831可以监测被选择的数据线路径的电压VSDL和参考电压VREF。当被选择的存储器单元的两端被施加读出电压Va且被选择的存储器单元被导通时，被选择的数据线路径的电压VSDL可以通过感测电流和泄漏电流而增大。当被选择的数据线路径的电压VSDL大于参考电压VREF时，第一感测放大器831可以输出数据“1”。
图19B是示出了当被选择的存储器单元的状态为复位状态时的第一感测放大器831的操作的曲线图。参照图19B以及图18，第一感测放大器831可以在感测部分中监测被选择的数据线路径的电压VSDL和参考电压VREF。即使在被选择的存储器单元的两端被施加读出电压Va的情况下，被选择的存储器单元不被导通，并且可以通过电流补偿电路840来补偿流经未选择的存储器单元的泄漏电流，因此，可以不改变被选择的数据线路径的电压VSDL。第一感测放大器831可以在预定的时间点输出数据“0”。
在本发明构思的示例性实施例中，第一感测放大器831可以具有初始状态。例如，第一感测放大器831可以输出指示在第一感测放大器831的初始状态下输入到第一输入端子的电压小于输入到第二输入端子的电压的值。第一感测放大器831可以在感测部分中监测被选择的数据线路径的电压VSDL和参考电压VREF。
当被选择的数据线路径的电压VSDL大于参考电压VREF时，第一感测放大器831的输出可以被逆转，因此，第一感测放大器831可以输出数据“1”。然而，当被选择的数据线路径的电压VSDL小于参考电压VREF时，第一感测放大器831的输出不可以被逆转，因此，第一感测放大器831可以输出数据“0”。
当第一感测放大器831输出数据“1”时，可以终止读出操作。例如，当第一感测放大器831输出数据“1”时，存储器装置可以禁用第一感测放大器831，并且可以控制被选择的字线的电压和被选择的位线的电压以返回到初始状态。
图20和图21是示出了根据本发明构思的示例性实施例的存储器装置的电路图。如与图12的示例性实施例相比，图20中的存储器装置900A还可以包括将被选择的数据线路径的电压VSDL连接到第二感测放大器933A的第一端子的第一开关S1以及将参考电压VREF连接到第二感测放大器933A的第二端子的第二开关S2。
存储器装置900A还可以包括：第四节点ND4，其设置在设置于局部字线路径中的局部字线开关LX与第一开关S1之间；以及第五节点ND5，其设置在供应参考电压VREF的参考电压电源与第二开关S2之间。第一感测放大器931A可以包括连接到第四节点ND4的第一端子以及连接到第五节点ND5的第二端子。第一感测放大器931A可以通过第四节点ND4来接收被选择的数据线路径的电压VSDL，并且可以通过第五节点ND5来接收参考电压VREF。
如与图20中的示例性实施例相比，图21中的存储器装置900B的第一感测放大器931B可以包括连接到第一节点ND1的第一端子以及连接到第五节点ND5的第二端子。第一感测放大器931B可以通过第一节点ND1来接收被选择的字线的电压VWL，并且可以通过第五节点ND5来接收参考电压VREF。第二感测放大器933B可以与图20的第二感测放大器933A相似。
图22是示出了根据本发明构思的示例性实施例的包括存储器装置的电子装置的框图。
图22中示出的本示例性实施例中的计算装置1000可以包括显示器1010、输入和输出部分1020、存储器1030、处理器1040、端口1050和其他元件。例如，计算装置1000还可以包括有线和无线通信装置、电力装置等。在图22中示出的元件之中，可以提供端口1050以用于使计算装置1000与视频卡、声卡、存储卡、USB装置等进行通信。计算装置1000可以包括通用台式计算机或膝上型计算机，并且还可以包括智能电话、平板个人计算机(PC)、智能可穿戴装置等。
处理器1040可以执行某些计算或任务，或者可以处理命令。处理器1040可以被实施为中央处理单元(CPU)、微处理器单元(MCU)、芯片上系统(SoC)等，并且可以通过总线1060与显示器1010、输入和输出部分1020和存储器1030并与连接到端口1050的其他装置进行通信。
存储器1030可以是存储用于计算装置1000的操作的数据、多媒体数据等的存储介质。存储器1030可以包括诸如随机存取存储器(RAM)的易失性存储器或者诸如闪速存储器等的非易失性存储器。存储器1030可以包括固态驱动器(SSD)、硬盘驱动器(HDD)和光盘驱动器(ODD)中的至少一个。输入和输出部分1020可以包括诸如键盘、鼠标、触摸屏等的输入装置以及诸如显示器、音频输出单元等的输出装置。
存储器1030可以包括相变存储器装置，所述相变存储器装置利用其相变材料的电阻变化来写入、擦除和读出数据。额外地，在图22中示出的本示例性实施例中，存储器1030可以包括参照图1至图21在前述示例性实施例中描述的存储器装置。
根据本发明构思的前述示例性实施例，存储器装置可以通过补偿泄漏电流来充分地确保复位状态中的被选择的存储器单元的读出电压的感测裕度，并且可以通过调节感测放大器的操作时间来充分地确保设定状态中的被选择的存储器单元的读出电压的感测裕度。因此，可以改善存储器装置的读出操作的精确度。
尽管以上已经参照本发明构思的示例性实施例示出并描述了本发明构思，但是对本领域普通技术人员而言将显而易见，在不脱离如由所附权利要求阐述的本发明构思的精神和范围的情况下，可以对其做出形式和细节上的修改和变化。

Claims (20)

1.一种存储器装置，包括：
存储器单元阵列，其包括分别设置在多条字线与多条位线彼此相交的点处的多个存储器单元；
第一解码器电路，其被构造为确定所述多条位线之中的被选择的位线和未选择的位线；
第二解码器电路，其被构造为确定所述多条字线之中的被选择的字线和未选择的字线；
电流补偿电路，其被构造为提供电流路径，所述电流路径从所述被选择的字线汲取补偿电流以补偿所述未选择的位线中流动的截止电流；
第一感测放大器，其被构造为将所述被选择的字线的电压与参考电压进行比较，并输出使能信号；以及
第二感测放大器，其被构造为在所述存储器装置的读出操作模式中在由所述使能信号确定的操作时间期间输出所述被选择的字线的电压与所述参考电压之间的电压差。
2.根据权利要求1所述的存储器装置，其中，所述补偿电流大于0且小于10μA。
3.根据权利要求2所述的存储器装置，其中，所述补偿电流为1μA至3μA。
4.根据权利要求1所述的存储器装置，
其中，所述被选择的字线包括被选择的局部字线和被选择的全局字线，并且
其中，所述第一感测放大器包括第一端子和第二端子，所述第一端子连接到指示关于所述被选择的全局字线的电路径的全局字线路径，所述第二端子被构造为接收所述参考电压。
5.根据权利要求4所述的存储器装置，还包括：
第一开关，其设置在所述第一感测放大器的所述第一端子与所述第二感测放大器之间；以及
第二开关，其设置在所述第一感测放大器的所述第二端子与所述第二感测放大器之间。
6.根据权利要求1所述的存储器装置，
其中，所述被选择的字线包括被选择的局部字线和被选择的全局字线，并且
其中，所述第一感测放大器包括第一端子和第二端子，所述第一端子连接到指示关于所述被选择的局部字线的电路径的局部字线路径，所述第二端子被构造为接收所述参考电压。
7.根据权利要求1所述的存储器装置，其中，在所述读出操作模式下，当所述被选择的字线的电压大于所述参考电压时，所述第一感测放大器启用所述第二感测放大器，并且所述第二感测放大器放大所述被选择的字线的电压与所述参考电压之间的电压差。
8.根据权利要求7所述的存储器装置，
其中，在所述被选择的位线被预充电的第一预充电时间期间启用所述第一感测放大器，并且在所述被选择的位线被预充电的第二预充电时间期间禁用所述第一感测放大器，并且
其中，所述第二预充电时间在所述第一预充电时间之后。
9.根据权利要求8所述的存储器装置，其中，在所述第一感测放大器维持启用状态的同时所述第二感测放大器放大所述被选择的字线的电压与所述参考电压之间的电压差的情况下，所述读出操作模式被终止。
10.根据权利要求9所述的存储器装置，其中，在所述第一感测放大器维持启用状态的同时所述第二感测放大器不放大所被选择的字线的电压与所述参考电压之间的电压差的情况下，所述第二感测放大器在所述第二预充电时间之后的预定的时间点被启用，并且所述第二感测放大器输出所述被选择的字线的电压与所述参考电压之间的电压差。
11.根据权利要求1所述的存储器装置，
其中，所述存储器单元阵列包括第一存储器单元和第二存储器单元，所述第一存储器单元连接到形成在第一层上的第一字线，所述第二存储器单元连接到形成在第二层上的第二字线，所述第二层位于所述第一层的上部分上，并且
其中，用于包括在所述第一层中的第一存储器单元的第一感测放大器的操作时间与用于包括在所述第二层中的第二存储器单元的第一感测放大器的操作时间不同。
12.根据权利要求1所述的存储器装置，
其中，所述被选择的字线包括被选择的局部字线和被选择的全局字线，
其中，所述第二解码器电路包括局部字线开关，所述局部字线开关包括在指示关于所述被选择的局部字线的电路径的局部字线路径中，并且
其中，所述局部字线开关在其中所述被选择的位线被预充电的时间期间接通。
13.根据权利要求1所述的存储器装置，
其中，所述被选择的字线包括被选择的局部字线和被选择的全局字线，
其中，所述第二解码器电路包括局部字线开关，所述局部字线开关包括在指示关于所述被选择的局部字线的电路径的局部字线路径中，并且
其中，所述局部字线开关在其中所述被选择的位线被预充电的时间期间接收小于所述局部字线开关的阈值电压且大于接地电压的栅极电压。
14.一种存储器装置，包括：
多个存储器单元，所述多个存储器单元的每一个包括开关装置和数据存储装置，并被连接到多条字线和多条位线，其中所述数据存储装置连接到所述开关装置并且包括相变材料；
解码器电路，其被构造为确定所述多条字线之中的被选择的字线和所述多条位线之中的被选择的位线，其中，所述被选择的字线和所述被选择的位线连接到所述多个存储器单元中的从其中读出数据的被选择的存储器单元；
电流补偿电路，其被构造为补偿所述被选择的字线中的流经未选择的存储器单元而非所述被选择的存储器单元的泄漏电流；以及
第一感测放大器，其连接到所述被选择的字线，并包括第一输入端子和第二输入端子，所述第一输入端子被构造为接收与所述被选择的存储器单元的状态对应的感测电压，所述第二输入端子被构造为接收预定的参考电压，
其中，所述第一感测放大器在所述被选择的位线的感测部分中将所述被选择的字线的电压与的所述预定的参考电压进行比较，并输出所述被选择的字线的电压与所述预定的参考电压之间的比较结果。
15.根据权利要求14所述的存储器装置，其中，包括在指示关于所述被选择的字线的电路径的局部字线路径中的局部字线开关在所述感测部分中被接通。
16.根据权利要求14所述的存储器装置，其中，包括在指示关于所述被选择的字线的电路径的局部字线路径中的局部字线开关在所述感测部分中接收小于所述局部字线开关的阈值电压且大于接地电压的栅极电压。
17.一种存储器装置，包括：
多个存储器单元，其连接到多条位线和多条字线；
解码器电路，其被构造为对所述多条字线的被选择的字线进行预充电，并在感测部分中将所述被选择的字线连接到电流路径；
电流补偿电路，其被构造为提供电流路径，所述电流路径在所述感测部分中从所述被选择的字线汲取补偿电流以补偿在所述多条位线之中的未选择的位线而非被选择的位线中流动的截止电流；
第一感测放大器，其被构造为在所述感测部分中将所述被选择的字线的电压与参考电压进行比较，并输出使能信号；以及
第二感测放大器，其被构造为响应于所述使能信号输出所述被选择的字线的电压与所述参考电压之间的电压差。
18.根据权利要求17所述的存储器装置，其中，所述第二感测放大器包括第一输入端子和第二输入端子，所述第一输入端子被构造为接收与被选择的存储器单元的状态对应的感测电压，所述第二输入端子被构造为接收所述参考电压。
19.根据权利要求18所述的存储器装置，还包括：
第一开关，其被构造为将所述第二感测放大器的所述第一输入端子选择性地连接到所述被选择的字线；以及第二开关，其被构造为将所述第二感测放大器的所述第二输入端子选择性地连接到供应所述参考电压的参考电源。
20.根据权利要求19所述的存储器装置，还包括：
局部字线开关，其包括在连接在所述被选择的存储器单元与所述第一开关之间的被选择的字线路径中，
其中，所述第一感测放大器包括第一端子和第二端子，所述第一端子连接到连接在所述局部字线开关与所述第一开关之间的路径，所述第二端子连接到连接在所述参考电源与所述第二开关之间的路径。
CN202010337657.2A 2019-07-10 2020-04-26 具有增大的感测裕度的存储器装置 Pending CN112216324A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2019-0083236 2019-07-10
KR1020190083236A KR20210008195A (ko) 2019-07-10 2019-07-10 메모리 장치

Publications (1)

Publication Number Publication Date
CN112216324A true CN112216324A (zh) 2021-01-12

Family

ID=74058566

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010337657.2A Pending CN112216324A (zh) 2019-07-10 2020-04-26 具有增大的感测裕度的存储器装置

Country Status (3)

Country Link
US (1) US11011228B2 (zh)
KR (1) KR20210008195A (zh)
CN (1) CN112216324A (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7074417B1 (ja) * 2021-06-16 2022-05-24 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
JP2023044267A (ja) 2021-09-17 2023-03-30 キオクシア株式会社 メモリシステム

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1211795A (zh) * 1997-08-13 1999-03-24 西门子公司 存储单元数据内容计值的电路装置
US20050213387A1 (en) * 2004-03-29 2005-09-29 Renesas Technology Corp. Semiconductor memory device enhancing reliability in data reading
CN103745743A (zh) * 2013-12-25 2014-04-23 苏州宽温电子科技有限公司 一种基于温度补偿的sram灵敏放大器
US20150287460A1 (en) * 2014-04-04 2015-10-08 Yong-kyu Lee Memory devices and methods of operating the same
KR20160005549A (ko) * 2014-07-07 2016-01-15 삼성전자주식회사 저항성 메모리 장치, 저항성 메모리 시스템 및 저항성 메모리 장치의 동작방법

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB9423036D0 (en) 1994-11-15 1995-01-04 Sgs Thomson Microelectronics An integrated circuit memory device
US5936905A (en) 1996-09-03 1999-08-10 Townsend And Townsend And Crew Llp Self adjusting delay circuit and method for compensating sense amplifier clock timing
JP3727191B2 (ja) 1999-02-18 2005-12-14 松下電器産業株式会社 半導体記憶装置
JP2002216481A (ja) 2001-01-19 2002-08-02 Hitachi Ltd 半導体集積回路装置
US7349264B2 (en) 2005-12-28 2008-03-25 Sandisk Corporation Alternate sensing techniques for non-volatile memories
US7808831B2 (en) 2008-06-30 2010-10-05 Sandisk Corporation Read disturb mitigation in non-volatile memory
JP5521612B2 (ja) 2010-02-15 2014-06-18 ソニー株式会社 不揮発性半導体メモリデバイス
US8917534B2 (en) 2011-09-09 2014-12-23 Intel Corporation Path isolation in a memory device
KR102230195B1 (ko) * 2014-07-28 2021-03-19 삼성전자주식회사 메모리 장치 및 상기 메모리 장치의 동작 방법
KR102480012B1 (ko) 2018-06-12 2022-12-21 삼성전자 주식회사 오프 셀들의 전류를 보상하는 메모리 장치 및 그것의 동작 방법
KR102480013B1 (ko) * 2018-11-26 2022-12-22 삼성전자 주식회사 누설 전류를 보상하는 메모리 장치 및 이의 동작 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1211795A (zh) * 1997-08-13 1999-03-24 西门子公司 存储单元数据内容计值的电路装置
US20050213387A1 (en) * 2004-03-29 2005-09-29 Renesas Technology Corp. Semiconductor memory device enhancing reliability in data reading
CN103745743A (zh) * 2013-12-25 2014-04-23 苏州宽温电子科技有限公司 一种基于温度补偿的sram灵敏放大器
US20150287460A1 (en) * 2014-04-04 2015-10-08 Yong-kyu Lee Memory devices and methods of operating the same
KR20160005549A (ko) * 2014-07-07 2016-01-15 삼성전자주식회사 저항성 메모리 장치, 저항성 메모리 시스템 및 저항성 메모리 장치의 동작방법

Also Published As

Publication number Publication date
KR20210008195A (ko) 2021-01-21
US11011228B2 (en) 2021-05-18
US20210012835A1 (en) 2021-01-14

Similar Documents

Publication Publication Date Title
TWI745404B (zh) 感測放大器、記憶裝置及包括其的系統
JP4500268B2 (ja) 半導体装置
KR102550416B1 (ko) 메모리 장치
JP2009020998A (ja) 読み出しエラーを減らすことができるマルチレベル相変化メモリ装置及びその読み出し方法
KR102215359B1 (ko) 비휘발성 메모리 장치와 그 센싱 방법
JP2011204302A (ja) 半導体記憶装置
KR20160005549A (ko) 저항성 메모리 장치, 저항성 메모리 시스템 및 저항성 메모리 장치의 동작방법
US10998038B2 (en) Memory device and method of operating the same
JP2019096374A (ja) メモリ装置及びその動作方法
CN107958684B (zh) 电压调节器及具有其的阻变存储装置
US20180358085A1 (en) Semiconductor memory apparatus and operating method thereof
JP7097792B2 (ja) メモリ装置及びその動作方法
US11238927B2 (en) Memory device having program current adjustible based on detected holding voltage
US20230207007A1 (en) Memory device and operating method thereof
KR102055375B1 (ko) 저항체를 이용한 비휘발성 메모리 장치 및 이를 포함하는 메모리 시스템
CN111883190A (zh) 电子器件以及电子器件的操作方法
US20180268878A1 (en) Non-volatile semiconductor memory device
CN112216324A (zh) 具有增大的感测裕度的存储器装置
KR20220003883A (ko) 비휘발성 메모리 및 비휘발성 메모리의 동작 방법
US10902905B2 (en) Memory device
KR20100013125A (ko) 반도체 장치, 이를 포함하는 반도체 시스템, 및 저항성메모리 셀의 프로그램 방법
US11139028B2 (en) Nonvolatile memory apparatus for mitigating disturbances and an operating method of the nonvolatile memory apparatus

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination