JP2009020998A - 読み出しエラーを減らすことができるマルチレベル相変化メモリ装置及びその読み出し方法 - Google Patents

読み出しエラーを減らすことができるマルチレベル相変化メモリ装置及びその読み出し方法 Download PDF

Info

Publication number
JP2009020998A
JP2009020998A JP2008180384A JP2008180384A JP2009020998A JP 2009020998 A JP2009020998 A JP 2009020998A JP 2008180384 A JP2008180384 A JP 2008180384A JP 2008180384 A JP2008180384 A JP 2008180384A JP 2009020998 A JP2009020998 A JP 2009020998A
Authority
JP
Japan
Prior art keywords
cells
resistance
programmed
reference voltage
states
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2008180384A
Other languages
English (en)
Inventor
Gi-Tae Jeong
基泰 鄭
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JP2009020998A publication Critical patent/JP2009020998A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5678—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using amorphous/crystalline phase transition storage elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/02—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using elements whose operation depends upon chemical change
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G11C2013/0054—Read is performed on a reference element, e.g. cell, and the reference sensed value is used to compare the sensed value of the selected cell

Landscapes

  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)

Abstract

【課題】相変化メモリ装置及びその読み出し方法が提供される。
【解決手段】本発明による相変化メモリ装置は、マルチビットデータの各々に対応する複数の抵抗状態のうち、何れか一つを有するようにプログラムされる複数のメインセルと、前記複数のメインセルがプログラムされる毎に、前記複数の抵抗状態のうち、相異する少なくとも２つの抵抗状態を有するようにプログラムされる複数のレファレンスセルと、前記複数のレファレンスセルを感知して前記複数の抵抗状態の各々を識別するためのレファレンス電圧を生成するレファレンス電圧発生回路と、を含む。詳述した構成を通して、本発明の相変化メモリ装置は、時間の経過によって変動する相変化物質の抵抗値にもかかわらず、読み出し動作の信頼性を高めることができる。
【選択図】図５

Description

本発明は、半導体メモリ装置に係り、特に相変化メモリ装置（Ｐｈａｓｅ ｃｈａｎｇｅ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）及びその読み出し方法に関する。
ランダムアクセス（Ｒａｎｄｏｍ ａｃｃｅｓｓ）が可能であり、高集的及び大容量を実現できる半導体メモリ装置の需要は、益々増加している。このような半導体メモリ装置では、現在、携帯用電子機器などに主に使用されるフラッシュメモリ（Ｆｌａｓｈ ｍｅｍｏｒｙ）が代表的である。その他にＤＲＡＭのキャパシタを、不揮発性を有する物質に替えた半導体メモリ装置が登場している。強誘電体キャパシタを用いた強誘電体ＲＡＭ(Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ；ＦＲＡＭ)、ＴＭＲ(ＴＭＲ；Ｔｕｎｎｅｌｉｎｇ ｍａｇｎｅｔｏ−ｒｅｓｉｓｔｉｖｅ)膜を用いたマグネチックＲＡＭ(Ｍａｇｎｅｔｉｃ ＲＡＭ；ＭＲＡＭ)、及びカルコゲン化合物（Ｃｈａｌｃｏｇｅｎｉｄｅ ａｌｌｏｙｓ）を用いた相変化メモリ装置（Ｐｈａｓｅ ｃｈａｎｇｅ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）などがある。特に、相変化メモリ装置は、不揮発性メモリ装置であり、その製造過程が比較的に簡単で、低価で大容量のメモリを具現できる。
相変化メモリセルは、相異する電気的な読み出し特性を表すさまざまな構造的な状態（Ｓｔｒｕｃｔｕｒｅ ｓｔａｔｅｓ）の間で電気的に変わることができる物質を用いる。例えば、ゲルマニウム・アンチモン・テルル化合物ＧＳＴであるカルコゲン物質（Ｃｈａｌｃｏｇｅｎｉｄｅ ｍｅｔｅｒｉａｌ）(以下、“ＧＳＴ物質”と称する)で作られたメモリ装置が知られている。ＧＳＴ物質は、比較的高い抵抗率（Ｒｅｓｉｓｔｉｖｉｔｙ）を表す非晶質状態（Ａｍｏｒｐｈｏｕｓ ｓｔａｔｅ）と比較的低い抵抗率を表す結晶状態（Ｃｒｙｓｔａｌｌｉｎｅ ｓｔａｔｅ）との間でプログラムされる。すなわち、相変化メモリセルは、ＧＳＴ物質を加熱することによってプログラムされる。加熱の大きさ及び期間は、ＧＳＴ物質が非晶質状態または結晶状態で残っているか否かを決定する。高い抵抗率及び低い抵抗率は、プログラムされた値‘１’及び‘０’を表し、これはＧＳＴ物質の抵抗率を測定することによって感知できる。
一般的な相変化メモリ装置において、メモリセルは、抵抗素子とスイッチ素子からなる。図１Ａ及び図１Ｂは、相変化メモリ装置のメモリセルを示す。図１Ａに示すように、相変化メモリ装置のメモリセル１０は、抵抗素子である可変抵抗体１１と、スイッチ素子であるアクセストランジスタ１２とからなる。可変抵抗体１１は、ビットラインＢＬに連結される。アクセストランジスタ１２は、可変抵抗体１１と接地との間に連結される。アクセストランジスタ１２のゲートには、ワードラインＷＬが連結されている。ワードラインＷＬに所定の電圧が印加されれば、アクセストランジスタ１２はターン−オン（Ｔｕｒｎ−ｏｎ）される。アクセストランジスタ１２がターン−オン（Ｔｕｒｎ−ｏｎ）されれば、可変抵抗体１１にはビットラインＢＬを通して電流Ｉｃが供給される。図１Ｂは、他の形態の相変化メモリ装置のメモリセル２０を示す。他の形態のメモリセル２０は、抵抗素子である可変抵抗体２１とスイッチ素子であるダイオード２２とを含む。ダイオード２２は、ワードラインＷＬ電圧によってターン−オン（Ｔｕｒｎ−ｏｎ）またはターン−オフ（Ｔｕｒｎ−ｏｆｆ）される。
可変抵抗体１１、２１は、相変化物質（Ｐｈａｓｅ ｃｈａｎｇｅ ｍａｔｅｒｉａｌ）（図示せず）を含む。相変化物質は、結晶状態（Ｃｒｙｓｔａｌ ｓｔａｔｅ）と非晶質状態（Ａｍｏｒｐｈｏｕｓ ｓｔａｔｅ）で定義される２つの安定した状態のうち、何れか一つの状態で存在する。相変化物質は、ビットラインＢＬを通して供給される電流Ｉｃによって結晶状態（Ｃｒｙｓｔａｌ ｓｔａｔｅ）または非晶質状態（Ａｍｏｒｐｈｏｕｓ ｓｔａｔｅ）に変わる。相変化メモリ装置は、相変化物質のこのような特性を用いてデータをプログラムする。スイッチ素子は、ＭＯＳトランジスタ、ダイオードなどのような多様な素子を用いて具現されることができる。
図２は、可変抵抗体ＧＳＴに使用される相変化物質の特性を説明するためのグラフである。図２で曲線１は、相変化物質を非晶質状態（Ａｍｏｒｐｈｏｕｓ ｓｔａｔｅ）に相転換するための温度条件を示す。曲線２は、相変化物質を結晶状態（Ｃｒｙｓｔａｌ ｓｔａｔｅ）に転換するための温度条件を示す。曲線１に示すように、相変化物質ＧＳＴは、電流パルスの供給を通して、時間Ｔ１の間、溶融温度（ＭｅｌＴｉＮｇ ｔｅｍｐｅｒａｔｕｒｅ；Ｔｍ）より高い温度で加熱した後、急速に冷却（Ｑｕｅｎｃｈｉｎｇ）すれば、非晶質状態（Ａｍｏｒｐｈｏｕｓ ｓｔａｔｅ）になる。非晶質状態は、普通リセット状態（Ｒｅｓｅｔ ｓｔａｔｅ）といい、データ‘１’に対応する。これと異なって、曲線２に示すように、相変化物質は決定化温度（Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ ｔｅｍｐｅｒａｔｕｒｅ；Ｔｃ）より高くて溶融温度Ｔｍよりは低い温度で、時間Ｔ１より長い時間Ｔ２の間、加熱した後、徐々に冷却すると、結晶状態（Ｃｒｙｓｔａｌ ｓｔａｔｅ）になる。結晶状態は、普通セット状態（Ｓｅｔ ｓｔａｔｅ）ともいい、データ‘０’に対応する。メモリセルの抵抗は、相変化物質に含まれる非晶質の量（Ａｍｏｒｐｈｏｕｓ ｖｏｌｕｍｅ）によって変わる。メモリセルの抵抗は、非晶質状態の時最も高く、結晶状態の時最も低い。
最近、一つのメモリセルに２−ビット以上のデータを格納する技術が開発されている。このようなメモリセルをマルチレベルセル（Ｍｕｌｔｉ−Ｌｅｖｅｌ Ｃｅｌｌ：ＭＬＣ）という。相変化メモリ装置において、マルチレベルセルは、リセット状態とセット状態との間に中間状態（Ｉｎｔｅｒｍｅｄｉａｔｅｓ ｓｔａｔｅ）をさらに有する。マルチレベルセルを有する相変化メモリ装置のプログラム方法は、特許文献１に“Ｍｅｔｈｏｄ ａｎｄ ａｐｐａｒａｔｕｓ ｔｏ ｐｒｏｇｒａｍ ａ ｐｈａｓｅ ｃｈａｎｇｅ ｍｅｍｏｒｙ”という題目で掲示されていて、この発明のレファレンスに含まれる。
相変化メモリ装置において、マルチレベルセルは、従来のシングル−レベルセルに比べてより大きいデータの格納容量を提供する。しかしながら、マルチレベルセルからデータを読み出すためには、より高い精密度を有する読み出し回路が備わらなければならない。すなわち、マルチレベル相変化メモリ装置の具現のために、抵抗素子の多様な抵抗の大きさを分別できる高解像度の感知増幅機能が切実に要求されている。
米国特許第６、６２５、０５４号明細書
本発明の目的は、高解像度の読み出し性能を有するマルチレベル相変化メモリ装置及びその読み出し方法を提供することにある。
前記目的を達成するための本発明による相変化メモリ装置は、マルチビットデータの各々に対応する複数の抵抗状態のうち、何れか一つを有するようにプログラムされる複数のメインセルと、前記複数のメインセルがプログラムされる毎に、前記複数の抵抗状態のうち、相異する少なくとも２つの抵抗状態を有するようにプログラムされる複数のレファレンスセルと、前記複数のレファレンスセルを感知して前記複数の抵抗状態の各々を識別するためのレファレンス電圧を生成するレファレンス電圧発生回路と、を含む。
一実施形態によれば、前記複数のメインセルと前記複数のレファレンスセルは、同一のワードラインに連結される。
一実施形態によれば、前記複数のレファレンスセルは、前記複数の抵抗状態のうち、相異する２つの状態に対応する抵抗値を有するようにプログラムされる。
一実施形態によれば、前記複数のレファレンスセルは、前記複数のメインセルが相異する抵抗の大きさを有する第１〜第４状態のうち、何れか一つの状態でプログラムされる毎に、前記第２状態でプログラムされる第１レファレンスセルと、前記第２状態より高い抵抗値を有する第３状態でプログラムされる第２レファレンスセルと、を含む。
一実施形態によれば、前記レファレンス電圧発生回路は、前記第１レファレンスセルのビットラインを感知して前記第１状態及び前記第２状態を識別するための第１レファレンス電圧と、前記第２レファレンスセルのビットラインを感知して前記第３状態及び前記第４状態を識別するための第３レファレンス電圧と、前記第１レファレンス電圧と前記第３レファレンス電圧とのレベルを用いて前記第２状態及び前記第３状態を識別するための第２レファレンス電圧を生成する。
一実施形態によれば、前記第２レファレンス電圧は、前記第１レファレンス電圧と前記第３レファレンス電圧との算術平均である。
一実施形態によれば、前記複数のレファレンスセルは、前記複数の抵抗状態の各々に対応する抵抗値を有するようにプログラムされる。
一実施形態によれば、前記複数のレファレンスセルの数は、前記複数の抵抗状態の各々に対応する。
一実施形態によれば、前記複数のレファレンスセルは、前記複数のメインセルが相異する抵抗の大きさを有する第１〜第４状態のうち、何れか一つに対応する抵抗値を有するようにプログラムされる毎に、前記第１状態でプログラムされる第１レファレンスセルと、前記第１状態より高い抵抗値を有する前記第２状態でプログラムされる第２レファレンスセルと、前記第２状態より高い抵抗値を有する前記第３状態でプログラムされる第３レファレンスセルと、前記第３状態より高い抵抗値を有する前記第４状態でプログラムされる第４レファレンスセルと、を含む。
一実施形態によれば、前記レファレンス電圧発生回路は、前記第１〜第４レファレンスセルのビットラインを感知して前記第１〜第４状態を各々識別するための第１ないし第３レファレンス電圧を生成する。
一実施形態によれば、前記複数のメインセル及び前記複数のレファレンスセルの各々は、前記複数の抵抗状態のうち、何れか一つを有する可変抵抗体と、前記ワードラインに提供される選択信号に応答して選択されるようにスイッチする選択素子と、を含む。
一実施形態によれば、前記可変抵抗体は、カルコゲン化合物（Ｃｈａｌｃｏｇｅｎｉｄｅ ａｌｌｏｙｓ）で形成される。
一実施形態によれば、前記可変抵抗体は、前記複数の抵抗状態の各々に対応する結晶状態と複数の非晶質状態とを有する。
一実施形態によれば、前記複数のメインセルの各々のビットライン電圧と前記レファレンス電圧とを比較して前記複数のメインセルに格納されたマルチビットデータを読み出す感知増幅回路をさらに含む。
一実施形態によれば、前記複数のメインセルがプログラムされる毎に、前記複数の抵抗状態のうち相異する少なくとも２つの状態を有するように、前記複数のレファレンスセルをプログラムする書き込みドライバをさらに含む。
一実施形態によれば、各々が複数の抵抗状態のうち何れか一つを有するメモリセルを含む可変抵抗メモリ装置の読み出し方法は、複数のレファレンスセルから感知されるビットライン電圧を用いてレファレンス電圧を生成するステップと、前記レファレンス電圧を参照してメインセルにプログラムされたデータを読み出すステップと、を含む。
一実施形態によれば、前記複数のレファレンスセルが前記複数の抵抗状態うち少なくとも２つの状態を有するようにプログラムされるステップをさらに含む。
一実施形態によれば、前記複数のレファレンスセルと前記メインセルは、同一ワードラインに連結される。
一実施形態によれば、前記複数のレファレンスセルは、前記メインセルのうち、少なくとも一つがプログラムされる毎にプログラムされる。
一実施形態によれば、前記レファレンスセルは、前記複数の抵抗状態のうち、相異する２つの状態に対応する抵抗値を有するようにプログラムされる。
一実施形態によれば、前記レファレンス電圧を生成するステップにおいて、前記レファレンスセルから感知される相異する２つの状態に対応するビットライン電圧を用いて前記複数の抵抗状態の各々を識別するための複数のレファレンス電圧が生成される。
前記複数のレファレンスセルは、前記相異する２つの状態に対応する抵抗値を有するようにプログラムされる２つのレファレンスセルからなる。
一実施形態によれば、前記複数のレファレンスセルは、前記複数の抵抗状態の各々に対応する抵抗値を有するようにプログラムされる。
一実施形態によれば、前記複数のレファレンスセルの数は、前記複数の抵抗状態に対応する。
一実施形態によれば、前記レファレンス電圧を生成するステップにおいて、前記複数のレファレンスセルの各々のビットライン電圧を用いて前記複数の抵抗状態の各々を識別するための複数のレファレンス電圧が生成される。
一実施形態によれば、各々が複数の抵抗状態のうち何れか一つを有するマルチレベル相変化メモリ装置のレファレンス電圧生成方法は、複数のレファレンスセルを前記複数の抵抗状態うち、少なくとも２つの状態に対応する抵抗値を有するようにプログラムするステップと、前記複数のレファレンスセルから感知されるビットライン電圧を用いてレファレンス電圧を生成するステップと、を含む。
一実施形態によれｂ、前記複数のレファレンスセルをプログラムするステップは、前記複数のレファレンスセルと同一のワードラインに連結されるメインセルのうち、少なくとも一つがプログラムされる毎に行なわれる。
一実施形態によれば、前記複数のレファレンスセルは、前記複数の抵抗状態のうち、相異する２つの状態に対応する抵抗値でプログラムされる。
一実施形態によれば、前記レファレンス電圧を生成するステップにおいて、前記相異する２つの状態に対応するビットライン電圧を用いて前記複数の抵抗状態の各々を識別するためのレファレンス電圧が生成される。
一実施形態によれば、前記複数のレファレンスセルは、各々相異する２つの状態に対応する抵抗値を有するようにプログラムされる２つの相変化メモリセルからなる。
一実施形態によれば、前記レファレンス電圧を生成するステップにおいて、前記２つのレファレンスセルのビットライン電圧を用いて前記複数の抵抗状態を識別するための複数のレファレンス電圧が生成される。
一実施形態によれば、前記複数のレファレンスセルは、前記複数の抵抗状態の各々に対応する抵抗値を有するようにプログラムされる。
一実施形態によれば、前記複数のレファレンスセルは、前記複数の抵抗状態に対応する数の相変化メモリセルからなる。
一実施形態によれば、前記レファレンス電圧を生成するステップにおいて、前記複数のレファレンスセルの各々のビットライン電圧を用いて前記複数の抵抗状態を識別するための複数のレファレンス電圧が生成される。
詳述した通り、本発明によるマルチレベル相変化メモリ装置は、読み出し動作時に、メモリセルの抵抗値変化を補正するための可変的なレファレンス電圧を提供することによって、読み出しエラーを減らすことができる。
前述の一般な説明及び次の詳細な説明は、例示的ということが分かり、請求された発明の付加的な説明が提供されることと認めなければならない。
参照符号が本発明の好ましい実施形態に詳細に表示されていて、その例が参照図面に表示されている。如何なる場合にも、同一の参照番号が同一または類似の部分を参照するように、説明及び図面において使用される。
以下、マルチレベル相変化メモリ装置が本発明の特徴及び機能を説明するための一例として使用される。しかしながら、この技術分野に精通した人は、ここに記載の内容によって、本発明の他の利点及び性能を容易に理解することができる。本発明は、他の実施形態を通して、具現、または適用されることができる。また、詳細な説明は、本発明の範囲、技術的思想、及び他の目的から逸脱せず、観点及び応用によって修正、または変更できる。
図３は、本発明のマルチレベル相変化メモリ装置のメモリセル構造を簡略に示す断面図である。図３に示すように、メモリセル１０は、可変抵抗体１１とアクセストランジスタＮＴからなる。可変抵抗体１１は、ビットラインＢＬに連結される。アクセストランジスタＮＴは、可変抵抗体１１と接地との間に連結される。アクセストランジスタＮＴのゲートには、ワードラインＷＬが連結されている。アクセストランジスタＮＴがターン−オン（Ｔｕｒｎ−ｏｎ）されれば、可変抵抗体１１にはビットラインＢＬを通して電流Ｉｃが供給される。図３のアクセストランジスタＮＴは、ダイオード（Ｄｉｏｄｅ）形態に具現できることは、この分野で通常の知識を有する者には自明である。
再度、図３に示すように、可変抵抗体１１は、上部電極１３、相変化物質１４、コンタクトプラグ１５、及び下部電極１６を含む。上部電極１３は、ビットラインＢＬに連結される。下部電極１６は、コンタクトプラグ（Ｃｏｎｔａｃｔ ｐｌｕｇ；ＣＰ）１５とアクセストランジスタＮＴとの間に連結される。コンタクトプラグ１５は、導電性物質(例えば、ＴｉＮなど）で形成され、ヒータプラグ（Ｈｅａｔｅｒ Ｐｌｕｇ）ともいう。相変化物質１４は、上部電極１３とコンタクトプラグ１５との間に形成される。相変化物質１４の状態（Ｐｈａｓｅ）は、供給される電流パルスの大きさ（Ａｍｐｌｉｔｕｄｅ）、幅（Ｄｕｒａｔｉｏｎ）、下降時間（Ｆａｌｌ ｔｉｍｅ）などによって変わる。図３で斜線を引いた部分１７は、相変化物質の非晶質量（Ａｍｏｒｐｈｏｕｓ ｖｏｌｕｍｅ）示す。非晶質状態（Ａｍｏｒｐｈｏｕｓ ｓｔａｔｅ）から結晶状態（Ｃｒｙｓｔａｌ ｓｔａｔｅ）に進行されるほど非晶質量は少なくなる。
相変化物質１４は、ビットラインＢＬを通して提供される電流パルスによって２つ以上の状態を有することができる。これをマルチ状態（Ｍｕｌｔｉ ｓｔａｔｅ）という。メモリセル１０は、相変化物質１４に形成される非晶質量（Ａｍｏｒｐｈｏｕｓ ｖｏｌｕｍｅ）によって、マルチ状態うち、何れか一つの状態を有する。相変化物質１４の非晶質量（Ａｍｏｒｐｈｏｕｓ ｖｏｌｕｍｅ）によって、可変抵抗体１１の抵抗（Ｒｅｓｉｓｔａｎｃｅ）は変わる。すなわち、相異する電流パルスによって形成される相変化物質１４の非晶質量１７、１８、１９の各々は、相異するマルチビットデータに対応する。電流パルスによって、可変抵抗体１４は、セット状態（Ｓｅｔ ｓｔａｔｅ）に対応する結晶状態と詳述したリセット状態１７、１８、１９とのうち、何れか一つの状態でプログラムされる。
図４Ａは、非晶質状態を有するメモリセルの時間経過（Ｔｉｍｅ ｅｌａｐｓｅ）による抵抗変化を示すグラフである。ここで、抵抗素子の抵抗は、多様な原因によって時間の経過に従って増加できる。特に、時間の経過によってリセット状態（Ｒｅｓｅｔ ｓｔａｔｅ）の抵抗値は、抵抗素子の初期抵抗が大きいほど、さらに著しく増加する。図４に示すように、グラフの横軸は、メモリセルがプログラムされた以後に経過する時間を示す。グラフの縦軸は、メモリセルの抵抗値を示す。図示のように、抵抗素子の抵抗値は、プログラムされた以後に固定された値を維持できず、時間の経過によって増加する。マルチレベルセルにおいて、このような抵抗素子の特性は、読み出しマージンを減少させる。したがって、プログラム以後、一定時間が経過した後に読み出されるデータの場合、エラーを含む可能性がある。時間経過による抵抗の変化は、マルチレベル相変化メモリ装置を具現するのに、制限要因として作用する。
図４Ｂは、相変化メモリセルの抵抗素子の熱履歴（Ｔｅｍｐｅｒａｔｕｒｅ ｈｙｓｔｅｒｅｓｉｓ）による抵抗の変化を示すグラフである。図４Ｂの熱履歴曲線は、２−ビットマルチレベルセル２−ｂｉｔＭＬＣの場合を挙げて説明された。‘１１’状態及び‘１０’状態でデータがプログラムされたセルを挙げて、熱履歴に関連する抵抗の変化による問題を説明する。温度の関数（１/ｋＴ、ここで、ｋはボルツマン常数、Ｔは絶対温度）の変化によって変化する抵抗素子の抵抗をグラフは示す。熱履歴は、特定時間温度を増加させた後、また元来の温度に復帰する場合の、抵抗素子の抵抗値変化を示す。すなわち、図面で各々の２−ビットデータ‘１１’、‘１０’、‘０１’、‘００’に対応する抵抗値は、温度の増加時と温度の減少時に、他の抵抗の変化率を有する。‘１０’データがプログラムされたセルの熱履歴を見ると、温度を高める時の抵抗変化３０曲線は、温度をまた下げる時の抵抗変化４０曲線と一致しない。温度が最初の温度に復帰されるとしても、温度変化の影響で抵抗素子の抵抗は、温度変化以前の値とは異なる値を有する。このような特性によって、極端な場合には‘１１’に対応する抵抗値と‘１０’に対応する抵抗値とが重なり、センシング動作の信頼性を減少させる。このような現状は、制限された抵抗範囲（Ｒｅｓｉｓｔａｎｃｅ Ｗｉｎｄｏｗ）内で２−ビット以上のデータを格納するためのマルチレベルセルＭＬＣでは、大きい技術的障壁として作用する。
図４Ａ及び図４Ｂで各々説明されたように、抵抗素子の時間、または温度によって可変される抵抗値を考慮したセンシングスキームが、マルチレベルセルの信頼性提供のためには切実に必要とされる実情がある。また、抵抗素子の可変される抵抗は、詳述した時間や温度だけでなく、多様な要因に起因し得ることは、この分野で通常の知識を有する者には自明である。本発明では、詳述した多様な要因による抵抗の変化を相殺できる可変レファレンス電圧の提供方法及び装置が提供される。
図５は、本発明の実施形態を簡略に表すマルチレベル相変化メモリ装置を示すブロック図である。図５に示すように、読み出し動作時レファレンス領域１２０のメモリセルからレファレンス電圧発生回路１４０に複数のビットライン電圧が提供される。レファレンス電圧発生器１４０は、複数のビットライン電圧を参照してレファレンス電圧Ｖｒｅｆを生成する。レファレンス電圧Ｖｒｅｆは、メイン領域１１０に含まれるメモリセルの抵抗値変化が補正できる基準値として感知増幅回路１３０に提供される。
メイン領域１１０は、マルチビットデータを格納する相変化メモリセルを含む。そして、本発明による相変化メモリ装置１００は、レファレンスセル（Ｒｅｆｅｒｅｎｃｅ ｃｅｌｌ）からなるレファレンス領域１２０を含む。
感知増幅回路１３０は、読み出し動作時に選択されたメモリセルのデータを感知する。感知増幅回路１３０は、読み出し動作時に選択されたメモリセルのビットラインに連結されるセンシングノード（Ｓｅｎｓｉｎｇ ｎｏｄｅ）の電圧を、レファレンス電圧Ｖｒｅｆと比較する。感知増幅回路１３０は、比較された結果値ＳＡ０を読み出しデータに出力する。ここで、本発明による感知増幅回路１３０は、メモリセルの抵抗値の変化を補正するためのレファレンス電圧Ｖｒｅｆが提供される。レファレンス電圧Ｖｒｅｆは、レファレンス電圧発生回路１４０から提供される。
レファレンス電圧発生回路１４０は、読み出し動作時レファレンスセルから提供されるビットライン電圧を参照して、マルチレベルセルを読み出すためのレファレンス電圧Ｖｒｅｆを生成する。一例として、２−ビットマルチレベルセルの場合、レファレンス電圧発生回路１４０は、少なくとも２つのレファレンスセルから提供されるビットライン電圧を参照して、４個の抵抗状態を識別するためのレファレンス電圧Ｖｒｅｆを生成できる。または、２−ビットマルチレベルセルの場合、レファレンス電圧発生回路１４０は、少なくとも４個のレファレンスセルから提供されるビットライン電圧を参照して、４個の抵抗状態を識別するためのレファレンス電圧Ｖｒｅｆを生成できる。
書き込みドライバ１５０は、制御ロジック１７０によって制御され、入出力バッファ回路１６０を通して提供されるデータによって、メモリセルのビットラインで書き込み電流を供給する。特に、本発明の書き込みドライバ１５０は、書き込み動作時、選択されたメイン領域１１０のメモリセルをプログラムするためのパルス電流を提供する毎に、選択されたメモリセルとワードラインを共有するようになるレファレンスセルを所定のデータにプログラムする。書き込み動作時、書き込みドライバ１５０は、選択されたワードラインＷＬに連結されるレファレンスセルを、所定の選択されたメイン領域のメモリセルと同時にプログラムする。
入出力バッファ１６０は、書き込み動作時に外部から提供される書き込みデータを書き込みドライバ１５０に提供する。入出力バッファ１６０は、読み出し動作時に感知増幅回路１３０から伝達される感知データＳＡ０を外部に伝達する。
制御ロジック１７０は、読み出し動作及び書き込み動作時に書き込みドライバ１５０及び感知増幅回路１３０の動作を制御する。特に、制御ロジック１７０は、書き込み動作時に選択されたメモリセルとワードラインを共有するレファレンス領域１２０のレファレンスセルがプログラムされるように、書き込みドライバ１５０を制御する。
アドレスデコーダ１８０は、書き込みや読み出し動作モード時に外部から提供されるアドレスＡＤＤＲをデコーディングして、メモリセルのワードライン及びビットラインを選択するための選択回路（図示せず）に提供する。たとえ、図面には図示出来なかったが、複数のメモリセルが行(または、ワードライン）と列（またはビットライン）に配列される。各メモリセルは、スイッチ素子と抵抗素子とからなる。スイッチ素子は、ＭＯＳトランジスタ、ダイオードなどのような多様な素子を用いて具現できる。抵抗素子は、上述されたＧＳＴ物質からなる相変化膜を含むように構成される。
以上の構成を通して、本発明のマルチレベル相変化メモリ装置１００は、入出力データを格納するメインセルと、メインセルと対応するレファレンスセルとを含む。レファレンスセルは、メインセルがプログラムされる毎に、特定抵抗状態にプログラムされる。したがって、レファレンスセルの時間の経過によるメモリセルを構成するＧＳＴ物質の抵抗ドリフトの大きさは、メインセルと同期される。レファレンスセルとレファレンス電圧発生回路１４０は、メインセルの抵抗変化を補正するためのレファレンス電圧を提供できる。したがって、信頼性の高いマルチレベル相変化メモリ装置を提供できる。
図６は、本発明の一実施形態によるレファレンスセルＲＭＣ<１>、ＲＭＣ<２>、及びレファレンス電圧発生回路１４０を示すブロック図である。ここで、本発明の思想を簡略に説明するために、一つのメモリセルに２−ビットが格納されるマルチレベル相変化メモリ装置を例示的に説明する。図６に示すように、レファレンスセルＲＭＣ<１>、ＲＭＣ<２>は、一つのワードラインに２つが割り当てられる。そして、レファレンスセルＲＭＣ<１>、ＲＭＣ<２>は、メイン領域のメモリセルにデータが書き込まれる毎に、相異する抵抗状態を有するようにプログラムされる。読み出し動作時、レファレンスセルＲＭＣ<１>、ＲＭＣ<２>から提供されるビットライン電圧を参照して、マルチ状態の各々を識別するためのレファレンス電圧Ｖｒｅｆを生成する。
図示されたように、メイン領域１１０のメインセルＭＣ<１>〜ＭＣ<ｎ>とレファレンス領域１２０のレファレンスセルＲＭＣ<１>、ＲＭＣ<２>は、同一のワードラインＷＬに連結される。メインセルＭＣ<１>〜ＭＣ<ｎ>は、例えば、入出力単位(例えば、１ワード（Ｗｏｒｄ）)に対応する１６個のメモリセルからなる。レファレンスセルＲＭＣ<１>、ＲＭＣ<２>は、１６個のメモリセルとワードラインＷＬとを共有するように形成される。レファレンスセルＲＭＣ<１>、ＲＭＣ<２>の各々は、メインセルＭＣ<１>〜ＭＣ<ｎ>でデータが書き込まれる毎に、相異する抵抗状態でプログラムされる。すなわち、レファレンスセルＲＭＣ<１>、ＲＭＣ<２>は、ワードラインを共有するメインセルのうち、少なくとも何れか一つがプログラムされる毎にプログラムされる。レファレンスセルＲＭＣ<１>、ＲＭＣ<２>の各々は、相異するマルチビットデータでプログラムされることによって、相異するセル抵抗を有する。レファレンスセルＲＭＣ<１>、ＲＭＣ<２>に書き込まれたマルチビットデータについては、後述する図７で詳細に説明する。
読み出し動作時、アドレスによってワードラインＷＬが選択され、選択されたワードラインに連結するメモリセルに格納されたデータがビットラインＢＬ<１>〜ＢＬ<ｎ>、ＲＢＬ<１>、ＲＢＬ<２>によって感知される。より詳細に説明すれば、各々のビットラインは、プリチャージ回路（図示せず）によってプリチャージされ、感知増幅回路１３０は、プリチャージされたビットラインの電圧を感知して、メモリセルに格納されたデータを判別する。すなわち、感知増幅回路１３０は、ビットラインＢＬ<１>〜ＢＬ<ｎ>の感知ノードから感知される電位と、レファレンス電圧発生回路１４０から提供されるレファレンス電圧Ｖｒｅｆとを比較する。比較結果によって選択されたメモリセルの各々に格納されたデータが感知されて出力される。特に、本発明の相変化メモリ装置は、レファレンスセルＲＭＣ<１>、ＲＭＣ<２>のビットラインＲＢＬ<１>、ＲＢＬ<２>の電位によって、レファレンス電圧Ｖｒｅｆを生成する。レファレンスセルＲＭＣ<１>、ＲＭＣ<２>は、プログラム動作時に、４個のマルチ状態のうち、相異する状態で各々プログラムされた。したがって、レファレンスセルＲＭＣ<１>、ＲＭＣ<２>は、相異する抵抗値を有する。メインセルＭＣ<１>〜ＭＣ<ｎ>とレファレンスセルＲＭＣ<１>、ＲＭＣ<２>は、プログラムされた時間が同一である。したがって、時間の経過によってメインセルＭＣ<１>〜ＭＣ<ｎ>とレファレンスセルＲＭＣ<１>、ＲＭＣ<２>との可変抵抗体ＧＳＴで発生する抵抗変化率は同一である。
読み出し動作時に、レファレンスセルＲＭＣ<１>、ＲＭＣ<２>の抵抗値変化は、ビットラインＲＢＬ<１>、ＲＢＬ<２>を通して感知される。ビットラインＲＢＬ<１>、ＲＢＬ<２>の電圧Ｖ１、Ｖ２は、レファレンス電圧発生回路１４０に提供される。レファレンス電圧発生回路１４０は、レファレンスセルＲＭＣ<１>、ＲＭＣ<２>から感知される抵抗の変化を参照して、抵抗ドリフトを補正するためのレファレンス電圧Ｖｒｅｆを生成する。生成されたレファレンス電圧Ｖｒｅｆは、感知増幅回路１３０に提供される。感知増幅回路１３０は、レファレンス電圧ＶｒｅｆとメインセルＭＣ<１>〜ＭＣ<ｎ>のビットライン電圧とを比較して、感知データＳＡ０に出力する。ここで、レファレンスセルＲＭＣ<１>、ＲＭＣ<２>の各々のプログラム状態は、２−ビットデータに対応する４個のマルチ状態のうち、相異する２つに対応する。例えば、レファレンスセルＲＭＣ<１>は、データ‘０１’に対応する状態で、レファレンスセルＲＭＣ<２>は、データ‘１０’に対応する状態でプログラムできる。
たとえば、図６には一つのワードラインを共有するメインセルＭＣ<１>〜ＭＣ<ｎ>とレファレンスセルＲＭＣ<１>、ＲＭＣ<２>が示されているが、セルアレイに含まれるすべてのメモリセルは、以上で説明された構造によって構成される。また、複数のビットライン電圧が入力される感知増幅回路１３０が示されているが、ビットラインの各々に対応する感知増幅器（Ｓｅｎｓｅ Ａｍｐｌｉｆｉｅｒ）が感知増幅回路１３０に含まれる。例えば、ビット構造がｘ８である場合、感知増幅回路１３０は８個の感知増幅器（Ｓｅｎｓｅ Ａｍｐｌｉｆｉｅｒ）を含む。ビット構造がｘ１６である場合、１６個の感知増幅器（Ｓｅｎｓｅ Ａｍｐｌｉｆｉｅｒ）が要求される。だが、感知増幅器等の数がビット構造に限られないことは、この分野で通常の知識を有する者には自明である。
詳述した構成とレファレンスセルＲＭＣ<１>、ＲＭＣ<２>のプログラムを通して、本発明の相変化メモリ装置は、読み出し動作時に、時間の経過によって発生するメモリセルの抵抗ドリフト影響を補正できる。したがって、マルチレベル相変化メモリ装置において、読み出し動作の信頼性を高めることができる。
図７は、詳述した図６のレファレンスセルＲＭＣ<１>、ＲＭＣ<２>のプログラム方法、及びレファレンス電圧の生成方法を示す図面である。図７に示すように、レファレンスセルＲＭＣ<１>、ＲＭＣ<２>の各々は、２−ビットデータ‘００’、‘０１’、‘１０’、‘１１’に対応する抵抗状態のうち、相異する２つの状態で各々プログラムされる。そして、読み出し動作時に、レファレンス電圧発生回路１４０は、レファレンスセルＲＭＣ<１>、ＲＭＣ<２>の各々のビットライン電圧を参照して、レファレンス電圧Ｖｒｅｆ１、Ｖｒｅｆ２、Ｖｒｅｆ３を生成する。ここで、例示的な実施形態としてレファレンスセルＲＭＣ<１>は、データ‘０１’に対応する抵抗値を有するように、かつレファレンスセルＲＭＣ<２>は、データ‘１０’に対応する抵抗値を有するようにプログラムされる。レファレンスセルＲＭＣ<１>、ＲＭＣ<２>のプログラム動作は、同一のワードラインと連結するメインセルＭＣ<１>〜ＭＣ<ｎ>がプログラムされる時点と同一である。メインセルＭＣ<１>〜ＭＣ<ｎ>の抵抗値変化は、プログラム当時の状態２１０、２２０、２３０、２４０からドリフト状態２１１、２２１、２３１、２４１に移動する。このような抵抗値のドリフトは、各々データ‘０１’とデータ‘１０’にプログラムされたレファレンスセルＲＭＣ<１>、ＲＭＣ<２>でも同一に発生する。プログラムされた直後、レファレンスセルＲＭＣ<１>の抵抗は、データ‘０１’に対応する状態２２０に含まれる。時間の経過によって、レファレンスセルＲＭＣ<１>の抵抗は、ドリフトされた状態２２１に分布する。プログラムされた直後、レファレンスセルＲＭＣ<２>の抵抗は、データ‘１０’に対応する状態２３０に含まれる。時間の経過によって、レファレンスセルＲＭＣ<２>の抵抗は、ドリフトされた状態２３１に分布する。
読み出し動作時に、外部から読み出し命令が入力されれば、メモリセルのビットラインはプリチャージされる。そして、ワードラインＷＬが活性化（例えば、ワードライン電圧が‘ＬＯＷ’レベルに遷移）される。選択されたワードラインと連結されたメインセルＭＣ<１>〜ＭＣ<ｎ>及びレファレンスセルＲＭＣ<１>、ＲＭＣ<２>のデータは、プリチャージされたビットラインＢＬの電位変化として感知される。感知増幅回路１３０は、メインセルＭＣ<１>〜ＭＣ<ｎ>のビットライン電圧を感知する。レファレンス電圧発生回路１４０には、レファレンスセルＲＭＣ<１>、ＲＭＣ<２>の各々のビットライン電圧が提供される。レファレンス電圧発生回路１４０には、ビットラインＲＢＬ<１>、ＲＢＬ<２>に形成される電圧Ｖ１、Ｖ２が提供される。
レファレンス電圧発生回路１４０は、ビットライン電圧Ｖ１のレベルを参照して‘００’状態と‘０１’状態を識別するためのレファレンス電圧Ｖｒｅｆ１を生成する。すなわち、レファレンス電圧発生回路１４０は、ビットライン電圧Ｖ１のレベルを参照して、読み出しマージン（例えば、ΔＶ）を提供できるレベルを有するレファレンス電圧Ｖｒｅｆ１を生成する。すなわち、レファレンス電圧発生回路１４０は、ビットライン電圧Ｖ１を通して感知されたドリフトされた抵抗値２２１を参照して、レファレンス電圧Ｖｒｅｆ１を決定する。
また、レファレンス電圧発生回路１４０は、ビットライン電圧Ｖ２のレベルを参照して、‘１０’状態と‘１１’状態を識別するためのレファレンス電圧Ｖｒｅｆ３を生成する。レファレンスセルＲＭＣ<２>は、‘１０’状態でプログラムされたドリフトした状態２３１に対応する抵抗値を有する。すなわち、レファレンス電圧発生回路１４０は、ビットライン電圧Ｖ２を通して感知されたドリフトした抵抗値２３１を参照して、レファレンス電圧Ｖｒｅｆ３を決定する。すなわち、レファレンス電圧発生回路１４０は、ビットライン電圧Ｖ２のレベルを参照して、読み出しマージン（例えば、ΔＶ）を提供できるレベルのレファレンス電圧Ｖｒｅｆ３を生成する。
レファレンス電圧発生回路１４０は、既に決定されたレファレンス電圧Ｖｒｅｆ１、Ｖｒｅｆ３を用いて、‘０１’状態と‘１０’状態を識別するためのレファレンス電圧Ｖｒｅｆ２を生成する。レファレンス電圧Ｖｒｅｆ２は、レファレンス電圧Ｖｒｅｆ１とレファレンス電圧Ｖｒｅｆ３の算術平均値“（Ｖｒｅｆ１+Ｖｒｅｆ３）/２”で決定されることができる。
以上のレファレンス電圧発生回路１４０の動作を通して、時間の経過によってメモリセルの抵抗値がドリフト（Ｄｒｉｆｔ）されても、相変化メモリ装置の信頼性の高い読み出し動作が可能である。
図８は、レファレンス領域１２０のレファレンスセルＲＭＣ<１>、ＲＭＣ<２>、ＲＭＣ<３>、ＲＭＣ<４>、及びレファレンス電圧発生回路１４０の他の実施形態を簡略に示すブロック図である。ここで、本発明の思想を簡略に説明するために、一つのメモリセルに２−ビットが格納される２−ビットマルチレベル相変化メモリ装置を例示的に説明する。図８に示すように、レファレンスセルは、一つのワードラインに少なくとも４個が割り当てられる。レファレンスセルの各々は、メイン領域のメモリセルにデータが書き込まれる毎に、４個の状態のうち、何れか一つでプログラムされる。また、レファレンスセルの各々は、相異する抵抗値に対応する状態でプログラムされる。読み出し動作時に、レファレンス電圧発生回路１４０は、レファレンスセルから提供されるビットライン電圧Ｖ１、Ｖ２、Ｖ３、Ｖ４を参照して、マルチビットの各々を識別するためのレファレンス電圧Ｖｒｅｆを生成する。
図示のように、メイン領域１１０のメインセルＭＣ<１>〜ＭＣ<ｎ>と、レファレンス領域１２０のレファレンスセルＲＭＣ<１>、ＲＭＣ<２>、ＲＭＣ<３>、ＲＭＣ<４>は、同一のワードラインＷＬに連結される。メインセルＭＣ<１>〜ＭＣ<ｎ>は、例えば、１６個のメモリセルからなることができる。レファレンスセルＲＭＣ<１>、ＲＭＣ<２>、ＲＭＣ<３>、ＲＭＣ<４>は、１６個のメモリセルとワードラインを共有するように構成される。レファレンスセルＲＭＣ<１>、ＲＭＣ<２>、ＲＭＣ<３>、ＲＭＣ<４>は、メインセルＭＣ<１>〜ＭＣ<ｎ>にデータが書き込まれる毎にプログラムされる。レファレンスセルＲＭＣ<１>、ＲＭＣ<２>、ＲＭＣ<３>、ＲＭＣ<４>は、相異するデータに対応する抵抗値で各々プログラムされる。レファレンスセルＲＭＣ<１>、ＲＭＣ<２>、ＲＭＣ<３>、ＲＭＣ<４>に書き込まれるデータについては、後述する図９で詳細に説明する。
読み出し動作時に、アドレスによってワードラインＷＬが選択され、選択されたワードラインに連結されるメモリセルに格納されたデータが、ビットラインＢＬ<１>〜ＢＬ<ｎ>、ＲＢＬ<１>、ＲＢＬ<２>、ＲＢＬ<３>、ＲＢＬ<４>によって感知される。より詳細に説明すると、各々のビットラインは、プリチャージ回路（図示せず）によってプリチャージされ、感知増幅回路１３０はプリチャージされたビットラインの電位変化を感知して、メモリセルに格納されたデータを判断する。すなわち、感知増幅回路１３０は、ビットラインＢＬ<１>〜ＢＬ<ｎ>の感知ノードから感知される電圧と、レファレンス電圧発生回路１４０から提供されるレファレンス電圧Ｖｒｅｆとを比較する。比較結果によって選択されたメモリセルの各々に格納されたデータが感知されて出力される。特に、本発明の相変化メモリ装置は、レファレンスセルＲＭＣ<１>、ＲＭＣ<２>、ＲＭＣ<３>、ＲＭＣ<４>のビットラインＲＢＬ<１>、ＲＢＬ<２>、ＲＢＬ<３>、ＲＢＬ<４>電位によって、レファレンス電圧Ｖｒｅｆが生成される。レファレンスセルＲＭＣ<１>、ＲＭＣ<２>、ＲＭＣ<３>、ＲＭＣ<４>は、プログラム動作時に、マルチビットデータの４個の状態中、相異する状態のうち、何れか一つで各々プログラムされた。したがって、レファレンスセルＲＭＣ<１>、ＲＭＣ<２>、ＲＭＣ<３>、ＲＭＣ<４>の各々は、相異するセル抵抗を有する。読み出し動作時、レファレンスセルＲＭＣ<１>、ＲＭＣ<２>、ＲＭＣ<３>、ＲＭＣ<４>の抵抗値によって、ビットラインＲＢＬ<１>、ＲＢＬ<２>、ＲＢＬ<３>、ＲＢＬ<４>に形成されるセンシング電圧は、異なって発現される。メインセルＭＣ<１>〜ＭＣ<ｎ>ＭＣ<１>〜ＭＣ<ｎ>と、レファレンスセルＲＭＣ<１>、ＲＭＣ<２>、ＲＭＣ<３>、ＲＭＣ<４>は、同一の時点にプログラムされた。したがって、同一の時間変数を有する。レファレンスセルＲＭＣ<１>、ＲＭＣ<２>、ＲＭＣ<３>、ＲＭＣ<４>は、時間経過によるメモリセルの抵抗変化を検出して、レファレンス電圧発生回路１４０に提供する。レファレンス電圧発生回路１４０は、レファレンスセルＲＭＣ<１>、ＲＭＣ<２>、ＲＭＣ<３>、ＲＭＣ<４>から感知される抵抗の変化を参照して、時間経過を補正するためのレファレンス電圧Ｖｒｅｆを生成して、感知増幅回路１３０に提供する。感知増幅回路１３０は、レファレンス電圧Ｖｒｅｆとメイン領域１１０の相変化メモリ装置のビットライン電圧とを比較して、感知データＳＡ０として出力する。ここで、レファレンスセルＲＭＣ<１>、ＲＭＣ<２>、ＲＭＣ<３>、ＲＭＣ<４>の各々のプログラム状態は、２−ビットデータに対応する４個の状態の各々に対応する。例えば、レファレンスセルＲＭＣ<１>は、データ‘００’に対応する状態で、レファレンスセルＲＭＣ<２>は、データ‘０１’に対応する状態で、レファレンスセルＲＭＣ<３>は、データ‘１０’に対応する状態で、及びレファレンスセルＲＭＣ<４>は、データ‘００’に対応する状態で、プログラムできる。
以上、レファレンスセルＲＭＣ<１>、ＲＭＣ<２>、ＲＭＣ<３>、ＲＭＣ<４>が２−ビットデータに対応する４個の状態を有する２−ビットマルチレベル相変化メモリ装置に対して掲示されたが、本発明は、これに限定しない。例えば、レファレンスセルは、３−ビットマルチレベル相変化メモリ装置では、すべての抵抗状態でプログラムされるセルを具備するために、８個が含まれる。たとえば、図８には一つのワードラインを共有するメインセルＭＣ<１>〜ＭＣ<ｎ>と、レファレンスセルＲＭＣ<１>、ＲＭＣ<２>、ＲＭＣ<３>、ＲＭＣ<４>が示されているが、セルアレイに含まれるすべてのメモリセルが、説明された構造と同一に構成される。
詳述した構成とレファレンスセルＲＭＣ<１>、ＲＭＣ<２>、ＲＭＣ<３>、ＲＭＣ<４>のプログラムを通して、読み出し動作時の時間の経過によって発生するメモリセルの抵抗ドリフト影響を補正できる。したがって、マルチレベル相変化メモリ装置において、読み出し動作の信頼性を高めることができる。
図９は、詳述した図８のレファレンスセルＲＭＣ<１>、ＲＭＣ<２>、ＲＭＣ<３>、ＲＭＣ<４>のプログラム方法及びレファレンス電圧の生成方法を示す図面である。図９に示すように、レファレンスセルＲＭＣ<１>、ＲＭＣ<２>、ＲＭＣ<３>、ＲＭＣ<４>は、２−ビットデータ‘００’、‘０１’、‘１０’、‘１１’の各々に対応する状態のうち、対応する状態で各々プログラムされる。読み出し動作時に、レファレンス電圧発生回路１４０は、レファレンスセルＲＭＣ<１>、ＲＭＣ<２>、ＲＭＣ<３>、ＲＭＣ<４>の各々のビットライン電圧を参照して、レファレンス電圧Ｖｒｅｆ１、Ｖｒｅｆ２、Ｖｒｅｆ３を生成する。
レファレンスセルＲＭＣ<１>、ＲＭＣ<２>、ＲＭＣ<３>、ＲＭＣ<４>の各々は、４種類の抵抗状態の各々に対応するようにプログラムできる。ここで、例示的な実施形態で、レファレンスセルＲＭＣ<１>は、データ‘００’に対応する状態３１０の抵抗値を有するように、レファレンスセルＲＭＣ<２>は、データ‘０１’に対応する状態３２０の抵抗値を有するように、レファレンスセルＲＭＣ<３>は、データ‘１０’に対応する状態３３０の抵抗値を有するように、そしてレファレンスセルＲＭＣ<４>は、データ‘１１’に対応する状態３４０の抵抗値を有するようにプログラムされる。レファレンスセルＲＭＣ<１>、ＲＭＣ<２>、ＲＭＣ<３>、ＲＭＣ<４>のプログラムは、メインセルＭＣ<１>〜ＭＣ<ｎ>がプログラムされる時点と同一である。すなわち、同一のワードラインＷＬに連結されるメインセルＭＣ<１>〜ＭＣ<ｎ>がプログラムされる毎に、レファレンスセルＲＭＣ<１>、ＲＭＣ<２>、ＲＭＣ<３>、ＲＭＣ<４>は詳述した状態でプログラムされる。したがって、メモリセルの抵抗素子で発生する抵抗値のタイムドリフトの大きさは、メインセルＭＣ<１>〜ＭＣ<ｎ>とレファレンスセルＲＭＣ<１>、ＲＭＣ<２>、ＲＭＣ<３>、ＲＭＣ<４>において同一である。時間の経過によってメインセルＭＣ<１>〜ＭＣ<ｎ>の抵抗値は、プログラム当時の状態３１０、３２０、３３０、３４０からドリフトした状態３１１、３２１、３３１、３４１に移動する。このような抵抗値変化は、データ‘００’、‘０１’、‘１０’及び‘１１’でプログラムされたレファレンスセルＲＭＣ<１>、ＲＭＣ<２>、ＲＭＣ<３>、ＲＭＣ<４>でも同一に発生する。
外部から読み出し命令が入力されれば、メモリセルのビットラインはプリチャージされる。そして、ワードラインが活性化（例えば、ワードライン電圧が‘ＬＯＷ’レベルに遷移)される。選択されたワードラインと連結されたメイン領域のメモリセルＭＣ<１>〜ＭＣ<ｎ>、及びレファレンスセルＲＭＣ<１>、ＲＭＣ<２>、ＲＭＣ<３>、ＲＭＣ<４>のデータは、プリチャージされたビットラインＢＬの電位変化として感知される。感知増幅回路１３０は、メインセルＭＣ<１>〜ＭＣ<ｎ>のビットライン電位を感知する。レファレンス電圧発生回路１４０には、レファレンスセルＲＭＣ<１>、ＲＭＣ<２>、ＲＭＣ<３>、ＲＭＣ<４>のビットライン電位が提供される。レファレンス電圧発生回路１４０には、ビットラインＲＢＬ<１>、ＲＢＬ<２>、ＲＢＬ<３>、ＲＢＬ<４>に形成される電圧Ｖ１、Ｖ２、Ｖ３、Ｖ４が提供される。レファレンス電圧発生回路１４０は、電圧Ｖ１、Ｖ２、Ｖ３、Ｖ４のレベルを用いてレファレンス電圧を生成する。レファレンス電圧発生回路１４０は、電圧Ｖ１、Ｖ２、Ｖ３、Ｖ４を参照して、抵抗のドリフトを考慮した各状態に対応するレファレンス電圧Ｖｒｅｆ１、Ｖｒｅｆ２、Ｖｒｅｆ３を生成する。２つのレファレンスセルを含む場合に比べて、各状態に対応する抵抗値でプログラムされるレファレンスセルを含む実施形態は、レファレンス電圧発生回路１４０の負担を減らすことができる。この実施形態では、２−ビットデータを格納する４個の抵抗状態を有する相変化メモリ装置に限定してレファレンスセルＲＭＣ<１>、ＲＭＣ<２>、ＲＭＣ<３>、ＲＭＣ<４>が提供されることが説明された。すなわち、一つのワードライン当たり４個のレファレンスセルが提供されなければならない。しかしながら、３−ビットデータを格納するマルチレベルセルである場合、一つのワードライン当たりに提供されるべきレファレンスセルの数は８個である。
以上、図９に示されたように、本発明のレファレンス電圧発生回路１４０は、抵抗のタイムドリフトに関係なく、最小の読み出しエラーを提供できるレファレンス電圧を提供できる。
図１０は、図８のレファレンスセルＲＭＣ<１>、ＲＭＣ<２>、ＲＭＣ<３>、ＲＭＣ<４>から提供される電圧Ｖ１、Ｖ２、Ｖ３、Ｖ４を用いた、可変的なレファレンス電圧Ｖｒｅｆ１、Ｖｒｅｆ２、Ｖｒｅｆ３の生成及び／または計算を例証する図である。詳述した図９から具体的に記述されなかったが、各々の可変的なレファレンス電圧Ｖｒｅｆ１、Ｖｒｅｆ２、Ｖｒｅｆ３は、簡単な算術演算を通して決定できる。すなわち、データ‘００’とデータ‘０１’を分別するためのレファレンス電圧Ｖｒｅｆ１は、レファレンスセルＲＭＣ<１>、ＲＭＣ<２>から提供される電圧Ｖ１、Ｖ２の算術平均（Ｍｅｄｉａｎ）で提供される。データ‘０１’とデータ‘１０’を分別するためのレファレンス電圧Ｖｒｅｆ２は、レファレンスセルＲＭＣ<２>、ＲＭＣ<３>から提供される電圧Ｖ２、Ｖ３の算術平均（Ｍｅｄｉａｎ）、すなわち、（Ｖ２＋Ｖ３）/２で提供される。データ‘１０’とデータ‘００’を分別するためのレファレンス電圧Ｖｒｅｆ３は、レファレンスセルＲＭＣ<３>、ＲＭＣ<４>から提供される電圧Ｖ３、Ｖ４の算術平均（Ｍｅｄｉａｎ）で提供される。もちろん、レファレンスセルＲＭＣ<１>、ＲＭＣ<２>、ＲＭＣ<３>、ＲＭＣ<４>の各々は、４種類の抵抗状態の各々に対応するようにプログラムされなければならない。例示的に、レファレンスセルＲＭＣ<１>はデータ‘００’に対応する状態（３１０、図９参照）の抵抗値を有するように、レファレンスセルＲＭＣ<２>はデータ‘０１’に対応する状態（３２０、図９参照）の抵抗値を有するように、レファレンスセルＲＭＣ<３>はデータ‘１０’に対応する状態（３３０、図９参照）の抵抗値を有するように、及びレファレンスセルＲＭＣ<４>はデータ‘１１’に対応する状態（３４０、図９参照）の抵抗値を有するようにプログラムされる。レファレンスセルＲＭＣ<１>、ＲＭＣ<２>、ＲＭＣ<３>、ＲＭＣ<４>のプログラムは、メインセルＭＣ<１>〜ＭＣ<ｎ>がプログラムされる時点と同一である。すなわち、同一ワードラインＷＬに連結されるメインセルＭＣ<１>〜ＭＣ<ｎ>がプログラムされる毎に、レファレンスセルＲＭＣ<１>、ＲＭＣ<２>、ＲＭＣ<３>、ＲＭＣ<４>は詳述した状態でプログラムされる。したがって、メモリセルの抵抗素子で発生する抵抗値のタイムドリフト及び熱履歴による変化の大きさは、メインセルＭＣ<１>〜ＭＣ<ｎ>とレファレンスセルＲＭＣ<１>、ＲＭＣ<２>、ＲＭＣ<３>、ＲＭＣ<４>において同一である。熱履歴と時間の経過によってメインセルＭＣ<１>〜ＭＣ<ｎ>の抵抗値が変化しても、このような抵抗値変化はデータ‘００’、‘０１’、‘１０’及び‘１１’でプログラムされたレファレンスセルＲＭＣ<１>、ＲＭＣ<２>、ＲＭＣ<３>、ＲＭＣ<４>でも同一に発生する。したがって、詳述した抵抗の変化を補正できるレファレンス電圧Ｖｒｅｆ１、Ｖｒｅｆ２、Ｖｒｅｆ３が提供される。ここで、レファレンス電圧Ｖｒｅｆ１、Ｖｒｅｆ２、Ｖｒｅｆ３は熱履歴や、タイムドリフト、またはその他の多様な要因に対しても可変的に生成されるので、最適のレファレンス電圧に提供される。
図１１は、本発明のマルチレベル相変化メモリ装置を装着する情報処理システムを例示的に示すブロック図である。本発明のマルチレベル相変化メモリ装置は、電力が遮断されても格納されたデータを維持できる不揮発性メモリ装置である。相変化メモリ装置は、ランダムデータアクセスを支援し、速いデータ読み出し及び処理を提供する。これは相変化メモリ装置がコードストレージ（コードの記憶）に理想的であることを意味する。セルラフォン、ＰＤＡデジタルカメラ、ポータブルゲームコンソール、及びＭＰ３プレーヤのようなモバイル装置の使用増加によって、相変化メモリ装置はコードストレージ（Ｃｏｄｅ ｓｔｏｒａｇｅ）だけでなく、データストレージ（Ｄａｔａ ｓｔｏｒａｇｅ）としてより広く使用される。相変化メモリ装置は、また、ＨＤＴＶ、ＤＶＤ、ルータ、及びＧＰＳのようなホームアプリケーションに使用される。本発明によるマルチレベル相変化メモリ装置を含んだ情報処理システムが図１１に概略的に図示されている。コンピュータシステム、モバイル機器などのような本発明による情報処理システム４００は、システムバス４６０に電気的に連結された入出力装置４２０、プロセシングユニット４３０、モデム４４０、ユーザインタフェース４５０などからなる。情報処理システムは、このような構成に、本発明による相変化メモリ装置４１０を含む。相変化メモリ装置４１０は、図５で説明されたものと同一のマルチレベル相変化メモリ装置で具現される。マルチレベル相変化メモリ装置４１０は、プロセシングユニット４３０から提供されるデータを格納する。または、マルチレベル相変化メモリ装置４１０は、情報処理システム４００のその他の構成から要請されるデータを提供できる。本発明による情報処理システム４００がモバイル装置である場合、情報処理システム４００の動作電圧を供給するためのバッテリ（図示せず）が追加的に提供される。たとえば、図面には示されなかったが、本発明による情報処理システム４１０には、応用チップセット（Ａｐｐｌｉｃａｔｉｏｎ ｃｈｉｐｓｅｔ）、カメライメージプロセッサ（Ｃａｍｅｒａ Ｉｍａｇｅ Ｐｒｏｃｅｓｓｏｒ：ＣＩＳ）、モバイルＤＲＡＭ、ＮＡＮＤフラッシュメモリ装置、などがさらに提供されることは、この分野の通常的な知識を有する者に自明である。
本発明の範囲、または技術的思想を逸脱せず、本発明の構造が多様に修正、変更できることは、この分野に熟練された者に自明である。詳述した内容を考慮してみる場合、もし、本発明の修正及び変更が請求の範囲及び同等物の範疇内に属すると、本発明がこの発明の変更及び修正を含むことと見なされる。
各々相変化メモリ装置のセル構造を示す図面である。 各々相変化メモリ装置のセル構造を示す図面である。 相変化メモリ装置のプログラム時の温度特性を示す図面である。 相変化メモリ装置の非晶質ボリュームによるマルチレベル状態を示すための図面である。 相変化メモリセルの時間による抵抗特性を示す図面である。 相変化メモリセルの熱履歴による抵抗特性を示す図面である。 本発明による相変化メモリ装置を簡略に示すブロック図である。 本発明の第１実施形態による構成を示すブロック図である。 図６のレファレンスセルのプログラム状態を示す図面である。 本発明の第２実施形態による構成を示すブロック図である。 図８のレファレンスセルのプログラム状態を示す図面である。 本発明による可変レファレンス電圧を示す図面である。 本発明による情報処理システムを示すブロック図である。
符号の説明
１０、２０ ＰＲＡＭセル
１１０ メインセル領域
１２０ レファレンスセル領域
１３０ 感知増幅回路
１４０ レファレンス電圧発生回路
１５０ 書き込みドライバ
１６０ 入出力バッファ
１７０ 制御ロジック
１８０ アドレスデコーダ
４１０ 相変化メモリ装置
４２０ 入出力装置
４３０ プロセシングユニット
４４０ モデム
４５０ ユーザインタフェース
４６０ システムバス

Claims (40)

  1. マルチビットデータの各々に対応する複数の抵抗状態のうち、何れか一つを有するようにプログラムされる複数のメインセルと、
    前記複数のメインセルがプログラムされる毎に、前記複数の抵抗状態のうち、相異する少なくとも２つの抵抗状態を有するようにプログラムされる複数のレファレンスセルと、
    前記複数のレファレンスセルを感知して前記複数の抵抗状態の各々を識別するためのレファレンス電圧を生成するレファレンス電圧発生回路と、を含む可変抵抗メモリ装置。
  2. 前記複数のメインセルと前記複数のレファレンスセルは、同一のワードラインに連結されることを特徴とする請求項１に記載の可変抵抗メモリ装置。
  3. 前記複数のレファレンスセルは、前記複数の抵抗状態のうち、相異する２つの状態に対応する抵抗値を有するようにプログラムされることを特徴とする請求項１に記載の可変抵抗メモリ装置。
  4. 前記複数のレファレンスセルは、前記複数のメインセルが相異する抵抗の大きさを有する第１〜第４状態のうち、何れか一つの状態でプログラムされる毎に、前記第２状態でプログラムされる第１レファレンスセルと、前記第２状態より高い抵抗値を有する第３状態でプログラムされる第２レファレンスセルと、を含むことを特徴とする請求項３に記載の可変抵抗メモリ装置。
  5. 前記レファレンス電圧発生回路は、
    前記第１レファレンスセルのビットラインを感知して前記第１状態及び前記第２状態を識別するための第１レファレンス電圧と、
    前記第２レファレンスセルのビットラインを感知して前記第３状態及び前記第４状態を識別するための第３レファレンス電圧と、
    前記第１レファレンス電圧と前記第３レファレンス電圧とのレベルを用いて前記第２状態及び前記第３状態を識別するための第２レファレンス電圧を生成することを特徴とする請求項４に記載の可変抵抗メモリ装置。
  6. 前記第２レファレンス電圧は、前記第１レファレンス電圧と前記第３レファレンス電圧との算術平均であることを特徴とする請求項５に記載の可変抵抗メモリ装置。
  7. 前記複数のレファレンスセルは、前記複数の抵抗状態の各々に対応する抵抗値を有するようにプログラムされることを特徴とする請求項１に記載の可変抵抗メモリ装置。
  8. 前記複数のレファレンスセルの数は、前記複数の抵抗状態の各々に対応することを特徴とする請求項７に記載の可変抵抗メモリ装置。
  9. 前記複数のレファレンスセルは、前記複数のメインセルが相異する抵抗の大きさを有する第１〜第４状態のうち、何れか一つに対応する抵抗値を有するようにプログラムされる毎に、
    前記第１状態でプログラムされる第１レファレンスセルと、
    前記第１状態より高い抵抗値を有する前記第２状態でプログラムされる第２レファレンスセルと、
    前記第２状態より高い抵抗値を有する前記第３状態でプログラムされる第３レファレンスセルと、
    前記第３状態より高い抵抗値を有する前記第４状態でプログラムされる第４レファレンスセルと、を含むことを特徴とする請求項８に記載の可変抵抗メモリ装置。
  10. 前記レファレンス電圧発生回路は、前記第１〜第４レファレンスセルのビットラインを感知して前記第１〜第４状態を各々識別するための第１ないし第３レファレンス電圧を生成することを特徴とする請求項９に記載の可変抵抗メモリ装置。
  11. 前記複数のメインセル及び前記複数のレファレンスセルの各々は、
    前記複数の抵抗状態のうち、何れか一つを有する可変抵抗体と、
    前記ワードラインに提供される選択信号に応答して選択されるようにスイッチする選択素子と、を含むことを特徴とする請求項１に記載の可変抵抗メモリ装置。
  12. 前記可変抵抗体は、カルコゲン化合物（Ｃｈａｌｃｏｇｅｎｉｄｅ ａｌｌｏｙｓ）で形成されることを特徴とする請求項１１に記載の可変抵抗メモリ装置。
  13. 前記可変抵抗体は、前記複数の抵抗状態の各々に対応する結晶状態と複数の非晶質状態とを有することを特徴とする請求項１１に記載の可変抵抗メモリ装置。
  14. 前記複数のメインセルの各々のビットライン電圧と前記レファレンス電圧とを比較して前記複数のメインセルに格納されたマルチビットデータを読み出す感知増幅回路をさらに含むことを特徴とする請求項１に記載の可変抵抗メモリ装置。
  15. 前記複数のメインセルがプログラムされる毎に、前記複数の抵抗状態のうち相異する少なくとも２つの状態を有するように、前記複数のレファレンスセルをプログラムする書き込みドライバをさらに含むことを特徴とする請求項１に記載の可変抵抗メモリ装置。
  16. 各々が複数の抵抗状態のうち何れか一つを有するメモリセルを含む可変抵抗メモリ装置の読み出し方法であって、
    複数のレファレンスセルから感知されるビットライン電圧を用いてレファレンス電圧を生成するステップと、
    前記レファレンス電圧を参照してメインセルにプログラムされたデータを読み出すステップと、を含むことを特徴とする読み出し方法。
  17. 前記複数のレファレンスセルが前記複数の抵抗状態うち少なくとも２つの状態を有するようにプログラムされるステップをさらに含むことを特徴とする請求項１６に記載の読み出し方法。
  18. 前記複数のレファレンスセルと前記メインセルは、同一ワードラインに連結されることを特徴とする請求項１７に記載の読み出し方法。
  19. 前記複数のレファレンスセルは、前記メインセルのうち、少なくとも一つがプログラムされる毎にプログラムされることを特徴とする請求項１８に記載の読み出し方法。
  20. 前記レファレンスセルは、前記複数の抵抗状態のうち、相異する２つの状態に対応する抵抗値を有するようにプログラムされることを特徴とする請求項１９に記載の読み出し方法。
  21. 前記レファレンス電圧を生成するステップにおいて、前記レファレンスセルから感知される相異する２つの状態に対応するビットライン電圧を用いて前記複数の抵抗状態の各々を識別するための複数のレファレンス電圧が生成されることを特徴とする請求項２０に記載の読み出し方法。
  22. 前記複数のレファレンスセルは、前記相異する２つの状態に対応する抵抗値を有するようにプログラムされる２つのレファレンスセルからなることを特徴とする請求項２１に記載の読み出し方法。
  23. 前記複数のレファレンスセルは、前記複数の抵抗状態の各々に対応する抵抗値を有するようにプログラムされることを特徴とする請求項１９に記載の読み出し方法。
  24. 前記複数のレファレンスセルの数は、前記複数の抵抗状態に対応することを特徴とする請求項２３に記載の読み出し方法。
  25. 前記レファレンス電圧を生成するステップにおいて、前記複数のレファレンスセルの各々のビットライン電圧を用いて前記複数の抵抗状態の各々を識別するための複数のレファレンス電圧が生成されることを特徴とする請求項２４に記載の読み出し方法。
  26. 前記メインセルと複数のレファレンスセルは、相変化メモリセルからなることを特徴とする請求項１６に記載の読み出し方法。
  27. 各々が複数の抵抗状態のうち何れか一つを有するマルチレベル相変化メモリ装置のレファレンス電圧生成方法であって、
    複数のレファレンスセルを前記複数の抵抗状態うち、少なくとも２つの状態に対応する抵抗値を有するようにプログラムするステップと、
    前記複数のレファレンスセルから感知されるビットライン電圧を用いてレファレンス電圧を生成するステップと、を含むレファレンス電圧生成方法。
  28. 前記複数のレファレンスセルをプログラムするステップは、前記複数のレファレンスセルと同一のワードラインに連結されるメインセルのうち、少なくとも一つがプログラムされる毎に行なわれることを特徴とする請求項２７に記載のレファレンス電圧生成方法。
  29. 前記複数のレファレンスセルは、前記複数の抵抗状態のうち、相異する２つの状態に対応する抵抗値でプログラムされることを特徴とする請求項２８に記載のレファレンス電圧生成方法。
  30. 前記レファレンス電圧を生成するステップにおいて、前記相異する２つの状態に対応するビットライン電圧を用いて前記複数の抵抗状態の各々を識別するためのレファレンス電圧が生成されることを特徴とする請求項２９に記載のレファレンス電圧生成方法。
  31. 前記複数のレファレンスセルは、各々相異する２つの状態に対応する抵抗値を有するようにプログラムされる２つの相変化メモリセルからなることを特徴とする請求項３０に記載のレファレンス電圧生成方法。
  32. 前記レファレンス電圧を生成するステップにおいて、前記２つのレファレンスセルのビットライン電圧を用いて前記複数の抵抗状態を識別するための複数のレファレンス電圧が生成されることを特徴とする請求項３１に記載のレファレンス電圧生成方法。
  33. 前記複数のレファレンスセルは、前記複数の抵抗状態の各々に対応する抵抗値を有するようにプログラムされることを特徴とする請求項２８に記載のレファレンス電圧生成方法。
  34. 前記複数のレファレンスセルは、前記複数の抵抗状態に対応する数の相変化メモリセルからなることを特徴とする請求項３３に記載のレファレンス電圧生成方法。
  35. 前記レファレンス電圧を生成するステップにおいて、前記複数のレファレンスセルの各々のビットライン電圧を用いて前記複数の抵抗状態を識別するための複数のレファレンス電圧が生成されることを特徴とする請求項３４に記載のレファレンス電圧生成方法。
  36. 可変抵抗メモリ装置と、
    前記可変抵抗メモリ装置を制御するためのメモリコントローラを含み、前記可変抵抗メモリ装置は、
    マルチビットデータの各々に対応する複数の抵抗状態のうち、何れか一つを有するようにプログラムされる複数のメインセルと、
    前記複数のメインセルがプログラムされる毎に、前記複数の抵抗状態のうち、相異する少なくとも２つの抵抗状態を有するようにプログラムされる複数のレファレンスセルと、
    前記複数のレファレンスセルを感知して前記複数の抵抗状態の各々を識別するためのレファレンス電圧を生成するレファレンス電圧発生回路と、を含むメモリシステム。
  37. 前記複数のレファレンスセルは、前記複数の抵抗状態のうち、相異する２つの状態に対応する抵抗値を有するようにプログラムされることを特徴とする請求項３６に記載のメモリシステム。
  38. 前記複数のレファレンスセルは、前記複数のメインセルが相異する抵抗の大きさを有する第１〜第４状態のうち、何れか一つの状態でプログラムされる毎に、前記第２状態でプログラムされる第１レファレンスセルと、前記第２状態より高い抵抗値を有する第３状態でプログラムされる第２レファレンスセルと、を含むことを特徴とする請求項３７に記載のメモリシステム。
  39. 前記レファレンス電圧発生回路は、
    前記第１レファレンスセルのビットラインを感知して前記第１状態及び前記第２状態を識別するための第１レファレンス電圧と、
    前記第２レファレンスセルのビットラインを感知して前記第３状態及び前記第４状態を識別するための第３レファレンス電圧と、
    前記第１レファレンス電圧と前記第３レファレンス電圧のレベルを用いて前記第２状態及び前記第３状態を識別するための第２レファレンス電圧と、を生成することを特徴とする請求項３８に記載のメモリシステム。
  40. 前記第２レファレンス電圧は、前記第１レファレンス電圧と前記第３レファレンス電圧との算術平均であることを特徴とする請求項３９に記載のメモリシステム。
JP2008180384A 2007-07-12 2008-07-10 読み出しエラーを減らすことができるマルチレベル相変化メモリ装置及びその読み出し方法 Pending JP2009020998A (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070070157A KR101367659B1 (ko) 2007-07-12 2007-07-12 읽기 에러를 줄일 수 있는 멀티 레벨 상 변화 메모리 장치및 그것의 읽기 방법

Publications (1)

Publication Number Publication Date
JP2009020998A true JP2009020998A (ja) 2009-01-29

Family

ID=40121715

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008180384A Pending JP2009020998A (ja) 2007-07-12 2008-07-10 読み出しエラーを減らすことができるマルチレベル相変化メモリ装置及びその読み出し方法

Country Status (6)

Country Link
US (1) US7830705B2 (ja)
JP (1) JP2009020998A (ja)
KR (1) KR101367659B1 (ja)
CN (1) CN101345083B (ja)
DE (1) DE102008032058B4 (ja)
TW (1) TWI501229B (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010009711A (ja) * 2008-06-30 2010-01-14 Toshiba Corp 半導体記憶装置
JP2012518862A (ja) * 2009-02-24 2012-08-16 インターナショナル・ビジネス・マシーンズ・コーポレーション 抵抗ドリフト軽減のためのメモリ読み取り方法、メモリ・コントローラ、コンピュータ・プログラム、及びメモリ・デバイス
JP2013524392A (ja) * 2010-03-25 2013-06-17 クアルコム，インコーポレイテッド メモリにおける参照セルの書込み動作
JP2014182867A (ja) * 2013-03-15 2014-09-29 Samsung Electronics Co Ltd リファレンスセルを含む不揮発性メモリ装置及びそれのデータ管理方法

Families Citing this family (55)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7830699B2 (en) * 2006-04-12 2010-11-09 Samsung Electronics Co., Ltd. Resistance variable memory device reducing word line voltage
US20090201714A1 (en) * 2008-02-08 2009-08-13 Heinz Hoenigschmid Resistive memory cell and method for operating same
KR20090126587A (ko) * 2008-06-04 2009-12-09 삼성전자주식회사 상 변화 메모리 장치 및 그것의 읽기 방법
WO2010019441A1 (en) * 2008-08-14 2010-02-18 Nantero, Inc. Nonvolatile nanotube programmable logic devices and field programmable gate array
US9263126B1 (en) 2010-09-01 2016-02-16 Nantero Inc. Method for dynamically accessing and programming resistive change element arrays
WO2010076834A1 (en) * 2008-12-31 2010-07-08 Ferdinando Bedeschi Reliable set operation for phase-change memory cell
KR101038992B1 (ko) * 2009-04-14 2011-06-03 주식회사 하이닉스반도체 비휘발성 반도체 메모리 회로
KR101001144B1 (ko) * 2009-05-12 2010-12-17 주식회사 하이닉스반도체 상변환 메모리 장치
US7916537B2 (en) * 2009-06-11 2011-03-29 Seagate Technology Llc Multilevel cell memory devices having reference point cells
KR20100137884A (ko) * 2009-06-23 2010-12-31 삼성전자주식회사 워드 라인 저항을 보상하는 가변 저항 메모리 장치
US8184491B2 (en) * 2009-08-17 2012-05-22 Industrial Technology Research Institute Method for reading memory cell
TWI375224B (en) * 2009-11-20 2012-10-21 Ind Tech Res Inst Voltage compensation circuit, multi-level memory device with the same, and voltage compensation method for reading the multi-level memory device
US8351289B1 (en) * 2009-12-30 2013-01-08 Micron Technology, Inc. Apparatuses and methods for sensing a phase-change test cell and determining changes to the test cell resistance due to thermal exposure
US8315081B2 (en) * 2010-03-22 2012-11-20 Qualcomm Incorporated Memory cell that includes multiple non-volatile memories
US8467237B2 (en) 2010-10-15 2013-06-18 Micron Technology, Inc. Read distribution management for phase change memory
US10244239B2 (en) 2010-12-28 2019-03-26 Dolby Laboratories Licensing Corporation Parameter set for picture segmentation
US8482955B2 (en) 2011-02-25 2013-07-09 Micron Technology, Inc. Resistive memory sensing methods and devices
US9030884B2 (en) 2011-04-06 2015-05-12 Micron Technology, Inc. Method and apparatus for pre-charging data lines in a memory cell array
JP5811693B2 (ja) * 2011-08-25 2015-11-11 ソニー株式会社 抵抗変化型メモリデバイスおよびその駆動方法
JP2013114737A (ja) * 2011-11-28 2013-06-10 Internatl Business Mach Corp <Ibm> 相変化メモリ・セルをプログラミングするための方法、コンピュータ・プログラム、および装置、ならびに相変化メモリ・デバイス（相変化メモリ・セルのプログラミング）
US9105314B2 (en) 2012-04-27 2015-08-11 Micron Technology, Inc. Program-disturb decoupling for adjacent wordlines of a memory device
US8910000B2 (en) 2012-05-17 2014-12-09 Micron Technology, Inc. Program-disturb management for phase change memory
KR20140028480A (ko) * 2012-08-29 2014-03-10 에스케이하이닉스 주식회사 가변 저항 메모리 장치 및 그것의 동작 방법
US20140071739A1 (en) * 2012-09-13 2014-03-13 Qualcomm Incorporated Reference level adjustment scheme
KR102023358B1 (ko) 2012-10-29 2019-09-20 삼성전자 주식회사 저항체를 이용한 비휘발성 메모리 장치 및 그 구동 방법
CN103077745A (zh) * 2012-12-24 2013-05-01 上海宏力半导体制造有限公司 存储单元的读取电路和存储器
KR102060488B1 (ko) 2012-12-27 2019-12-30 삼성전자주식회사 불휘발성 랜덤 액세스 메모리 장치 및 그것의 데이터 읽기 방법
KR20140090879A (ko) * 2013-01-10 2014-07-18 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 읽기 방법
KR102056853B1 (ko) 2013-01-18 2020-01-22 삼성전자주식회사 저항성 메모리 장치 및 그에 따른 동작 제어방법
GB2510339A (en) 2013-01-30 2014-08-06 Ibm Method and apparatus for read measurement of a plurality of resistive memory cells
GB201301622D0 (en) 2013-01-30 2013-03-13 Ibm Method and apparatus for read measurement of a plurarity of resistive memory cells
KR102043723B1 (ko) 2013-02-28 2019-12-02 에스케이하이닉스 주식회사 반도체 장치 및 이를 포함하는 프로세서와 시스템
KR102025256B1 (ko) * 2013-07-25 2019-09-26 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
KR102162701B1 (ko) 2013-07-30 2020-10-07 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 이를 이용하는 반도체 시스템
US9001573B1 (en) * 2013-12-06 2015-04-07 Micron Technology, Inc. Method and apparatuses for programming memory cells
US9911492B2 (en) 2014-01-17 2018-03-06 International Business Machines Corporation Writing multiple levels in a phase change memory using a write reference voltage that incrementally ramps over a write period
KR102173441B1 (ko) 2014-02-04 2020-11-03 삼성전자주식회사 저항체를 이용한 비휘발성 메모리 장치
KR102187116B1 (ko) 2014-04-07 2020-12-04 삼성전자주식회사 비휘발성 메모리 장치와 이를 포함하는 메모리 시스템, 및 비휘발성 메모리 장치의 구동 방법
KR102245129B1 (ko) 2014-11-24 2021-04-28 삼성전자 주식회사 멀티레벨 셀을 포함하는 크로스 포인트 메모리 장치 및 크로스 포인트 메모리 장치의 동작방법
TWI547947B (zh) * 2015-04-20 2016-09-01 旺宏電子股份有限公司 對記憶體裝置程式化的方法以及相關的記憶體裝置
CN105931665B (zh) * 2016-04-19 2020-06-09 中国科学院上海微系统与信息技术研究所 一种相变存储器读出电路及方法
KR102514045B1 (ko) * 2016-04-21 2023-03-24 삼성전자주식회사 저항성 메모리 장치 및 이를 포함하는 메모리 시스템
KR102488583B1 (ko) * 2016-06-14 2023-01-16 에스케이하이닉스 주식회사 메모리 장치 및 이의 기준전압 설정 방법
US10290341B2 (en) * 2017-02-24 2019-05-14 Micron Technology, Inc. Self-reference for ferroelectric memory
US11501826B2 (en) * 2017-10-17 2022-11-15 R&D3 Llc Memory device having variable impedance memory cells and time-to-transition sensing of data stored therein
US10269413B1 (en) 2017-10-17 2019-04-23 R&D 3 Llc Memory device having variable impedance memory cells and time-to-transition sensing of data stored therein
KR102105647B1 (ko) 2018-04-23 2020-04-28 단국대학교 산학협력단 영상을 ｐｃｍ에 저장하기 위한 장치 및 방법
CN110619906B (zh) * 2019-08-19 2021-06-25 中国科学院上海微系统与信息技术研究所 多级相变存储器的读出电路及读出方法
CN110660425B (zh) * 2019-09-10 2021-07-30 北京航空航天大学 自旋随机存储器及使用方法
CN110660424B (zh) * 2019-09-10 2021-05-28 北京航空航天大学 自旋随机存储器及方法
US11164628B2 (en) * 2020-02-21 2021-11-02 International Business Machines Corporation Compensating PCM drift for neuromorphic applications
US11812676B2 (en) * 2020-03-24 2023-11-07 International Business Machines Corporation Multi-terminal phase change memory device
US11373705B2 (en) * 2020-11-23 2022-06-28 Micron Technology, Inc. Dynamically boosting read voltage for a memory device
US11398266B1 (en) 2021-01-08 2022-07-26 Micron Technology, Inc. Integrated assemblies having memory cells with capacitive units and reference-voltage-generators with resistive units
US11443788B1 (en) * 2021-03-17 2022-09-13 Micron Technology, Inc. Reference-voltage-generators within integrated assemblies

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6314014B1 (en) 1999-12-16 2001-11-06 Ovonyx, Inc. Programmable resistance memory arrays with reference cells
JP4190238B2 (ja) 2002-09-13 2008-12-03 株式会社ルネサステクノロジ 不揮発性半導体記憶装置
US7606059B2 (en) * 2003-03-18 2009-10-20 Kabushiki Kaisha Toshiba Three-dimensional programmable resistance memory device with a read/write circuit stacked under a memory cell array
KR100597636B1 (ko) 2004-06-08 2006-07-05 삼성전자주식회사 상 변화 반도체 메모리 장치
US8266429B2 (en) 2004-07-20 2012-09-11 Time Warner Cable, Inc. Technique for securely communicating and storing programming material in a trusted domain
US7423897B2 (en) * 2004-10-01 2008-09-09 Ovonyx, Inc. Method of operating a programmable resistance memory array
KR100652385B1 (ko) * 2004-11-11 2006-12-06 삼성전자주식회사 스펙트럼 반전을 자동 검출하는 디지털 비디오 방송수신기 및 그 방법
KR20060086132A (ko) 2005-01-26 2006-07-31 삼성전자주식회사 셀프 레퍼런스에 의하여 동작하는 반도체 메모리 장치
JP4657813B2 (ja) * 2005-05-31 2011-03-23 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置
JP2007164969A (ja) * 2005-12-15 2007-06-28 Samsung Electronics Co Ltd 選択された基準メモリセルを具備する抵抗型メモリ素子
KR100735750B1 (ko) * 2005-12-15 2007-07-06 삼성전자주식회사 복수개의 균일한 기준 데이터들을 생성하는 기준 셀 블록및 감지증폭 유니트들을 구비하는 반도체 소자들 및 이를채택하는 시스템들
JP2007184063A (ja) * 2006-01-10 2007-07-19 Renesas Technology Corp 不揮発性半導体記憶装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010009711A (ja) * 2008-06-30 2010-01-14 Toshiba Corp 半導体記憶装置
JP2012518862A (ja) * 2009-02-24 2012-08-16 インターナショナル・ビジネス・マシーンズ・コーポレーション 抵抗ドリフト軽減のためのメモリ読み取り方法、メモリ・コントローラ、コンピュータ・プログラム、及びメモリ・デバイス
JP2013524392A (ja) * 2010-03-25 2013-06-17 クアルコム，インコーポレイテッド メモリにおける参照セルの書込み動作
JP2014182867A (ja) * 2013-03-15 2014-09-29 Samsung Electronics Co Ltd リファレンスセルを含む不揮発性メモリ装置及びそれのデータ管理方法

Also Published As

Publication number Publication date
CN101345083B (zh) 2014-08-20
TW200912927A (en) 2009-03-16
DE102008032058B4 (de) 2020-08-20
KR20090006631A (ko) 2009-01-15
US7830705B2 (en) 2010-11-09
KR101367659B1 (ko) 2014-02-25
CN101345083A (zh) 2009-01-14
US20090016100A1 (en) 2009-01-15
DE102008032058A1 (de) 2009-01-15
TWI501229B (zh) 2015-09-21

Similar Documents

Publication Publication Date Title
JP2009020998A (ja) 読み出しエラーを減らすことができるマルチレベル相変化メモリ装置及びその読み出し方法
US9047983B2 (en) Temperature compensation of conductive bridge memory arrays
KR101374319B1 (ko) 가변 저항 메모리 장치 및 그것의 동작 방법
KR101311499B1 (ko) 가변 저항 메모리 장치 및 그것의 프로그램 방법
JP7097791B2 (ja) メモリ装置及びその動作方法
US8050083B2 (en) Phase change memory device and write method thereof
KR20110107190A (ko) 저항성 메모리의 마모 셀 관리 방법 및 장치
KR102251814B1 (ko) 메모리 장치, 그것의 동작 및 제어 방법
KR20110027939A (ko) 상변화 메모리 장치, 이를 구비하는 메모리 시스템 및 이의 프로그램 방법
KR20140090879A (ko) 불휘발성 메모리 장치 및 그것의 읽기 방법
KR102187116B1 (ko) 비휘발성 메모리 장치와 이를 포함하는 메모리 시스템, 및 비휘발성 메모리 장치의 구동 방법
KR102292643B1 (ko) 저항성 메모리 장치, 저항성 메모리 시스템 및 저항성 메모리 시스템의 동작 방법
JP7097792B2 (ja) メモリ装置及びその動作方法
US11238927B2 (en) Memory device having program current adjustible based on detected holding voltage
KR20200032290A (ko) 메모리 장치
CN112562760A (zh) 存储器装置和存储器模块
KR20140091961A (ko) 저항체를 이용한 비휘발성 메모리 장치 및 이를 포함하는 메모리 시스템
KR20100013125A (ko) 반도체 장치, 이를 포함하는 반도체 시스템, 및 저항성메모리 셀의 프로그램 방법