CN103077745A

CN103077745A - 存储单元的读取电路和存储器

Info

Publication number: CN103077745A
Application number: CN2012105680750A
Authority: CN
Inventors: 肖军
Original assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Current assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date: 2012-12-24
Filing date: 2012-12-24
Publication date: 2013-05-01

Abstract

一种存储单元的读取电路和存储器，所述读取电路适用于读取存储单元中的n位存储值（n大于1），包括：电流镜单元，具有输入端和多个输出端；参考支路，包括源、漏极中的一个电性连接所述电流镜单元的输入端，另一个用于电性连接存储单元的输出端的第一钳位晶体管；多条输出支路，每条输出支路包括源、漏极中的一个电性连接所述基准电阻，另一个电性连接所述电流镜单元的一个输出端的第二钳位晶体管与基准电阻；其中，第一钳位晶体管的栅极和多个输出支路中的多个第二钳位晶体管的栅极共同接至同一偏置电压；多个输出支路中的多个基准电阻具有多个阻值。本发明提供的读取存储单元电路对工艺要求低，便于生产和实现精度。

Description

存储单元的读取电路和存储器

技术领域

本发明涉及半导体存储领域，尤其涉及半导体存储单元的读取电路和包含该读取电路的半导体存储器。

背景技术

包括非易失性存储装置和易失性存储装置在内的存储器装置一般通过对电荷的存储与释放来存储数据“0”和“1”。对于非易失性存储装置，当存储单元中存储不同的数据值（“0”或“1”）时，存储单元的输出电流Icell是不同的。以一个存储两位数据的存储单元为例：当存储单元中存储数据为“00”时，对应的输出电流为Icell0；当存储数据为“01”时，对应的输出电流为Icell1；存储数据为“10”时，对应的输出电流为Icell2；存储数据为“11”时，对应的输出电流为Icell3。其中，0＜Icell0＜Icell1＜Icell2＜Icell3。对于存储三位及以上位数据的存储单元来说，输出电流Icell的大小关系对应存储数据的大小可以做类似的推理。

因此，在固定的栅源电压Vgs和固定的源漏电压Vds下，流经存储单元的电流大小是不一样的。而为了将存储器的存储单元中的存储数据（“0”和“1”）读取出来，一般采用读出放大器电路来感测存储单元中的电流和/或电压，并根据感测到的电流和/或电压来判断存储单元中的存储数据是什么（“0”或“1”）。

如图1所示，一种现有的读出放大器包括：PMOS晶体管M10、M11、M12和M13、NMOS晶体管M20，电流比较器101、102、103，以及电流源Iref1、Iref2和Iref3。所述PMOS晶体管M10~M13构成1∶1:1:1的电流镜将流经CL1的电流Icell分别镜像到电流比较器101、102、103所在的支路上，电流比较器101、102、103所在的支路分别有电流源Iref1~Iref3，电流源Iref1~Iref3提供的电流的大小关系为：Iref1＜Iref2＜Iref3。当Icell大于某电流源提供的电流时，所述电流源所在支路的电流比较器输出为0，当Icell小于某电流源提供的电流时，所述电流源所在支路的电流比较器输出为1。这样，CL1中的存储数据不同时，电流比较器101~103的输出电压VOUT1~VOUT3的组合情况会不同，可以被读作不同的值。具体的，当Icell＜Iref1，代表存储单元中的存储数据为00；当Iref1＜Icell＜Iref2代表存储单元中的存储数据为01；当Iref2＜Icell＜Iref3代表存储单元中的存储数据为01；当Icell>Iref3代表存储单元中的存储数据为11。

另外，图1所示的NMOS晶体管M20的栅极被输入偏置电压BV，现有技术多利用电流源或电压源电路作为偏置电压提供电路。

如图2所示，另一种现有的读出放大器包括：电阻R1、R21、R22和R23，电压比较器201、202和203，以及电流源Iref1、Iref2和Iref3。其中，电阻R1和R21~R23的阻值相同，电流源Iref1~Iref3提供的电流的大小关系为：Iref1＜Iref2＜Iref3，即电压比较器的正极输入电压Vr1＜Vr2＜Vr3。当Icell小于某电流源提供的电流时，存储器所在支路的输出电压Vcell会小于此电流源所在支路的输出电压，所述电流源所在支路的电压比较器输出为0。当Icell大于电流源提供的电流时，存储器所在支路的输出电压Vcell也会大于此电流源所在支路的输出电压，所述电流源所在支路的电压比较器输出为1。这样，CL1中的存储数据不同时，电压比较器201~203的输出电压VOUT1~VOUT3的组合情况会不同，可以被读作不同的值。具体的，当Vcell＜Vr1，代表存储单元中的存储数据为00；当Vr1＜Vcell＜Vr2，代表存储单元中的存储数据为01；当Vr2＜Vcell＜Vr3，代表存储单元中的存储数据为01；当Vcell>Vr3，代表存储单元中的存储数据为11。

对于存储数据为三位以上的存储单元，上述两种读出放大器的电路可以做类似的推演。更多关于存储单元读取电路的内容介绍可以参见公开号为CN1992228A、CN1204859A等中国专利情报。

由上可知，现有读出放大器提供电路需要精确的电流源电路。为了获得精确的电流，电流源电路会很复杂，且读出放大器容易产生由电流源的不精确而造成的读出误差。

发明内容

本发明技术方案解决的是现有读出放大器提供电路需要精确的电流源，而电流源的实现电路较为复杂，且读出放大器容易产生由电流源的不精确而造成的读出误差的问题。

为解决上述问题，本发明提出一种存储单元的读取电路，所述读取电路适用于读取存储单元中的n位存储值（n大于1），包括：

电流镜单元，具有输入端和多个输出端；

参考支路，包括第一钳位晶体管，所述第一钳位晶体管的源、漏极中的一个电性连接所述电流镜单元的输入端，另一个用于电性连接存储单元的输出端；

多条输出支路，每条输出支路包括第二钳位晶体管与基准电阻，所述第二钳位晶体管的源、漏极中的一个电性连接所述基准电阻，另一个电性连接所述电流镜单元的一个输出端；

其中，所述第一钳位晶体管的栅极和多个输出支路中的多个第二钳位晶体管的栅极共同接至同一偏置电压；所述多个输出支路中的多个基准电阻具有多个阻值。

可选的，所述多个输出支路中的多个第二钳位晶体管的漏极电性连接至读取电路的输出端，共同反映存储单元的读值。

可选的，所述读取电路用于读取n位存储单元，对应的，所述输出支路的数目为2n-1个，其中，n为大于1的整数。

可选的，每条输出支路中的基准电阻的阻值各不相等。

可选的，每个基准电阻的阻值均介于所述存储单元的最大等效电阻与最小等效电阻的阻值之间。

可选的，所述第一钳位晶体管与第二钳位晶体管均为NMOS晶体管。

可选的，所述电流镜单元包括一个第一PMOS晶体管和多个第二PMOS晶体管，其中，第一PMOS晶体管的栅极和漏极与每个第二PMOS晶体管的栅极电性相连，第一PMOS晶体管的源极与每个所述第二PMOS晶体管的源极电性相连并连接至电源电压，每个所述第二PMOS晶体管的漏极作为所述电流镜单元的一个输出端。

可选的，所述第一钳位晶体管为第一NMOS晶体管，第二钳位晶体管为第二NMOS晶体管；

所述第一NMOS晶体管和第二NMOS晶体管的栅极连接至偏置电压；所述第一NMOS晶体管的源极连接至所述存储单元的输出端，所述第一NMOS晶体管的漏极与第一PMOS晶体管的源极和栅极相连；所述第二NMOS晶体管的漏极与第二PMOS晶体管的漏极相连，并电性连接至读取电路的输出端，所述第二NMOS晶体管的源极连接所述基准电阻，所述基准电阻接地。

可选的，所述第一PMOS晶体管和第二PMOS晶体管的沟道宽长比为1：1。

可选的，不同输出支路所连接的基准电阻的阻值之间的差距大于50%。

本发明的技术方案还提供了一种存储器，包括：

存储单元；

如前所述的存储单元的读取电路。

与现有技术相比，本发明具有以下优点：

本发明提供的实施例中的存储单元的读取电路利用电流镜使得参考支路和多条输出支路具有相同的输出电流，再分别在参考支路和多条输出支路分别连接一钳位晶体管，给参考支路和输出支路的钳位晶体管提供相同的偏置电压，然后参考支路的钳位晶体管连接存储n位数值的存储单元，输出支路的钳位晶体管分别连接一阻值大小位于n位存储单元存储不同数值时的等效电阻的最大值（存储数据为n位0时）和最小值（存储数据为n位1时）之间，且阻值各不同的基准电阻。这样的电路结构可以在存储单元在存储不同值时，基准电阻大于存储单元的等效电阻的输出支路输出的值为1，基准电阻小于存储单元的等效电阻的输出支路输出的值为0，则在存储单元在存储不同值时，多条输出支路输出的值不同，这样可将不同的存储值读取出来。只需要提供不同阻值的基准电阻和钳位晶体管，就可以实现读取不同的存储数值，不需要提供复杂的电流源以及比较器的电路。在制造工艺中，由于电阻精度比较容易控制，并且本发明提供的电路设计也比较简单。相对于现有技术利用电流源来实现的读取电路，本发明提供的读取存储位数值的电路和存储器对工艺要求低，便于生产和实现精度。

附图说明

图1至图2是现有技术提供的两位存储器的读出放大器的电路示意图；

图3是本发明的实施例中提供的两位存储器的读出放大器的电路示意图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

本发明提供的实施例中的读取电路利用电流镜分别在参考支路和2ⁿ-1条输出支路提供相同的输出电流，再分别在参考支路和2ⁿ-1条输出支路分别连接一钳位晶体管，给参考支路和输出支路的钳位晶体管提供相同的偏置电压，然后参考支路的钳位晶体管连接存储n位数值的存储单元，输出支路的钳位晶体管分别连接一阻值大小位于n位存储单元存储不同数值时的等效电阻的最大值（存储数据为n位0时）和最小值（存储数据为n位1时）之间，且阻值各不同的基准电阻。这样的电路结构可以在存储单元在存储不同值时，基准电阻大于存储单元的等效电阻的输出支路输出的值为1，基准电阻小于存储单元的等效电阻的输出支路输出的值为0，则在存储单元在存储不同值时，2ⁿ-1条输出支路输出的值不同，这样可将不同的存储值读取出来。

本实施例以读取2位存储单元中的存储数据为例，来详细说明本发明的构思。在其它实施例中，所述存储单元存储的数据不限于2位，可以是大于2的数据。

如图3所示，本实施例提供一种存储单元的读取电路，包括：第一NMOS晶体管MN1、第二NMOS晶体管MN2、第一PMOS晶体管MP1、第二PMOS晶体管MP2和基准电阻Rref（Rref1、Rref2和Rref3）。所述第一NMOS晶体管MN1、第二NMOS晶体管MN2、第一PMOS晶体管MP1和第二PMOS晶体管MP2均工作在线性区。

一个所述第一PMOS晶体管MP1的源极和三个所述第二PMOS晶体管MP2的源极相连，并连接至电源电压VDD。所述第一PMOS晶体管MP1的栅极和漏极相连，并和三个第二PMOS晶体管MP2的栅极相连。由此，所述第一PMOS晶体管MP1和三个第二PMOS晶体管MP2构成一个电流镜单元，所述电流镜单元具有由第一PMOS晶体管MP1的漏极引出的输入端和三条分别由每个第二PMOS晶体管MP2的漏极引出的输出端，所述输入端接连到参考支路，所述输出端接连到输出支路。在本实施例中，所述第一PMOS晶体管MP1和第二PMOS晶体管MP2的沟道宽长比为1：1，即参考支路和输出支路通过的电流大小相等。

所述第一PMOS晶体管MP1和第二PMOS晶体管MP2的漏极分别连接一个NMOS晶体管，所述第一PMOS晶体管的漏极（即电流镜单元的输入端）连接至一个第一NMOS晶体管MN1的漏极，所述第二PMOS晶体管MP2的漏极（即电流镜单元的输出端）连接至一个第二NMOS晶体管MN2的漏极，并连接至输出端Vout（Vout1、Vout2或Vout3）。所述第一NMOS晶体管MN1的栅极和三个第二NMOS晶体管MN2的栅极连接，并连接至偏置电压Vbias。所述第一NMOS晶体管为第一钳位晶体管；所述第二NMOS晶体管构成第二钳位晶体管。

所述第一NMOS晶体管MN1的源极连接至存储单元CL2的输入端，所述存储单元CL2的另一端接地，所述第二NMOS晶体管MN2的漏极连接一基准电阻Rref，所述基准电阻Rref另一端接地。其中，三个第二NMOS晶体管MN2的漏极所连接的基准电阻Rref的电阻值各不相同，三个基准电阻Rref分别记录为Rref1、Rref2和Rref3，三者的电阻值的关系满足Rref1＞Rref2＞Rref3。每条输出支路的基准电阻Rref的阻值和存储单元CL2的等效电阻的关系应根据实际测量存储单元电流来确定。通常它们之间的差值应该超过50%，也就是Rref1比Rref2至少大50%，Rref2比Rref3至少大50%。其中，所述第一NMOS晶体管MN1和第二NMOS晶体管MN2作为钳位晶体管，所述第一NMOS晶体管MN1为第一钳位晶体管，具有参考支路上的钳位和放大作用，在存储单元CL2的电压不超过偏置电压Vbias和第一NMOS晶体管MN1的阈值电压的差值；第二NMOS晶体管MN2为第二钳位晶体管，具有输出支路上的钳位和放大作用，使得基准电阻Rref上的电压不超过偏置电压Vbias和第二NMOS晶体管MN1的阈值电压的差值。

所述存储单元CL2可等效为一个电阻，所述存储单元CL2的等效电阻Rcell的阻值大小与存储单元CL2存储的数据值有关，且输出电流Icell与存储单元CL2存储的数据值是相对应的。存储单元CL2保存数据值为较小时电流小，等效电阻的阻值大；存储单元CL2保存数据值为较大时电流大，等效电阻的阻值小。本实施例中，存储单元CL2为2位存储单元，存储数据可以为：00、01、10和11。当存储单元CL2存储的值依次为00、01、10和11时，依次对应的等效电流分别记录为Icell0、Icell1、Icell2、Icell3，等效电阻记录为Rcell0、Rcell1、Rcell2、Rcell3。则有Icell0＜Icell1＜Icell2＜Icell3，Rcell0＞Rcell1＞Rcell2＞Rcell3。所述基准电阻Rref1、Rref2和Rref3的阻值介于所述存储单元的最大等效电阻Rcell0和最小等效电阻Rcell3之间。

存储单元CL2的等效电阻Rcell=k/(Vwl-Vth)。其中，k为与位单元特性相关的系数；Vwl为读时位单元字线所加电压；Vth为存储单元CL2的阈值电压。可以看出，存储单元CL2的阈值电压Vth越大，存储单元CL2的等效电阻的阻值Rcell越大。

如图3所示的电路，由于第一PMOS晶体管MP1和第二PMOS晶体管MP2构成电流镜，且两者的沟道宽长比为1：1，可知：Icell=Imp3=Imp4=Imp5，其中，存储单元CL2的输出电流Icell为第一NMOS晶体管MN1的源极电流，Imp3、Imp4或Imp5分别为三条参考支路上的第二PMOS晶体管MP2的漏极电流。

再有，Icell=(Vbias-Vgsmn1)/Rcell，

Vgsmn2=Vbias-Rref*Icell

=Vbias-Rref*(Vbias-Vgsmn1)/Rcell

=Vbias*(1-Rref/Rcell)+Rref/Rcell*Vgsmn1

其中，Vgsmn1为第一NMOS晶体管MN1的栅源电压，Vgsmn2为第二NMOS晶体管MN2的栅源电压，Rref为基准电阻的阻值（Rref1、Rref2或Rref3）。

由于Vbias远大于Vgsmn1，所以Vgsmn2≈Vbias*(1-Rref/Rcell)

如果Rcell<Rref，则Vgsmn2<0，第二NMOS晶体管MN2截止，输出电压Vout为高电平，被读为1；如果Rcell>Rref，则Vgsmn2>0，第二NMOS晶体管MN2导通，输出电压Vout为低电平，被读为0。

由上分析可得到，由于Rref1＞Rref2＞Rref3,可以看出以下关系，其中，以Vout代表三条参考支路中某一条支路的输出电压（Vout1、Vout2或Vout3）：

如果Rcell>Rref1，则有Vout1输出为低电平，Vout2输出为低电平，Vout3输出为低电平，可被读为00；

如果Rref1>Rcell>Rref2，则有Vout1输出为高电平，Vout2输出为低电平，Vout3输出为低电平，可被读为01；

如果Rref2>Rcell>Rref3，则有Vout1输出为高电平，Vout2输出为高电平，Vout3输出为低电平，可被读为10；

如果Rref3>Rcell，则有Vout1输出为高电平，Vout2输出为高电平，Vout3输出为高电平，可被读为11。

由上分析可知，通过比较存储单元CL2的等效电阻与基准电阻Rref阻值，即可判断出存储单元CL2所保存的数据值。输出支路的输出电压Vout可以体现出存储单元CL2的等效电阻与基准电阻Rref阻值的比较结果。通过读取输出电压Vout，可以获得存储单元CL2所保存的数据值。

以下以一个具体实例来详细说明本发明提供的存储器读取电路的应用：设置偏置电压Vbias=1V，存储单元CL2在存储的数据为00、01、10、11时对应的电流分别为：Icell0＜5uA、Icell1≈10uA、Icell2≈20uA、Icell3≈40uA。同时假设NMOS(MN1/2/3/4)阈值电压为0V。

基准电阻Rref1取110kΩ，Rref2取55kΩ，Rref3取27kΩ。

如果存储单元CL2的输出电流Icell为5uA，则Vout1、Vout2、Vout3均为低电压，则可判断存储单元CL2保存数据为00。

如果存储单元CL2的输出电流Icell为10uA，则Vout1为高电压，Vout2、Vout3均为低电压，则可判断存储单元CL2保存数据为01。

如果存储单元CL2的输出电流Icell为20uA，则Vout1、Vout2均为高电压，Vout3为低电压，则可判断存储单元CL2保存数据为10。

如果存储单元CL2的输出电流Icell为40uA，则Vout1、Vout2、Vout3均为高电压，则可判断存储单元CL2保存数据为11。

以上只是以读取两位存储晶体管为例来阐述，在实际应用中，可以将所述读取电路以同样的原理推广应用到两位以上的存储晶体管中。

本发明中的读取电路只需要提供不同阻值的基准电阻和钳位晶体管，就可以实现读取不同的存储数值，不需要提供复杂的电流源以及比较器的电路。在制造工艺中，由于电阻精度比较容易控制，并且本发明提供的电路设计也比较简单。相对于现有技术利用电流源来实现的读取电路，本发明提供的读取存储位数值的电路对工艺要求低，便于生产和实现精度。

本发明还提供一种应用上述读取存储位数值的电路的n位存储器，具有n位存储单元，和上述提供的n位读取电路。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。在其它实施方式中，本发明的技术方案也不仅限于仅提供2ⁿ-1条输出支路以及2ⁿ-1个不同的基准电阻以读出参考支路上的n位存储器中的数值，只要包括与上述实施例中相同原理的多条输出支路读出参考支路上的多位存储器的数值的读取电路以及包含这样读取电路的存储器都符合本发明的技术方案的基本构思。

虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims

1.一种存储单元的读取电路，其特征在于，包括：

电流镜单元，具有输入端和多个输出端；

2.如权利要求1所述的读取电路，其特征在于，所述多个输出支路中的多个第二钳位晶体管的漏极电性连接至读取电路的输出端，共同反映存储单元的读值。

3.如权利要求1所述的读取电路，其特征在于，所述读取电路用于读取n位存储单元，对应的，所述输出支路的数目为2ⁿ-1个，其中，n为大于1的整数。

4.如权利要求3所述的读取电路，其特征在于，每条输出支路中的基准电阻的阻值各不相等。

5.如权利要求1或4所述的读取电路，其特征在于，每个基准电阻的阻值均介于所述存储单元的最大等效电阻与最小等效电阻的阻值之间。

6.如权利要求1所述的读取电路，其特征在于，所述第一钳位晶体管与第二钳位晶体管均为NMOS晶体管。

7.如权利要求6所述的读取电路，其特征在于，所述电流镜单元包括一个第一PMOS晶体管和多个第二PMOS晶体管，其中，第一PMOS晶体管的栅极和漏极与每个第二PMOS晶体管的栅极电性相连，第一PMOS晶体管的源极与每个所述第二PMOS晶体管的源极电性相连并连接至电源电压，每个所述第二PMOS晶体管的漏极作为所述电流镜单元的一个输出端。

8.如权利要求7所述的读取电路，其特征在于，所述第一钳位晶体管为第一NMOS晶体管，第二钳位晶体管为第二NMOS晶体管；

9.如权利要求7所述的读取电路，其特征在于，所述第一PMOS晶体管和第二PMOS晶体管的沟道宽长比为1：1。

10.如权利要求4所述的读取电路，其特征在于，不同输出支路所连接的基准电阻的阻值之间的差距大于50%。

11.一种存储器，其特征在于，包括：

存储单元；

权利要求1至10任一项所述的存储单元的读取电路。