JP2010009711A - 半導体記憶装置 - Google Patents

Abstract

【課題】高精度に参照電圧を発生させて、多値が記憶されたメモリセルにおいても誤読み出しが発生することを防止する。
【解決手段】メモリセルアレイＭＡは、整流素子Ｄｉと可変抵抗素子ＶＲとを直列接続してなるメモリセルＭＣを複数のビット線及びワード線の交差部に配置してなる。センスアンプＳ／Ａは、選択メモリセルＭＣに流れる電流により生じる電圧を参照電圧と比較する。参照電圧発生回路は、可変抵抗素子ＶＲの最大の抵抗値Ｒ１１と略等しい抵抗値を有する第１の抵抗素子、及び可変抵抗素子ＶＲの最小の抵抗値ｒ００と略等しい抵抗値を有する第２の抵抗素子を並列に接続してなる抵抗回路と、第１の抵抗素子及び前記第２に抵抗素子に定電流を供給する定電流回路とを備える。
【選択図】図４

Description

本発明は、半導体記憶装置に関する。

近年、フラッシュメモリの後継候補として、抵抗変化メモリが注目されている。ここで、抵抗変化メモリ装置には、遷移金属酸化物を記録層としてその抵抗値状態を不揮発に記憶する狭義の抵抗変化メモリ（ReRAM：Resistive RAM）の他、カルコゲナイド等を記録層として用いてその結晶状態（導体）と非晶質状態（絶縁体）の抵抗値情報を利用する相変化メモリ（PCRAM：Phase Change RAM）も含むものとする。

抵抗変化メモリの可変抵抗素子には、２種類の動作モードがあることが知られている。１つは、印加電圧の極性を切り替えることにより、高抵抗状態と低抵抗状態とを設定するもので、これはバイポーラ型といわれる。もう１つは、印加電圧の極性を切り替えることなく、電圧値と電圧印加時間を制御することにより、高抵抗状態と低抵抗状態の設定を可能とするもので、これはユニポーラ型といわれる。

高密度メモリセルアレイを実現するためには、ユニポーラ型が好ましい。ユニポーラ型の場合、トランジスタを用いることなく、ビット線及びワード線の交差部に可変抵抗素子とダイオード等の整流素子とを重ねることにより、セルアレイが構成できるからである。さらにこのようなメモリセルアレイを三次元的に積層配列することにより、セルアレイ面積を増大させることなく、大容量を実現することが可能になる。

このような抵抗変化メモリにおいて、記憶容量の増大を図るため、１つのメモリセル中の可変抵抗素子の抵抗値を複数段階に制御することにより、１つのメモリセル中に２ビット以上のデータを記憶させる多値記憶型のメモリが提案されている（例えば、特許文献１参照）。

しかし、このような多値記憶型の抵抗変化メモリでは、センスアンプ回路において参照電圧を高精度に制御して提供することが困難であるという問題がある。参照電圧に誤差が生じると、多値記憶されたメモリセルにおいて誤読み出しが発生する虞が高くなる。
特開２００６−４４８０号公報

本発明は、高精度に参照電圧を発生させて、多値が記憶されたメモリセルにおいても誤読み出しが発生することを防止することを目的とする。

本発明の一態様に係る半導体記憶装置は、４種類以上の抵抗値をとり得る可変抵抗素子を含むメモリセルが複数の第１配線及び複数の第２配線の交差部に配置されたメモリセルアレイと、前記第１配線及び前記第２配線を選択的に駆動する制御回路と、前記制御回路により選択に駆動された前記第１配線及び前記第２配線の交差部に配置された選択メモリセルに流れる電流により生じる電圧を参照電圧と比較するセンスアンプ回路と、前記参照電圧を生成する参照電圧発生回路とを備え、前記参照電圧発生回路は、前記可変抵抗素子の最大の抵抗値と略等しい抵抗値を有する第１の抵抗素子、及び前記可変抵抗素子の最小の抵抗値と略等しい抵抗値を有する第２の抵抗素子を並列に接続してなる抵抗回路と、前記第１の抵抗素子及び前記第２の抵抗素子に流れる電流を等しくする電流調整回路とを備えたことを特徴とする。

本発明によれば、高精度に参照電圧を発生させて、多値が記憶されたメモリセルにおいても誤読み出しが発生することを防止することができる。

以下、添付した図面を参照して本発明の実施の形態について説明する。本実施の形態において半導体記憶装置はメモリセルアレイが積層された三次元メモリセルアレイ構造を有する抵抗変化メモリ装置として説明する。しかし、この構成はあくまでも一例であって、本発明がこれに限定されるものでないことは言うまでもない。

図１は、本発明の実施の形態に係る抵抗変化メモリ装置の基本構成、すなわち半導体基板１上のグローバルバス等の配線が形成される配線領域３とその上に積層されたメモリブロック２の構成を示している。

図１に示すように、メモリブロック２は、この例では４層のメモリセルアレイＭＡ０〜ＭＡ３からなる。メモリブロック２の直下の半導体基板１には、配線領域３が設けられる。配線領域３には、メモリブロック２に書き込み／読み出しされるデータを外部とやり取りするためのグローバルバス等が設けられる。また、この配線領域３には後述するカラムスイッチ等を含むカラム制御回路や、ロウデコーダ等を含むロウ制御回路が設けられていてもよい。

積層された各メモリセルアレイＭＡのワード線ＷＬ及びビット線ＢＬと、半導体基板１上に形成された配線領域３とを接続するために、メモリブロック２の側面に垂直配線（ビアコンタクト）が必要になる。配線領域３の四辺には、ビット線コンタクト領域４及びワード線コンタクト領域５が設けられている。ビット線コンタクト領域４及びワード線コンタクト領域５には、ビット線ＢＬ及びワード線ＷＬと制御回路とを接続するためのビット線コンタクト６及びワード線コンタクト７が形成される。ワード線ＷＬは、その一端がワード線コンタクト領域５に形成されたワード線コンタクト７を介して配線領域３に接続されている。また、ビット線ＢＬは、その一端がビット線コンタクト領域４に形成されたビット線コンタクト６を介して配線領域３に接続されている。

図１では、複数のメモリセルアレイＭＡを半導体基板１に垂直な方向（図１に示すｚ方向）に積層した１つのメモリブロック２について示しているが、実際にはこのような単位メモリブロック２がワード線ＷＬの長手方向（図１に示すｘ方向）及びビット線ＢＬの長手方向（図１に示すｙ方向）に複数個マトリクス状に配置される。

図１に示すように、本実施の形態では、ワード線コンタクト領域５では、一列のコンタクトのみ、すなわち一断面での全ての層のワード線ＷＬが共通コンタクトを介して配線領域３に接続されている。また、ビット線コンタクト領域４では、各層のビット線ＢＬが別々に用意された４列のコンタクトを介して配線領域３に接続されている。本実施の形態では、ビット線ＢＬは層毎に独立駆動され、ワード線ＷＬは全ての層で共通に接続されているが、ワード線ＷＬについても層毎に独立駆動するようにしても良い。また、ビット線ＢＬを共通にして、ワード線ＷＬを独立駆動するようにしても良い。更に、ビット線ＢＬ及びワード線ＷＬの少なくとも一方を上下の層で共有するように構成することもできる。

図２Ａは、抵抗変化メモリ装置のメモリセルアレイＭＡの等価回路を示す回路図である。ここで、図２に示すメモリセルアレイＭＡは、ビット線ＢＬの長手方向（図２Ａに示すｙ方向）、及びワード線ＷＬの長手方向（図２Ａに示すｘ方向）にそれぞれ複数個の単位メモリセルＭＣが配置され、二次元マトリクス状に配列されている。図示のようにワード線ＷＬとビット線ＢＬとの交差部に、整流素子、例えばダイオードＤｉと可変抵抗素子ＶＲとが直列接続された抵抗変化型の単位メモリセルＭＣが配置される。ここで、メモリセルＭＣを構成するダイオードＤｉ及び可変抵抗素子ＶＲの配置、極性も、図示のものに限定されない。

なお、本実施の形態では、１つメモリセルＭＣ毎に２ビット以上のデータが格納可能なよう、各種回路が構成されている。ここでは、一例として、２ビットのデータが１つのメモリセルＭＣごとに格納され得る例を説明する。すなわち、メモリセルＭＣは、図２Ｂに示すように、例えば抵抗値Ｒ００，Ｒ０１、Ｒ１０、Ｒ１１を中心値とした４通りの異なる抵抗分布を有することができる。このため、メモリセルＭＣに流れる電流の分布（電流分布）も、抵抗分布が異なれば、図２Ｂに示すように変化する（中心値Ｉ１１、Ｉ１０、Ｉ０１，Ｉ００）。この電流分布がおおよそ等間隔となるよう、データ書き込み時にメモリセルＭＣの抵抗値が制御される。そして、参照電圧発生回路では、この電流分布を正確に検出することができるよう、これら電流分布の中点付近の参照電流Ｉｒｅｆ１、Ｉｒｅｆ２、Ｉｒｅｆ３を発生させるように構成される。例えば、Ｉ００、Ｉ０１、１１０，Ｉ１１が、互いに約（Ｉ１１−Ｉ００）／６×２だけ離れている理想的な分布が得られていると仮定した場合、参照電流Ｉｒｅｆ１、Ｉｒｅｆ２、Ｉｒｅｆ３は、それぞれの電流分布の中点付近に設定されるのが望ましい（図２Ｂ参照）。本実施の形態では、最小の抵抗値Ｒ００，最大の抵抗値Ｒ１１は、それ以外の抵抗値（Ｒ０１、Ｒ１０）よりも精度良く得られるとの知見に基づき、これらの抵抗値Ｒ００、Ｒ１１を基準として参照電流Ｉｒｅｆ１、Ｉｒｅｆ２、Ｉｒｅｆ３を生成する。詳しくは後述する。

可変抵抗素子ＶＲは例えば、電極／遷移金属酸化物／電極からなる構造を有するもの等であり、電圧、電流、熱等の印加条件により金属酸化物の抵抗値変化をもたらし、その抵抗値の異なる状態を情報として不揮発に記憶する。この可変抵抗素子ＶＲとしては、より具体的には、カルコゲナイド等のように結晶状態と非晶質状態の相転移により抵抗値を変化させるもの（PCRAM）、金属陽イオンを析出させて電極間に架橋（コンタクティングブリッジ）を形成したり、析出した金属をイオン化して架橋を破壊したりすることで抵抗値を変化させるもの（CBRAM：Conductive Bridging RAM）、電圧あるいは電流印加により抵抗値が変化するもの（ReRAM）（電極界面に存在する電荷トラップにトラップされた電荷の存在の有無により抵抗変化が起きるものと、酸素欠損等に起因する伝導パスの存在の有無により抵抗変化が起きるものとに大別される。）等を用いることができる。

ユニポーラ型のＲｅＲＡＭの場合、メモリセルＭＣに対するデータの書き込みは、可変抵抗素子ＶＲに例えば３．５Ｖ（ダイオードＤｉの電圧降下分を含めると実際には４．５Ｖ程度）の電圧、１０ｎＡ程度の電流を１０ｎｓ−１００ｎｓ程度の時間印加することにより行う。これにより、可変抵抗素子ＶＲが高抵抗状態から低抵抗状態へと変化する。以下、この可変抵抗素子ＶＲを高抵抗状態から低抵抗状態へ変化させる動作をセット動作という。

一方、メモリセルＭＣに対するデータの消去は、セット動作後の低抵抗状態の可変抵抗素子ＶＲに対し、０．８Ｖ（ダイオードＤｉの電圧降下分を含めると実際には１．８Ｖ程度）の電圧、１μＡ−１０μＡ程度の電流を５００ｎｓ−２μｓ程度の時間印加することにより行う。これにより、可変抵抗素子ＶＲが低抵抗状態から高抵抗状態へと変化する。以下、この可変抵抗素子ＶＲを低抵抗状態から高抵抗状態へ変化させる動作をリセット動作という。

メモリセルＭＣは、例えば高抵抗状態を安定状態（リセット状態）とし、２値データ記憶であれば、リセット状態を低抵抗状態に変化させるセット動作によりデータの書き込みを行う。

メモリセルＭＣのリード動作は、可変抵抗素子ＶＲに０．４Ｖ（ダイオードＤｉの電圧降下分を含めると実際には１．４Ｖ程度）の電圧を与え、可変抵抗素子ＶＲを介して流れる電流をセンスアンプにてモニターすることにより行う。これにより、可変抵抗素子ＶＲが低抵抗状態にあるか高抵抗状態にあるかを判定する。なお、１つのメモリセルＭＣが２ビットのデータを保持可能な場合、センスアンプでは３通りの異なる参照電圧を生成し、この参照電圧とセル信号とを比較する。

本実施の形態に係る抵抗変化メモリ装置のセット動作について、図２Ａを参照して説明する。図２Ａには、メモリセルＭＣのセット動作時において、メモリセルアレイＭＡに接続されたビット線ＢＬ及びワード線ＷＬに印加される電圧の状態が示されている。ここで、セット動作によりデータが書き込まれる選択メモリセルＭＣは、ＭＣ１１であるとして説明を行う。

選択メモリセルＭＣ１１に接続されていない非選択ビット線ＢＬ００、ＢＬ０２、ＢＬ０３は、“Ｌ”状態（本実施の形態ではＶｓｓ＝０Ｖ）である。セット動作時において、選択メモリセルＭＣ１１に接続された選択ビット線ＢＬ０１は、“Ｌ”状態（Ｖｓｓ＝０Ｖ）から“Ｈ”状態（本実施の形態では電圧ＶＳＥＴ）に駆動される。また、選択メモリセルＭＣ１１に接続されていない非選択ワード線ＷＬ００、ＷＬ０２、ＷＬ０３は、“Ｈ”状態（本実施の形態では電圧ＶＳＥＴ）である。セット動作時において、選択メモリセルＭＣ１１に接続された選択ワード線ＷＬ０１は、この“Ｈ”状態（電圧ＶＳＥＴ）から“Ｌ”状態（本実施の形態では電圧Ｖｓｓ＝０Ｖ）に駆動される。これにより、選択メモリセルＭＣ１１のダイオードＤｉが順方向バイアス状態となり電流が流れる。選択メモリセルＭＣ１１に電位差ＶＳＥＴが印加されて可変抵抗素子ＶＲが高抵抗状態から低抵抗状態へと変化し、セット動作が完了する。１つのメモリセルＭＣが２ビットを格納する場合、図示しないベリファイ回路等の動作により、メモリセルＭＣの抵抗値が４通りに制御される。

次に、抵抗変化メモリ装置のリセット動作について図３を参照して説明する。

リセット動作時において、選択メモリセルＭＣ１０〜ＭＣ１３に接続された選択ビット線ＢＬ００〜ＢＬ０３は、“Ｈ”状態（本実施の形態では電圧ＶＲＥＳＥＴ）に駆動される。また、リセット動作時において、選択メモリセルＭＣ１０〜ＭＣ１３に接続された選択ワード線ＷＬ０１は、“Ｌ”状態（本実施の形態では電圧Ｖｓｓ＝０Ｖ）に駆動される。ここで、選択メモリセルＭＣ１０〜ＭＣ１３に接続されていない非選択ワード線ＷＬ００、ＷＬ０２、ＷＬ０３は、“Ｈ”状態（例えば、電圧ＶＲＥＳＥＴ）である。そして、ビット線ＢＬ００〜ＢＬ０３に印加されているリセット電圧ＶＲＥＳＥＴは、メモリセルＭＣの可変抵抗素子ＶＲを低抵抗状態から高抵抗状態に変化させることのできる基準電圧である。

選択ビット線ＢＬ００〜ＢＬ０３への電圧印加により、選択メモリセルＭＣ１０〜ＭＣ１３のダイオードＤｉが順方向バイアス状態となり電流が流れる。各メモリセルＭＣには、それぞれリセット動作を実行することができるリセット電流ＩＲＥＳＥＴが流れる。ビット線ＢＬ００〜ＢＬ０３に印加されたリセット電圧ＶＲＥＳＥＴ及びリセット電流ＩＲＥＳＥＴにより、可変抵抗素子ＶＲが低抵抗状態から高抵抗状態へと変化し、リセット動作が完了する。

［制御回路の構成］
次に、抵抗変化メモリ装置の回路構成について、図４〜図１２を参照して説明する。ここで、図４に示すメモリセルアレイＭＡは、ビット線ＢＬの長手方向に例えば２Ｋｂｉｔ（２０４８個）、ワード線ＷＬの長手方向に例えば５１２ｂｉｔの単位メモリセルＭＣが配置されている。これにより、１つのメモリセルアレイＭＡ内に１Ｍｂｉｔ（約１０^６個）の単位メモリセルＭＣが配置されている場合を例として説明する。図４は、抵抗変化メモリ装置のカラム制御回路及びロウ制御回路の配置例を示すブロック図である。

図４に示されるように、ロウ制御回路は、例えばロウデコーダ１０、メインロウデコーダ１１、書き込み駆動線ドライバ１２、ロウ電源線ドライバ１３及びロウ系周辺回路１４により構成される。また、カラム制御回路は、例えばカラムスイッチ２０、カラムデコーダ２１、センスアンプ／書き込みバッファ２２、カラム電源線ドライバ２３、カラム系周辺回路２４により構成される。

本実施の形態に係るワード線ＷＬは階層化構造を有しており、メインロウデコーダ１１は、２５６対のメインワード線ＭＷＬｘ、ＭＷＬｂｘ（ｘ＝＜２５５：０＞）のいずれか一対を選択駆動する。一例として、選択されたメインワード線ＭＷＬｘ、ＭＷＬｂｘでは、メインワード線ＭＷＬｘが“Ｈ”状態となり、メインワード線ＭＷＬｂｘが“Ｌ”状態となる。逆に、非選択のメインワード線ＭＷＬｘ、ＭＷＬｂｘでは、メインワード線ＭＷＬｘが“Ｌ”状態となり、メインワード線ＭＷＬｂｘが“Ｈ”状態となる。一対のメインワード線ＭＷＬｘ、ＭＷＬｂｘはひとつのロウデコーダ１０に接続される。ロウデコーダ１０は、メインワード線ＭＷＬｘ、ＭＷＬｂｘの階層下にある８本のワード線ＷＬからなるワード線群ＷＬｘ＜７：０＞のうちの１本を選択駆動する。メインロウデコーダ１１により選択駆動されたメインワード線ＭＷＬｘ、ＭＷＬｂｘに接続されたロウデコーダ１０が更にワード線ＷＬを選択駆動することにより、１本のワード線ＷＬが選択駆動される。

書き込み駆動線ドライバ１２には８本の書き込み駆動線ＷＤＲＶ＜７：０＞及びロウ電源線ＶＲｏｗが接続され、ロウ電源線ドライバ１３にはロウ電源線ＶＲｏｗが接続されている。この書き込み駆動線ＷＤＲＶ＜７：０＞及びロウ電源線ＶＲｏｗはロウデコーダ１０に接続される。書き込み駆動線ＷＤＲＶ＜７：０＞及びロウ電源線ＶＲｏｗには、ロウデコーダ１０がワード線ＷＬを駆動するための電圧が印加される。具体的には、リセット動作時において８本の書き込み駆動線ＷＤＲＶ＜７：０＞のうち選択ワード線ＷＬに対応する１本の書き込み駆動線ＷＤＲＶに電圧Ｖｓｓ（＝０Ｖ）を供給し、それ以外の７本には電圧ＶＲＥＳＥＴを供給する。また、ロウ電源線ＶＲｏｗには、非選択のメインワード線ＭＷＬ、ＭＷＬｂｘの階層下のワード線ＷＬに供給される電圧（ＶＲＥＳＥＴ）が印加される。

ロウ系周辺回路１４は、この抵抗変化メモリ装置全体の管理を行うもので、外部のホスト装置からの制御信号を受け付け、読み出し、書き込み、消去、データの入出力管理等を行う。

本実施の形態に係るビット線ＢＬも階層化構造を有しており、カラムデコーダ２１は、１２８対のカラム選択線ＣＳＬｙ、ＣＳＬｂｙ（ｙ＝＜１２７：０＞）のうち、複数の対のカラム選択線ＣＳＬｙ、ＣＳＬｂｙを選択駆動する。一例として、選択されたカラム選択線ＣＳＬｙ、ＣＳＬｂｙでは、カラム選択線ＣＳＬｙが“Ｈ”状態となり、カラム選択線ＣＳＬｂｙが“Ｌ”状態となる。逆に、非選択のカラム選択線ＣＳＬｙ、ＣＳＬｂｙでは、カラム選択線ＣＳＬｙが“Ｌ”状態となり、カラム選択線ＣＳＬｂｙが“Ｈ”状態となる。

一対のカラム選択線ＣＳＬｙ、ＣＳＬｂｙはひとつのカラムスイッチ２０に接続される。カラムスイッチ２０は、カラム選択線ＣＳＬｙ、ＣＳＬｂｙの階層下にある４本のビット線ＢＬからなるビット線群ＢＬｙ＜３：０＞を選択駆動する。カラムデコーダ２１により選択駆動されたカラム選択線ＣＳＬｙ、ＣＳＬｂｙに接続されたカラムスイッチ２０が更にビット線ＢＬを選択駆動することにより、ビット線ＢＬが選択駆動される。

センスアンプ／書き込みバッファ２２には、４本のローカルデータ線ＬＤＱ＜３：０＞が接続されている。このローカルデータ線ＬＤＱ＜３：０＞はカラムスイッチ２０に接続される。センスアンプ／書き込みバッファ２２は、ローカルデータ線ＬＤＱ＜３：０＞に読み出された信号を検知増幅するとともに、データ入出力線ＩＯ＜３：０＞から入力される書き込みデータをカラムスイッチ２０を介してメモリセルＭＣに供給するものである。ローカルデータ線ＬＤＱ＜３：０＞には、カラムスイッチ２０がビット線ＢＬを駆動するための電圧が印加される。センスアンプ／書き込みバッファ２２には、カラム電源線ＶＣｏｌ１を介して、カラム電源線ドライバ２３が接続されている。

カラム系周辺回路２４は、この抵抗変化メモリ装置全体の管理を行うもので、外部のホスト装置からの制御信号を受け付け、読み出し、書き込み、消去、データの入出力管理等を行う。

次に、図５〜図８を参照して、ロウ制御回路の構成を詳細に説明する。図５〜図８は抵抗変化メモリ装置のロウ制御回路の構成例を示す回路図である。

［ロウデコーダ１０の構成］
図４及び図５に示されるように、ロウデコーダ１０には２５６対のメインワード線ＭＷＬｘ及びＭＷＬｂｘ（ｘ＝＜２５５：０＞）のいずれか一対、ロウ電源線ＶＲｏｗ並びに書き込み駆動線ＷＤＲＶ＜７：０＞が接続されている。また、ロウデコーダ１０には、ワード線群ＷＬｘ＜７：０＞が接続されており、このワード線群ＷＬｘ＜７：０＞は一列に並んで設けられた複数のメモリセルＭＣに接続されている。前述のように、１つのロウデコーダ１０に接続されるワード線群ＷＬｘ＜７：０＞は、ワード線ＷＬｘ０〜ワード線ＷＬｘ７までの８本の配線からなる。同様に、書き込み駆動線ＷＤＲＶ＜７：０＞は、ＷＤＲＶ０〜ＷＤＲＶ７までの８本の配線からなる配線である。

図５に示すように、ロウデコーダ１０は、２つのＮＭＯＳトランジスタＱＮ１及びＱＮ２のソースを互いに接続してなるトランジスタ対を８つ備えて構成されている。トランジスタＱＮ１のゲートにメインワード線ＭＷＬｂｘが、ドレインにロウ電源線ＶＲｏｗが接続されている。また、トランジスタＱＮ２のゲートにメインワード線ＭＷＬｘが、ドレインに書き込み駆動線ＷＤＲＶ＜７：０＞のいずれか１本が接続されている。そして、トランジスタＱＮ１及びＱＮ２のソースはともにワード線群ＷＬｘ＜７：０＞のいずれか１本に接続されている。

［メインロウデコーダ１１の構成］
図４及び図６に示されるように、メインロウデコーダ１１には２５６対のメインワード線ＭＷＬｘ及びＭＷＬｂｘ（ｘ＝＜２５５：０＞）、並びにアドレス信号線が接続されている。本実施の形態に係る抵抗変化メモリ装置のワード線ＷＬは階層化構造を有している。メインロウデコーダ１１はプリデコーダである。一組のメインワード線ＭＷＬｘ、ＭＷＬｂｘは１つのロウデコーダ１０内の８つのトランジスタ対（図５のＱＮ１、ＱＮ２）にそれぞれ接続され、１つのロウデコーダ１０は８本のワード線ＷＬｘ＜７：０＞のいずれか１本を選択することができる。メインロウデコーダ１１は、図６に示すような回路を、１対のメインワード線ＭＷＬｘ、ＭＷＬｂｘごとに有している。

図６に示すように、１つのメインロウデコーダ１１において、メインロウデコーダ１１に接続されたアドレス信号線は、論理ゲートＧＡＴＥ１に接続される。論理ゲートＧＡＴＥ１の出力信号はレベルシフタＬ／Ｓを介してＰＭＯＳトランジスタＱＰ１及びＮＭＯＳトランジスタＱＮ３からなるＣＭＯＳインバータＣＭＯＳ１の入力端子に供給される。トランジスタＱＰ１のソースに電源ＶＳＥＴＨが接続され、トランジスタＱＮ３のソースは接地されている。そして、トランジスタＱＰ１及びＱＮ３のドレインはともにメインワード線ＭＷＬｘに接続される。

また、メインワード線ＭＷＬｘは、ＰＭＯＳトランジスタＱＰ２及びＮＭＯＳトランジスタＱＮ４からなるＣＭＯＳインバータＣＭＯＳ２に接続されている。トランジスタＱＰ２のソースにも電源ＶＳＥＴＨが接続され、トランジスタＱＮ４のソースは接地されている。そして、トランジスタＱＰ２及びＱＮ４のドレインはともにメインワード線ＭＷＬｂｘに接続される。

［書き込み駆動線ドライバ１２の構成］
図４及び図７に示されるように、書き込み駆動線ドライバ１２には、ロウ電源線ＶＲｏｗ及びアドレス信号線が接続されている。ここで、書き込み駆動線ドライバ１２も、プリデコーダである。

書き込み駆動線ドライバ１２に接続されたアドレス信号線は、論理ゲートＧＡＴＥ２に接続される。論理ゲートＧＡＴＥ２の出力信号はレベルシフタＬ／Ｓを介してＰＭＯＳトランジスタＱＰ３及びＮＭＯＳトランジスタＱＮ５からなるＣＭＯＳインバータＣＭＯＳ３の入力端子に供給される。トランジスタＱＰ３のソースには、後述するように電圧ＶＲＥＳＥＴが印加されているロウ電源線ＶＲｏｗが接続され、トランジスタＱＮ５のソースは接地されている。そして、トランジスタＱＰ３及びＱＮ５のドレインはともに書き込み駆動線ＷＤＲＶ＜７：０＞に接続される。

［ロウ電源線ドライバ１３の構成］
図４及び図８に示されるように、ロウ電源線ドライバ１３には、ロウ電源線ＶＲｏｗ及び制御信号線が接続されている。ロウ電源線ドライバ１３において、電源ＶＳＥＴＨはＮＭＯＳトランジスタＱＮ６のドレイン及びゲートに接続される。トランジスタＱＮ６のソースがＰＭＯＳトランジスタＱＰ６を介してロウ電源線ＶＲｏｗに接続されている。トランジスタＱＰ６のゲートには制御信号ＳＥＴｏｎが供給される。

また、ロウ電源線ドライバ１３において、電源ＶＲＥＡＤがＰＭＯＳトランジスタＱＰ４を介して、電源ＶＲＥＳＥＴがＰＭＯＳトランジスタＱＰ５を介してそれぞれロウ電源線ＶＲｏｗに接続されている。トランジスタＱＰ４のゲートには制御信号ＲＥＡＤｏｎが供給され、トランジスタＱＰ５のゲートには制御信号ＲＥＳＥＴｏｎが供給される。制御信号ＲＥＡＤｏｎ、ＲＥＳＥＴｏｎは、それぞれデータ読み出し時、リセット動作時に“Ｈ”状態から“Ｌ”状態となる。

次に、図９〜図１２を参照して、カラム制御回路の構成を詳細に説明する。図９〜図１２は抵抗変化メモリ装置のカラム制御回路の構成例を示す回路図である。

［カラムスイッチ２０の構成］
図４及び図９に示されるように、カラムスイッチ２０には１２８対のカラム選択線ＣＳＬｙ及びＣＳＬｂｙ（ｙ＝＜１２７：０＞）のいずれか一対及びローカルデータ線ＬＤＱ＜３：０＞が接続されている。また、カラムスイッチ２０には、ビット線群ＢＬｙ＜３：０＞が接続されており、このビット線群ＢＬｙ＜３：０＞は一列に並んで設けられた複数のメモリセルＭＣに接続されている。前述のように、１つのカラムスイッチ２０に接続されるビット線群ＢＬｙ＜３：０＞はビット線ＢＬｙ０〜ビット線ＢＬｙ３までの４本の配線からなる。同様に、ローカルデータ線ＬＤＱ＜３：０＞は、ＬＤＱ０〜ＬＤＱ３までの４本の配線からなる配線である。

図９に示すように、カラムスイッチ２０は、２つのＮＭＯＳトランジスタＱＮ１１及びＱＮ１２のソースを互いに接続してなるトランジスタ対を４つ備えて構成されている。トランジスタＱＮ１１のゲートにカラム選択線ＣＳＬｙが、ドレインにローカルデータ線ＬＤＱ＜３：０＞のいずれか１本が接続されている。また、トランジスタＱＮ１２のゲートにはカラム選択線ＣＳＬｂｙが接続され、ドレインは接地されている。そして、トランジスタＱＮ１１及びＱＮ１２のソースはともにビット線群ＢＬｙ＜３：０＞のいずれか１本に接続されている。ビット線ＢＬｙ＜３：０＞の各々には、ゲートにクランプ電圧Ｖｃｌｍｐを与えられるクランプトランジスタＱＮ１７が接続されている。このクランプトランジスタＱＮ１７により、ビット線ＢＬｙ＜３：０＞の電圧は、クランプ電圧ＶｃｌｍｐよりもクランプトランジスタＱＮ１７の閾値電圧Ｖｔｈだけ低い電圧（Ｖｃｌｍｐ−Ｖｔｈ）近傍にクランプされる。

また、ローカルデータ線ＬＤＱ＜３：０＞には、メモリセルＭＣに定電流を与えるための定電流回路（電流源負荷トランジスタ）として機能するダイオード接続ＰＭＯＳトランジスタＱＰ１６のドレインが接続されている。このＰＭＯＳトランジスタＱＰ１６から供給される定電流がメモリセルＭＣに流れることにより、メモリセルＭＣの保持データに応じた電圧Ｖｃｅｌｌがローカルデータ線ＬＤＱ＜３：０＞に発生する。この電圧Ｖｃｅｌｌがセンスアンプ回路において参照電圧と比較されることにより、メモリセルＭＣの保持データが判定される。

［カラムデコーダ２１の構成］
図４及び図１０に示されるように、カラムデコーダ２１には１２８対のカラム選択線ＣＳＬｙ及びＣＳＬｂｙ（ｙ＝＜１２７：０＞）、並びにカラムアドレス信号ＣＡが入力されるアドレス信号線が接続されている。本実施の形態に係る抵抗変化メモリ装置において、一組のカラム選択線ＣＳＬｙ、ＣＳＬｂｙは１つのカラムスイッチ２０内の４つのトランジスタ対（図９のＱＮ１１、ＱＮ１２）にそれぞれ接続され、１つのカラムスイッチ２０は４本のビット線群ＢＬｙ＜３：０＞を選択駆動することができる。カラムデコーダ２１は、図１０に示すような回路を、一対のカラム選択線ＣＳＬｙ、ＣＳＬｂｙごとに有している。

図１０に示すように、１つのカラムデコーダ２１において、カラムデコーダ２１に接続されたアドレス信号線は、論理ゲートＧＡＴＥ３に接続される。論理ゲートＧＡＴＥ３の出力信号はレベルシフタＬ／Ｓを介してＰＭＯＳトランジスタＱＰ１１及びＮＭＯＳトランジスタＱＮ１３からなるＣＭＯＳインバータＣＭＯＳ１１の入力端子に供給される。トランジスタＱＰ１１のソースに電源ＶＳＥＴＨが接続され、トランジスタＱＮ１３のソースは接地されている。そして、トランジスタＱＰ１１及びＱＮ１３のドレインはともにカラム選択線ＣＳＬｙに接続される。

また、カラム選択線ＣＳＬｙは、ＰＭＯＳトランジスタＱＰ１２及びＮＭＯＳトランジスタＱＮ１４からなるＣＭＯＳインバータＣＭＯＳ１２に接続されている。トランジスタＱＰ１２のソースにも電源ＶＳＥＴＨが接続され、トランジスタＱＮ１４のソースは接地されている。そして、トランジスタＱＰ１２及びＱＮ１４のドレインはともにカラム選択線ＣＳＬｂｙに接続される。

［センスアンプ／書き込みバッファ２２の構成］
図４及び図１１に示されるように、センスアンプ／書き込みバッファ２２には、カラム電源線ＶＣｏｌ１、ローカルデータ線ＬＤＱ＜３：０＞及びデータ入出力線ＩＯ＜３：０＞が接続されている。まず、書き込みバッファ部分について、その構成を説明する。センスアンプ／書き込みバッファ２２に接続されたデータ入出力線ＩＯ＜３：０＞は、レベルシフタＬ／Ｓを介してＰＭＯＳトランジスタＱＰ１３及びＮＭＯＳトランジスタＱＮ１５からなるＣＭＯＳインバータＣＭＯＳ１３に接続される。トランジスタＱＰ１３のソースにはカラム電源線ＶＣｏｌ１が接続されている。カラム電源線ＶＣｏｌ１には後述するようにリセット電圧ＶＲＥＳＥＴが印加されている。また、トランジスタＱＮ１５のソースは接地されている。そして、トランジスタＱＰ１３及びＱＮ１５のドレインはともにスイッチＳＷ１を介して、ローカルデータ線ＬＤＱ＜３：０＞に接続されている。

次に、センスアンプ部分について、その構成を説明する。センスアンプ／書き込みバッファ２２に接続されたデータ入出力線ＩＯ＜３：０＞は、センスアンプＳ／Ａに接続される。センスアンプＳ／Ａは、後述するように選択メモリセルに流れた電流によりローカルデータ線ＬＤＱに生じる電圧を参照電圧と比較する機能を有する。参照電圧は、図１１では図示しない参照電圧発生回路により生成される。センスアンプＳ／Ａの出力端子はスイッチＳＷ２を介してローカルデータ線ＬＤＱ＜３：０＞に接続されている。

［カラム電源線ドライバ２３の構成］
図４及び図１２に示されるように、カラム電源線ドライバ２３には、カラム電源線ＶＣｏｌ１及び制御信号線が接続されている。カラム電源線ドライバ２３において、電源ＶＳＥＴＨがＮＭＯＳトランジスタＱＮ１６のドレイン及びゲートに接続され、トランジスタＱＮ１６のソースはＰＭＯＳトランジスタＱＰ１４を介してカラム電源線ＶＣｏｌ１に接続されている。トランジスタＱＰ１４のゲートには制御信号ＳＥＴｏｎが供給される。

また、カラム電源線ドライバ２３において、電源ＶＲＥＳＥＴがＰＭＯＳトランジスタＱＰ１５を介してカラム電源線ＶＣｏｌ１に接続されている。トランジスタＱＰ１５のゲートには制御信号ＲＥＳＥＴｏｎが供給される。制御信号ＲＥＳＥＴｏｎは、リセット動作時に“Ｈ”状態から“Ｌ”状態となる。

［センスアンプＳ／Ａの構成］
センスアンプＳ／Ａは、図１３に示すように、３つの差動増幅器２２１〜２２３、論理回路２２４、及び３つの参照電圧発生回路２２５〜２２７を備えている。

参照電圧発生回路２２５〜２２７は、それぞれ異なる大きさの参照電圧Ｖｒｅｆ１、Ｖｒｅｆ２、Ｖｒｅｆ３を発生させるように構成されている。後述するように、参照電圧発生回路２２５〜２２７は、メモリセルＭＣの可変抵抗素子ＶＲの最高の抵抗値Ｒ１１と略等しい抵抗値を有する抵抗素子と、メモリセルＭＣの可変抵抗素子ＶＲの最低の抵抗値Ｒ１０と略等しい抵抗値を有する抵抗素子とを備え、これらの抵抗素子を複数個組み合わせて用いて参照電圧Ｖｒｅｆ１、Ｖｒｅｆ２、Ｖｒｅｆ３を発生させている。

差動増幅器２２１〜２２３は、それぞれローカルデータ線ＬＤＱ＜３：０＞に読み出されたセル電圧Ｖｃｅｌｌと、参照電圧Ｖｒｅｆ１、Ｖｒｅｆ２、Ｖｒｅｆ３とを差動増幅して差動増幅信号を出力する。

論理回路２２４は、これらの差動増幅器２２１〜２２３の出力信号に基づいて、メモリセルＭＣに保持されているデータを判定し、その判定結果を出力線ＩＯ＜３：０＞に出力する。

次に、参照電位発生回路２２５〜２２７の構成を図１４を参照して説明する。

前述したように、参照電位発生回路２２５〜２２７は、複数の抵抗素子２３０と、この抵抗素子２３０の各々に直列接続された複数のダイオードＤｊと、このダイオードＤｊの各々に直列接続された複数のクランプトランジスタ２２９と、この複数のクランプ用Ｎ型ＭＯＳトランジスタ２２９の各々に直列接続され且つダイオード接続された複数のＰ型ＭＯＳトランジスタ２２８とを備えている。複数のＰ型ＭＯＳトランジスタ２２８は、ドレイン端子を互いに接続されている。

ダイオード接続されたＰ型ＭＯＳトランジスタ２２８の各々は、ソースに電源電圧を供給され、ドレインはノードＮ１において、Ｎ型ＭＯＳトランジスタ２２９のドレインに接続されており、複数の抵抗素子２３０の各々に流れる電流を等しくする電流調整回路として機能する。

Ｎ型ＭＯＳトランジスタ２２９のソースは抵抗素子２３０の一端に接続されている。抵抗素子２３０の他端は接地されている。Ｎ型ＭＯＳトランジスタ２２９のゲートにはクランプ用電圧ＶＣＬＭＰが供給されている。これによりＮ型ＭＯＳトランジスタ２２９は、抵抗素子２３０に印加される電圧を制限するクランプ回路として機能する。このように直列接続されたＰ型ＭＯＳトランジスタ２２８、Ｎ型ＭＯＳトランジスタ２２９及び抵抗素子２３０が６組形成され、ノードＮ１が共通接続されて出力端子Ｏ１とされている。すなわち、６個の抵抗素子２３０は、Ｎ型ＭＯＳトランジスタ２２９を介して、ノードＮ１と接地端子との間に並列に接続され抵抗回路を形成している。

参照電圧発生回路２２５〜２２７では、抵抗素子２３０が６個形成されている。そのうち参照電圧発生回路２２５においては、抵抗素子２３０の６個のうちの５個は、メモリセルＭＣの最小の抵抗値Ｒ００（図２Ｂ参照）、またはこれに略等しい抵抗値を与えられている。残りの１個は、メモリセルの最大の抵抗値Ｒ１１（図２Ｂ参照）を与えられている。なお、抵抗素子２３０は、メモリセルＭＣの可変抵抗素子と同様の可変抵抗素子により形成されてもよいが、固定の抵抗値を有する抵抗素子とすることも可能である。

６個のＰ型ＭＯＳトランジスタ２２８により供給される定電流の大きさがＩｒｅｆ１、抵抗Ｒ００を与えられた抵抗素子２３０に流れる電流の大きさをＩ００、抵抗Ｒ１１を与えられた抵抗素子２３０に流れる電流の大きさをＩ１１とすると、
６つの抵抗素子２３０に流れる電流は平均化され、次の数式が成り立つ。

この定電流Ｉｒｅｆ１は、図２Ｂのような理想的な電流分布がメモリセルＭＣにおいて得られている場合、ちょうど電流Ｉ００の分布と電流Ｉ１０の分布の中間付近の値となる。

一方、参照電圧発生回路２２６は、図１５に示すように参照電圧発生回路２２５と同様の構成を有している。しかし、６個の抵抗素子２３０のうちの３個が抵抗値Ｒ００を与えられ、残りの３個が抵抗値Ｒ１１を与えられている点で参照電圧発生回路２２５と異なっている。このため、参照電圧発生回路２６が発生させる参照電流Ｉｒｅｆ２は、次に数式で表現される。この定電流Ｉｒｅｆ２は、図２Ｂのような理想的な電流分布がメモリセルＭＣにおいて得られている場合、ちょうど電流Ｉ１０の分布と電流Ｉ０１の分布の中間付近の値となる。

一方、参照電圧発生回路２２７は、図１６に示すように参照電圧発生回路２２５、２２６と同様の構成を有している。しかし、６個の抵抗素子２３０のうちの１個が抵抗値Ｒ００を与えられ、残りの５個が抵抗値Ｒ１１を与えられている点で参照電圧発生回路２２５、２２６と異なっている。このため、参照電圧発生回路２７が発生させる参照電流Ｉｒｅｆ３は、次に数式で表現される。この定電流Ｉｒｅｆ３は、図２Ｂのような理想的な電流分布がメモリセルＭＣにおいて得られている場合、ちょうど電流Ｉ００の分布と電流Ｉ０１の分布の中間付近の値となる。

このように、本実施の形態では、参照電圧発生回路２２５〜２２７において、メモリセルＭＣの可変抵抗素子ＶＲに与えられる４通りの抵抗値のうち、最大の抵抗値Ｒ１１と最小の抵抗値Ｒ００とのいずれかの値を有する抵抗素子２３０が複数設けられている。抵抗値Ｒ１１の抵抗素子２３０の数と、抵抗値Ｒ００の抵抗素子２３０の数との割合が、参照電圧発生回路２２５〜２２７においてそれぞれ異なっているため（２２５では５：１、２２６では３：３、２２７では１：５）、異なる参照電流Ｉｒｅｆ１〜３が出力される。最大の抵抗値Ｒ１１と最小の抵抗値Ｒ００とは他の抵抗値に比べて高精度で得られるとの出願人の知見から、この構成によれば、参照電流Ｉｒｅｆ１〜３を、電流分布の中心付近に設定することが容易になる。従って、多値が記憶されたメモリセルにおいても誤読み出しが発生することを防止することができる。なお、３つの参照電圧発生回路２２５〜２２７に含まれている抵抗値Ｒ００の抵抗素子２３０の総数は、抵抗値Ｒ１１の抵抗素子２３０の総数と等しくされている。これにより、参照電流Ｉｒｅｆ１〜３の間隔を均等にすることができる。

以上、本発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、組み合わせ等が可能である。たとえば、上記の実施の形態では、メモリセルＭＣが４通りの抵抗値を有し、１メモリセル当たり２ビットのデータを記憶可能な例を説明したが、本発明はこれに限定されるものではなく、３ビットあるいはそれ以上のデータを１メモリセルに格納させた場合にも適用可能である。

たとえば、図１７に示すように、１つのメモリセルＭＣの抵抗値を８通りに設定し、従って電流分布が８通りに得られる３ビット／セルを記憶可能な半導体記憶装置の場合にも、本発明が適用可能である（メモリセルの可変抵抗素子ＶＲは、小さい値から順に、Ｒ０００（最小），Ｒ００１，Ｒ０１０，Ｒ０１１，Ｒ１００，Ｒ１０１，Ｒ１１０，Ｒ１１１（最大）の８通りの抵抗値をとり得る）。この場合には、図１８に示すように、７個の差動増幅器２４１〜２４７と、７個の参照電圧発生回路２５１〜２５７とを用意して、７通りの参照電流Ｉｒｅｆ１〜Ｉｒｅｆ７を発生させる。

個々の参照電圧発生回路２５１〜２５７には、それぞれ抵抗素子２３０を１４個設け、ｍ番目（ｍ＝１〜７）の参照電圧発生回路では、可変抵抗素子ＶＲの最小の抵抗値Ｒ０００と略等しい抵抗値を持つ抵抗素子２３０を（１５−２ｍ）個、可変抵抗素子ＶＲの最大の抵抗値Ｒ１１１と略等しい抵抗値を持つ抵抗素子を（２ｍ−１）個形成する。これにより、７個の参照電圧発生回路が発生させる参照電流Ｉｒｅｆｍ（ｍ＝１〜７）は、最大の電流値Ｉ０００、最小の電流値Ｉ１１１として、次の数式で表現される。

また、本発明は、Ｎビットのデータを１つのメモリセルに記憶する場合に一般化できる。この場合、（２^Ｎ−１）個の参照電圧発生回路を用意し、（２^Ｎ−１）通りの参照電流Ｉｒｅｆ１〜Ｉｒｅｆ（２^Ｎ−１）を発生させる。

個々の参照電圧発生回路には抵抗素子２３０を２・（２^Ｎ−１）個並列に接続させる。そして、ｍ番目（ｍ＝１〜２^Ｎ−１）の参照電圧発生回路では、可変抵抗素子ＶＲの最小の抵抗値Ｒｍｉｎと略等しい抵抗値を持つ抵抗素子２３０を（２^Ｎ＋１―２ｍ−１）個、可変抵抗素子ＶＲの最大の抵抗値Ｒｍａｘと略等しい抵抗値を持つ抵抗素子を（２ｍ−１）個形成する。これにより、（２^Ｎ−１）個の参照電圧発生回路が発生させる（２^Ｎ−１）通りの参照電流Ｉｒｅｆｍ（ｍ＝１〜２^Ｎ−１）は、最大の電流値Ｉｍａｘ、最小の電流値Ｉｍｉｎとして、次の数式で表現される。

本発明の実施の形態の抵抗変化メモリ装置の構成を示す斜視図である。 本発明の実施の形態の抵抗変化メモリ装置のメモリセルアレイの等価回路を示す回路図である。 メモリセルＭＣの抵抗分布及び電流分布の例を示す。 抵抗変化メモリ装置のリセット動作を示す概念図である。 本発明の実施の形態の抵抗変化メモリ装置のカラム／ロウ制御回路の配置例を示すブロック図である。 本発明の実施の形態の抵抗変化メモリ装置のロウ制御回路の構成例を示す回路図である。 本発明の実施の形態の抵抗変化メモリ装置のロウ制御回路の構成例を示す回路図である。 本発明の実施の形態の抵抗変化メモリ装置のロウ制御回路の構成例を示す回路図である。 本発明の実施の形態の抵抗変化メモリ装置のロウ制御回路の構成例を示す回路図である。 本発明の実施の形態の抵抗変化メモリ装置のカラム制御回路の構成例を示す回路図である。 本発明の実施の形態の抵抗変化メモリ装置のカラム制御回路の構成例を示す回路図である。 本発明の実施の形態の抵抗変化メモリ装置のカラム制御回路の構成例を示す回路図である。 本発明の実施の形態の抵抗変化メモリ装置のカラム制御回路の構成例を示す回路図である。 センスアンプＳ／Ａの構成を示すブロック図である。 参照電圧発生回路２２５の構成を示す回路図である。 参照電圧発生回路２２６の構成を示す回路図である。 参照電圧発生回路２２７の構成を示す回路図である。 本発明の実施の形態の変形例を示す。 本発明の実施の形態の変形例を示す。

符号の説明

１・・・半導体基板、 ２・・・メモリブロック、 ３・・・配線領域、 ４・・・ビット線コンタクト領域、 ５・・・ワード線コンタクト領域、 ６・・・ビット線コンタクト、 ７・・・ワード線コンタクト、 １０・・・ロウデコーダ、 １１・・・メインロウデコーダ、 １２・・・書き込み駆動線ドライバ、 １３・・・ロウ電源線ドライバ、 １４・・・ロウ系周辺回路、 ２０・・・カラムスイッチ、 ２１・・・カラムデコーダ、 ２２・・・センスアンプ／書き込みバッファ、 ２３・・・カラム電源線ドライバ、 ２４・・・カラム系周辺回路、 ＭＡ・・・メモリセルアレイ、 ＭＣ・・・メモリセル、 ＶＲ・・・可変抵抗素子、 Ｄｉ・・・ダイオード、 ＢＬ・・・ビット線、 ＷＬ・・・ワード線、 ＭＷＬ・・・メインワード線 ＣＳＬ・・・カラム選択線、 ２２１〜２２３、２４１〜２４７・・・差動増幅器、 ２２４・・・論理回路、 ２２５〜２２７、２５１〜２５７・・・参照電圧発生回路、 ２２８・・・Ｐ型ＭＯＳトランジスタ、 ２２９・・・Ｎ型ＭＯＳトランジスタ、 ２３０・・・抵抗素子。

Claims (5)

1. ４種類以上の抵抗値をとり得る可変抵抗素子を含むメモリセルが複数の第１配線及び複数の第２配線の交差部に配置されたメモリセルアレイと、
   前記第１配線及び前記第２配線を選択的に駆動する制御回路と、
   前記制御回路により選択に駆動された前記第１配線及び前記第２配線の交差部に配置された選択メモリセルに流れる電流により生じる電圧を参照電圧と比較するセンスアンプ回路と、
   前記参照電圧を生成する参照電圧発生回路と
   を備え、
   前記参照電圧発生回路は、
   前記可変抵抗素子の最大の抵抗値と略等しい抵抗値を有する第１の抵抗素子、及び前記可変抵抗素子の最小の抵抗値と略等しい抵抗値を有する第２の抵抗素子を並列に接続してなる抵抗回路と、
   前記第１の抵抗素子及び前記第２の抵抗素子に流れる電流を等しくする電流調整回路と
   を備えたことを特徴とする半導体記憶装置。
2. 前記電流調整回路は、ドレイン端子が互いに接続され且つダイオード接続された複数のＭＯＳトランジスタであることを特徴とする請求項１記載の半導体記憶装置。
3. 複数個の前記参照電圧発生回路を有し、
   １つの前記参照電圧発生回路の中に含まれる前記第１の抵抗素子の数と前記第２の抵抗素子の数との割合が、他の前記参照電圧発生回路における割合とは異なることを特徴とする請求項１記載の半導体記憶装置。
4. 前記第１の抵抗素子又は前記第２に抵抗素子に直列に接続され前記第１の抵抗素子又は前記第２の抵抗素子に印加される電圧を制限するクランプ回路を更に備えたことを特徴とする請求項１記載の半導体記憶装置。
5. 前記メモリセルは、前記可変抵抗素子と整流素子とを直列接続して構成されることを特徴とする請求項１記載の半導体記憶装置。

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