JP3420133B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、フラッシュメモ
リやＥＰＲＯＭ、或いは読み出し専用メモリ（ＲＯＭ）
などの半導体記憶装置に関し、特に、メモリセルからの
データ信号とリファレンスセルからの参照信号／基準電
圧とを比較してデータの読み出しを行う半導体記憶装置
に関する。

【０００２】

【従来の技術】一般に、フラッシュメモリなどの半導体
記憶装置は、８ビットなどの多ビットデータを入出力可
能なように構成されている。この種の半導体記憶装置の
読み出し系の主要な構成を図８に示す。この図に示すよ
うに、不揮発性のメモリセル（図示省略）がマトリック
ス状に配列されたメモリセルアレイ１１００は、外部デ
ータＤの各ビットデータＤ０〜Ｄ７に対応させて、ブロ
ック１１００−１〜１１００−８に区分されている。

【０００３】このメモリセルアレイ１１００の行方向に
は、ブロック１１００−１〜１１００−８を貫通するよ
うに複数のワード線ＷＬが配線され、各ワード線には、
同一行に属する複数のメモリセルのコントロールゲート
が接続されており、各ブロックの列方向には、複数のビ
ット線ＢＬが配線されている。また、各ビット線には、
同一列に属するメモリセルの電流経路の一端側（ソース
またはドレイン）が接続されている。

【０００４】メモリセルアレイ１１００上のワード線Ｗ
Ｌは、ロウデコーダ１２００に接続されており、またビ
ット線ＢＬは、カラムセレクタ１３００に接続されてい
る。このカラムセレクタ１３００は、外部から与えられ
る列アドレスに基づき、ブロック１１００−１〜１１０
０−８のそれぞれについてビット線ＢＬを択一的に選択
するように構成される。

【０００５】センスアンプ群１４００は、メモリセルア
レイ１１００内のブロック１１００−１〜１１００−８
に対応づけられた８個の電流検出型センスアンプからな
り、カラムセレクタ１３００により選択された各ビット
線上に現れるデータ信号を電流検出するように構成され
る。センスアンプ群１４００内の各センスアンプの出力
Ｖｄａｔａ−１〜Ｖｄａｔａ−８は、差動型センスアン
プ１５０１〜１５０８の一方の入力部にそれぞれ与えら
れる。これら差動型センスアンプ１５０１〜１５０８の
他方の入力部には、データ信号の論理値を判定する上で
の基準を与える後述の参照信号Ｖｒｅｆが与えられる。

【０００６】リファレンスセル１１００Ｒは、上述の差
動型センスアンプ１５０１〜１５０８に与えられる参照
信号Ｖｒｅｆを得るためのものであって、メモリセルア
レイ１１００内の一列分に相当する複数のリファレンス
用のメモリセルを備えて構成され、これらリファレンス
用のメモリセルがリファレンスセル用のビット線ＢＬＲ
に接続されている。このリファレンスセル用のビット線
ＢＬＲは、上述のカラムセレクタ１３００と負荷的に等
価なリファレンス用のカラムセレクタ１３００Ｒを介し
て、上述のセンスアンプ群１４００内の各センスアンプ
に対応する電流検出型センスアンプ１４００Ｒの入力部
に接続される。

【０００７】このセンスアンプ１４００Ｒは、リファレ
ンスセル１１００Ｒから出力される信号を電流検出して
上述の参照信号Ｖｒｅｆをセンスアンプ１５０１〜１５
０８に与えるものであって、後述するように、この参照
信号Ｖｒｅｆのレベルが、センスアンプ群１４００内の
各センスアンプから出力されるデータ信号のロウレベル
とハイレベルとの間に収まるように設計される。

【０００８】制御回路１７００は、動作モードに応じて
参照信号Ｖｒｅｆのレベルを制御するためのものであ
る。例えばフラッシュメモリにおいては、メモリセルに
対するデータの書き込み状態を確かめるための書き込み
ベリファイや、データの消去状態を確かめるための消去
ベリファイなどの動作モードが準備されており、各動作
モードで必要とされる参照信号Ｖｒｅｆのレベルが異な
る。

【０００９】制御回路１７００は、製造段階でリファレ
ンスセルを所定のしきい値に調整するためのものでもあ
る。このしきい値の調整は、最初にリファレンスセルの
消去を行い、その後、リファレンスセルのしきい値が所
定の閾値に達するまで書き込みを繰り返すことにより行
われる。

【００１０】具体的には、まずリファレンスセルを消去
するために、例えばゲートに−１６Ｖ程度の負の電圧を
印加し、ソース、ドレイン、および基板に０Ｖの電圧を
印加して、ＦＮトンネリング法によりフローティングゲ
ートから電子を基板側に押し出す。その後、例えばゲー
トに１２Ｖ程度の正の電圧を印加し、ドレインに６Ｖ程
度の電圧を印加し、ソースおよび基板に０Ｖの電圧を印
加して、チャネルホットエレクトロン（ＣＨＥ）法によ
りフローティングゲートに電子を注入して書き込みを行
う。

【００１１】さらにこの後、ゲートに３Ｖを印加し、ド
レインに１Ｖを印加し、ソースに０Ｖを印加した状態
で、リファレンスセルを流れる電流を検出することによ
り、正規のしきい値となったか否かを検証する（書き込
み検証）。この検証の結果、過剰に電子が注入されてい
れば消去を行い、不足していれば再書き込みの処理を行
う。リファレンスセルのしきい値が所定のしきい値にな
るまでこの処理を繰り返し行う。

【００１２】消去ベリファイや書込ベリファイを行う場
合には、一般にセンスアンプ１４００Ｒの感度を切り替
えることにより行われる。具体的には、後述する図９に
示す負荷トランジスタ１４０１Ｒとして、複数のトラン
ジスタのドレイン、ゲートを並列に接続し、ソースと電
源（Ｖｄｄ）との間にスイッチ用トランジスタを接続す
る。該スイッチ用トランジスタオン／オフ制御すること
で、負荷トランジスタの抵抗値が変わり、参照信号のレ
ベルを変えることができる。図示しないが、上述の制御
回路はリファレンスセルだけでなく、各センスアンプ１
４００−１〜８に対して１つ設けられており、読み出
し、書き込み、消去、検証のための諸電圧を生成してい
る。

【００１３】図９に、データＤ０の読み出し系を例と
し、さらに具体的な回路構成を示す。同図において、ブ
ロック１１００−１は、メモリセルアレイ１１００をな
すブロック１１００−１〜１１００−８のうち、データ
Ｄ０に対応するデータを記憶するためのメモリセルから
なるブロックであり、不揮発性のメモリセル１１００Ｍ
−１がマトリックス状に配列されて複数のワード線ＷＬ
と複数のビット線ＢＬ−１に接続されている。ドライバ
１２００Ｄは、ワード線ＷＬを駆動するためのドライバ
であり、ロウデコーダ１２００の出力段を構成する。こ
のドライバ１２００Ｄは、ＣＭＯＳインバータの構成を
有し、その入力部とｐ型トランジスタのソースとに、予
めプリデコードされた行アドレス信号がそれぞれ入力さ
れる。

【００１４】セレクタ１３００−１は、ブロック１１０
０−１の複数のビット線ＢＬ−１の何れかを選択するた
めの図８に示すカラムセレクタ１３００の一部を構成す
るものであって、予めプリデコードされた列アドレスＹ
Ｓ０〜ＹＳｎに基づき択一的に導通する複数のｎ型のト
ランジスタから構成される。これらトランジスタの電流
経路の一端側は、ブロック１１００−１の各ビット線に
それぞれ接続され、他端側はデータ線ＤＬ−１に共通に
接続される。このセレクタ１３００−１によれば、アド
レスＹＳ０〜ＹＳｎの何れかを選択的にハイレベルとす
ることにより、ブロック１１００−１の複数のビット線
ＢＬ−１にそれぞれ現れるデータ信号の何れかが、デー
タ線ＤＬ−１に選択的に出力される。

【００１５】電流検出型センスアンプ１４００−１は、
メモリセルからデータ信号としてデータ線ＤＬ−１に出
力される電流信号を検出するものであって、この電流信
号に応じた電圧信号を出力する。このセンスアンプ１４
００−１は、電源側に接続された負荷用のｐ型トランジ
スタ１４０１と、このトランジスタ１４０１とデータ線
ＤＬ−１との間に接続された電流検出用のｎ型トランジ
スタ１４０２と、このトランジスタ１４０２のゲート電
圧を制御するためのインバータ回路をなすｐ型トランジ
スタ１４０３およびｎ型トランジスタ１４０４，１４０
５とから構成され、トランジスタ１４０１とトランジス
タ１４０２との間のノードに現れる電圧信号をデータ信
号Ｖｄａｔａ−１として出力する。

【００１６】トランジスタ１４０３〜１４０５から構成
されるインバータ回路は、センスアンプ活性化信号ＳＡ
Ｅにより出力信号のレベルを固定可能なように構成さ
れ、このセンスアンプ活性化信号ＳＡＥによりセンスア
ンプ１４００−１の活性状態が制御される。具体的に
は、センスアンプ活性化信号ＳＡＥが、ロウレベルの場
合、トランジスタ１４０３がトランジスタ１４０４の負
荷として機能し、トランジスタ１４０５がオフ状態に固
定される。この結果、トランジスタ１４０３，１４０４
から形成されるインバータが機能し、データ線ＤＬ−１
に現れるデータ信号に応じた電圧がトランジスタ１４０
２のゲートに出力され、このセンスアンプ１４００−１
が活性状態となる。

【００１７】このとき、メモリセルに流れる電流が存在
する場合、データ線ＤＬ−１のレベルが低下し、これを
入力するインバータがトランジスタ１４０２のゲート電
圧をハイレベルに駆動する。この結果、トランジスタ１
４０２がオン状態となり、データ信号Ｖｄａｔａ−１の
電圧レベルが低下する。逆に、メモリセルに流れる電流
が存在しない場合、トランジスタ１４０２のソース電圧
（データ線ＤＬ−１のレベル）に対し、このトランジス
タ１４０２のゲート電圧がトランジスタのしきい値分だ
け高い状態で安定する。この結果、トランジスタ１４０
２がオフ状態となり、データ信号Ｖｄａｔａ−１の電圧
レベルが上昇する。

【００１８】また、センスアンプ活性化信号ＳＡＥが、
ハイレベルの場合、トランジスタ１４０５がオン状態に
固定される。この結果、トランジスタ１４０３，１４０
４から形成されるインバータの出力信号がロウレベルと
なってトランジスタ１４０２がオフ状態に固定され、デ
ータ信号Ｖｄａｔａがハイレベルに固定される。この結
果、センスアンプ１４００−１が非活性状態となる。

【００１９】次に、リファレンスセル１１００Ｒは、ド
ライバ１２００ＤＲによりゲート電圧が制御されるリフ
ァレンス用のメモリセル１１００ＭＲと、コントロール
ゲートが接地された複数のメモリセル１１００ＭＤをリ
ファレンス用のビット線ＢＬＲに接続して構成される。
これらリファレンス用のメモリセル１１００ＭＲ，１１
００ＭＤは、上述のメモリセルアレイ１１００に属する
正規のメモリセルと同等の特性を有するように形成され
る。実際に機能するリファレンス用のメモリセルは、メ
モリセル１１００ＭＲのみである。

【００２０】リファレンス用のビット線ＢＬＲは、カラ
ムセレクタ１３００内のトランジスタと同等の特性を有
するｎ型のトランジスタからなるリファレンス用のカラ
ムセレク１３００Ｒを介して、リファレンス用のデータ
線ＤＬＲに接続される。このカラムセレクタ１３００Ｒ
をなすトランジスタは、そのゲートが電源に接続され、
オン状態に固定される。これにより、ビット線ＢＬＲ
は、カラムセレクタ１３００Ｒおよびデータ線ＤＬＲを
介して電流検出型センスアンプ１４００Ｒに接続され、
このセンスアンプ１４００Ｒには定常的にリファレンス
用のメモリセル１１００ＭＲからの電流信号が入力され
る。

【００２１】電流検出型センスアンプ１４００Ｒは、基
本的には上述の電流検出型センスアンプ１４００−１と
同様に構成され、リファレンスセル１１００Ｒからデー
タ線ＤＬＲに出力される電流信号を検出し、参照信号Ｖ
ｒｅｆとしての電圧信号を出力するものである。具体的
には、センスアンプ１４００Ｒは、電源側に接続された
負荷用のｐ型トランジスタ１４０１Ｒと、このトランジ
スタ１４０１Ｒとデータ線ＤＬＲとの間に接続された電
流検出用のｎ型トランジスタ１４０２Ｒと、このトラン
ジスタ１４０２Ｒのゲート電圧を制御するためのインバ
ータ回路１４０６Ｒをなすｐ型トランジスタ１４０３Ｒ
およびｎ型トランジスタ１４０４Ｒ，１４０５Ｒとから
構成され、トランジスタ１４０１Ｒとトランジスタ１４
０２Ｒとの間のノードに現れる電圧信号を参照信号Ｖｒ
ｅｆとして出力する。また、インバータ回路１４０６Ｒ
は、センスアンプ活性化信号ＳＡＥＲにより制御され、
このセンスアンプの活性状態が制御される。

【００２２】ここで、センスアンプ１４００−１のトラ
ンジスタ１４０１の電流駆動能力に対し、センスアンプ
１４００Ｒのトランジスタ１４０１Ｒの電流駆動能力が
大きくなるように、トランジスタ１４０１，１４０１Ｒ
の各サイズ（ゲート幅やゲート長）が設定される。一般
には、データを書き込む前のメモリセルのドレイン電流
−ゲート電圧特性と、データを書き込んだ後のメモリセ
ルのドレイン電流−ゲート電圧特性と、電源電圧特性と
を考慮した上で、参照信号Ｖｒｅｆのレベルがデータ信
号Ｖｄａｔａのロウレベルとハイレベルとの間の適切な
値となるように、負荷用のトランジスタ１４０１，１４
０１Ｒの各サイズが決定される。

【００２３】上述のセンスアンプ１４００−１からのデ
ータ信号Ｖｄａｔａ−１と、センスアンプ１４００Ｒか
らの参照信号Ｖｒｅｆは、差動型センスアンプ１５０１
に与えられて比較される。この例では、差動型センスア
ンプ１５０１は、データ信号Ｖｄａｔａ−１のレベルが
参照信号Ｖｒｅｆのレベルよりも大きい場合に論理値
「０」の信号を出力し、逆にデータ信号Ｖｄａｔａ−１
のレベルが参照信号Ｖｒｅｆのレベルよりも小さい場合
に論理値「１」の信号を出力するものとなっている。

【００２４】なお、特に図示しないが、上述の図８およ
び図９に示す構成要素以外に、半導体記憶装置の内部に
は、外部からアドレスを受けて内部のアドレス信号とし
て取り込むためのアドレスバッファ、アドレスをプリデ
コードするプリデコーダ、センスアンプから出力される
信号を外部に出力するための出力バッファ、各種の制御
を行うための制御回路など、各種の周辺回路が設けられ
ている。

【００２５】このように構成された従来の半導体記憶装
置の動作について、ブロック１１００−１内のメモリセ
ルに記憶されたデータ（外部のデータＤ０に対応するデ
ータ）を読み出す場合を例として説明する。まず、外部
から与えられる行アドレスに基づいて、ロウデコーダ１
２００によりメモリセルアレイ１１００内の何れか１本
のワード線をハイレベルに駆動する。これにより、ハイ
レベルに駆動されたワード線に接続される全てのメモリ
セルが同時に活性化され、１行分の複数のメモリセルか
らデータ信号が各ビット線に並列的に出力される。

【００２６】このメモリセルの活性化と並行して、列ア
ドレスＹＳ０〜ＹＳｎに基づき、カラムセレクタ１３０
０−１によりブロック１１００−１内の複数のビット線
の中から１本のビット線を選択し、このビット線にメモ
リセルから出力されるデータ信号（電流信号）をデータ
線ＤＬ−１を介してセンスアンプ群１４００内のセンス
アンプ１４００−１に与える。このセンスアンプ１４０
０−１は、センスアンプ活性化信号ＳＡＥにより活性化
されて、データ信号として与えられた電流信号を検出
し、電圧信号であるデータ信号Ｖｄａｔａ−１を差動型
センスアンプ１５０１に出力する。

【００２７】一方、リファレンス用のセンスアンプ１４
００Ｒもセンスアンプ活性化信号ＳＡＥにより同時に活
性化され、リファレンスセル１１００Ｒから定常的に与
えられている電流信号を検出して、電圧信号としての参
照信号Ｖｒｅｆを出力する。ここで、図１０に示すよう
に、センスアンプ活性化信号ＳＡＥにより、差動型セン
スアンプ１５０１に入力されるデータ信号Ｖｄａｔａ−
１と参照信号Ｖｒｅｆが同時に立ち上がる。そして、デ
ータ信号Ｖｄａｔａ−１は、読み出しの対象とされてい
るメモリセルに記憶されたデータに応じて、参照信号Ｖ
ｒｅｆよりも高いレベルか低いレベルに安定する。この
図に示す例では、メモリセルは消去状態にあり、データ
「１」が記憶された状態にある。この場合、メモリセル
が導通して電流が流れる結果、データ信号Ｖｄａｔａ−
１が参照信号Ｖｒｅｆよりも低いレベルに安定し、外部
にデータＤ０としてデータ「１」が読み出される。

【００２８】センスアンプ１５０１は、データ信号Ｖｄ
ａｔａ−１と参照信号Ｖｒｅｆとを比較し、これら信号
の大小関係に応じた論理値を有する電圧信号を出力す
る。この例では、データ信号Ｖｄａｔａ−１のレベルが
参照信号Ｖｒｅｆよりも小さいので、センスアンプ１５
０１は、論理値「１」の信号を出力する。このセンスア
ンプ１５０１の出力信号は、図示しない出力バッファを
介し、データＤ０として外部に送出される。上述のデー
タＤ０の読み出し動作と並行して、ブロック１１００−
２〜１１００−８から、データＤ１〜Ｄ７の読み出しが
行われる。

【００２９】ここで、図１０に示すように、例えばセン
スアンプ１４００とセンスアンプ１４００−１とが、セ
ンスアンプ活性化信号ＳＡＥ，ＳＡＥＲの活性化と共
に、同時に活性化されると、データ信号Ｖｄａｔａ−１
と参照信号Ｖｒｅｆとが同時に立ち上がり、これら信号
間にデータに応じた電位差が生じてデータの読み出しが
行われる。

【００３０】このとき、例えば図９に示すセンスアンプ
１４００−１のトランジスタ１４０２のソース電位が上
昇すると、トランジスタ１４０３，１４０４からなるイ
ンバータ回路１４０６の出力が低下し、トランジスタ１
４０２がオフ状態となる。しかし、インバータ回路１４
０６での遅延のため、トランジスタ１４０２のソース電
圧の変化にゲート電圧がリアルタイムに追従しない。こ
のため、トランジスタ１４０２がオフ状態となるタイミ
ングが遅れる。この結果、データ信号Ｖｄａｔａ−１の
レベルが過度に上昇し、データ信号Ｖｄａｔａにオーバ
ーシュートが生じる。同様に参照信号Ｖｒｅｆにも、オ
ーバーシュートが生じる。

【００３１】このとき、図１１に示すように、仮に、参
照信号Ｖｒｅｆが一定電圧に固定されて定常的に発生さ
れているとすると、データ信号Ｖｄａｔａ−１にオーバ
ーシュートが生じることにより、データ信号Ｖｄａｔａ
−１と参照信号Ｖｒｅｆとの電位差が一時的に過大とな
り、これらの信号を入力する差動型センスアンプが飽和
状態となる。このため、この差動型センスアンプの動作
が、その後のデータの変化に即座に追従できなくなり、
データの読み出しに支障をきたす。

【００３２】しかしながら、上述の従来技術によれば、
データ信号Ｖｄａｔａ−１がオーバーシュートするとし
ても、参照信号Ｖｒｅｆも同様にオーバーシュートする
ので、このオーバーシュートによる信号間の相対変化が
事実上打ち消され、必要とする電位差が速やかに得られ
る。この結果、差動型センスアンプが飽和状態とされる
ことがなく、データの読み出しが正常に行われる。

【００３３】このように、従来の半導体記憶装置では、
リファレンスセルからの参照信号Ｖｒｅｆを複数の差動
型センスアンプに共通に供給して、各差動型センスアン
プにより各ブロックからのデータ信号とリファレンスセ
ルからの参照信号とを比較し、多ビットデータの読み出
しを行うものとなっている。

【００３４】

【発明が解決しようとする課題】ところで、近年、半導
体記憶装置の記憶容量は増大し、その用途も多様化して
いる。例えば、形態電話では、受信したデータを不揮発
性半導体記憶装置に記憶させながら、電話番号リストを
読み出したり、所定の相手先の電話番号を読み出してダ
イアルしている最中に、受信データを消去するなど、１
つの半導体記憶装置で２つの処置を同時に実行すること
が要求されている。このような要求に応えるため、１つ
の半導体記憶装置内を複数のバンクに分割して、同時に
複数のメモリセルから読み出したり、または書き込み処
理が出来るような構成が提案されている。

【００３５】しかしながら、上述のように、制御回路１
７００は、各リファレンス用センスアンプ１４００Ｒに
１つ必要になり、この制御回路１７００の回路規模は、
１バンク分だけでも大きく、チップ面積に多大な影響を
及ぼすため、バンク構成された半導体記憶装置では、バ
ンク数の増大に伴い、チップ面積が著しく増大するとい
う問題が生ずる。

【００３６】また、バンク構成された半導体記憶装置で
は、周辺回路の簡略化を図る観点から、参照信号Ｖｒｅ
ｆを発生するための回路を各バンクで共用することが考
えられる。この場合、各バンクの動作の独立性を確保す
る必要上、参照信号Ｖｒｅｆを定常的に発生させておく
必要がある。このように参照信号Ｖｒｅｆを定常的に発
生させておくと、上述のように、データ信号がオーバー
シュートすることにより、データ信号と参照信号との電
位差が一時的に過大となり、同様にデータの読み出しに
支障をきたすという問題が生ずる。

【００３７】この発明は、上記事情に鑑みてなされたも
ので、チップ面積の増大を招くことなく、しかも、メモ
リセルからのデータ信号の論理値を判定する際の基準を
与える参照信号を定常的に発生させておいても、データ
信号のオーバーシュートによる読み出し障害を回避する
ことが可能な半導体記憶装置を提供することを目的とす
る。

【００３８】

【課題を解決するための手段】上記課題を解決するた
め、この発明は以下の構成を有する。即ち、この発明に
かかる第１の半導体記憶装置は、バンク構成され、リフ
ァレンスセル（例えば後述するリファレンス用のメモリ
セル１１０ＭＲに相当する構成要素）からの参照信号
（例えば後述する参照信号ＶＲＥＦに相当する要素）を
各バンクに共通に与えると共に該参照信号を定常的に発
生し、メモリセル（例えば後述するメモリセル１１０Ｍ
Ａ−０に相当する構成要素）からのデータ信号（例えば
後述するデータ信号ＶＤＡ−０に相当する要素）と前記
リファレンスセルからの参照信号とを差動増幅回路（例
えば後述する差動型センスアンプ１５０Ａ−０に相当す
る構成要素）で比較して前記メモリセルに記憶されたデ
ータを読み出すように構成された半導体記憶装置であっ
て、前記差動増幅回路に入力される前記参照信号と前記
データ信号との間の相対的変化を制限する機能（例えば
後述する帰還回路２００Ａ−０、信号補正回路３００Ａ
−０、リミッタ回路４００Ａ−０の機能の相当する構成
要素）を備えたことを特徴とする。

【００３９】この構成によれば、メモリセルからのデー
タ信号は、データの内容に応じてリファレンスセルから
の参照信号よりも大きいか小さくなる。差動増幅回路
は、これらデータ信号と参照信号を比較し、これらの大
小関係に応じた信号を出力する。例えば、データ信号が
参照信号よりも大きい場合、データ「１」に相当する信
号を出力し、逆にデータ信号が参照信号よりも小さい場
合、データ「０」に相当する信号を出力する。つまり、
メモリセルに記憶されたデータの内容に応じて、このメ
モリセルからのデータ信号が参照信号に対して変化し、
これらの信号間に差分が生じる。そして、差動増幅回路
は、この差分を増幅して、メモリセルに記憶されたデー
タに応じた信号を出力する。

【００４０】ここで、差動増幅回路に入力される参照信
号とデータ信号との間の相対的変化が制限される。この
とき、例えば、メモリセルからのデータ信号と参照信号
との差分を増幅することによるデータの読み出しを阻害
しない範囲で、参照信号とデータ信号との間の相対的変
化を制限すると、差動増幅回路が過度に飽和することが
なくなり、差動増幅回路の出力信号がデータ信号の変化
に速やかに追従する。したがって、チップ面積の増大を
招くことなく、しかも、参照信号を定常的に発生させて
おいても、データ信号のオーバーシュートによる読み出
し障害を回避することが可能となる。

【００４１】また、この発明にかかる第２の半導体記憶
装置は、バンク構成され、リファレンスセル（例えば後
述するリファレンス用のメモリセル１１０ＭＲに相当す
る構成要素）からの参照信号（例えば後述する参照信号
ＶＲＥＦに相当する要素）を各バンクに共通に与えると
共に該参照信号を定常的に発生し、メモリセル（例えば
後述するメモリセル１１０ＭＡ−０に相当する構成要
素）からのデータ信号（例えば後述するデータ信号ＶＤ
Ａ−０に相当する要素）と前記リファレンスセルからの
参照信号とを差動増幅回路（例えば後述する差動型セン
スアンプ１５０Ａ−０に相当する構成要素）で比較して
前記メモリセルに記憶されたデータを読み出すように構
成された半導体記憶装置であって、前記参照信号に対す
る前記データ信号の相対的変化を抑制するように、前記
参照信号に前記データ信号を反映させる機能（例えば後
述する信号補正回路３００Ａ−０の機能に相当する構成
要素）を備えたことを特徴とする。

【００４２】この構成によれば、メモリセルからのデー
タ信号は、データの内容に応じてリファレンスセルから
の参照信号よりも大きいか小さくなる。差動増幅回路
は、これらデータ信号と参照信号を比較し、これらの大
小関係に応じた信号を出力する。例えば、データ信号が
参照信号よりも大きい場合、データ「１」に相当する信
号を出力し、逆にデータ信号が参照信号よりも小さい場
合、データ「０」に相当する信号を出力する。つまり、
メモリセルに記憶されたデータの内容に応じて、このメ
モリセルからのデータ信号が参照信号に対して変化し、
これらの信号間に差分が生じる。そして、差動増幅回路
は、この差分を増幅して、メモリセルに記憶されたデー
タに応じた信号を出力する。

【００４３】ここで、リファレンスセルからの参照信号
に対してメモリセルからのデータ信号の相対的変化を抑
制するように、前記参照信号に前記データ信号が反映さ
れる。例えば、データ信号のレベルが上昇した場合、差
動増幅回路に入力される参照信号のレベルも上昇し、逆
にデータ信号のレベルが降下した場合、差動増幅回路に
入力される参照信号のレベルも降下する。この結果、参
照信号とデータ信号との間の相対的変化が抑制され、差
動増幅回路が過度に飽和することがなくなり、差動増幅
回路の出力信号がデータ信号の変化に速やかに追従す
る。したがって、参照信号を定常的に発生させておいて
も、メモリセルからのデータを速やかに読み出すことが
可能となる。

【００４４】

【００４５】さらにまた、この発明にかかる第３の半導
体記憶装置は、複数のバンク（例えば後述するバンク１
００Ａ，１００Ｂに相当する構成要素）を有し、各バン
クにおいてメモリセル（例えば後述するメモリセル１１
０ＭＡ−０に相当する構成要素）からのデータ信号（例
えば後述するデータ信号ＶＤＡ−０に相当する要素）と
リファレンスセル（例えば後述するリファレンス用のメ
モリセル１１０ＭＲに相当する構成要素）からの参照信
号（例えば後述する参照信号ＶＲＥＦに相当する要素）
とを差動増幅回路（例えば後述する差動型センスアンプ
１５０Ａ−０に相当する構成要素）で比較して前記メモ
リセルに記憶されたデータを読み出すと共に、前記参照
信号を定常的に発生させるように構成された半導体記憶
装置であって、前記複数のバンクで前記参照信号を共有
し、各バンクにおいて前記差動増幅回路に入力される前
記参照信号と前記データ信号との間の相対的変化を制限
する機能（例えば後述する帰還回路２００Ａ−０、信号
補正回路３００Ａ−０、リミッタ回路４００Ａ−０の機
能に相当する構成要素）を備えたことを特徴とする。

【００４６】この構成によれば、メモリセルからのデー
タ信号は、データの内容に応じてリファレンスセルから
の参照信号よりも大きいか小さくなる。差動増幅回路
は、これらデータ信号と参照信号を比較し、これらの大
小関係に応じた信号を出力する。例えば、データ信号が
参照信号よりも大きい場合、データ「１」に相当する信
号を出力し、逆にデータ信号が参照信号よりも小さい場
合、データ「０」に相当する信号を出力する。つまり、
メモリセルに記憶されたデータの内容に応じて、このメ
モリセルからのデータ信号が参照信号に対して変化し、
これらの信号間に差分が生じる。そして、差動増幅回路
は、この差分を増幅して、メモリセルに記憶されたデー
タに応じた信号を出力する。

【００４７】ここで、各バンクにおいて、差動増幅回路
に入力される参照信号とデータ信号との間の相対的変化
が制限される。このとき、例えば、メモリセルからのデ
ータ信号と参照信号との差分を増幅することによるデー
タの読み出しを阻害しない範囲で、参照信号とデータ信
号との間の相対的変化を制限すると、差動増幅回路が過
度に飽和することがなくなり、差動増幅回路の出力信号
がデータ信号の変化に速やかに追従する。したがって、
各バンクにおいて参照信号をデータ信号に同期させるこ
となく、参照信号を定常的に発生させておいても、メモ
リセルからのデータを速やかに読み出すことが可能とな
る。

【００４８】さらにまた、この発明にかかる第４の半導
体記憶装置は、複数のバンク（例えば後述するバンク１
００Ａ，１００Ｂに相当する構成要素）を有し、各バン
クにおいてメモリセル（例えば後述するメモリセル１１
０ＭＡ−０に相当する構成要素）からのデータ信号（例
えば後述するデータ信号ＶＤＡ−０に相当する要素）と
リファレンスセル（例えば後述するリファレンス用のメ
モリセル１１０ＭＲに相当する構成要素）からの参照信
号（例えば後述する参照信号ＶＲＥＦに相当する要素）
とを差動増幅回路（例えば後述する差動型センスアンプ
１５０Ａ−０に相当する構成要素）で比較して前記メモ
リセルに記憶されたデータを読み出すと共に、前記参照
信号を定常的に発生させるように構成された半導体記憶
装置であって、前記複数のバンクで前記参照信号を共有
し、各バンクにおいて前記参照信号に対する前記データ
信号の相対的変化を抑制するように、前記参照信号に前
記データ信号を反映させる機能（例えば後述する信号補
正回路３００Ａ−０の機能に相当する構成要素）を備え
たことを特徴とする。

【００４９】この構成によれば、メモリセルからのデー
タ信号は、データの内容に応じてリファレンスセルから
の参照信号よりも大きいか小さくなる。差動増幅回路
は、これらデータ信号と参照信号を比較し、これらの大
小関係に応じた信号を出力する。例えば、データ信号が
参照信号よりも大きい場合、データ「１」に相当する信
号を出力し、逆にデータ信号が参照信号よりも小さい場
合、データ「０」に相当する信号を出力する。つまり、
メモリセルに記憶されたデータの内容に応じて、このメ
モリセルからのデータ信号が参照信号に対して変化し、
これらの信号間に差分が生じる。そして、差動増幅回路
は、この差分を増幅して、メモリセルに記憶されたデー
タに応じた信号を出力する。

【００５０】ここで、各バンクにおいて、リファレンス
セルからの参照信号に対してメモリセルからのデータ信
号の相対的変化を抑制するように、前記参照信号に前記
データ信号が反映される。例えば、データ信号のレベル
が上昇した場合、差動増幅回路に入力される参照信号の
レベルも上昇し、逆にデータ信号のレベルが降下した場
合、差動増幅回路に入力される参照信号のレベルも降下
する。この結果、参照信号とデータ信号との間の相対的
変化が抑制され、差動増幅回路が過度に飽和することが
なくなり、差動増幅回路の出力信号がデータ信号の変化
に速やかに追従する。したがって、参照信号を定常的に
発生させておいても、メモリセルからのデータを速やか
に読み出すことが可能となる。

【００５１】第１または第３の半導体記憶装置におい
て、前記メモリセルに記憶されたデータを読み出す際
に、前記差動増幅回路の入力ノードであって前記データ
信号が与えられるノード（例えば後述する入力ノードＮ
ＩＮに相当する要素）に前記差動増幅回路の出力を一時
的に帰還させる帰還回路（例えば後述する帰還回路２０
０Ａ−０の機能に相当する構成要素）を備えたことを特
徴とする。

【００５２】この構成によれば、差動増幅回路の出力を
データ信号の入力ノードに帰還させると、データ信号と
参照信号の差分に応じてデータ信号のレベルが修正され
る。このとき、例えば、データ信号のレベルが参照信号
のレベルに等しい場合に差動増幅回路の出力のレベルが
データ信号のレベルに略等しくなるとすると、差動増幅
回路の出力を帰還させる結果、データ信号のレベルは参
照信号のレベルと略等しくされる。つまり、差動増幅回
路に入力されるデータ信号と参照信号との間の相対的変
化が制限される。これにより、差動増幅回路が過度に飽
和することがなくなり、差動増幅回路の出力信号がデー
タ信号の変化に速やかに追従する。従って、参照信号を
データ信号に同期させることなく、参照信号を定常的に
発生させておいても、メモリセルからのデータを速やか
に読み出すことが可能となる。

【００５３】第１ないし第４の半導体記憶装置におい
て、前記メモリセルからのデータ信号を入力して該デー
タ信号に応じた第１の信号（例えば後述する信号Ｖｓａ
ｉｎに相当する要素）を前記差動増幅回路の一方の入力
信号として出力する第１のインバータ回路（例えば後述
するインバータ回路３１０Ａ−０に相当する構成要素）
と、前記リファレンスセルからの参照信号および前記メ
モリセルからのデータ信号を入力して、前記参照信号に
応じた第２の信号（例えば後述する信号Ｖｓａｒｅｆに
相当する要素）を前記差動増幅回路の他方の入力信号と
して出力すると共に、前記データ信号が過大になったと
きに前記第２の信号を前記第１の信号に追従させる第２
のインバータ回路（例えば後述するインバータ回路３２
０Ａ−０に相当する構成要素）と、を備えたことを特徴
とする。

【００５４】この構成によれば、第１のインバータ回路
は、メモリセルからのデータ信号を入力し、このデータ
信号のレベルに応じたレベルの第１の信号を差動増幅回
路に出力する。一方、第２のインバータ回路は、リファ
レンスセルからの参照信号を入力し、この参照信号のレ
ベルに応じたレベルの第２の信号を差動増幅回路に出力
する。

【００５５】ここで、メモリセルからのデータ信号が大
きく変化してそのレベルが過度になると、第１のインバ
ータ回路から出力される第１の信号が大きく変化し、第
２のインバータ回路から出力される第２の信号に対して
相対的に大きく変化しようとする。このとき、第２のイ
ンバータ回路は、メモリセルからのデータ信号に基づ
き、その出力信号である第２の信号のレベルを、第１の
信号のレベルに追従させる。この結果、参照信号として
差動増幅回路に入力される第２の信号に対し、データ信
号として差動増幅回路に入力される第１の信号の相対的
変化が抑制され、したがって差動増幅回路に入力される
参照信号とデータ信号との間の相対的変化が制限され
る。

【００５６】前記第２のインバータ回路は、前記メモリ
セルからのデータ信号（例えば後述するデータ信号ＶＤ
Ａ−０に相当する要素）に応じて前記リファレンスセル
からの参照信号（例えば後述する参照信号ＶＲＥＦに相
当する要素）に対する入力閾値を移動させることを特徴
とする。

【００５７】この構成によれば、例えば、メモリセルか
らのデータ信号のレベルが上がった場合に参照信号に対
する入力閾値を低いレベルに移動させると、見かけ上、
参照信号のレベルが上昇し、その出力信号である第２の
信号のレベルが低い方向に移動する。この結果、第２の
信号が第１の信号に追従し、第２の信号に対する第１の
信号の相対的変化が抑制され、したがって差動増幅回路
に入力される参照信号とデータ信号との間の相対的変化
が制限される。

【００５８】前記第１のインバータ回路は、前記メモリ
セルからのデータ信号が制御電極に印加されると共に電
流経路の一端側が第１の電源に接続された第１導電型の
第１のトランジスタ（例えば後述するｐ型トランジスタ
３１１Ａ−０に相当する構成要素）と、前記第１のトラ
ンジスタの電流経路の他端側と第２の電源との間に接続
された第２導電型の負荷用の第２のトランジスタ（例え
ば後述するｎ型トランジスタ３１２Ａ−０に相当する構
成要素）と、を備え、前記第２のインバータ回路は、前
記リファレンスセルからの参照信号が制御電極に印加さ
れると共に電流経路の一端側が前記第１の電源に接続さ
れた第１導電型の第３のトランジスタ（例えば後述する
ｐ型トランジスタ３２１Ａ−０に相当する構成要素）
と、前記メモリセルからのデータ信号が制御電極に印加
されると共に電流経路の一端側が前記第３のトランジス
タの電流経路の他端側に接続された第１導電型の第４の
トランジスタ（例えば後述するｐ型トランジスタ３２２
Ａ−０に相当する構成要素）と、前記第４のトランジス
タの電流経路の他端側と前記第２の電源との間に接続さ
れた第２導電型の負荷用の第５のトランジスタ（例えば
後述するｎ型トランジスタ３２３Ａ−０に相当する構成
要素）と、を備え、前記第１のインバータ回路は、前記
第１のトランジスタと前記第２のトランジスタとの間
（例えば後述するトランジスタ３１３Ａ−０のドレイ
ン）に現れる信号を前記第１の信号として出力し、前記
第２のインバータ回路は、前記第４のトランジスタと前
記第５のトランジスタとの間（例えば後述するトランジ
スタ３２３Ａ−０のドレイン側）に現れる信号を前記第
２の信号として出力し、前記第１および第２のインバー
タ回路は、入出力特性が同等となるように構成されたこ
とを特徴とする。

【００５９】この構成によれば、例えば、第１導電型を
ｐ型とし、第２導電型をｎ型とし、第１の電源を正のレ
ベルを与える電源とし、第２の電源をグランドのレベル
を与える電源とすると、第１のトランジスタは、メモリ
セルからのデータ信号がＨレベルのときにオフ状態とな
り、Ｌレベルのときにオン状態となる。したがって、こ
のデータ信号がＨレベルのときに、負荷用の第２のトラ
ンジスタを介して第２の電源のグランドのレベルが出力
され、またデータ信号がＬレベルのときに、第１のトラ
ンジスタを介して第１の電源の正のレベルが出力され
る。すなわち、第１のインバータ回路は、メモリセルか
らのデータ信号の変化に対して出力信号である第１の信
号が逆方向に変化するインバータとして機能し、データ
信号に応じた第１の信号を出力する。

【００６０】一方、第２のインバータ回路が備える第３
のトランジスタは、リファレンスセルからの参照信号が
Ｈレベルのときにオフ状態となり、Ｌレベルのときにオ
ン状態となる。したがって、この参照信号がＨレベルの
ときに、負荷用の第５のトランジスタを介して第２の電
源のグランドのレベルが出力され、また参照信号がＬレ
ベルのときに、第３のトランジスタを介して第１の電源
の正のレベルが出力される。すなわち、第２のインバー
タ回路は、リファレンスセルからの参照信号の変化に対
して出力信号である第２の信号が逆方向に変化するイン
バータとして機能し、参照信号に応じた第２の信号を出
力する。

【００６１】ここで、メモリセルからのデータ信号が過
度に高いレベルに変化すると、第１のトランジスタを流
れる電流が抑制され、第１の信号のレベルが大きく低下
する。このとき、このデータ信号を制御電極に入力する
第４のトランジスタを流れる電流が抑制され、第２の信
号も低下する。この結果、第２の信号が第１の信号に追
従し、第２の信号に対する第１の信号の相対的変化が抑
制され、したがって差動増幅回路に入力される参照信号
とデータ信号との間の相対的変化が制限される。

【００６２】第１または第３の半導体記憶装置におい
て、前記差動増幅回路に入力される前記データ信号のピ
ーク値を制限するリミッタ回路（例えば後述するリミッ
タ回路４００Ａ−０に相当する構成要素）を備えたこと
を特徴とする。

【００６３】この構成によれば、差動増幅回路に与えら
れるデータ信号のピーク値が制限されると、データ信号
のピーク値と参照信号との差分が制限される。つまり、
差動増幅回路に入力されるデータ信号と参照信号との間
の相対的変化が制限される。これにより、差動増幅回路
が過度に飽和することがなくなり、差動増幅回路の出力
信号がデータ信号の変化に速やかに追従する。従って、
参照信号をデータ信号に同期させることなく、参照信号
を定常的に発生させておいても、メモリセルからのデー
タを速やかに読み出すことが可能となる。

【００６４】

【発明の実施の形態】以下、図面を参照しながら、この
発明の実施の形態を説明する。 ＜実施の形態１＞図１に、この発明の実施の形態１にか
かる半導体記憶装置の概略構成を示す。この図に示す半
導体記憶装置は、メモリセルからのデータ信号とリファ
レンスセルからの参照信号とを差動型センスアンプで比
較してデータを読み出すように構成され、１６ビットデ
ータを記憶可能に構成されたバンク１００Ａとバンク１
００Ｂを備えて構成される。

【００６５】ここで、バンク１００Ａは、不揮発性のメ
モリセル（図示なし）がマトリックス状に配列されたメ
モリセルアレイ１１０Ａを有し、このメモリセルアレイ
１１０Ａは、外部に出力される１６ビットのデータＤＯ
ＵＴＡ−０〜ＤＯＵＴＡ−１５に対応させて、ブロック
１１０Ａ−０〜１１０Ａ−１５に区分されている。

【００６６】メモリセルアレイ１１０Ａの行方向には、
ブロック１１０Ａ−０〜１１０Ａ−１５を貫通するよう
に複数のワード線ＷＬＡが配線され、また各ブロックの
列方向には、複数のビット線ＢＬＡが配線されている。
各ワード線には、同一行に属する複数のメモリセルのゲ
ートが接続され、各ビット線には、同一列に属するメモ
リセルの電流経路の一端側（ドレイン）が接続されてい
る。

【００６７】メモリセルアレイ１１０Ａのワード線ＷＬ
Ａは、ロウデコーダ１２０Ａに接続されており、またビ
ット線ＢＬＡは、カラムセレクタ１３０Ａに接続されて
いる。このカラムセレクタ１３０Ａは、外部からバンク
１００Ａに与えられる列アドレスに基づき、ブロック１
１０Ａ−０〜１１０Ａ−１５のそれぞれについて、ビッ
ト線を択一的に選択するように構成される。このカラム
セレクタ１３０Ａにより選択された各ブロックのビット
線上の信号は、データ線ＤＬＡ−０〜ＤＬＡ−１５を介
してセンスアンプ群１４０Ａに与えられる。

【００６８】センスアンプ群１４０Ａは、メモリセルア
レイ１１０Ａ内のブロック１１０Ａ−０〜１１０Ａ−１
５に対応する１６個の電流検出型センスアンプからな
り、データ線ＤＬＡ−０〜ＤＬＡ−１５上の各データ信
号を電流検出するように構成される。センスアンプ群１
４０Ａ内の各センスアンプから出力されるデータ信号Ｖ
ＤＡ−０〜ＶＤＡ−１５は、差動型センスアンプ１５０
Ａ−０〜１５０Ａ−１５の一方の入力部にそれぞれ与え
られる。これら差動型センスアンプ１５０Ａ−０〜１５
０Ａ−１５の他方の入力部には、データ信号の論理値を
判定する上での基準を与える後述の参照信号ＶＲＥＦが
与えられる。これら差動型センスアンプ１５０Ａ−０〜
１５０Ａ−１５は、データＤＯＵＴＡ−０〜ＤＯＵＴＡ
−１５を出力する。

【００６９】バンク１００Ｂも上述のバンク１００Ａと
同様に構成される。すなわち、バンク１００Ｂは、不揮
発性のメモリセル（図示なし）がマトリックス状に配列
されたメモリセルアレイ１１０Ｂを有し、このメモリセ
ルアレイ１１０Ｂは、外部に出力される１６ビットのデ
ータＤＯＵＴＢ−０〜ＤＯＵＴＢ−１５に対応させて、
ブロック１１０Ｂ−０〜１１０Ｂ−１５に区分されてい
る。

【００７０】メモリセルアレイ１１０Ｂの行方向には、
各ブロックを貫通するように複数のワード線ＷＬＢが配
線され、各ブロックの列方向には、複数のビット線ＢＬ
Ｂが配線されている。各ワード線には、同一行に属する
複数のメモリセルのゲートが接続され、各ビット線に
は、同一列に属するメモリセルの電流経路の一端側（ド
レイン）が接続されている。

【００７１】ワード線ＷＬＢは、ロウデコーダ１２０Ｂ
に接続されており、またビット線ＢＬＢは、カラムセレ
クタ１３０Ｂに接続されている。このカラムセレクタ１
３０Ｂは、外部からバンク１００Ｂに与えられる列アド
レスに基づき、ブロック１１０Ｂ−０〜１１０Ｂ−１５
のそれぞれについて、ビット線を択一的に選択するよう
に構成される。このカラムセレクタ１３０Ｂにより選択
された各ブロックのビット線上の信号は、データ線ＤＬ
Ｂ−０〜ＤＬＢ−１５を介してセンスアンプ群１４０Ｂ
に与えられる。

【００７２】センスアンプ群１４０Ｂは、ブロック１１
０Ｂ−０〜１１０Ｂ−１５に対応する１６個の電流検出
型センスアンプからなる。センスアンプ群１４０Ｂ内の
各センスアンプから出力されるデータ信号ＶＤＢ−０〜
ＶＤＢ−１５は、データ線Ｄ差動型センスアンプ１５０
Ｂ−０〜１５０Ｂ−１５の一方の入力部にそれぞれ与え
られる。これら差動型センスアンプ１５０Ｂ−０〜１５
０Ｂ−１５の他方の入力部には、上述のバンク１００Ａ
に供給される参照信号ＶＲＥＦが共通に与えられる。こ
れら差動型センスアンプ１５０Ｂ−０〜１５０Ｂ−１５
は、データＤＯＵＴＢ−０〜ＤＯＵＴＢ−１５を出力す
る。

【００７３】リファレンスセル１１０Ｒは、上述の参照
信号ＶＲＥＦを得るためのものであって、メモリセルア
レイ１１０Ａ，１１０Ｂの一列分に相当する複数のリフ
ァレンス用のメモリセルを備えて構成され、これらリフ
ァレンス用のメモリセルがリファレンスセル用のビット
線ＢＬＲに接続されている。このビット線ＢＬＲは、リ
ファレンス用のカラムセレクタ１３０Ｒおよびデータ線
ＤＬＲを介して電流検出型センスアンプ１４０Ｒの入力
部に接続される。カラムセレクタ１３０Ｒは、上述のバ
ンク１００Ａ，１００Ｂ内のカラムセレクタ１３０Ａ，
１３０Ｂと負荷的に等価に構成される。

【００７４】ここで、センスアンプ１４０Ｒは、バンク
１００Ａ，１００Ｂ内のセンスアンプ群１４０Ａ，１４
Ｂを構成する各センスアンプに対応するものであって、
リファレンスセル１１０Ｒから出力される電流信号を検
出して上述の参照信号ＶＲＥＦをセンスアンプ群１４０
Ａ，１４０Ｂに与える。この参照信号ＶＲＥＦのレベル
は、センスアンプ群１４０Ａ，１４０Ｂ内の各センスア
ンプから出力されるデータ信号のロウレベルとハイレベ
ルとの間に収まるように設計される。

【００７５】制御回路１７０Ｒは、製造段階でリファレ
ンスセルを所定のしきい値に調整するための制御回路で
ある。このしきい値の調整は、最初にリファレンスセル
の消去を行い、その後、リファレンスセルのしきい値が
所定の閾値に達するまで書き込みを繰り返すことにより
行われる。

【００７６】具体的には、まずリファレンスセルを消去
するために、例えばゲートに−１６Ｖ程度の負の電圧を
印加し、ソース、ドレイン、および基板に０Ｖの電圧を
印加して、ＦＮトンネリング法によりフローティングゲ
ートから電子を基板側に押し出す。この後、例えばゲー
トに１２Ｖ程度の正の電圧を印加し、ドレインに６Ｖ程
度の電圧を印加し、ソースおよび基板に０Ｖの電圧を印
加して、チャネルホットエレクトロン（ＣＨＥ）法によ
りフローティングゲートに電子を注入して書き込みを行
う。

【００７７】さらにこの後、ゲートに３Ｖを印加し、ド
レインに１Ｖを印加し、ソースに０Ｖを印加した状態
で、リファレンスセルを流れる電流を検出することによ
り、正規のしきい値となったか否かを検証する（書き込
み検証）。この検証の結果、過剰に電子が注入されてい
れば消去を行い、不足していれば再書き込みの処理を行
う。リファレンスセルのしきい値が所定のしきい値にな
るまでこの処理を繰り返し行う。リファレンスセルのし
きい値電圧は、オフセル（書き込み済みのセル）または
オンセル（未書き込みセル）の何れかと同等のしきい
値、或いはオフセルのしきい値とオンセルのしきい値と
の中間値となるように調整する。なお、制御回路１７０
Ｒは、製造段階でのみ機能し、実使用段階では動作しな
い。

【００７８】制御回路１７０Ｒは、上記のように正の高
電圧、または負の電圧を扱うので、トランジスタのサイ
ズが大きく、また、通常の電源電圧で動作している論理
回路とは、レベルシフト回路を介して接続され、さら
に、書き込み、消去、検証といった複雑な処理を行うた
め、極めて大きな面積を必要とする。図示しないが、制
御回路は、リファレンスセルだけでなく、センスアンプ
群１４０Ａ，１４０Ｂ内の各センスアンプに対してそれ
ぞれ設けられており、読み出し、書き込み、消去、検証
のための諸電圧を生成している。

【００７９】図２に、データＤＯＵＴＡ−０の読み出し
系を例とし、さらに具体的な回路構成を示す。同図にお
いて、上述のメモリセルアレイ１１０Ａをなすブロック
１１０Ａ−０は、データＤＯＵＴＡ−０に対応するデー
タを記憶するための不揮発性のメモリセル１１０ＭＡ−
０がマトリックス状に配列されて構成される。このメモ
リセルアレイ１１０Ａの行方向に配線されたワード線Ｗ
ＬＡには、同一行に属するメモリセルの各ゲートが接続
され、列方向に配線されたビット線ＢＬＡ（ＢＬＡ０−
０〜ＢＬＡｎ−０）には、同一列に属するメモリセルの
電流経路の一端（ドレイン）が接続される。また、各メ
モリセルの電流経路の他端（ソース）は接地される。た
だし、例えばフラッシュメモリでは、各メモリセルのソ
ースは、ソース電位を制御するための制御回路に接続さ
れる。

【００８０】ドライバ１２０ＡＤは、ワード線ＷＬＡを
駆動するためのものであり、図１に示すロウデコーダ１
２０Ａの出力段を構成する。このドライバ１２０ＡＤ
は、ＣＭＯＳインバータの構成を有し、その入力部とｐ
型トランジスタのソースには、予めプリデコードされた
行アドレス信号がそれぞれ入力され、ワード線ＷＬＡを
択一的にハイレベルに駆動する。このドライバ１２ＡＤ
のｐ型トランジスタのソースに入力されるアドレス信号
の電圧レベルは、動作モードに応じて制御されるものと
なっている。

【００８１】セレクタ１３０Ａ−０は、図１に示すカラ
ムセレクタ１３０Ａの一部を構成するものであって、予
めプリデコードされた列アドレスＹＳ０〜ＹＳｎに基づ
き択一的に導通する複数のｎ型のトランジスタから構成
される。これらトランジスタの電流経路の一端側は、ブ
ロック１１０Ａ−０のビット線ＢＬＡ０−０〜ＢＬＡｎ
−０にそれぞれ接続され、他端側はデータ線ＤＬＡ−０
に共通に接続される。このセレクタ１３０Ａ−０によれ
ば、アドレスＹＳ０〜ＹＳｎの何れかをハイレベルとす
ることにより、ブロック１１０Ａ−１の複数のビット線
にそれぞれ並列的に現れるデータ信号の何れかが、デー
タ線ＤＬＡ−０に選択的に出力される。

【００８２】電流検出型センスアンプ１４０Ａ−０は、
ブロック１１０Ａ−０内のメモリセル１１０ＭＡ−０か
らデータ線ＤＬ−１に出力される電流信号を検出するも
のであって、この電流信号に応じたデータ信号ＶＤＡ−
０を出力するように構成される。すなわち、このセンス
アンプ１４０Ａ−０は、電源側に接続された負荷用のｐ
型トランジスタ１４１Ａ−０と、このトランジスタ１４
１Ａ−０とデータ線ＤＬＡ−１との間に接続された電流
検出用のｎ型トランジスタ１４２Ａ−０と、このトラン
ジスタ１４２Ａ−０のゲート電圧を制御するためのイン
バータ回路１４６Ａ−０とから構成され、トランジスタ
１４１Ａ−０とトランジスタ１４２Ａ−０との間のノー
ドに現れる電圧信号をデータ信号ＶＤＡ−０として出力
する。

【００８３】インバータ回路１４６Ａ−０は、データ線
ＤＬＡ−０上の信号とは逆方向に変化する電圧信号を出
力すると共に、センスアンプ活性化信号ＳＡＥにより出
力信号をロウレベルに固定するように構成される。具体
的には、電源と接地との間に電流経路を直列にしてｐ型
トランジスタ１４３Ａ−０とｎ型トランジスタ１４４Ａ
−０が接続されこのトランジスタ１４４Ａ−０と並列に
ｎ型トランジスタ１４５Ａ−０が接続される。トランジ
スタ１４４Ａ−０のゲートはデータ線ＤＬＡ−０に接続
され、トランジスタ１４３Ａ−０，１４５Ａ−０のゲー
トにはセンスアンプ活性化信号ＳＡＥＡが共通に与えら
れる。

【００８４】なお、インバータ回路１４６Ａ−０におい
て、実際にインバータとして機能するトランジスタは、
ｐ型トランジスタ１４３Ａ−０とｎ型トランジスタ１４
４Ａ−０とであり、このうちトランジスタ１４３Ａ−０
は負荷抵抗として機能し、トランジスタ１４４Ａ−０は
ソース接地型のアンプとして機能する。ｎ型トランジス
タ１４５Ａ−０は、このインバータの出力をロウレベル
に固定するためのものである。

【００８５】このインバータ回路１４６Ａ−０によれ
ば、データ線ＤＬＡ−０上の信号の電位をトランジスタ
１４４Ａ−０で増幅し、このトランジスタ１４４Ａ−０
のドレイン電圧をトランジスタ１４２Ａ−０がソースフ
ォロアでデータ線ＤＬＡ−０に出力する。データ線ＤＬ
Ａ−０の電位はトランジスタ１４４Ａ−０のコンダクタ
ンスとトランジスタ１４３Ａ−０の負荷で決まる値に落
ち着く。また、トランジスタ１４２Ａ−０〜１４４Ａ−
０は、メモリセルに印加される電圧を一定にするための
定電圧回路として機能する。メモリセルのドレイン電圧
（Ｖｄｓ）が一定でないと、ドレイン電流（Ｉｄ）が一
定せず、記憶情報を判定できなくなるためである。

【００８６】つまり、このセンスアンプ１４０Ａ−０に
よれば、センスアンプ活性化信号ＳＡＥＡが、ロウレベ
ルの場合、トランジスタ１４３Ａ−０がトランジスタ１
４４Ａ−０の負荷として機能し、且つトランジスタ１４
５Ａ−０がオフ状態に固定される。この結果、インバー
タ回路１４６Ａ−０が機能し、データ線ＤＬＡ−１上の
信号の電圧に応じた電圧がトランジスタ１４２Ａ−０の
ゲートに出力され、センスアンプ１４０Ａ−０が活性状
態となる。

【００８７】このとき、メモリセル１１０ＭＡ−０に流
れる電流が存在する場合（データ「１」を読み出す場
合）、データ線ＤＬＡ−１上の信号の電圧レベルが低下
し、これを入力するインバータ１４６Ａ−０がトランジ
スタ１４２Ａ−０のゲート電圧をハイレベルに駆動す
る。この結果、トランジスタ１４２Ａ−０がオン状態と
なり、データ信号ＶＤＡ−０の電圧レベルが低下する。

【００８８】逆に、メモリセル１１０ＭＡ−０に流れる
電流が存在しない場合（データ「０」を読み出す場
合）、トランジスタ１４２Ａ−０のソース電圧（データ
線ＤＬＡ−１上の信号の電圧レベル）に対し、このトラ
ンジスタ１４２Ａ−０のゲート電圧がトランジスタ１４
２Ａ−０のしきい値分だけ高い状態で安定する。この結
果、トランジスタ１４２Ａ−０がオフ状態となり、負荷
用トランジスタ１４１Ａ−０によりデータ信号ＶＤＡ−
０の電圧レベルが上昇する。

【００８９】すなわち、センスアンプ活性化信号ＳＡＥ
がロウレベルの場合、センスアンプ１４０Ａ−０が活性
化され、メモリセル１１０ＭＡ−０のデータ内容に応じ
て、センスアンプ１４０Ａ−０から出力されるデータ信
号ＶＤＡ−０の電圧レベルが、ハイレベルまたはロウレ
ベルに変化する。

【００９０】また、センスアンプ活性化信号ＳＡＥＡ
が、ハイレベルの場合、トランジスタ１４５Ａ−０がオ
ン状態に固定される。この場合、トランジスタ１４２Ａ
−０のゲート電圧がトランジスタ１４５Ａ−０によりロ
ウレベルに駆動され、トランジスタ１４２Ａ−０がオフ
状態に固定される。この結果、センスアンプ１４０Ａ−
０が非活性状態となり、データ信号ＶＤＡ−０がハイレ
ベルに固定される。

【００９１】次に、リファレンスセル１１０Ｒは、上述
のメモリセルアレイ１１０Ａ，１１０Ｂに属する正規の
メモリセルと同等の特性を有するリファレンス用のメモ
リセル１１０ＭＲおよび複数のメモリセル１１０ＭＤか
ら構成され、メモリセル１１０−ＭＲのゲートはドライ
バ１２０ＤＲにより駆動され、メモリセル１１０ＭＤの
ゲートは接地されている。また、これらメモリセル１１
０ＭＲ，１１０ＭＤのドレインはリファレンス用のビッ
ト線ＢＬＲに共通に接続され、ソースは接地されてい
る。

【００９２】また、ドライバ１２０Ｒの入力部は接地さ
れており、ワード線、すなわちリファレンス用のメモリ
セル１１０ＭＲのゲートはハイレベルに固定されてい
る。実際に機能するリファレンス用のメモリセルは、メ
モリセル１１０ＭＲのみであって、メモリセル１１０Ｍ
Ｄはオフ状態に固定される。（これに対して、前述の従
来技術では、メモリセル１１０ＭＡ−０のワード線と同
じタイミングでリファレンスセル側のワード線も立ち上
げている）。

【００９３】なお、ベリファイ時にメモリセルのゲート
電圧を変えて検証する場合には、ロウデコーダ内のバイ
アス供給回路（図示なし）を切り替えることにより、ワ
ード線の電圧、すなわちメモリセルのゲート電圧を切り
替えて行う。この制御は、外部のＣＰＵからのコマンド
に基づき、図示しない制御回路にて制御される。この実
施の形態では、参照信号をバンク１００Ａとバンク１０
０Ｂとで共通に使用しているため、従来のように、ベリ
ファイ時にセンスアンプ１４０Ｒの感度を勝手に変える
ことはできない。もし、センスアンプの感度を変えると
すれば、データ用のセンスアンプ１４０Ａ側を変えるこ
とになる。

【００９４】リファレンス用のビット線ＢＬＲは、リフ
ァレンス用のカラムセレク１３０Ｒを介して、リファレ
ンス用のデータ線ＤＬＲに接続される。カラムセレクタ
１３００Ｒは、各バンクのカラムセレクタ１３０Ａ，１
３０Ｂを構成するトランジスタと同等の特性を有するｎ
型のトランジスタからなる。このトランジスタは、その
ゲートが電源に接続され、オン状態に固定される。これ
により、ビット線ＢＬＲは、カラムセレクタ１３０Ｒお
よびデータ線ＤＬＲを介して電流検出型センスアンプ１
４０Ｒに接続され、このセンスアンプ１４０Ｒには定常
的にリファレンス用のメモリセル１１０ＭＲからの電流
信号が入力される。

【００９５】電流検出型センスアンプ１４０Ｒは、基本
的には上述の電流検出型センスアンプ１４０Ａ−０と同
様に構成され、リファレンスセル１１０Ｒからデータ線
ＤＬＲに出力される電流信号を検出し、参照信号ＶＲＥ
Ｆとしての電圧信号を出力するものである。すなわち、
センスアンプ１４０Ｒは、電源側に接続された負荷用の
ｐ型トランジスタ１４１Ｒと、このトランジスタ１４１
Ｒとデータ線ＤＬＲとの間に接続された電流検出用のｎ
型トランジスタ１４２Ｒと、このトランジスタ１４２Ｒ
のゲート電圧を制御するためのインバータ回路１４６Ｒ
とから構成され、トランジスタ１４１Ｒとトランジスタ
１４２Ｒとの間のノードに現れる電圧信号を参照信号Ｖ
ＲＥＦとして出力する。

【００９６】インバータ回路１４６Ｒは、データ線ＤＬ
Ｒの電位を所定の電圧に保つために、データ線ＤＬＲ上
の信号とは逆方向に変化する電圧信号を出力すると共
に、センスアンプ活性化信号ＳＡＥＲにより出力信号を
ロウレベルに固定するように構成される。具体的には、
電源と接地との間に電流経路を直列にしてｐ型トランジ
スタ１４３Ｒとｎ型トランジスタ１４４Ｒが接続されこ
のトランジスタ１４４Ｒと並列にｎ型トランジスタ１４
５Ｒが接続される。

【００９７】また、トランジスタ１４４Ｒのゲートはデ
ータ線ＤＬＲに接続され、トランジスタ１４３Ｒ，１４
５Ｒのゲートにはセンスアンプ活性化信号ＳＡＥＲが共
通に与えられる。このセンスアンプ活性化信号ＳＡＥＲ
は、センスアンプ１４０Ｒの活性状態を制御するための
ものであって、例えば、常にロウレベルに固定されて活
性化されているか、または上述のセンスアンプ活性化信
号ＳＡＥＡ，ＳＡＥＢの何れかが活性化されると、活性
化される信号である。

【００９８】なお、インバータ回路１４６Ｒにおいて、
実際にインバータとして機能するトランジスタは、ｐ型
トランジスタ１４３Ｒとｎ型トランジスタ１４４Ｒとで
あり、このうちトランジスタ１４３Ｒは負荷抵抗として
機能し、トランジスタ１４４Ｒはソース接地型のアンプ
として機能する。ｎ型トランジスタ１４５Ｒは、このイ
ンバータの出力をロウレベルに固定するためのものであ
る。

【００９９】このインバータ回路１４６Ｒによれば、デ
ータ線ＤＬＲ上の信号の電位をトランジスタ１４４Ｒで
増幅し、このトランジスタ１４４Ｒのドレイン電圧をト
ランジスタ１４２Ｒがソースフォロアでデータ線ＤＬＲ
に出力する。データ線ＤＬＲの電位はトランジスタ１４
４Ｒのコンダクタンスとトランジスタ１４３Ｒの負荷で
決まる値に落ち着く。また、トランジスタ１４２Ｒ〜１
４４Ｒは、メモリセルに印加される電圧を一定にするた
めの定電圧回路として機能する。メモリセルのドレイン
電圧（Ｖｄｓ）が一定でないと、ドレイン電流（Ｉｄ）
が一定せず、記憶情報を判定できなくなるためである。

【０１００】ここで、センスアンプ１４０Ａ−０側のト
ランジスタ１４１Ａ−０およびセンスアンプ１４０Ｒ側
のトランジスタ１４１Ｒの各電流駆動能力は、次のよう
に設定される。すなわち、リファレンスセルのしきい値
をオンセルと同じしきい値に調整した場合には、トラン
ジスタ１４１Ｒの電流駆動能力が大きく、即ち負荷抵抗
が小さくなるように設定される。これに対してリファレ
ンスセルのしきい値をオンセルとオフセルとの間のしき
い値に調整した場合には、トランジスタ１４１Ｒの電流
駆動能力はトランジスタ１４１Ａ−０と同一となるよう
に設定される。これにより、参照信号ＶＲＥＦのレベル
がデータ信号ＶＤＡ−０のロウレベルとハイレベルとの
間の適切な値となる。

【０１０１】上述のセンスアンプ１４０Ａ−０からのデ
ータ信号ＶＤＡ−０と、センスアンプ１４０Ｒからの参
照信号ＶＲＥＦは、差動型センスアンプ１５０Ａ−０に
与えられて比較される。このセンスアンプ１５０Ａ−０
は、いわゆるカレントミラーを構成するｐ型トランジス
タ１５１Ａ−０，１５２Ａ−０と、電流検出用のｎ型ト
ランジスタ１５３Ａ−０，１５４Ａ−０と、定電流源用
のｎ型トランジスタ１５５Ａ−０とから構成される。こ
の定電流源用のトランジスタ１５５Ａ−０のゲートに
は、このセンスアンプ１５０Ａ−０の活性状態を制御す
るための信号ＤＳＡＥが与えられる。

【０１０２】この実施の形態１では、差動型センスアン
プ１５０Ａ−０は、電流検出型センスアンプ１４０Ａ−
０から与えられるデータ信号ＶＤＡ−０のレベルが、参
照信号ＶＲＥＦのレベルよりも大きい場合に論理値
「０」を表す信号を出力し、逆にデータ信号ＶＤＡ−０
のレベルが参照信号ＶＲＥＦのレベルよりも小さい場合
に論理値「１」を表す信号を出力する。

【０１０３】次に、上述の差動型センスアンプ１５０Ａ
−０には、この実施の形態１の特徴部であるところの帰
還回路２００Ａ−０が接続される。この帰還回路２００
Ａ−０は、差動型センスアンプ１５０Ａ−０の入力ノー
ドであってデータ信号ＶＤＡ−０が与えられるノードＮ
ＩＮに対し、この差動型センスアンプ１５０Ａ−０の出
力ノードＮＯＵＴに現れる信号（センスアンプ１５０Ａ
−０の出力信号）を一時的に帰還させるものであり、こ
れによりセンスアンプ１５０Ａ−０に入力される参照信
号ＶＲＥＦとデータ信号ＶＤＡ−０との間の相対的変化
を一時的に制限するものである。

【０１０４】具体的には、帰還回路２００Ａ−０は、セ
ンスアンプ１５０Ａ−０の入力ノードＮＩＮと出力ノー
ドＮＯＵＴとの間に電流経路が接続されたトランスファ
ゲート２０１と、インバータ２０２とから構成される。
トランスファゲート２０１は、ｎ型トランジスタとｐ型
トランジスタとを並列接続して構成される。ｐ型トラン
ジスタのゲートとインバータ２０２には、このトランス
ファゲート２０１の導通状態を制御するための制御信号
ＥＱＡが与えられ、またｎ型トランジスタ２０２のゲー
トにはインバータ２０２の出力（即ち制御信号ＥＱＡの
反転信号）が与えられる。この帰還回路２００Ａ−０に
よれば、制御信号ＥＱＡがロウレベルの場合、トランス
ファゲート２０１がオン状態となり、センスアンプ１５
０Ａ−０の出力が入力ノードＮＩＮに帰還される。

【０１０５】なお、特に図示しないが、上述の図１およ
び図２に示す構成要素以外に、半導体記憶装置の内部に
は、外部からアドレスを受けて内部のアドレス信号とし
て取り込むためのアドレスバッファ、アドレスをプリデ
コードするプリデコーダ、センスアンプから出力される
信号を外部に出力するための出力バッファ、各種の制御
を行うための制御回路など、各種の周辺回路が設けられ
ている。

【０１０６】以下、この実施の形態１にかかる半導体記
憶装置の動作について、図３に示すタイミングチャート
を参照しながら、ブロック１１０Ａ−０内のメモリセル
１１０ＭＡ−０に記憶されたデータを読み出す場合を例
として説明する。まず、読み出し動作モードの設定が行
われる。例えばバンク１００Ａは通常の読み出しモード
に設定され、バンク１００Ｂは、消去ベリファイモード
に設定される。そして、参照信号ＶＲＥＦが定常的に発
生された状態とされる。

【０１０７】このような状態から、時刻ｔ０において、
バンク１００Ａとバンク１００Ｂの全てのセンスアンプ
を制御する最上位のセンスアンプ制御信号ＳＡＥがロウ
レベルとされ、且つバンク１００Ａのセンスアンプ活性
化信号ＳＡＥＡがロウレベルとされると、通常の読み出
しモードによるバンク１００Ａからの読み出しが開始さ
れ、バンク１００Ａのセンスアンプ１４０Ａ−０が活性
化される。これにより、センスアンプ１４０Ａ−０が動
作を開始して、このセンスアンプ１４０Ａ−０から出力
されるデータ信号ＶＤＡ−０が上昇を始める。

【０１０８】続いて、時刻ｔ１から時刻ｔ２にわたる期
間において、帰還回路２００Ａ−０に与えられる制御信
号ＥＱＡがロウレベルとされる。これにより、トランス
ファゲート２０１がオン状態となり、差動型センスアン
プ１５０Ａ−０の出力がその入力ノードＮＩＮに帰還さ
れる。

【０１０９】ここで、差動型センスアンプ１５０Ａ−０
の出力が入力ノードＮＩＮに帰還されると、この入力ノ
ードＮＩＮの電圧レベル（すなわちデータ信号ＶＤＡ−
０の電圧レベル）が参照信号ＶＲＥＦと等しくされる。
つまり、仮にデータ信号ＶＤＡ−０が参照信号ＶＲＥＦ
よりも低い電圧レベルにあるとすると、このセンスアン
プ１５０Ａ−０の出力電圧が上昇し、これが帰還回路２
００Ａ−０を介して入力ノードＮＩＮに与えられる結
果、データ信号ＶＤＡ−０の電圧レベルが上昇する。逆
に、データ信号ＶＤＡ−０が参照信号ＶＲＥＦよりも高
い電圧レベルにあるとすると、このセンスアンプ１５０
Ａ−０の出力電圧が低下し、これが帰還回路２００Ａ−
０を介して入力ノードＮＩＮに与えられる結果、データ
信号ＶＤＡ−０の電圧レベルが上昇する。

【０１１０】このように、帰還回路２００Ａ−０により
差動型センスアンプ１５０Ａ−０の出力信号が入力ノー
ドＮＩＮに帰還されると、データ信号ＶＤＡ−０の電圧
レベルが参照信号ＶＲＥＦと等しくなって安定する。こ
の結果、帰還回路２００Ａ−０により、参照信号ＶＲＥ
Ｆとデータ信号ＶＤＡ−０との間の相対的変化が一時的
に制限され、データ信号ＶＤＡ−０のオーバーシュート
が抑えられる。換言すれば、参照信号ＶＲＥＦとデータ
信号ＶＤＡ−０との間のノイズ的な相対変化が一時的に
制限される。

【０１１１】続いて、時刻ｔ２において、制御信号ＥＱ
Ａがハイレベルに回復すると、帰還回路２００Ａ−０の
トランスファゲート２０１がオフ状態とされ、差動型セ
ンスアンプ１５０Ａ−０の出力が入力ノードＮＩＮに帰
還されなくなる。これにより、データ信号ＶＤＡ−０
は、メモリセルからの電流信号に応じた本来の電圧レベ
ルに安定し、参照信号ＶＲＥＦとの間に電位差が生じ
る。差動型センスアンプ１５０Ａ−０は、この電位差を
増幅して電圧信号を出力する。つまり、差動型センスア
ンプ１５０Ａ−０は、データ信号ＶＤＡ−０と参照信号
ＶＲＥＦとを比較して、これら信号の大小関係に応じた
論理値を有する電圧信号を出力する。続いて、時刻ｔ３
において、センスアンプ活性化信号ＳＡＥＡがハイレベ
ルに復帰すると、センスアンプ１４０Ａ−０が非活性状
態とされ、バンク１００Ａからの読み出し動作が終了す
る。

【０１１２】次に、時刻ｔ４以降において、消去ベリフ
ァイモードによるバンク１００Ｂからの読み出しが開始
される。なお、図２に示すバンク１００Ａの具体的構成
に対応するバンク１００Ｂの具体的構成については図示
していないので、以下のバンク１００Ｂの読み出し動作
については、図３に示すタイミングチャートのみを参照
して行う。

【０１１３】参照信号ＶＲＥＦが維持された状態から、
時刻ｔ４において、バンク１００Ｂの電流検出型センス
アンプを制御するためのセンスアンプ活性化信号ＳＡＥ
Ｂがロウレベルとされると、センスアンプ１４０Ａ−０
に対応するバンク１００Ｂのセンスアンプ（以下センス
アンプ１４０Ｂ−０と称す）が活性化される。これによ
り、このセンスアンプ１４０Ｂ−０が動作を開始して、
データ信号ＶＤＢ−０（バンク１００Ｂ）が上昇を始め
る。

【０１１４】続いて、時刻ｔ５から時刻ｔ６にわたる期
間において、センスアンプ１５０Ｂ−０に接続された上
述の帰還回路２００Ａ−０に相当する帰還回路（以下、
帰還回路２００Ｂ−０と称す）に与えられる制御信号Ｅ
ＱＢがロウレベルとされる。これにより、この帰還回路
２００Ｂ−０のトランスファゲートがオン状態となり、
差動型センスアンプ１５０Ｂ−０の出力信号がその入力
ノードに帰還される。これにより、データ信号ＶＤＢ−
０の電圧レベルが参照信号ＶＲＥＦと等しくなって安定
し、参照信号ＶＲＥＦとデータ信号ＶＤＢ−０との間の
相対的変化が一時的に制限され、データ信号ＶＤＢ−０
のオーバーシュートが抑えられる。

【０１１５】続いて、時刻ｔ６において、制御信号ＥＱ
Ｂがハイレベルに回復すると、帰還回路２００Ｂ−０の
トランスファゲートがオフ状態とされ、差動型センスア
ンプ１５０Ｂ−０の出力が入力ノードに帰還されなくな
る。これにより、データ信号ＶＤＢ−０は、メモリセル
からの電流信号に応じた本来の電圧レベルに安定し、参
照信号ＶＲＥＦとの間に電位差が生じる。差動型センス
アンプ１５０Ｂ−０は、この電位差を増幅して、これら
信号の大小関係に応じた論理値を有する電圧信号を出力
する。

【０１１６】続いて、時刻ｔ７において、センスアンプ
活性化信号ＳＡＥＢがハイレベルに復帰すると、センス
アンプ１４０Ｂ−０が非活性状態とされ、バンク１００
Ｂからの読み出し動作が終了する。さらに、時刻ｔ８に
おいて、最上位のセンスアンプ制御信号ＳＡＥがハイレ
ベルに復帰すると、全てのセンスアンプが強制的に非活
性状態に固定され、一連の読み出し動作モードが終了す
る。

【０１１７】この実施の形態１によれば、帰還回路２０
０Ａ−０（２００Ｂ−０）により、データ信号ＶＤＡ−
０（ＶＤＢ−０）は、参照信号ＶＲＥＦに安定されるの
で、データ信号のオーバーシュートのみならず、アンダ
ーシュートをも抑制することができ、データ信号と参照
信号ＶＲＥＦとの間の過大な相対的変化を、有効に抑制
することが可能となる。したがって、データ信号上のノ
イズを抑制し、差動型センスアンプの動作の遅れを抑え
ることができる。また、この実施の形態１によれば、参
照信号ＶＲＥＦを各バンクで共用するので、参照信号Ｖ
ＲＥＦを発生させるための回路規模を必要最小限に抑え
ることができ、チップ面積を有効に縮小することが可能
となる。

【０１１８】＜実施の形態２＞次に、この発明の実施の
形態２を説明する。図４に、この実施の形態２にかかる
半導体記憶装置が備える差動型センスアンプの周辺の詳
細な構成を示す。図４において、前述の実施の形態１に
かかる図２に示す構成要素と共通する要素については、
その説明を省略する。

【０１１９】図４に示すように、この実施の形態２にか
かる半導体記憶装置は、上述の図２に示す実施の形態１
に係る構成において、帰還回路２００Ａ−０に代え、電
流検出型センスアンプ１４０Ａ−０，１４０Ｒと差動型
センスアンプ１５０Ａとの間に、参照信号ＶＲＥＦに対
するデータ信号ＶＤＡ−０の相対的変化を抑制するよう
に、参照信号ＶＲＥＦにデータ信号ＶＤＡ−０を反映さ
せて、参照信号ＶＲＥＦとデータ信号ＶＤＡ−０を補正
する信号補正回路３００Ａ−０を備える。この信号補正
回路は、各バンクにおいて、全ての差動型センスアンプ
に対して設置される。

【０１２０】この補正回路３００Ａ−０は、センスアン
プ１４０Ａからデータ信号ＶＤＡ−０を入力するインバ
ータ回路３１０Ａ−０と、センスアンプ１４０Ｒから参
照信号ＶＲＥＦを入力するインバータ回路３２０Ａ−０
とから構成される。ここで、インバータ回路３１０Ａ−
０は、メモリセルからのデータ信号ＶＤＡ−０を入力し
て該データ信号に応じた信号Ｖｓａｉｎを差動型センス
アンプ１５０Ａ−０の一方の入力信号として出力するも
のである。

【０１２１】また、インバータ回路３２０Ａ−０は、参
照信号ＶＲＥＦおよびデータ信号ＶＤＡ−０を入力し
て、参照信号ＶＲＥＦに応じた信号Ｖｓａｒｅｆを差動
型センスアンプ１５０Ａ−０の他方の入力信号として出
力すると共に、データ信号ＶＤＡ−０が過大になったと
きに信号Ｖｓａｒｅｆを信号Ｖｓａｉｎに追従させるも
のである。換言すれば、インバータ回路３２０Ａ−０
は、メモリセルからのデータ信号ＶＤＡ−０に応じて参
照信号ＶＲＥＦに対する入力閾値を移動させるものであ
る。

【０１２２】信号補正回路３００Ａ−０の具体的構成を
説明する。図４において、符号３１１Ａ−０は、メモリ
セルからのデータ信号ＶＤＡ−０がゲートに印加される
と共に電流経路の一端側が正電源に接続されたｐ型のト
ランジスタ、符号３１２Ａ−０は、参照信号ＶＤＡ−０
がゲートに印加されると共に電流経路の一端側がトラン
ジスタ３１１Ａ−０の電流経路の他端側に接続されたｐ
型のトランジスタ、符号３１３Ａ−０は、トランジスタ
３１１Ａ−０の電流経路の他端側と接地電源との間に接
続されたｎ型の負荷用のトランジスタであり、これらト
ランジスタ３１１Ａ−０〜３１３Ａ−０は、インバータ
回路３１０Ａ−０を構成する。このインバータ回路３１
０Ａ−０は、トランジスタ３１３Ａ−０のドレインに現
れる信号を信号Ｖｓａｉｎとして出力する。

【０１２３】また、符号３２１Ａ−０は、リファレンス
セルからの参照信号ＶＲＥＦがゲートに印加されると共
に電流経路の一端側が正電源に接続されたｐ型のトラン
ジスタ、符号３２２Ａ−０は、メモリセルからのデータ
信号ＶＤＡ−０がゲートに印加されると共に電流経路の
一端側がトランジスタ３２１Ａ−０の電流経路の他端側
に接続されたｐ型のトランジスタ、符号３２３Ａ−０
は、トランジスタ３２２Ａ−０の電流経路の他端側と接
地電源との間に接続されたｎ型の負荷用のトランジスタ
であり、これらのトランジスタ３２１Ａ−０〜３２２Ａ
−０は、インバータ回路３２０Ａ−０を構成する。この
インバータ回路３２０Ａ−０は、トランジスタ３２３Ａ
−０のドレインに現れる信号を信号Ｖｓａｒｅｆとして
出力する。

【０１２４】ここで、トランジスタ３１１Ａ−０とトラ
ンジスタ３２１Ａ−０は、電流駆動能力が等しく、トラ
ンジスタ３１２Ａ−０とトランジスタ３２２Ａ−０は、
電流駆動能力が等しく、トランジスタ３１３Ａ−０とト
ランジスタ３２３Ａ−０は、電流駆動能力が等しく設定
される。つまり、インバータ回路３１０Ａ−０とインバ
ータ回路３２０Ａ−０は、対称的に構成される。

【０１２５】また、トランジスタ３１１Ａ−０，３２１
Ａ−０に対して、トランジスタ３１２Ａ−０，３２２Ａ
−０の例えばゲート幅を大きく設定し、これらトランジ
スタ３１２Ａ−０，３２２Ａ−０の電流駆動能力を相対
的に大きく設定する。これにより、データ信号ＶＤＡ−
０が過大となっていない通常の状態において、トランジ
スタ３１２Ａ−０，３２２Ａ−０を流れる電流が事実上
抑制されることがなくなり、インバータ回路３１０Ａ−
０，３２０Ａ−０の利得が不当に阻害されることがなく
なる。

【０１２６】なお、トランジスタ３１１Ａ−０，３２１
Ａ−０に対してトランジスタ３１２Ａ−０，３２２Ａ−
０の電流駆動能力を大きく設定する方法としては、上述
のようにトランジスタ３１２Ａ−０，３２２Ａ−０のゲ
ート幅を相対的に大きくする方法以外に、そのゲート長
を小さくする方法や、そのしきい値を小さくする方法を
用いてもよい。

【０１２７】以下、この実施の形態２の動作について、
図５に示す波形図を参照して説明する。なお、参照信号
ＶＲＥＦは、既に発生された状態にあるものとする。図
５（ａ）に示すように、時刻ｔ０において、センスアン
プ活性化信号ＳＡＥＡがロウレベルに遷移すると、電流
検出型センスアンプ１４０Ａ−０が動作を開始し、デー
タ信号ＶＤＡ−０が上昇する。このとき、前述のよう
に、センスアンプ１４０Ａ−０の内部動作に起因して、
データ信号ＶＤＡ−０の電圧レベルが参照信号ＶＲＥＦ
を超えてオーバーシュートを生じる。

【０１２８】ここで、データ信号ＶＤＡ−０がオーバー
シュートして、その電圧レベルが上昇すると、このデー
タ信号ＶＤＡ−０がゲートに与えられるトランジスタ３
１１Ａ−０の電流が抑制されて、図５（ｂ）に示すよう
に、信号Ｖｓａｉｎの電圧レベルが低下する。このと
き、データ信号ＶＤＡ−０がインバータ回路３２０Ａ−
０のトランジスタ３２２Ａ−０のゲートに与えられ、こ
のトランジスタ３２２Ａ−０を流れる電流が抑制され
る。

【０１２９】この結果、参照信号ＶＲＥＦに対するイン
バータ回路３２０Ａ−０の入力しきい値が、ハイレベル
側に移動し、信号Ｖｓａｒｅｆの電圧レベルが信号Ｖｓ
ａｉｎに追従するように低下する。換言すれば、差動型
センスアンプ１５０Ａ−０に入力される信号Ｖｓａｉｎ
と信号Ｖｓａｒｅｆとの間のノイズ的な相対変化が抑制
される。このため、信号Ｖｓａｉｎと信号Ｖｓａｒｅｆ
との間の電位差が過大とならない。したがって、データ
信号ＶＤＡ−０がオーバーシュートしても、差動型セン
スアンプ１５０Ａ−０は飽和状態とならない。

【０１３０】この後、図５（ａ）に示すように、データ
信号ＶＤＡ−０が、メモリセルのデータの内容に応じて
参照信号ＶＲＥＦよりも高い電圧レベルまたは低い電圧
レベルに安定すると、差動型センスアンプ１５０Ａ−０
に入力される信号Ｖｓａｉｎもまた、信号Ｖｓａｒｅｆ
よりも低い電圧レベルまたは高い電圧レベルに安定す
る。差動型センスアンプ１５０Ａ−０は、これら信号の
電位差を増幅して、これら信号の大小関係に応じた論理
値を有するデータＤＯＵＴＡ−０を出力する。

【０１３１】上述のように、この実施の形態２にかかる
半導体記憶装置は、参照信号ＶＲＥＦに対するデータ信
号ＶＤＡ−０の相対的変化を抑制するように、参照信号
ＶＲＥＦにデータ信号ＶＤＡ−０を反映させるものであ
る。しかし、差動型センスアンプ１５０Ａ−０に入力さ
れる信号Ｖｓａｉｎと信号Ｖｓａｒｅｆとの間の電位差
を過大としない点に着目すれば、前述の実施の形態１と
同様に、差動型センスアンプ１５０Ａ−０に入力される
信号間の相対的変化を一時的に制限するものであるとも
言える。

【０１３２】なお、この実施の形態２では、インバータ
回路３１０Ａ−０とインバータ回路３２０Ａ−０は、対
称に構成されるものとしたが、トランジスタ３１２Ａ−
０を省略してもよい。すなわち、トランジスタ３１２Ａ
−０は、インバータ回路３２０Ａ−０にトランジスタ３
２２Ａ−０を設けたことに伴って、インバータ回路３１
０Ａ−０とインバータ回路３２０Ａ−０の入出力特性を
揃えるために付加されたものである。したがって、デー
タ信号ＶＤＡ−０が通常の電圧レベルにあり、オーバー
シュートなどによるノイズ的な電圧レベルにない状態
で、インバータ回路３１０Ａ−０とインバータ回路３２
０Ａ−０の入出力特性が同等であれば、トランジスタ３
１２Ａ−０を省略することができる。

【０１３３】＜実施の形態３＞次に、この発明の実施の
形態３を説明する。図６に、この実施の形態３にかかる
半導体記憶装置が備える差動型センスアンプ１５０Ａ−
０の周辺の詳細な構成を示す。図６において、前述の実
施の形態１にかかる図２に示す構成要素と共通する要素
については、その説明を省略する。

【０１３４】図４に示すように、この実施の形態３にか
かる半導体記憶装置は、前述の図２に示す実施の形態１
の構成において、帰還回路２００Ａ−０に代え、差動型
センスアンプ１５０Ａ−０に入力されるデータ信号ＶＤ
Ａ−０のピーク値を制限するリミッタ回路４００Ａ−０
を備える。このリミッタ回路は、各バンクにおいて、全
ての差動型センスアンプに対して設置される。

【０１３５】このリミッタ回路４００Ａ−０は、データ
信号ＶＤＡ−０をロウレベル側に駆動するための駆動用
のｎ型トランジスタ４０１Ａ−０と、データ信号ＶＤＡ
−０と参照信号ＶＲＥＦとの電位差を検出するための検
出用のｐ型トランジスタ４０２Ａ−０と、トランジスタ
４０３Ａ−０をオフ状態に維持するための負荷用のｎ型
トランジスタ４０３Ａ−０から構成される。

【０１３６】具体的には、駆動用のトランジスタ４０１
Ａ−０のドレインは、データ信号ＶＤＡ−０が与えられ
る差動型センスアンプ１５０Ａ−０の入力ノードに接続
され、そのソースは接地されている。検出用のトランジ
スタ４０２Ａ−０のソースは、トランジスタ４０１Ａ−
０のドレイン、すなわちデータ信号ＶＤＡ−０が与えら
れる差動型センスアンプ１５０Ａ−０の入力ノードに接
続され、そのゲートは参照信号ＶＲＥＦが与えられる差
動型センスアンプ１５０Ａ−０の入力ノードに接続され
る。負荷用のトランジスタ４０３Ａ−０のドレインおよ
びゲートは、トランジスタ４０２Ａ−０のソースと共に
トランジスタ４０１Ａ−０のゲートに接続される。

【０１３７】以下、この実施の形態３の動作について、
図７に示す波形図を参照して説明する。なお、参照信号
ＶＲＥＦは、既に発生された状態にあるものとする。図
７に示すように、時刻ｔ０において、センスアンプ活性
化信号ＳＡＥＡがロウレベルに遷移すると、電流検出型
センスアンプ１４０Ａ−０が動作を開始し、データ信号
ＶＤＡ−０が上昇を開始する。このとき、前述のよう
に、センスアンプ１４０Ａ−０の内部動作に起因して、
データ信号ＶＤＡ−０の電圧レベルが参照信号ＶＲＥＦ
を超えてオーバーシュートを生じる。

【０１３８】ここで、データ信号ＶＤＡ−０が参照信号
ＶＲＥＦを超えて、その電位差が検出用のトランジスタ
４０２Ａ−０の閾値Ｖｔｐに達すると、このトランジス
タ４０２Ａ−０がオン状態となり、駆動用のトランジス
タ４０１Ａ−０のゲート電圧がこのトランジスタ４０１
Ａ−０のしきい値以上に上昇する。この結果、駆動用の
トランジスタ４０１Ａ−０がオン状態となり、データ信
号ＶＤＡ−０の上昇が制限される。つまり、データ信号
ＶＤＡ−０は、参照信号ＶＲＥＦよりもしきい値Ｖｔｐ
分だけ高い電圧レベルに固定され、そのピーク値が制限
される。換言すれば、リミッタ回路４００Ａ−０によ
り、差動型センスアンプ１５０Ａ−０に入力されるデー
タ信号ＶＤＡ−０と参照信号ＶＲＥＦとの間の相対的変
化が抑制される。従って、データ信号ＶＤＡ−０と参照
信号ＶＲＥＦとの間の電位差が過大とならず、差動型セ
ンスアンプ１５０Ａ−０は飽和状態とならない。

【０１３９】この後、データ信号ＶＤＡ−０が、メモリ
セルのデータの内容に応じて参照信号ＶＲＥＦよりも高
い電圧レベルまたは低い電圧レベルに安定すると、差動
型センスアンプ１５０Ａ−０は、これら信号の電位差を
増幅して、これら信号の大小関係に応じた論理値を有す
るデータＶＯＵＴＡ−０を出力する。

【０１４０】ここで、従来技術によれば、複数のバンク
で参照信号を単純に共用すると、電流検出型のセンスア
ンプのセンス動作の開始直後に差動型センスアンプが誤
判定してしまい、正規の読み出しデータに戻るまでに相
当の時間を要する。これに対し、本発明では、参照信号
とデータ信号との間の相対的変化を抑制／制限する機能
を設けたので、差動型センスアンプに入力されるデータ
信号と参照信号との差分が過大となることがなく、した
がって各バンクにおいて差動型センスアンプが誤判定す
ることがなくなり、各バンクの読み出し時間を大幅に短
縮することができる。

【０１４１】以上、この発明の実施の形態１〜３を説明
したが、この発明は、これらの実施の形態に限られるも
のではなく、この発明の要旨を逸脱しない範囲の設計変
更等があっても本発明に含まれる。例えば、上述の実施
の形態１〜３では、バンク構成を有する半導体記憶装置
を例としたが、これに限定されることなく、メモリセル
からのデータ信号とリファレンスセルからの参照信号と
を差動増幅回路で比較してデータを読み出すように構成
された半導体記憶装置であれば、どのような半導体記憶
装置にも適用可能である。

【０１４２】また、上述の実施の形態１〜３では、各バ
ンクは１６ビット長のデータを取り扱うものとしたが、
これに限定されることなく、どのようなビット長のデー
タを取り扱うものであってもよい。さらに、上述の実施
の形態１では、トランスファゲート２０１を介して差動
型センスアンプの出力を入力側に帰還させるものとした
が、これに限定されることなく、ｐ型またはｎ型のトラ
ンジスタの何れかのみにより帰還させるものとしてもよ
く、適切な抵抗成分を介して帰還させるものとしてもよ
い。

【０１４３】さらにまた、上述の実施の形態２では、信
号補正回路３００Ａ−０をインバータ回路３１０Ａ−
０，３２０Ａ−０から構成したが、このインバータ回路
３１０Ａ−０，３２０Ａ−０をいわゆるレベルシフタと
して構成してもよい。さらにまた、上述の実施の形態３
では、参照信号ＶＲＥＦに対するデータ信号ＶＤＡ−０
の差分を検出して、参照信号ＶＲＥＦを基準としてデー
タ信号ＶＤＡ−０のピーク値を制限するものとしたが、
これに限定されることなく、接地電位を基準としてデー
タ信号ＶＤＡ−０を所定の電圧値に制限するものとして
もよい。さらにまた、以上の説明では、不揮発性半導体
記憶装置を例としたが、読み出し信号をリファレンス電
圧と比較して記憶情報を判定するような半導体記憶装
置、例えばＲＯＭなどであればであれば、どのような装
置にも本発明を適用することができる。

【０１４４】

【発明の効果】以上説明したように、この発明によれ
ば、以下の効果を得ることができる。すなわち、この発
明にかかる第１の半導体記憶装置によれば、バンク構成
され、リファレンスセルからの参照信号を各バンクに共
通に与えると共に該参照信号を定常的に発生し、メモリ
セルからのデータ信号とリファレンスセルからの参照信
号とを差動増幅回路で比較して前記メモリセルに記憶さ
れたデータを読み出すように構成された半導体記憶装置
において、差動増幅回路に入力される前記参照信号と前
記データ信号との間の相対的変化を制限する機能を備え
たので、チップ面積の増大を招くことなく、しかも、メ
モリセルからのデータ信号の論理値を判定する際の基準
を与える参照信号を定常的に発生させておいても、デー
タ信号のオーバーシュートによる読み出し障害を回避す
ることが可能となる。

【０１４５】また、この発明にかかる第２の半導体記憶
装置によれば、バンク構成され、リファレンスセルから
の参照信号を各バンクに共通に与えると共に該参照信号
を定常的に発生し、メモリセルからのデータ信号とリフ
ァレンスセルからの参照信号とを差動増幅回路で比較し
て前記メモリセルに記憶されたデータを読み出すように
構成された半導体記憶装置において、前記参照信号に対
する前記データ信号の相対的変化を抑制するように、前
記参照信号に前記データ信号を反映させる機能を備えた
ので、メモリセルからのデータ信号の論理値を判定する
際の基準を与える参照信号を定常的に発生させておいて
も、データ信号のオーバーシュートによる読み出し障害
を回避することが可能となる。

【０１４６】

【０１４７】さらに、この発明にかかる第３の半導体記
憶装置は、複数のバンクを有し、各バンクにおいてメモ
リセルからのデータ信号とリファレンスセルからの参照
信号とを差動増幅回路で比較して前記メモリセルに記憶
されたデータを読み出すと共に、前記参照信号を定常的
に発生させるように構成された半導体記憶装置におい
て、前記複数のバンクで前記参照信号を共有し、各バン
クにおいて前記差動増幅回路に入力される前記参照信号
と前記データ信号との間の相対的変化を制限する機能を
備えたので、チップ面積の増大を招くことなく、しか
も、メモリセルからのデータ信号の論理値を判定する際
の基準を与える参照信号を定常的に発生させておいて
も、各バンクでデータ信号のオーバーシュートによる読
み出し障害を回避することが可能となる。

【０１４８】さらにまた、この発明にかかる第４の半導
体記憶装置は、複数のバンクを有し、各バンクにおいて
メモリセルからのデータ信号とリファレンスセルからの
参照信号とを差動増幅回路で比較して前記メモリセルに
記憶されたデータを読み出すと共に、前記参照信号を定
常的に発生させるように構成された半導体記憶装置にお
いて、前記複数のバンクで前記参照信号を共有し、各バ
ンクにおいて前記参照信号に対する前記データ信号の相
対的変化を抑制するように、前記参照信号に前記データ
信号を反映させる機能を備えたので、チップ面積の増大
を招くことなく、しかも、メモリセルからのデータ信号
の論理値を判定する際の基準を与える参照信号を定常的
に発生させておいても、各バンクでデータ信号のオーバ
ーシュートによる読み出し障害を回避することが可能と
なる。

【０１４９】さらにまた、第１または第３の半導体記憶
装置において、前記メモリセルに記憶されたデータを読
み出す際に、前記差動増幅回路の入力ノードであって前
記データ信号が与えられるノードに前記差動増幅回路の
出力を一時的に帰還させる帰還回路を備えたので、前記
差動増幅回路に入力される前記参照信号と前記データ信
号との間の相対的変化を制限することが可能となる。

【０１５０】さらにまた、第１ないし第４の半導体記憶
装置において、前記メモリセルからのデータ信号を入力
して該データ信号に応じた第１の信号を前記差動増幅回
路の一方の入力信号として出力する第１のインバータ回
路と、前記リファレンスセルからの参照信号および前記
メモリセルからのデータ信号を入力して、前記参照信号
に応じた第２の信号を前記差動増幅回路の他方の入力信
号として出力すると共に、前記データ信号が過大になっ
たときに前記第２の信号を前記第１の信号に追従させる
第２のインバータ回路と、を備えたので、前記差動増幅
回路の入力ノードであって前記データ信号が与えられる
ノードに前記差動増幅回路の出力を一時的に帰還させる
ことが可能となる。

【０１５１】さらにまた、前記第２のインバータ回路
は、前記メモリセルからのデータ信号に応じて前記リフ
ァレンスセルからの参照信号に対する入力閾値を移動さ
せるようにしたので、前記データ信号が過大になったと
きに前記第２の信号を前記第１の信号に追従させること
が可能となる。

【０１５２】さらにまた、前記第１のインバータ回路
は、前記メモリセルからのデータ信号が制御電極に印加
されると共に電流経路の一端側が第１の電源に接続され
た第１導電型の第１のトランジスタと、前記第１のトラ
ンジスタの電流経路の他端側と第２の電源との間に接続
された第２導電型の負荷用の第２のトランジスタと、を
備え、前記第２のインバータ回路は、前記リファレンス
セルからの参照信号が制御電極に印加されると共に電流
経路の一端側が前記第１の電源に接続された第１導電型
の第３のトランジスタと、前記メモリセルからのデータ
信号が制御電極に印加されると共に電流経路の一端側が
前記第３のトランジスタの電流経路の他端側に接続され
た第１導電型の第４のトランジスタと、前記第４のトラ
ンジスタの電流経路の他端側と前記第２の電源との間に
接続された第２導電型の負荷用の第５のトランジスタ
と、を備え、前記第１のインバータ回路は、前記第１の
トランジスタと前記第２のトランジスタとの間に現れる
信号を前記第１の信号として出力し、前記第２のインバ
ータ回路は、前記第４のトランジスタと前記第５のトラ
ンジスタとの間に現れる信号を前記第２の信号として出
力し、前記第１および第２のインバータ回路は、入出力
特性が同等となるように構成したので、前記メモリセル
からのデータ信号に応じて前記リファレンスセルからの
参照信号に対する入力閾値を移動させ、前記データ信号
が過大になったときに前記第２の信号を前記第１の信号
に追従させることが可能となる。

【０１５３】さらにまた、第１または第３の半導体記憶
装置において、前記差動増幅回路に入力される前記デー
タ信号のピーク値を制限するリミッタ回路を備えたの
で、差動増幅回路に入力される前記参照信号と前記デー
タ信号との間の相対的変化を制限することが可能とな
る。

【０１５４】したがって、本発明によれば、参照信号と
データ信号との間の相対的変化を抑制／制限する機能を
設けたので、差動型センスアンプに入力されるデータ信
号と参照信号との差分が過大となることがなく、例えば
半導体記憶装置がバンク構成されたものであっても、各
バンクにおいて差動型センスアンプが誤判定することが
なくなり、各バンクの読み出し時間を大幅に短縮するこ
とができる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１に係る半導体記憶装
置の概略構成を示す図である。

【図２】 この発明の実施の形態１に係る半導体記憶装
置の詳細構成を示す図である。

【図３】 この発明の実施の形態１に係る半導体記憶装
置の動作を説明するためのタイミングチャートである。

【図４】 この発明の実施の形態２に係る半導体記憶装
置の詳細構成を示す図である。

【図５】 この発明の実施の形態２に係る半導体記憶装
置の動作を説明するための波形図である。

【図６】 この発明の実施の形態３に係る半導体記憶装
置の構成を示す図である。

【図７】 この発明の実施の形態３に係る半導体記憶装
置の動作を説明するための波形図である。

【図８】 従来技術に係る半導体記憶装置の概略構成を
示す図である。

【図９】 従来技術に係る半導体記憶装置の詳細構成を
示す図である。

【図１０】 従来技術に係る半導体記憶装置の動作を説
明するための波形図である。

【図１１】 従来技術に係る半導体記憶装置の動作（参
照信号が一定電圧に固定された場合）を説明するための
波形図である。

【符号の説明】

１００Ａ，１００Ｂ：バンク １１０Ａ，１１０Ｂ：メモリセルアレイ １１０ＭＡ−０：メモリセル １１０ＭＲ，１１０ＭＤ：リファレンス用のメモリセル １１０Ｒ：リファレンスセル １１０Ａ−０〜１１０Ａ−１５，１１０Ｂ−０〜１１０
Ｂ−１５：ブロック １２０Ａ，１２０Ｂ：ロウデコーダ １２０ＡＤ：ドライバ（ロウデコーダのドライバ） １２０Ｒ：ドライバ（リファレンス用のロウデコーダの
ドライバ） １３０Ａ，１３０Ｂ：カラムセレクタ １３０Ｒ：リファレンス用のカラムセレクタ １４０Ａ，１４０Ｂ：センスアンプ群（電流検出型セン
スアンプ） １４０Ｒ：リファレンス用の電流検出型センスアンプ １４１Ａ−０，１４３Ａ−０：ｐ型トランジスタ １４２Ａ−０，１４４Ａ−０，１４５Ａ−０：ｎ型トラ
ンジスタ １４１Ｒ，１４３Ｒ：ｐ型トランジスタ １４２Ｒ，１４４Ｒ，１４５Ｒ：ｎ型トランジスタ １４６Ａ−０，１４６Ｒ：インバータ回路 １５０Ａ−０〜１５０Ａ−１５，１５０Ｂ−０〜１５０
Ｂ−１５：差動型センスアンプ １５１Ａ−０，１５２Ａ−０：ｐ型トランジスタ １５３Ａ−０〜１５５Ａ−０：ｎ型トランジスタ １７０Ｒ：制御回路 ２００Ａ−０：帰還回路 ２０１：トランスファゲート ２０２：インバータ ３００Ａ−０：信号補正回路 ３１０Ａ−０：インバータ回路 ３２０Ａ−０：インバータ回路 ３１１Ａ−０，３２１Ａ−０：ｐ型トランジスタ ３１２Ａ−０，３１３Ａ−０，３２２Ａ−０，３２３Ａ
−０：ｎ型トランジスタ ４００Ａ−０：リミッタ回路 ４０２Ａ−０：ｐ型トランジスタ ４０１Ａ−０，４０３Ａ−０：ｎ型トランジスタ

Claims (9)

(57)【特許請求の範囲】
1. 【請求項１】 バンク構成され、リファレンスセルから
   の参照信号を各バンクに共通に与えると共に該参照信号
   を定常的に発生し、メモリセルからのデータ信号と前記
   リファレンスセルからの参照信号とを差動増幅回路で比
   較して前記メモリセルに記憶されたデータを読み出すよ
   うに構成された半導体記憶装置であって、 前記差動増幅回路に入力される前記参照信号と前記デー
   タ信号との間の相対的変化を制限する機能を備えたこと
   を特徴とする半導体記憶装置。
2. 【請求項２】 バンク構成され、リファレンスセルから
   の参照信号を各バンクに共通に与えると共に該参照信号
   を定常的に発生し、メモリセルからのデータ信号と前記
   リファレンスセルからの参照信号とを差動増幅回路で比
   較して前記メモリセルに記憶されたデータを読み出すよ
   うに構成された半導体記憶装置であって、 前記参照信号に対する前記データ信号の相対的変化を抑
   制するように、前記参照信号に前記データ信号を反映さ
   せる機能を備えたことを特徴とする半導体記憶装置。
3. 【請求項３】 複数のバンクを有し、各バンクにおいて
   メモリセルからのデータ信号とリファレンスセルからの
   参照信号とを差動増幅回路で比較して前記メモリセルに
   記憶されたデータを読み出すと共に、前記参照信号を定
   常的に発生させるように構成された半導体記憶装置であ
   って、 前記複数のバンクで前記参照信号を共有し、各バンクに
   おいて前記差動増幅回路に入力される前記参照信号と前
   記データ信号との間の相対的変化を制限する機能を備え
   たことを特徴とする半導体記憶装置。
4. 【請求項４】 複数のバンクを有し、各バンクにおいて
   メモリセルからのデータ信号とリファレンスセルからの
   参照信号とを差動増幅回路で比較して前記メモリセルに
   記憶されたデータを読み出すと共に、前記参照信号を定
   常的に発生させるように構成された半導体記憶装置であ
   って、 前記複数のバンクで前記参照信号を共有し、各バンクに
   おいて前記参照信号に対する前記データ信号の相対的変
   化を抑制するように、前記参照信号に前記データ信号を
   反映させる機能を備えたことを特徴とする半導体記憶装
   置。
5. 【請求項５】 前記メモリセルに記憶されたデータを読
   み出す際に、前記差動増幅回路の入力ノードであって前
   記データ信号が与えられるノードに前記差動増幅回路の
   出力を一時的に帰還させる帰還回路を備えたことを特徴
   とする請求項１または３の何れかに記載された半導体記
   憶装置。
6. 【請求項６】 前記メモリセルからのデータ信号を入力
   して該データ信号に応じた第１の信号を前記差動増幅回
   路の一方の入力信号として出力する第１のインバータ回
   路と、 前記リファレンスセルからの参照信号および前記メモリ
   セルからのデータ信号を入力して、前記参照信号に応じ
   た第２の信号を前記差動増幅回路の他方の入力信号とし
   て出力すると共に、前記データ信号が過大になったとき
   に前記第２の信号を前記第１の信号に追従させる第２の
   インバータ回路と、 を備えたことを特徴とする請求項１ないし４の何れかに
   記載された半導体記憶装置。
7. 【請求項７】 前記第２のインバータ回路は、 前記メモリセルからのデータ信号に応じて前記リファレ
   ンスセルからの参照信号に対する入力閾値を移動させる
   ことを特徴とする請求項６に記載された半導体記憶装
   置。
8. 【請求項８】 前記第１のインバータ回路は、 前記メモリセルからのデータ信号が制御電極に印加され
   ると共に電流経路の一端側が第１の電源に接続された第
   １導電型の第１のトランジスタと、 前記第１のトランジスタの電流経路の他端側と第２の電
   源との間に接続された第２導電型の負荷用の第２のトラ
   ンジスタと、 を備え、 前記第２のインバータ回路は、 前記リファレンスセルからの参照信号が制御電極に印加
   されると共に電流経路の一端側が前記第１の電源に接続
   された第１導電型の第３のトランジスタと、 前記メモリセルからのデータ信号が制御電極に印加され
   ると共に電流経路の一端側が前記第３のトランジスタの
   電流経路の他端側に接続された第１導電型の第４のトラ
   ンジスタと、 前記第４のトランジスタの電流経路の他端側と前記第２
   の電源との間に接続された第２導電型の負荷用の第５の
   トランジスタと、 を備え、 前記第１のインバータ回路は、前記第１のトランジスタ
   と前記第２のトランジスタとの間に現れる信号を前記第
   １の信号として出力し、前記第２のインバータ回路は、
   前記第４のトランジスタと前記第５のトランジスタとの
   間に現れる信号を前記第２の信号として出力し、前記第
   １および第２のインバータ回路は、入出力特性が同等と
   なるように構成されたことを特徴とする請求項６に記載
   された半導体記憶装置。
9. 【請求項９】 前記差動増幅回路に入力される前記デー
   タ信号のピーク値を制限するリミッタ回路を備えたこと
   を特徴とする請求項１または３の何れかに記載された半
   導体記憶装置。