KR960003965B1 - 변화할 수 있는 전원전압하에 데이타를 정확하게 판독할 수 있는 반도체 메모리장치 - Google Patents

변화할 수 있는 전원전압하에 데이타를 정확하게 판독할 수 있는 반도체 메모리장치 Download PDF

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Abstract

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Description

변화할 수 있는 전원전압하에 데이타를 정확하게 판독할 수 있는 반도체 메모리 장치
제 1 도는 이 발명의 한 실시예를 나타낸 플래시(flash) EEPROM의 회로 블록도.
제 2 도는 제 1 도에 나타낸 Vcc 레벨검출기(level detector)(4)와 감지증폭기(sence amplifiers)(7, 8)의 회로도.
제 3 도는 변화할 수 있는 전원전압하에 제 2 도에 나타낸 감지증폭기(7)의 출력전압 전이도(diagram showing transition).
제 4 도는 변화할 수 있는 전원전압하에 제 2 도에 나타낸 감지증폭기(8)의 출력전압 전이도.
제 5 도는 반도체기판상에 제 2 도에 나타낸 트랜지스터(73, 76)의 배치도.
제 6 도는 반도체기판상에서 트랜지스터(83, 86)의 배치도.
제 7 도는 제 2 도에 나타낸 Vcc 레벨검출기(4)의 작동을 설명하는 전위전이도(potential transition diagram).
제 8 도는 이 발명의 또 다른 실시예를 나타낸 플래시 EEPROM의 판독회로 블록도.
제 9 도는 이 발명의 종래기술을 설명하는 플래시 EEPROM의 회로블록도.
제 10 도는 제 9 도에 나타낸 감지증폭기(5)의 회로도.
제 11 도는 변화할 수 있는 전원전압 Vcc 이하에 제 5 도에 나타낸 감지 증폭기(5)의 출력전압 전이도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 메모리셀 어레이(memory cell array)
2 : 헹데코더(row decorder)
3a, 3b : 헬데코더
4 : Vcc 레벨 검출기
7 : 낮은 전원전압용 감지증폭기
8 : 높은 전원전압용 감지증폭기
100 : 플래시(flash)
EEPROM, MC : 메모리셀(memory cell)
40 : 선택적 능동화수단
41 : PMOS 트랜지스터
42, 43 : NMOS 트랜지스터
44 : 비교수단 또는 인버터(inverter)
51, 52, 53, 56 : 알루미늄배선
55 : 접촉공
57 : 확산층
59 : 폴리실리콘배선
71, 73, 73 : PMOS 트랜지스터
74, 75, 76 : NMOS 트랜지스터
78 : P형 기판 또는 확산층
77 : N웰(well)
81, 82, 83 : PMOS 트랜지스터
84, 85, 86 : NMOS 트랜지스터
90 : 차동감시증폭기
91, 92 :기준전압원
이 발명은 일반적으로 반도체 메모리 장치에 관한 것으로, 특히 변화할 수 있는 전원전압하에서 기억된 데이타를 정확하게 판독할 수 있는 반도체 메모리장치에 관한 것이다.
이 발명은 특히 플래시(flash) EEPROM등의 불휘발성 반도체메모리(nonvolatile semiconductor memories)에 적용할 수 있다.
최근에는 반도체 메모리장치가 각종의 여러가지 전자기기에 사용되고 있다.
특히 데이타를 소거(erasing)할 수 있는 프로그램이 가능한 EPROM EEPROM 및 플래시(flash) EEPROM은 플로팅게이트(floatig gates)를 가진 불휘발성 반도체메모리(nonvolatile semiconductor memory)로 알려져 있다.
플래시 EEPROM은 플래시 소거형 메모리(즉, 기억된 데이타의 비트(bits) 전체를 전기적으로 동시에 소거하도록 작동할 수 있는 것)이며, 기억된 데이타를 바이트단위로 소거할 수 있다.
더 나아가서, 하나의 메모리트랜지스터에 의해 하나의 메모리셀(memory cell)이 구성되므로 이것에 의해 반도체 기판상에서 높은 집적도(high integration)가 얻어진다.
반도체 메모리를 사용하는 소형전자기기는 외부 전원만이 아니라 내부전원, 즉 배터리에 의해 전원전압이 공급되는 경우가 많다.
그 전원은 외부전원 또는 내부전원에서 선택적으로 공급할 수 있다.
일반적으로, 외부에서 공급되는 전원전압은 안정한 전압레벨을 가지나 배터리의 출력전압은 방전시간이 경과함에 따라 감소된다.
즉, 그 전원이 배터리에 의해 공급된 때 그 전원전압은 변화할 수 있다.
이 발명은 일반적으로 여러 가지의 반도체 메모리에 적용할 수 있으나, 이 발명은 플래시 EEPROM에 적용되는 한 예를 아래에 설명한다.
제 9 도는 이 발명에 종래 기술을 설명한 블록도로, 특히 플래시 EEPROM를 설명한 블록도이다.
제 9 도에서, EEPROM(200)에는 행(rows)과 열(columns)에 배설된 다수의 메모리셀(memory cell) MC를 갖춘 메모리셀어레이(memory cellarray)(1)과, 워드라인(word lines)X1∼Xm을 선택적으로 활성화하는 행데코더(row decoder)(2)와, 접근할 수 있는 메모리블록(또는 영역)을 선택하는 열 데코더(column decorder)(3a)과, 메모리블록(memory block)에 접근할 수 있는 비트라인(bit line)을 선택하는 열데코더(3b)와, 데이타신호를 증폭하기 위한 감지증폭기(sense amplifier)(5)와, 출력데이타 D0를 출력하기 위한 출력 버커(output bufter)(6)를 포함한다.
그 데이타를 판독하는 회로블록을 제 9 도에서 나타내었으나 그 플래시 EEPROM(200)은 그 데이타를 기록(writing)하는 도시되지 아니한 회로블록을 구비하고 있다.
판독동작에 있어서, 행데코더(2)는 외부에서 주어진 행어드레스신호(row address signal)(도시생략)을 해독(decode)하여 워드라인 X1-Xm의 하나를 선택적으로 활성화한다.
그 활성화된 워드라인에 접속된 메모리셀 MC는, 기억된 데이타신호에 따라 비트라인 BL1∼BLn를 접지에 접속한다.
즉, 각 메모리셀 MC는 기억된 데이다신호에 응답하여 온(ON) 또는 오프(off)한다.
따라서, 비트라인 BL1∼BLn의 전위는 행데코더(2)에 의해 접근된 메모리 셀에 기억된 데이타에 따라 접지전위 또는 플로팅상태(floating state)로 된다.
열데코더(3a)는 외부에서 주어진 열어드레스신호(도시생략)에 응답하여 블록선택신호 YA1∼YAi를 출력한다.
그 블록선택을 위한 NMOS 트랜지스터 61∼6i는 블록선택신호 YA1∼YAi 각각에 응답하여 선택적으로 온(ON)한다.
열데코더(3b)도 외부에서 주어진 열어드레스신호(도시생략)를 해독하여 열선택신호 YB1∼YBn를 출력한다.
그 열선택을 위한 NMOS 트랜지스터 91∼9n 열선택신호 YB1∼YBn 각각에 응답하여 선택적으로 온(ON)한다.
따라서, 열데코더(3b)에 의해 선택된 하나의 비트라인(bit line) 전위, 즉 판독데이타신호는 열데코더(3a)에 의해 선택된 메모리블록에서 감지증폭기(5)로 전송된다(transmit).
감지증폭기(5)는 전송된 데이타 신호를 증폭하고, 증폭된 데이타신호가 출력버퍼(6)를 통하여 출력데이타 D0로서 출력된다.
제 10 도는 제 9 도에 나타난 감지증폭기(5)의 회로도이다.
제 10 도에서 그 감지증폭기(5)는 PMOS 트랜지스터(21, 22, 23)과 NMOS 트랜지스터(24, 25, 26)를 포함한다.
트랜지스터(21, 22, 23)는 이들의 게이트가 접지되어 있다.
트랜지스터(24)의 게이트는 신호선(27)에 접속된다.
트랜지스터(22, 25)는 전원전위 Vcc와 신호선(27) 사이에 직렬로 접속된다.
트랜지스터(23, 26)는 전원전위 Vcc와 신호선(27) 사이에 직렬로 접속된다.
신호선(27)은 제 9 도에 나타낸 신호선(27)에 해당된다.
증폭신호 SA는 트랜지스터(23, 26)의 공통접속노드(common connection node)를 통하여 출력된다.
그 다음으로, 그 데이타 판독을 하는 감지증폭기(5)의 동작을 아래에 설명한다.
첫째로, 행데코더(2)와 열데코더(3a,, 3b)에 의해 지정된 메모리셀 MC에 기억된 데이타가 "1"인 경우를 설명한다.
이 경우에서는 그 메모리셀 MC를 구성하는 메모리트랜지스터가 온(ON)되는 것으로 가정한다.
따라서, 감지증폭기(5)의 입력노드 N3에서의 전위가 낮아지므로 트랜지스터(24)는 오프(OFF)된다.
이에 따라 노드 N2에서의 전위가 상승하므로 트랜지스터(25, 26)는 온(ON)된다.
트랜지스터(25, 26)의 온(ON)에 의해 노드 N3의 전위가 그다지 낮지않은 레벨로 유지된다.
그 결과, 그 낮은 레벨에서의 증폭된 신호 SA5가 출력노드 N1을 통하여 출력된다.
위 동작에서, 트랜지스터(25)는 입력노드 N3의 전위가 과도하게 낮아지지 않도록 작동한다.
입력노드 N3의 전위가 과도하게 낮아지게 되면, 다음의 판독사이클에 있어서, 반전된 레벨(위의 경우 높은 레벨)의 데이타 신호가 판독되었을 때, 비트의 전위상승(rising)이 지연되기 때문이다.
따라서, 트랜지스터(25)는 데이타를 판독하는데 필요로 하는 시간을 단축하는데 기여한다.
행데코더(2)와 열데코더(3a, 3b)에 지정된 메모리셀 MC가 "0"을 기억할 경우 그 지정메모리셀 MC가 오프(OFF)된다.
따라서, 감지증폭기(5)의 입력노드 N3에서의 전위가 높은 레벨로 되므로 트랜지스터(24)가 온(ON)된다.
따라서, 노드 N2의 전위가 낮은 레벨로 되므로, 트랜지스터(25, 26)는 오프(OFF)된다. 그 결과 입력노드 N3의 전위의 지나친 증가를 방지한다.
이 경우 그 높은 레벨에서의 증폭된 신호 SA5가 출력노드 N1를 통하여 출력된다.
제 11 도는 변화할 수 있는 전원전압 Vcc하에서의 가지증폭기(5)의 출력전압전이(transition)도이다.
제 11 도에서 횡축은 전원전압 Vcc의 변화를 나타내며, 종축은 감지증폭기(5)의 출력전압의 변화를 나타낸다.
제 11 도에서 그 메모리셀에서 판독된 데이타가 "0"으로 될 때, 감지증폭기(5)는 라인 SA5에 의해 표시된 출력전압을 출력한다.
그 메모리셀이 "1"의 데이타를 기억할 때 감지증폭기(5)는 라인 SA51에 의해 나타낸 출력전압을 출력한다.
제 11 도에 나타낸 바와 같이, "0"의 데이타의 출력전압 SA50과 데이타 "1"의 출력전압 SA51은 전원전압 Vcc가 변화함에 따라 변화된다.
이에 또, 제 11 도의 라인 Vth는 감지증폭기(5)의 출력에 접속된 다음단계의 회로(예컨대, 제 9 도에 나타낸 출력버퍼(6)의 임계전압변화를 나타낸다.
즉, 라인 Vth는, 감지증폭기(5)의 출력전압을 받아드리는 회로, 예로서 인버터의 임계전압을 나타낸다.
종래의 플래시 EEPROM(200)은 고정된 전원전압 Vcc하에서 적절하게 작동하도록 설계되어 있다.
즉, 감지증폭기(5)는 그 고정된 전원전압, 예컨대 Vcc=5V하에서 그 메모리셀로부터 출력된 데이타 신호를 정확하게 검출하도록 설계되어 있다.
즉, 종래의 감지증폭기(5)는 그 고정된 전원전압(Vcc=5V)이 공급된 때 다음단계에 접속된 회로의 임계전압 Vth에 적합한 출력데이타 신호 SA50및 Sa51을 출력한다.
따라서, 전자기기가 내부전원으로서의 배터리에 의해 전원전압을 공급할 때, 그 배터리의 출력전압은 그 배터리의 방전시간이 경과함에 따라 점차로 낮아진다.
이것은 그 반도체 메모리에 공급된 전원전압 Vcc가 점차로 낮아지는 것을 의미한다.
제 11 도에서 알 수 있는 바와 같이, 그 다음단계에서 그 회로의 임계전압 Vth와 감지증폭기(5)의 출력전압 SA50및 SA51은 V의 전원전압 Vcc하에서 최적으로 되게 설계되어 있다.
즉, 5V의 전원전압하에서 정확한 데이타판독이 행하여지도록 설계되어 있다.
공급되는 전원전압 Vcc의 저하에 의해, 감지증폭기(5)의 출력전압 SA50및 SA51과 그 다음 단계에서의 회로의 임계전압 Vth 사이의 관계가 제 11 도에서 화살표 AR로 나타낸 방향으로 변화하므로 그 데이타 판독을 위한 최적단계가 파괴된다.
특히, 전원전압 Vcc가 거의 3V 이하로 낮아질 경우, 모든 출력전압 SA50및 SA51은 임계전압 Vth을 초과한다.
이것은 이와 같은 전원전압 Vcc 하에서는 모든 데이타가 "0"으로 판독된다는 것을 의미한다.
즉, 전원전압 Vcc의 저하에 의해 데이타판독에 있어서 오류(error)가 발생된다.
이와 같은 문제를 피하기 위하여 3V의 전원전압 Vcc 하에서 최적의 검출특성을 가진 감지 증폭기를 구비한 또 다른 반도체 메모리를 추가로 설치한다는 대칙이 고려되나, 소형전자기기에 사용되는 반도체 장치의 수가 증가하여 공간과 코스트면에서 바람직하지 않다.
이 발명은 위와같은 문제를 해결하기 위한 것으로, 변화할 수 있는 전원전압하에서 작동할 수 있는 반도체 메모리장치에 있어서 기억된 데이타를 정확하게 판독할 수 있도록 하는데 목적이 있다.
이 발명의 다른 목적은 변화할 수 있는 전원전압하에서 작동할 수 있는 불휘발성 반도체메모리장치에 기억시킨 데이타를 정확하게 판독할 수 있도록 하는데 있다.
이 발명의 또 다른 목적은 내부전원으로서 베터리를 사용하기 전자기기에 적용할 수 있는 반도체메모리장치에 기억시킨 데이타를 정확하게 판독할 수 있도록 하는데 있다.
간단히 설명하면, 이 발명에 의한 반도체 메모리장치에는 행(rows) 및 열(columns)로 배설시킨 복수의 메모리셀을 구비한 메모리셀어레이(momory cell array)과, 그메모리셀 어레이에서 출력된 데이타신호를 각각 받도록 접속시킨 제 1 및 제 2 감지증폭기를 포함한다.
제 1 감지증폭기는 전원전압의 미리 정해진 낮은 범위에서의 데이타신호의 검출에 적합한 검출특성을 가진다.
제 2 감지증폭기는 전원전압의 미리 정해진 높은 범위에서의 데이타신호를 검출하는데 적합한 검출특성을 가진다.
또, 이 발명에 의한 반도체 메모리장치에는 외부에서 주어진 전원전압의 레벨이 미리 정해진 낮은 범위 또는 미리 정해진 높은 범위중 어느하나에 존재하는 가를 검출하는 전원전압 레벨검출회로와, 전원전압 레벨검출회로의 출력에 응답하여 제 1 및 제 2 감지증폭기 중 하나를 선택적으로 능동화하도록 하는 선택적 능동화회로(selectively enabling circuit)를 포함한다.
작동에 있어서, 그 전원전압 레벨검출회로가 외부에서 주어진 전원전압 레벨이 존재하는 범위를 검출하며, 그 선택된 능동화 회로는 검출결과에 응답하여 제 1 및 제 2 감지증폭기중 하나를 선택적으로 능동화하도록 한다(enable).
따라서, 외부에서 주어진 전원전압 레벨에 적합한 검출특성을 갖는 감지 증폭기에 의해 그 메모리셀 어레이에서 출력된 데이타신호가 증폭되므로, 그 데이타신호의 정확한 판독을 실현시킬 수 있다.
또, 이 발명에 의해 반도체 메모리장치에는 행과 열로 배설시킨 복수의 메모리셀을 구비하는 메모리셀어레이와, 제 1 입력노드(first input node)가 그 메모리셀 어레이에서 출력된 데이타신호를 받아드리도록 접속된 차동감지증폭기(differential sense amplifier)와, 낮은 기준전압과 높은 기준전압을 각각 발생하는 제 1 및 제 2 기준전압과, 외부에서 주어지는 전원전압의 레벨이 미리 정해진 낮은 범위 또는 미리 정해지 높은 범위중 어느하나에 존재하는 가를 검출하는 전원전압 레벨검출회로와, 그 전원전압레벨검출회로에 응답하여 차동감지증폭기의 제 2 입력노드(node)로 제 1 및 제 2 기준전압중 어느 하나를 선택적으로 제공하는 선택제공회로를 포함한다.
작동에 있어서, 그 전원전압 레벨검출회로는 외부에서 주어지는 전원전압의 레벨범위를 검출하며, 그 선택제공회로는 제 1 및 제 2 기준전압 중 하나를 검출결과에 응답하여 선택적으로 차동감지증폭기의 제 2 의 입력노드에 준다. 따라서 외부에서 주어지는 전원전압이 변화하여도 차동감지증폭기가 공급되는 전원전압에 따라 주어지는 기준전압에 기준하여, 메모리셀 어레이로부터 출력된 데이타신호를 증폭하므로, 데이타신호의 정확한 판독이 실현될 수 있다.
이 발명의 다른 목적, 특징, 효과 및 기타의 기술은 첨부도면에 따라 구체적으로 설명되는 다음의 내용에 더 명백하다.
첨부도면에 따라 이 발명을 아래에 설명한다.
제 1 도에서, 플래시 EEPROM(100)에는 외부에서 주어진 전원전압의 레벨의 범위를 검출하는 전원전압레벨검출기(supply voltage level detector)(이하, Vcc 레벨검출기로 함)(4)와, 전원전압의 낮은 범위에서 최적화된 감지증폭기(7)과, 전원전압의 더 높은 범위에서 최적화된 감지증폭기(8)를 포함한다.
다른 회로구성은 제 9 도에 나타낸 종래의 플래시 EEPROM(200)과 동일하므로 아래에서 설명을 생략한다.
라인(100)은 반돛기판을 나타낸다.
작동에 있어서, Vcc 레벨검출기(4)는 외부에서 주어진 전원전압 Vcc의 레벨이 존재하는 범위(즉, 미리 정해진 낮은 범위 또는 미리 정해진 높은 범위)를 검출한다.
즉, 이 실시예에서는 Vcc 레벨검출기(4)는 전원전압 Vcc가 4V 또는 그 이하일 때 낮은 레벨의 신호 VS를 출력한다.
감지증폭기(7)는 신호 VS에 응답하여 능동화(enable)되고, 감지증폭기(8)는 반전된 신호/VS에 응답하여 불능화(desable)된다.
따라서 4V 또는 그 이하의 전원전압 Vcc하에서 감지증폭기(7)는 메모리 셀 어레이(1)에서 판독된 데이타신호를 증폭하고 증폭된 신호를 출력버퍼(6)로 보낸다.
4V 이상의 전원전압 Vcc가 공급될 때, Vcc 레벨검출기(4)는 높은 레벨의 신호 VS를 출력한다.
감지증폭기(7)는 신호 VS에 응답하여 불능화(desable)되고 감지증폭기(8)는 반전된 신호 VS에 응답하여 능동화(enable)된다.
따라서, 4V이상의 전원전압하에서 감지증폭기(8)는 그 데이타신호를 증폭하여 증폭된 신호를 출력버퍼(6)로 보낸다.
제 2 도는 제 1 도에 나타낸 Vcc 레벨검출기(4)와 감지증폭기(7, 8)의 회로도이다.
제 2 도에서, Vcc 레벨검출기(4)는 외부에서 주어진 전원전압 Vcc의 접지사이에 직렬 접속된 PMOS 트랜지스터(41)와 NMOS 트랜지스터(42, 53)과, 인버터(inverter)(44)를 포함한다.
그 트랜지스터(41)는 그 게이트가 접지된다.
각 트랜지스터(42, 43)는 게이트(gate)와 드레인(drain)을 일체로 접속시킨다.
감지증폭기(7, 8)는 제 10 도에 나타낸 감지증폭기(5)와 같이 동일한 회로구성을 갖고 있으므로, 증폭동작은 동일하게 행하여진다.
그러나, 감지증폭기(7)는 3V의 전원전압 Vcc 하에서의 증폭에 적합한 검출특성을 가지는 것이다.
한편, 감지증폭기(8)은 5V의 전원전압 Vcc에서의 증폭에 적합한 검출특성을 가진다.
즉, 감지증폭기(7, 8)는 서로 다른 전원전압 Vcc하에서 데이타신호의 최적 검출을 행할 수 있도록 서로 다른 검출특성을 가진다.
감지증폭기(7)에는 PMOS 트랜지스터(71, 72, 73)와 NMOS 트랜지스터(74, 75, 76)를 포함한다.
그 트랜지스터(71, 72, 73)는 Vcc 레벨검출기(4)에서 출력된 신호 VS를 받아드리는 게이트를 가진다.
감지증폭기(8)에는 PMOS 트랜지스터(81, 82, 83)와 NMOS 트랜지스트(84, 85, 86)를 포함한다.
그 트랜지스터(81, 82, 83)는 반전된신호/VS를 받아드리는 게이트를 가진다.
제 3 도는 변화할 수 있는 전원전압 Vcc하에서 제 2 도에 나타낸 감지증폭기(7)의 출력전압전이도이다.
제 3 도에서, 횡축은 전원전압 Vcc의 변화를 나타낸다.
라인 SA70은 데이타 "0"가 판독될 때의 감지증폭기(7)의 출력전압의 변화를 나타내며, 라니 SA71은 데이타 "1"이 판독될 때의 감지증폭기(7)의 출력전압변화를 나타낸다.
라인 Vth는 감지증폭기(7)의 출력에 접속시킨 다음단계에서의 회로의 임계전압변화를 나타낸다.
제 3 도에서 알 수 있는 바와 같이, 감지증폭기(7)는 3V의 전원전압하에서, 데이타신호의 최적의 검출특성을 가진다.
즉, 3V의 전원전압이 공급될 때, 그 다음단계의 회로의 임계전압 Vth가 감지증폭기(7)의 출력전압 SA70과 SA71사이치 중간치를 가진다.
제 4 도는 변화하는 전원전압 Vcc하에서 제 2 도에 나타낸 감지증폭기(8)의 출력전압이 전이도이다.
제 4 도에서, 라인 SA80은 데이타 "0"이 출력될 때의 감지증폭기(8)의 변화를 나타내며, 라인 SA81은 데이타 "1"이 판독될 때의 감지증폭기(8)의 출력전압의 변화를 나타낸다.
제 4 도에서와 같이, 감지증폭기(8)는 5V의 전원전압 Vcc하에서 데이타 신호를 검출하는 최적특성을 가진다.
제 3 및 제 4 도에 나타낸 특성을 주기위하여 감지증폭기(7, 8)내에 설치된 트랜지스터(73, 76, 83 및 86)는 제 5 도 및 제 6 도에서와 같이 반도체기판상에 형성된다.
제 5 도에서, 트랜지스터(73)는 P형 반도체기판내 형성된 N웰(well(77))내에 형성된다.
트랜지스터(73)는 폴리실리콘배선(poly silicon inter connection)(59)으로 형성된 게이트를 가진다.
트랜지스터(73)는 N-웰(77)에 형성된 확산층(57)으로 형성된 소오스(source)와 드레인(drain)을 가진다.
트랜지스터(73)의 소오스는 접촉공(contact hole)(55)을 통하여 알루미늄배선(51)에 접속된다.
트랜지스터(73)의 드레인은 접촉공을 통하여 알루미늄배선(56)에 접속된다.
트랜지스터(76)은 P형 반도체기판(78)내에 형성되고 트랜지스터(76)의 게이트는 폴리실리콘배선(60)에 의해 형성된다.
트랜지스터(76)의 소오스와 드레인은 P형기판(78)내에 형성된 확산층(78)에 의해 형성된다.
트랜지스터(76)의 소오스는 접촉공을 통하여 알루미늄배선(54)에 접속된다.
트랜지스터(76)의 드레인은 접촉공을 통하여 알루미늄배선(56)에 접속된다.
알루미늄배선(52)상의 노드(node) NA는 제 2 도에 나타낸 노드 NA에 대응되고, 알루미늄배선(53)상의 노드 NB는 제 2 도에 나타낸 노드 NB에 대응된다.
트랜지스터(73)는 채널폭 W3과 채널길이 L3을 가진다.
트랜지스터(73)은 채널폭 W6와 채널길이 L6을 가진다.
제 6 도는 트랜지스터(83, 86)의 배치를 나타낸다.
제 6 도에 나타낸 배치는 제 5 도에 나타낸 것과 동일하므로, 구체적인 설명을 생략한다.
트랜지스터(83)는 채널폭 W3'와 채널길이 LS'을 가지며, 트랜지스터(86)는 채널폭 W6'와 채널길이 L6'를 가진다.
제 3 도 및 제 4 도에 나타낸 검출특성을 감지증폭기(7, 8)에 주기위하여는 트랜지스터(73, 76, 83, 86)의 상호콘덕턴스(gm3, gm6, gm3', gm6')는 다음에 표시하는 적어도 하나의 관계를 만족시킬 필요가 있다.
gm3〈gm3'..................................................(1)
gm6〈gm6'..................................................(2)
부동식(1) 또는 (2)로 나타낸 상호콘덕턴스를 주기위하여, 트랜지스터(73, 76, 83, 86)의 게이트폭은 다음관계를 만족한다.
W3〈W3'.....................................................(3)
W6〈W6'.....................................................(4)
부동식(3) 및 (4)중, 적어도 하나가 만족될 때, 제 3 도 및 제 4 도에 나타낸 검출특성을 얻을 수 있다.
부동식(3) 및 (4)에 의해 나타낸 관계대신, 채널길이에 대하여 다음 관계를 만족할 경우에도 동일한 검출 특성을 얻을 수 있다.
L3〈L3'.....................................................(5)
L6〈L6'.....................................................(6)
제 7 도는 제 2 도에 나타낸 Vcc 레벨검출기(4)의 작동을 설명한 전위전이도이다.
제 7 도에서, 횡축은 시간의 경과를 나타내고 종축은 전위를 나타낸다.
라인 Vcc는 전원전압 Vcc 변화를 나타낸다.
라인 NC는 제 2 도에 나타낸 인버터(44)의 입력노드 NC에서의 전위의 변화를 나타낸다.
라인 Vth'는 인버터(44)의 임계전압의 변화를 나타내며, 라인 VS는 출력신호 VS의 변화를 나타낸다.
예로서, 전원전압의 제 7 도의 라인 Vcc에 의해 나타낸 바와 같이 변화될 때, 인버터(44)의 임계전압은 라인 Vth′에 의해 나타낸 바와 같이 변화한다.
트랜지스터(41)은 고정저항치를 가진 저항으로 작동한다.
각 트랜지스터(42, 43)가 다이오드로 작동하므로, 인버터(44)의 입력노드에서의 전위는 라인 NC에 의해 나타낸 바와 같이 변화한다.
즉, 노드 NC에서의 전위는, 전원전압 Vcc의 낮은 범위(4V이하)에 있어서 전원전압 Vcc에 비례하며, 전원전압 Vcc의 높은 범위(4V이상)에서 포화된다.
따라서, 전원전압 Vcc가 4V를 초과한 후는, 노드 NC에서의 전위가 인버터(44)의 임계전압 Vth′보다 더 낮아지므로 인버터(44)는 높은 레벨의 신호 VS를 출력한다.
제 8 도는 이 발명의 또 다른 실시예를 나타낸 플래시 EEPROM에 적용할 수 있는 판독회로의 블록도이다.
제 8 도에서, 이 판독회로에 그 메모리셀 어레이에서 주어진 데이타신호를 증폭하는 차동감지증폭기(90)와, 낮은 기준전압 Vre1을 발생하는 기준전압원(91)와, 높은 기준전압 Vre2을 발생하는 기준전압원(92)을 포함한다.
기준전압(91)은 Vcc 레벨검출기(4)에서 출력되는 낮은 레벨의 신호 VS에 응답하여 낮은 기준전압 Vre1을 출력한다.
기준전압원(92)는 낮은 레벨에서의 신호/VS에 응답하여 높은 기준전압 Vre2를 출력한다.
따라서, 차동감지증폭기(90)는 전원전압 Vcc가 미리 정해진 낮은범위(4V 이하)에 있을 때, 낮은 기준전압 Ver1을 받는다.
전원전압 Vcc가 미리 정해진 높은범위(4V 이상)에 있을 때, 차동감지증폭기(90)는 높은 기준전압 Vre2를 받는다.
차동감지증폭기(90)는 주어진 기준전압에 기준하여 메모리셀 어레이에서 출력된 데이타신호를 차동적으로 증폭한다.
증폭된 신호를 출력버퍼에 주어진다.
제 8 도에 나타낸 실시예에서도, 전원전압 Vcc가 변화할 경우에도 차동 감지증폭기(90)에 주어진 기준전압이 변화되므로 정확한 데이타판독을 실현시킬 수 있다.
위에서 설명한 바와같이, 제 1 도에 나타낸 개선된 플래시 EEPROM(100)은 전원전압 Vcc의 미리 정해진 낮은 범위에서의 데이타신호를 검출하는데 적합한 검출특성을 가진 감지증폭기(7)와, 전원전압 Vcc의 미리 정해진 높은 레벨에서의 데이타신호를 검출하는데 적합한 검출특성을 가진 감지증폭기(8)를 구비한다.
그 전원전압 Vcc가 어느 범위에 존재하는지를 Vcc 레벨검출기(4)에 의해 검출한다.
따라서, 전원전압 Vcc가 변화하여도 최적의 검출특성을 가진 감지증폭기(7) 또는 (8)은 선택적으로 능동화되므로 그 오류는 데이타신호의 증폭에서 발생되지 않는다.
즉, 변화할 수 있는 전원전압 Vcc가 주어진 경우에도 기억된 데이타는 정확하게 판독할 수 있다.

Claims (11)

  1. 외부에서 주어지고 또한 변화할 수 있는 전원전압하에서 동작하는 반도체 메모리장치에 있어서, 행(rows) 및 열(colomns)에 배설된 복수의 메모리 셀(memory cells)(MC)를 구비한 메모리 셀 어레이(memory cell array)(1)와, 각각 입력 노드(Input node)을 포함하며, 상기 메모리 셀 어레이(1)에서 출력된 데이타신호에 대응하는 상기 입력노드를 통하여 각각 받도록 접속된 제 1 및 제 2 이 감지증폭기(sense amplifier)(7), (8)과, 상기 제 1 감지증폭기(7)은 상기 전원전압의 미리 정해진 낮은 범위에서의 데이타신호의 검출에 적합한 검출특성을 가지고 있으며, 상기 제 2 감지증폭기(8)은 상기 전원전압의 미리 정해진 높은 범위에서의 데이타신호의 검출에 적합한 검출특성을 가지며, 상기 외부에서 주어지는 전원전압의 레벨이 상기 미리 정해진 낮은 범위 또는 상기 미리 정해진 높은 범위중에서 어느 범위에 존재하는지를 검출하는 전원전압의 레벨검출수단(4)와, 상기 전원전압 레벨검출수단(4)에 응답하여 상기 제 1 및 제 2 의 감지증폭기중의 하나를 선택적으로 능동화하는 선택된 능동화수단(Selective enabling means)(40)을 구비한 것을 특징으로 하는 반도체 메모리장치.
  2. 제 1 항에 있어서, 전원전압 레벨검출수단에는, 미리 정해진 낮은 범위의 전원전압에 비례하고 미리 정해진 높은 레벨에서 포화된 비례-포화전압을 발생하는 비례-포화전압발생수단(proportion-saturation voltage generating means)(41, 42, 43)과 상기 비례-포화전압 발생수단과 임계전압에 의해 발생한 전압을 비교하기 위하여 전원전압에 비례한 임계전압을 가진 비료수단(44)을 구비함을 특징으로 하는 반도체 메모리장치.
  3. 제 2 항에 있어서, 상기 비례-포화전압발생수단에는 그 전원전압과 접지(ground) 사이에 직렬접속시킨 저항(resistor means)(41) 및 다이오드(diode means) (42, 43)를 구비하며, 그 비례-포화전압은 그 저항과 다이오드 공통접속로 EEPROM을 통하여 공급됨을 특징으로 하는 반도체 메모리장치.
  4. 제 2 항에 있어서, 상기 비교수단에는 상기 전원전압에 비례하는 임계전압을 가진 인버터(inverter means)(44)를 구비하며, 상기 인버터는 비례-포화전압 발생수단에서 발생되는 전압을 받도록 접속시킴을 특징으로 하는 반도체 메모리장치.
  5. 제 1 항에 있어서, 상기 제 1 감지증폭기에는 그 전원전압과 그 입력노드사이에 직렬접속시킨 제 1 및 제 2 전계효과 트랜지스터(field effect transtistors)(73, 76)를 구비하고, 상기 제 1 및 제 2 전계효과 트랜지스터는 제 1 감지증폭기는 출력노드를 형성하는 공통접속노드를 가지며, 상기 제 2 감지증폭기에는 그 전원전압과 그 입력노드사이에 직렬접속시킨 제 3 및 제 4 전계효과 트랜지스터(83, 86)을 구비하고, 상기 제 3 및 제 4 전계효과 트랜지스터는 제 2 감지증폭기의 출력노드를 형성하는 공통접속노드를 가짐을 특징으로 하는 반도체 메모리장치.
  6. 제 5 항에 있어서, 상기 제 1 및 제 3 전계효과 트랜지스터는 전원전압 레벨수단에서 출력된 출력신호에 응답하여 작동하며, 상기 제 2 및 제 4 전계효과 트랜지스터는 상기 메모리 셀 어레이에서 출력된 데이타신호에 응답하여 작동함을 특징으로 하는 반도체 메모리장치.
  7. 제 6 항에 있어서, 상기 제 1 전계효과 트랜지스터는 제 3 전계효과 트랜지스터보다 더 낮은 상호 콘덕턴스(mutual conductance)를 구비함을 특징으로 하는 반도체 메모리장치.
  8. 제 7 항에 이어서, 상기 제 2 전계효과 트랜지스터는 제 4 전계효과 트랜지스터보다 더 낮은 상호 콘덕턴스를 가짐을 특징으로 하는 반도체 메모리장치.
  9. 제 8 항에 있어서, 제 1 전계효과 트랜지스터는 제 3 전계효과 트랜지스터 보다 더 좁은 채널폭(W3)을 가지며, 제 2 전계효과 트랜지스터는 제 4 전계효과 트랜지스터보다 더 넓은 채널폭(W6)을 가짐을 특징으로 하는 반도체 메모리장치.
  10. 제 1 항에 있어서, 상기 반도체 메모리장치는 하나의 불휘발성(nonvolatile)인 반도체 메모리장치임을 특징으로 하는 반도체 메모리장치.
  11. 외부에서 주어지고 또한 변화할 수 있는 전원전압하에서 동작하는 반도체 메모리장치에 있어서, 행과 열로 배설된 복수의 메모리셀(MC)를 구비한 메모리 셀 어레이(1)와, 제 1 및 제 2 입력노드를 가지며, 상기메모리 셀 어레이에서 출력된 데이타신호를 상기 입력노드를 통하여 받는 차동감지증폭기(90)과, 낮은 기준전압과, 높은 기준전압을 각각 발생하는 제 1 및 제 2 기준전압원(91), (92)와, 상기 외부에서 주어진 전원전압 레벨이 미리 정해진 낮은 범위 또는 미리 정해진 높은 범위중, 어는 범위에서 존재하는지를 검출하는 전원전압 레벨검출수단(4)와, 상기 전원전압 레벨검출수단에 응답하여 상기 제 1 및 제 2 기준전압 중 한쪽을 선택적으로 상기 차동감지증폭기의 제 2 입력노드로 제공하는 선택적 제공수단(selective supplying means)를 구비한 것을 특징으로 하는 반도체 메모리장치.
KR1019930001509A 1992-02-05 1993-02-04 변화할 수 있는 전원전압하에 데이타를 정확하게 판독할 수 있는 반도체 메모리장치 KR960003965B1 (ko)

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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0756885A (ja) * 1993-08-20 1995-03-03 Mitsubishi Electric Corp マイクロコンピュータ
US5594360A (en) * 1994-10-19 1997-01-14 Intel Corporation Low current reduced area programming voltage detector for flash memory
DE69525554T2 (de) * 1994-10-19 2002-06-20 Intel Corp Spannungsversorgungen für flash-speicher
JPH08298722A (ja) * 1995-04-26 1996-11-12 Mitsubishi Electric Corp 半導体装置および半導体装置の内部電源電位の調整方法
GB2304244B (en) * 1995-08-10 2000-01-26 Advanced Risc Mach Ltd Data processing system signal receiving buffers
US5864247A (en) * 1995-08-21 1999-01-26 Matsushita Electronics Corporation Voltage detection circuit, power-on/off reset circuit, and semiconductor device
US5627785A (en) * 1996-03-15 1997-05-06 Micron Technology, Inc. Memory device with a sense amplifier
US6058058A (en) * 1997-08-22 2000-05-02 Micron Technology, Inc. Memory device with a sense amplifier
JPH1079193A (ja) * 1996-07-11 1998-03-24 Toshiba Microelectron Corp 半導体装置
KR100299522B1 (ko) * 1999-06-28 2001-11-01 박종섭 고속 센스 증폭기
US6697896B1 (en) * 1999-12-31 2004-02-24 Intel Corporation Method and apparatus for implementing high speed signals using differential reference signals
US6434044B1 (en) 2001-02-16 2002-08-13 Sandisk Corporation Method and system for generation and distribution of supply voltages in memory systems
US6577535B2 (en) 2001-02-16 2003-06-10 Sandisk Corporation Method and system for distributed power generation in multi-chip memory systems
KR100743621B1 (ko) * 2001-06-28 2007-07-27 주식회사 하이닉스반도체 저 전력용 감지증폭기
US7548477B2 (en) * 2005-05-23 2009-06-16 Infineon Technologies Flash Gmbh & Co. Kg Method and apparatus for adapting circuit components of a memory module to changing operating conditions
WO2007063264A1 (en) * 2005-12-02 2007-06-07 Arm Limited Data processing system

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2089612B (en) * 1980-12-12 1984-08-30 Tokyo Shibaura Electric Co Nonvolatile semiconductor memory device
JPS58125283A (ja) * 1982-01-20 1983-07-26 Hitachi Ltd Ｅｐｒｏｍ用センスアンプ
US4524291A (en) * 1983-01-06 1985-06-18 Motorola, Inc. Transition detector circuit
FR2603414B1 (fr) * 1986-08-29 1988-10-28 Bull Sa Amplificateur de lecture
US5083045A (en) * 1987-02-25 1992-01-21 Samsung Electronics Co., Ltd. High voltage follower and sensing circuit
FR2613491B1 (fr) * 1987-04-03 1989-07-21 Thomson Csf Dispositif de detection du niveau haut d'une tension en technologie mos
GB8907045D0 (en) * 1989-03-29 1989-05-10 Hughes Microelectronics Ltd Sense amplifier
JP2614514B2 (ja) * 1989-05-19 1997-05-28 三菱電機株式会社 ダイナミック・ランダム・アクセス・メモリ
US5013935A (en) * 1989-12-18 1991-05-07 Motorola, Inc. CMOS level detctor circuit
JPH03269897A (ja) * 1990-03-19 1991-12-02 Fujitsu Ltd 半導体記憶装置

Also Published As

Publication number Publication date
JPH05217387A (ja) 1993-08-27
KR930018587A (ko) 1993-09-22
DE4224048A1 (de) 1993-08-12
US5305275A (en) 1994-04-19
DE4224048C2 (de) 1994-10-13

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