JPH0756885A - マイクロコンピュータ - Google Patents

マイクロコンピュータ

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JPH0756885A
JPH0756885A JP5206266A JP20626693A JPH0756885A JP H0756885 A JPH0756885 A JP H0756885A JP 5206266 A JP5206266 A JP 5206266A JP 20626693 A JP20626693 A JP 20626693A JP H0756885 A JPH0756885 A JP H0756885A
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JP
Japan
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circuit
sense amplifier
monitor
amplifier circuit
memory transistor
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Application number
JP5206266A
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Inventor
Sei Adachi
聖 安達
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
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Priority to US08/278,288 priority patent/US5483471A/en
Priority to DE4429152A priority patent/DE4429152C2/de
Publication of JPH0756885A publication Critical patent/JPH0756885A/ja
Pending legal-status Critical Current

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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
    • G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
    • G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 

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  • Read Only Memory (AREA)
  • Power Sources (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Debugging And Monitoring (AREA)
  • Microcomputers (AREA)

Abstract

(57)【要約】 【目的】 電源電圧が降下して、あるいはシステムクロ
ックの周波数が高くなって動作限界に近づいた場合にそ
れを検知することにより、複数の回路定数を有するセン
スアンプ回路を電源電圧に応じた最適な動作範囲を確保
出来るように切り替え、あるいはシステムクロックの周
波数を切り替えることが出来るマイクロコンピュータの
提供を目的とする。 【構成】 電源電圧Vcc に対する正常動作範囲をROM 20
のセンスアンプ回路13のそれに比して狭く設定したモニ
タセンスアンプ回路113 を有するモニタROM100を備え、
ROM 20のセンスアンプ回路13をモニタROM100から与えら
れる信号に応じて回路特性を変化させて複数の電源電圧
に対して最適な動作範囲を確保するように複数のセンス
アンプ回路部分とその切り替え回路部分とを有するよう
に構成してある。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はマイクロコンピュータに
関し、特にそのメモリからデータを読み出すための回路
に関し、更に詳述すれば、マイクロコンピュータの内部
メモリからのデータの読み出しに際して、電源電圧に対
する動作範囲を拡大し、またシステムクロックの周波数
の変動に対応することにより、メモリから読み出された
データを誤認識することによるマイクロコンピュータの
暴走を未然に防止し得る技術に関する。
【０００２】
【従来の技術】従来のマイクロコンピュータは、内蔵し
ているROM, RAM及び周辺回路、更にはその外部に接続さ
れているメモリ等との間でのデータの送受を支障なく行
うためにシステムクロックと称されるクロックを使用し
ている。従って、マイクロコンピュータ内の回路をも含
めて全ての回路はデータの入出力に際してこのシステム
クロックを基準としている。そのような従来のマイクロ
コンピュータの構成について、その一般的な構成を示す
図12のブロック図を参照して以下に説明する。
【０００３】図12において、参照符号８はマイクロコン
ピュータ本体を示している。マイクロコンピュータ８内
部にはCPU １，ROM ２，RAM ３及び周辺回路４が内蔵さ
れており、アドレス信号ADD を送受するためのアドレス
バス５及びデータ信号DATAを送受するためのデータバス
６にて相互に接続されている。なお、参照符号７は前述
のシステムクロック（以下、Ｅ信号という）の信号線
（以下、Ｅ信号線という）であり、CPU １内のクロック
発生回路1Cで発生されてROM ２，RAM ３及び周辺回路４
へ伝播されている。
【０００４】図13は上述のROM ２の内部構成の一例を示
すブロック図である。図13において、参照符号５，６，
７は上述のアドレスバス，データバス，Ｅ信号線をそれ
ぞれ示している。また、参照符号９はアドレスデコード
回路を、10はセレクタ回路を、11は ROMトランジスタ群
を、12はセンスアンプ制御回路を、13はセンスアンプ回
路を、14はアドレスデコード回路９から ROMトランジス
タ群11への出力信号線であるワード線を、15はメモリト
ランジスタを、16は ROMトランジスタ群11からセレクタ
回路10への出力信号線であるビット線をそれぞれ示して
いる。
【０００５】ROMトランジスタ群11には複数のメモリト
ランジスタ15がマトリックス状に配置されており、個々
のメモリトランジスタ15がそれぞれ１本のワード線14と
１本のビット線16とに接続されている。換言すれば、１
本のワード線14と１本のビット線16とを選択することに
より、１個のメモリトランジスタ15が特定される。
【０００６】アドレスデコード回路９はアドレスバス５
から入力されたアドレス信号ADD をデコードして１本の
ワード線14を選択する。同時に、セレクタ回路10にもア
ドレスデコード回路９によるアドレス信号ADDのデコー
ド結果が与えられており、セレクタ回路10は１または複
数のビット線16を選択する。
【０００７】このようにして１本のワード線14と１また
は複数のビット線16とが選択されることにより特定され
た１または複数のメモリトランジスタ15の状態、即ち記
憶内容がセンスアンプ回路13により識別され、その識別
結果に応じてデータ”１”または”０”がデータバス６
へ出力される。一般に、ROM ２の製造工程においては、
１個のメモリトランジスタ15に対してイオン注入等を行
うか否かによりその特性を２種類に作り分け、それぞれ
をデータ”１”または”０”に対応させることにより、
予めデータを記憶した読み出し専用メモリであるROM を
製造する。
【０００８】ここで、Ｅ信号を基準にしてマイクロコン
ピュータ８内のROM ２がデータを出力する場合の時間的
経過を含めた動作状態について、図14のタイミングチャ
ートを参照して説明する。なお、マイクロコンピュータ
８内のROM ２がデータを出力する動作を以下の説明では
単に「 ROMデータの読み出し」という。
【０００９】図14において、参照符号ＥはＥ信号を、AD
D はROM ２に与えられるアドレス信号を、DATAはROM ２
から読み出されたデータ信号をそれぞれ示す。Ｅ信号が
電源電圧である Vccレベル（以下、”Ｈ”レベルとい
う）になることにより、ROM ２から読み出されるべきデ
ータが記憶されているメモリトランジスタ15を特定する
アドレス信号ADD がCPU １からアドレスバス５へ出力さ
れる。その際、一時的にアドレス信号ADD には不定期間
（信号の値が確定しない期間）t1が生じるが、その後の
時間t2の間にROM ２内のアドレスデコード回路９は ROM
トランジスタ群11の１本のワード線14を選択し、そのワ
ード線14に接続している一群のメモリトランジスタ15を
選択する。
【００１０】同時に、上述のようにしてワード線14によ
り選択された一群のメモリトランジスタ15からセレクタ
回路10がビット線16を指定することにより一組、たとえ
ばCPU １が一度に必要とするデータのビット数に対応す
るメモリトランジスタ15を選択する。これらの動作は全
てＥ信号が”Ｈ”レベルである期間に行われる。以上の
動作をデータの読み出し準備動作という。
【００１１】次に、Ｅ信号が GNDレベル（以下、”Ｌ”
レベルという) になった後にROM ２のセンスアンプ回路
13が動作を開始し、選択された一組のメモリトランジス
タ15のそれぞれの状態について時間t3の間にメモリトラ
ンジスタ15の状態からデータ”１”または”０”を識別
し、データバス６へ”１”または”０”のデータ信号DA
TAとして出力する。なお、Ｅ信号の”Ｌ”レベルの期間
が時間t3よりも短くなると、データの読み出しが出来な
くなることは以上の説明から明らかである。ここまでの
動作をデータの読み出し動作という。
【００１２】なお、ここでは説明の簡略化のためにＥ信
号の”Ｈ”レベルあるいは”Ｌ”レベルの状態に対応し
てデータの読み出し準備動作とデータの読み出し動作と
が行われるように説明したが、読み出し準備動作完了後
に直ちに読み出し動作を行っても、一連の動作がＥ信号
の１周期内に完了すれば同等の動作を行っているものと
する。
【００１３】次に、図13に示されているセンスアンプ回
路13の動作について説明する。センスアンプ回路13はRO
M ２の ROMトランジスタ群11を構成する各メモリトラン
ジスタ15の状態をビット線16を介して識別する回路であ
り、図15の回路図にその具体的な構成を示す。
【００１４】図15において、参照符号P1, P2はＰチャネ
ルトランジスタ（以下、Pch-Trという) を、N1, N2はＮ
チャネルトランジスタ（以下、Nch-Trという）をそれぞ
れ示している。Pch-Tr P1 のソース端子は電源電位であ
るVcc に、ゲート端子は接地電位であるGND に、ドレイ
ン端子はNch-Tr N1 のドレイン端子及びNch-Tr N2 のゲ
ート端子にそれぞれ接続されている。
【００１５】Nch-Tr N1 のソース端子はGND に、ゲート
端子はNch-Tr N2 のソース端子にそれぞれ接続されると
共に、セレクタ回路10を介してビット線16にも接続され
ている。Nch-Tr N2 のドレイン端子はPch-Tr P2 のドレ
イン端子とインバータINV1のゲート入力端子にそれぞれ
接続されている。Pch-Tr P2 のソース端子はVcc 及びGN
D に、Pch-Tr P2 のゲート端子はGND にそれぞれ接続さ
れている。
【００１６】この図15に示されているセンスアンプ回路
13において、メモリトランジスタの状態に応じたビット
線16の情報、即ち電圧VBがNch-Tr N1 のゲート端子及び
Nch-Tr N2 のソース端子に入力される。そして、この入
力電圧VBによりNch-Tr N1 のコンダクタンスが変化し、
それに伴ってNch-Tr N2 に印加されるバイアス電圧VXも
変化する。このバイアス電圧VXは、図16のグラフに示さ
れているバイアス電圧VXに対するNch-Tr N1 の負荷曲線
であるIN1 と、同じくPch-Tr P1 の負荷曲線であるIP2
との交点として求められる。
【００１７】以下、図16のグラフについて説明する。な
お、VTHP, VTHNはそれぞれPch-Tr, Nch-Trの閾値電圧で
ある。また、βＰ１，βＮ１はそれぞれPch-Tr, Nch-Tr
の電流駆動能力を表す係数である。 (1) Pch-Tr P1 の特性 Vcc −VX＜ Vcc−｜VTHP｜のとき、VTHP＜０であるか
ら、 IP1＝βP1[(Vcc ＋VTHP) ・(Vcc−VX) −(Vcc−VX) 2 /
2] Vcc −VX≧ Vcc−｜VTHP｜のとき、VTHP＜０であるか
ら、 IP1＝βP1(Vcc＋VTHP) 2 /2 (2) Nch-Tr N1 の特性 VX＜VB−VTHNのとき、 IN1＝βN1[(VB−VTHN) ・VX−VX2 /2] VX≧VB−VTHNのとき、 IN1＝βN1(VB −VTHN) 2 /2
【００１８】なお、βP1, βN1はトランジスタのチャネ
ル長とチャネル幅とから一義的に定まる値であり、下記
式により求めることが出来る。 βP1, βN1＝ (μe/εox/tox) ・(Wc/ls) 但し、μe : 移動度 εox: 酸化膜中の誘電率 tox : 酸化膜の厚さ Wc: チャネル幅 ls: チャネル長
【００１９】更に、電圧VBの電位が最大となった時点の
Nch-Tr N1 の負荷曲線及び電圧VBの電位が最小となった
時点のNch-Tr N1 の負荷曲線をそれぞれIN1B及びIN1Sと
して図16に示す。以上から、バイアス電圧VXはビット線
電圧VBによって変化することが明らかである。即ち、電
圧VBの電位が最大になった時点でバイアス電圧VXはその
最小値VXL となり、電圧VBの電位が最小になった時点で
バイアス電圧VXは最大値VXH となる。
【００２０】一方、インバータINV1の入力端子の電圧V0
は、Nch-Tr N2 のコンダクタンスGmN2とPch-Tr P2 のコ
ンダクタンスGmP2とから、下記式により近似的に求めら
れる。 V0＝ GmN2/(GmP2 ＋ GmN2)・(Vcc−VB)
【００２１】ここで、GmN2はバイアス電圧VXによって制
御され、GmP2はゲート電圧が一定(GND) であることから
一定であると考えると、電圧V0はGmN2の変化量、即ちバ
イアス電圧VXの変化量に応じて変化することが理解され
る。換言すれば、バイアス電圧VXがその最小値VXL であ
るときにNch-Tr N2 のコンダクタンスは最小となり、電
圧V0は最大値を示す。バイアス電圧VXがその最大値VXH
であるときにNch-Tr N2 のコンダクタンスは最大とな
り、電圧V0は最小値を示す。従って、インバータINV1の
しきい値をこの電圧V0の最大値と最小値との中間となる
ように設定すれば、図15に示されているセンスアンプ回
路13によりデータの”１”または”０”を読み出すこと
が可能になる。
【００２２】次に、センスアンプ回路13の動作速度につ
いて簡単に説明する。上述の説明では、図15に示されて
いるセンスアンプ回路13の動作の説明における各点の電
圧については説明の簡略化のために時間的経過を省略し
たが、実際には各接続点には寄生負荷容量が存在するた
め、計算された電圧に達するまでには有限の時間を要す
る。その内で最も負荷容量が大きくて所定の電圧に達す
るまでに時間を要する点は、ビット線16の負荷容量が印
加されるNch-Tr N1 のゲート電圧、即ち電圧VBである。
この電圧VBが所定の電圧に達するまでに要する時間が長
くなると、前述したセンスアンプ回路13の動作の説明か
らは、データの読み出し速度も遅くなることが容易に想
像できる。従って、同一の回路構成及び回路定数を有す
るセンスアンプ回路13であれば、ビット線16の容量によ
って読み出し速度が異なる。即ち、ビット線16の負荷容
量が大きい程、読み出し速度が低下するということにな
る。
【００２３】
【発明が解決しようとする課題】ところで、近年では複
数の周波数のクロックをシステムクロックとして使用可
能なマイクロコンピュータが存在する。また、複数の電
圧を電源電圧として使用可能なマイクロコンピュータも
存在する。更に、バッテリを電源とするマイクロコンピ
ュータでは、電源電圧が変動する虞がある。
【００２４】しかし、前述したように、従来のマイクロ
コンピュータでは、クロック周波数が高くなり、システ
ムクロック（Ｅ信号）の”Ｌ”レベルの期間がデータ読
み出し時間t3より短くなった時点でROM データの読み出
し及び伝達が正常には出来なくなる。このようなROM デ
ータの読み出しの限界は従来は事前に検知することは出
来なかった。
【００２５】また、電源電圧が低くなってROM の読み出
し速度及びデータバスへのデータ伝達速度が遅くなるこ
とにより、あるいは動作クロックの周波数が高くなるこ
とにより読み出しの動作マージンの限界に近付いたこ
と、換言すればデータが所定のクロックサイクル内には
読み出せなくなったことを事前に検知することも従来は
不可能であった。
【００２６】このことは、バッテリを電源とするマイク
ロコンピュータでは、バッテリの消耗に伴って電源電圧
がある程度にまで低下するとその時点でマイクロコンピ
ュータが動作しなくなるか、あるいは誤動作することを
意味する。
【００２７】また更に、低電圧時にはバイアス電圧VXの
最小値VXL と最大値VXH との間は非常に狭い範囲にな
る。その際に、Pch-Tr P1 のβとNch-Tr N1 のβとを大
きくすればバイアス電圧VXの最小値VXL と最大値VXH と
の範囲を広げることは可能である。しかし、その範囲を
電源電圧Vcc が低電圧、たとえば3Vで最適になるように
センスアンプ回路の定数を設定すると、電源電圧Vcc が
通常の電圧、たとえば5Vになった場合に電流値IP1, IN1
が増大して電源電流も増大すると共に、プロセスパラメ
ータ、たとえばVTHP, VTHNの変動に対してセンスアンプ
回路を安定して動作させることが困難になる。
【００２８】ところで、マイクロコンピュータの製造者
においては、ユーザの使用目的等に応じて種々の異なる
電源電圧のマイクロコンピュータを製造し、あるいは種
々の異なる周波数のシステムクロックのマイクロコンピ
ュータを製造する。このように、動作電源電圧の幅が広
い、あるいはシステムクロックの周波数が異なる種々の
マイクロコンピュータに対して、その動作マージンを確
保しようとする場合、一種類のセンスアンプ回路では幅
の広い電源電圧に応じた最適な回路定数を設定すること
は非常に困難であった。このため、マイクロコンピュー
タの設計に際しては種々の異なる電源電圧、あるいは種
々の異なる周波数のシステムクロックにそれぞれ対応し
た特性を有するセンスアンプ回路を設計する必要があ
る。
【００２９】本発明は以上のような事情に鑑みてなされ
たものであり、電源電圧が降下して、あるいはシステム
クロックの周波数が高くなって動作限界に近づいた場合
にそれを検知することにより、複数の回路定数を有する
センスアンプ回路を電源電圧に応じた最適な動作範囲を
確保出来るように切り替え、あるいはシステムクロック
の周波数を切り替えることが出来るマイクロコンピュー
タの提供を目的とする。
【００３０】このことは、１種類のセンスアンプ回路の
みで異なる電源電圧、あるいは周波数が異なるシステム
クロックのマイクロコンピュータの設計に対応可能なマ
イクロコンピュータの提供をも目的とする。なお、上述
の説明においては、メモリとしてROM を例に説明してい
るが、RAMに関しても基本的には同様の問題があること
は言うまでもない。
【００３１】
【課題を解決するための手段】本発明のマイクロコンピ
ュータの第１の発明は、電源電圧に対する正常動作範囲
を本来のメモリのセンスアンプ回路のそれに比して狭く
設定したモニタ用センスアンプ回路を有するモニタメモ
リを備え、本来のメモリのセンスアンプ回路をモニタメ
モリから与えられる信号に応じて回路特性を変化させて
複数の電源電圧に対して最適な動作範囲を確保するよう
に複数のセンスアンプ回路部分とその切り替え回路部分
とを有するように構成してある。
【００３２】また第２の発明は、システムクロックに対
する正常動作範囲を本来のメモリのセンスアンプ回路の
それに比して狭く設定したモニタ用センスアンプ回路を
有するモニタメモリと、システムクロックの周波数を変
化させる制御回路とを備え、モニタメモリから与えられ
る信号に応じてシステムクロックの周波数を変化させて
複数の周波数のシステムクロックに対して最適な動作範
囲を確保するように構成してある。
【００３３】更に第３の発明は、上述の第１の発明の構
成と第２の発明の構成とを合わせて備えている。
【００３４】
【作用】本発明のマイクロコンピュータの第１の発明で
は、電源電圧の低下によりメモリからのデータの読み出
し動作の限界に近付いた場合には事前にそれが検知さ
れ、センスアンプ回路の特定が切り替えられることによ
りその正常動作範囲が拡大されて誤ったデータが読み出
されることが回避される。
【００３５】また第２の発明では、システムクロックの
周波数の上昇によりメモリからのデータの読み出し動作
のマージンが限界に近付いた場合には事前にそれが検知
され、システムクロックの周波数が低くされることによ
りデータの読み出し動作のマージンが確保されて誤った
データが読み出されることが回避される。
【００３６】更に第３の発明では、電源電圧の低下によ
りメモリからのデータの読み出し動作の限界に近付いた
場合には事前にそれが検知され、センスアンプ回路の特
定が切り替えられることによりその正常動作範囲が拡大
されて誤ったデータが読み出されることが回避され、ま
たシステムクロックの周波数の上昇によりメモリからの
データの読み出し動作のマージンが限界に近付いた場合
には事前にそれが検知され、システムクロックの周波数
が低くされることによりデータの読み出し動作のマージ
ンが確保されて誤ったデータが読み出されることが回避
される。
【００３７】
【実施例】以下、本発明をその実施例を示す図面に基づ
いて詳述する。なお、以下の本発明の実施例の説明にお
いては、メモリとしてROM に関する説明を行うが、本発
明はRAM にも適用可能であることは言うまでもない。
【００３８】図２は本発明に係るマイクロコンピュータ
の第１の発明の一実施例の構成例を示すブロック図であ
り、図１はそのROM の詳細な構成例を示すブロック図で
ある。なお、図１に示されている ROMは、従来例で説明
した図12に示されている従来のマイクロコンピュータに
適用可能であることは言うまでもないが、ここでは図２
に示されているように、参照符号20で表す。
【００３９】なお、図２において、ROM 20以外の構成は
図12に示されている従来のマイクロコンピュータと同一
である。また、図１においては、前述の従来例の説明で
参照した図13と同一の参照符号は同一又は相当部分を示
している。
【００４０】図１において、参照符号５，６，７は図２
に示されているアドレスバス，データバス，Ｅ信号線を
それぞれ示している。また、参照符号９はアドレスデコ
ード回路を、10はセレクタ回路を、11は ROMトランジス
タ群を、12はセンスアンプ制御回路を、130 はセンスア
ンプ回路を、14はアドレスデコード回路９から ROMトラ
ンジスタ群11への出力信号線であるワード線を、15はメ
モリトランジスタを、16は ROMトランジスタ群11からセ
レクタ回路10への出力信号線であるビット線をそれぞれ
示している。
【００４１】ROMトランジスタ群11には複数のメモリト
ランジスタ15がマトリックス状に配置されており、個々
のメモリトランジスタ15がそれぞれ１本のワード線14と
１本のビット線16とに接続されている。換言すれば、１
本のワード線14と１本のビット線16とを選択することに
より、１個のメモリトランジスタ15が特定される。
【００４２】アドレスデコード回路９はアドレスバス５
から入力されたアドレス信号ADD をデコードして１本の
ワード線14を選択する。同時に、セレクタ回路10にもア
ドレスデコード回路９によるアドレス信号ADDのデコー
ド結果が与えられており、セレクタ回路10は１または複
数のビット線16を選択する。このようにして１本のワー
ド線14と１または複数のビット線16とが選択されること
により特定された１または複数のメモリトランジスタ15
の状態、即ち記憶内容がセンスアンプ回路130 により識
別され、その識別結果に応じてデータ”１”または”
０”がデータバス６へ出力される。
【００４３】参照符号100 は本発明のマイクロコンピュ
ータの第１の発明を特徴付けるモニタROM を示してお
り、モニタメモリトランジスタ115,モニタセレクタ回路
110,モニタセンスアンプ回路113,判定回路101 を備えて
いる。モニタメモリトランジスタ115 は ROMトランジス
タ群11を構成する各メモリトランジスタ15と同等の特性
を有しており、ドレイン端子がGND に、ゲート端子が電
源電圧Vcc にそれぞれ接続され、ソース端子はビット線
16と同特性を有するモニタビット線116 を介してモニタ
セレクタ回路110 に接続されている。なお、モニタセレ
クタ回路110 はセレクタ回路10と同等の特性を有し、常
時モニタビット線116 を選択するように構成されてい
る。
【００４４】従って、モニタメモリトランジスタ115
は、 ROMトランジスタ群11を構成するメモリトランジス
タ15とは異なり、アドレス信号ADD には拘わらずに常時
その状態が読み出せることになる。つまり、モニタメモ
リトランジスタ115 はデータの読み出しのための準備動
作が不要である。また、モニタセレクタ回路110 は信号
線103 を介してモニタセンスアンプ回路113 に接続され
ている。
【００４５】モニタセンスアンプ回路113 から出力され
た信号は信号線104 を介して判定回路101 に入力され
る。なお、詳細は後述するが、この判定回路101 から出
力される切り替え信号は信号線102 を介してセンスアン
プ回路130 に入力される。
【００４６】モニタセンスアンプ回路113 は、図３の回
路図に示されているように構成されている。図３に示さ
れているモニタセンスアンプ回路113 と、図15に示され
ている従来例のセンスアンプ回路13との相違点は以下の
如くである。図15に示されている従来のセンスアンプ回
路13のPch-Tr P1, P2 のソース端子には電源電位Vcc が
与えられているのに対して、図３に示されているモニタ
センスアンプ回路113 のPch-Tr P1, P2 のソース端子に
は電源電位Vcc よりも低い電位 Vcc′が与えられてい
る。
【００４７】このような図３に示されているモニタセン
スアンプ回路113 では、通常のセンスアンプ回路、即ち
図15に示されている従来例のセンスアンプ回路13に比し
て電源電圧Vcc に対する低電圧側の正常読み出し動作範
囲が狭く設定されることになる。即ち、最低動作電源電
圧が通常のセンスアンプ回路に比して高くなっている。
従って、電源電圧Vcc が降下してあるレベルに達する
と、センスアンプ回路13は正常に動作しているにも拘わ
らず、モニタセンスアンプ回路113 はモニタメモリトラ
ンジスタ115 から期待値K1とは異なる値のデータを読み
出すようになる。なお、モニタセンスアンプ回路113 か
らの出力は、信号線104 を介して判定回路101 に入力さ
れる。
【００４８】判定回路101 は図４の回路図に示されてい
るように構成されている。なお、この図４に示されてい
る判定回路101 は大きくは排他的ORゲートEXOR1とフリ
ップフロップFFとで構成されている。図４において、２
入力の排他的ORゲートEXOR1 には信号線104 を介してモ
ニタセンスアンプ回路113 の出力信号Ｓ及びモニタメモ
リトランジスタ115 の期待値K1 (この場合は”１”と等
価な電源電位Vcc)が入力されている。この排他的ORゲー
トEXOR1 は両入力への入力信号の値が異なる場合にのみ
その出力信号が”Ｈ”レベルになる。
【００４９】排他的ORゲートEXOR1 の出力信号はフリッ
プフロップFFのＤ入力端子に入力されており、フリップ
フロップFFのCK入力端子にはＥ信号が入力されている。
フリップフロップFFのＱ出力端子からの出力信号KHB 及
び#Q出力端子からの出力信号KLB は信号線102 を介して
センスアンプ回路130 に与えられている。フリップフロ
ップFFは一般的な構成であり、T2乃至T5はいずれもトラ
ンスミッションゲートである。トランスミッションゲー
トT2, T5はＥ信号が”Ｌ”レベルである場合に導通状態
になり、Ｅ信号が”Ｈ”レベルである場合に非導通状態
になる。また、トランスミッションゲートT3, T4はＥ信
号が”Ｌ”レベルである場合に非導通状態になり、Ｅ信
号が”Ｈ”レベルである場合に導通状態になる。
【００５０】INV3乃至INV7はインバータである。また、
CK入力端子から入力されたＥ信号はそのまま、あるいは
インバータINV8で反転されたEB信号としてそれぞれのト
ランスミッションゲートの制御信号として与えられる。
最終的にフリップフロップFFからの出力信号は、正論理
出力信号KHB がＱ出力端子から、正論理出力信号KHB を
インバータINV7で反転した負論理出力信号KLBが#Q出力
端子からそれぞれ出力される。フリップフロップFFは、
Ｅ信号が”Ｌ”レベルから”Ｈ”レベルに立ち上がるそ
れぞれの時点 (立上がりエッジ) におけるＤ入力端子へ
の入力信号、即ち排他的ORゲートEXOR1 の出力信号のレ
ベルをＱ出力端子からの出力信号(KHB) のレベルとして
保持し、その反転値を#Q出力端子からの出力信号(KLB)
のレベルとして保持する。
【００５１】従って、モニタセンスアンプ回路113 がモ
ニタメモリトランジスタ115 から期待値K1とは異なる値
のデータを読み出した場合には、その信号が信号線104
を介して判定回路101 に入力されるので、その状態が判
定回路101 により検出され、フリップフロップFFのＱ出
力端子からの出力信号KHB は”Ｌ”レベルに、#Q出力端
子からの出力信号KLB は”Ｈ”レベルにそれぞれなる。
このような構成により、センスアンプ回路130 が通常の
状態で ROMトランジスタ群11からの読み出し動作を行っ
ていても、電源電圧に対する動作限界に近づいていると
判定回路101 が判定した場合にはセンスアンプ回路130
へ信号線102 を介して切り替え信号を出力する。
【００５２】ここで、センスアンプ回路130 の具体的な
構成及び動作について、その構成例を示す図５の回路図
を参照して説明する。なお、図１に示されているセンス
アンプ回路130 は、前述の図12に示されている従来例の
センスアンプ回路13とは異なり、動作電位範囲の変更機
能を有している。図５において、参照符号P1, P2, P3,
P4はPch-Trを、N1, N2, N3, N4はNch-Trを、T1はトラン
スミッションゲートを、INV1, INV2はインバータをそれ
ぞれ示している。なお、この図５においては、前述の従
来例のセンスアンプ回路13の説明で参照した図15と同一
の参照符号は同一又は相当部分を示している。
【００５３】各Pch-Tr P1, P2, P3, P4 のソース端子に
はいずれも電源電位Vcc が与えられている。Pch-Tr P1,
P2 のゲート端子には信号KHB が、同P3, P4のゲート端
子には信号KLB がそれぞれ信号線102 を介して与えられ
ている。Pch-Tr P1, P3 のドレイン端子はNch-Tr N2 の
ゲート端子, 同N1のドレイン端子及び同N3のドレイン端
子に接続されている。また、Pch-Tr P2, P4 のドレイン
端子はNch-Tr N2 のドレイン端子及びインバータINV1の
入力端子に接続されれている。
【００５４】Nch-Tr N3 のゲート端子及びNch-Tr N4 の
ドレイン端子はトランスミッションゲートT1を介してビ
ット線16と接続されており、それらのソース端子はGND
に接続されている。なお、Nch-Tr N4 のゲート端子には
信号KLB が与えられている。トランスミッションゲート
T1の両ゲート端子には信号KLB 及びそれをインバータIN
V2で反転した信号がそれぞれ与えられている。一方、Nc
h-Tr N2 のソース端子及びNch-Tr N1 のゲート端子には
ビット線16が接続されている。なお、Nch-Tr N1 のソー
ス端子はGND に接続されている。
【００５５】ところで、図５において一点鎖線で囲繞し
た範囲は図15に示されている従来のセンスアンプ回路13
の回路構成と基本的に同一の回路である。図５と図15と
を比較して明らかな如く、信号KHB が”Ｌ”レベルであ
り且つ信号KLB が”Ｈ”レベルである場合は、Pch-Tr P
1, P2 及びNch-Tr N4 がオン状態に、Pch-Tr P3, P4,Nc
h-Tr N3 及びトランスミッションゲートT1はいずれもオ
フ状態になるので、図５に示されている回路は図15に示
されている回路と同一特性のセンスアンプ回路になる。
【００５６】一方、信号KHB が”Ｈ”レベルであり且つ
信号KLB が”Ｌ”レベルである場合は、Pch-Tr P1, P2,
Nch-TrN4がオフ状態に、Pch-TrP3, P4及びトランスミッ
ションゲートT1がオン状態となってNch-Tr N3 が動作可
能状態になる。従って、その場合には、Pch-Tr P1, P2
及びNch-Tr N1, N2 で構成される従来のセンスアンプ回
路13に代えて、Pch-Tr P3, P4 及びNch-Tr N3 で構成さ
れるセンスアンプ回路が動作する。なお、このPch-Tr P
3, P4 及びNch-Tr N3 で構成されるセンスアンプ回路
は、Pch-Tr P1, P2 及びNch-Tr N1, N2 で構成される従
来のセンスアンプ回路13とは回路定数が異なるように各
トランジスタが構成されている。
【００５７】以上のように、信号線102 を介して判定回
路101 から与えられる相補的な信号KHB, KLBによりセン
スアンプ回路130 は２つの異なる回路定数を有するセン
スアンプ回路の内のいずれかに切り替えることが可能に
なる。
【００５８】なお、図６は図５に示されているセンスア
ンプ回路130 が２種類の特性を得るための原理を説明す
るグラフである。図６において、たとえば電源電位Vcc
が5.0Vから2.5Vに低下したとし、トランジスタのしきい
値VTHP及びVTHNをいずれも0.7Vとすると、ａ点の値は下
記式 Ｉ＝ 1/2・ [βP1(Vcc−VTHP) 2 ] に基づいて、 Vcc＝5.0Vの場合の 9.245βP1から Vcc＝
2.5Vの場合の 1.620βP1(図６のａ′点）にまで降下す
る。即ち、Pch-Tr P1 の負荷曲線IP1 が IP1′になる。
【００５９】これは、Nch-Tr N1 の負荷曲線IN1 のｂ点
に関しても同様であり、負荷曲線IN1 は IN1′になり、
またｂ点はｂ′点に降下する。従って、Pch-Tr P3 とP1
とのβ値の比を 5.7：１（9.24：1.620)に、Nch-Tr N3
とN1とのβ値の比を 4.7：１（9.24：1.620)に設定すれ
ば、Nch-Tr N3 とN1との合成されたβ値とNch-Tr N1 の
みのβ値との比が 5.7：１になる。これにより、図５に
示されているセンスアンプ回路130 において、信号KHB
とその相補的信号KLB とによりVcc が2.5Vである場合と
5.0Vである場合とで特性を切り替えた場合にも同等の特
性が得られる。
【００６０】なお、上述の数値は一例であって、本発明
がそれに限定されるものではないことは言うまでもな
い。
【００６１】以上に本発明のマイクロコンピュータの第
１の発明の一実施例の全体の構成と、ROM 20の各構成要
素の詳細な構成及びその基本的な動作について説明した
が、マイクロコンピュータの全体としての動作は以下の
如くである。前述の如く、モニタメモリトランジスタ11
5 はデータの読み出しのための準備動作が不要である。
モニタセンスアンプ回路113 は通常のセンスアンプ回
路、即ちセンスアンプ回路13に比して電源電圧に対する
低電圧側の正常読み出し動作範囲が狭く設定されてい
る。即ち、最低動作電源電圧が通常のセンスアンプ回路
に比して高くなっている。
【００６２】従って、図１に示されているROM 20からデ
ータが読み出されている間に、電源電圧Vcc が降下して
あるレベルに達すると、たとえば5.0Vから2.5Vにまで降
下すると、モニタセンスアンプ回路113 はモニタメモリ
トランジスタ115 から期待値”１”とは異なる値のデー
タ”０”を読み出すことになる。判定回路101 がこの状
態を検出した場合、センスアンプ回路130 は通常の状態
で ROMトランジスタ群11からの読み出し動作を行うこと
が出来ていても、判定回路101 は電源電圧Vcc が動作限
界に近づいていると判定してセンスアンプ回路130 へ信
号線102 を介して出力している切り替え信号KHB を”
Ｌ”レベルから”Ｈ”レベルに、KLB を”Ｈ”レベルか
ら”Ｌ”レベルにする。
【００６３】このようにして、判定回路101 からセンス
アンプ回路130 に与えられている切り替え信号の値が反
転されることにより、センスアンプ回路130 はそれまで
の主としてPch-Tr P1, P2 及びNch-Tr N1, N2 で構成さ
れる従来同様の高電圧対応の回路定数を有するセンスア
ンプ回路から主としてPch-Tr P3, P4 及びNch-Tr N3,N4
で構成される低電圧対応の回路定数を有するセンスア
ンプ回路に切り替わる。
【００６４】図７は本発明のマイクロコンピュータの第
１の発明の他の実施例のROM の構成例を示すブロック図
であり、前述の図１に示されている実施例と同一の参照
符号は同一又は相当部分を示している。前述の図１に示
されている第１の発明の実施例では、センスアンプ回路
130 内部において２種類の特性を有するセンスアンプ回
路の内のいずれか一方が外部からの切り替え信号KHB, K
LBにより切り替えられて動作するように構成されている
が、本実施例では、回路特性が異なる２個のセンスアン
プ回路131, 132を備えており、判定回路101 から出力さ
れる切り替え信号によりいずれかのセンスアンプ回路13
1 または132 のみを使用するように構成する。なお、そ
れぞれのセンスアンプ回路131, 132に対応してセンスア
ンプ制御回路121, 122が備えられている。
【００６５】この図７に示されている第１の発明の他の
実施例では、判定回路101 から信号線102 を介して出力
される相補的な切り替え信号KHB, KLBの値に応じてセン
スアンプ回路131 が動作するか、またはセンスアンプ回
路132 が動作するかが切り替えられる他は、前述の図１
に示されている実施例と同様であるので、説明は省略す
る。
【００６６】図９は本発明に係るマイクロコンピュータ
の第２の発明の一実施例の構成例を示すブロック図であ
り、図８はそのROM の詳細な構成例を示すブロック図で
ある。なお、図８に示されている ROMは、従来例で説明
した図12に示されている従来のマイクロコンピュータに
適用可能であることは言うまでもないが、ここでは図９
に示されているように、参照符号21で表す。
【００６７】なお、図９において、ROM 21以外の部分で
は、CPU １にクロック発生回路1Cに加えてクロック制御
回路1Dが備えられていることが図12に示されている従来
のマイクロコンピュータ及び図２に示されている第１の
発明のマイクロコンピュータと異なる。また、この図８
においては、前述の従来例の説明で参照した図13及び第
１の発明の説明で参照した図１と同一の参照符号は同一
又は相当部分を示している。
【００６８】図８において参照符号1000は本発明のマイ
クロコンピュータの第２の発明を特徴付けるモニタROM
を示している。本第２の発明と前述の図１に示されてい
る第１の発明とが異なる点は、ROM 21では、第１の発明
で使用されていたセンスアンプ回路130 がこの第２の発
明では従来と同様のセンスアンプ回路13が使用されてい
ることである。また、モニタROM 1000においては、第２
の発明ではモニタメモリトランジスタ115 とモニタセレ
クタ回路110 とを接続するモニタビット線116 に参照符
号117 で示されている容量Ｃが接続されていることと、
参照符号1130で示されているモニタセンスアンプ回路が
本来のセンスアンプ回路13と同等の特性を有しているこ
とと、第１の発明では参照符号101 で示されていた判定
回路が本第２の発明では参照符号1010で示されていてそ
の具体的構成及び機能が若干異なることとである。
【００６９】容量117 は ROMトランジスタ群11内におけ
るビット線16の負荷容量よりやや大きくなるように設定
されている。これは、前述の図14のタイミングチャート
に示されている期間t3を、 ROMトランジスタ群11のメモ
リトランジスタ15からビット線16により信号を読み出す
場合に比して、モニタメモリトランジスタ115 からモニ
タビット線116 により信号を読み出す場合の方がやや長
くなるようにするためである。
【００７０】また、図８に示されている第２の発明の判
定回路1010は図10の回路図に示されているように構成さ
れており、その出力信号Ｓが図９に示されているCPU １
のクロック制御回路1Dに信号線1011を介して与えられて
いる。図10において、２入力の排他的ORゲートEXOR2 に
は信号線103 を介してモニタセレクタ回路110 の出力及
びモニタメモリトランジスタ115 の期待値K1 (この場合
は”１”と等価な電源電位Vcc)が入力されている。この
排他的ORゲートEXOR2は両入力への入力信号の値が異な
る場合にのみその出力信号が”Ｈ”レベルになる。
【００７１】この図８に示されているような本発明のマ
イクロコンピュータの第２の発明では、マイクロコンピ
ュータの動作周波数が上昇してある周波数以上になった
場合には、モニタROM 1000のセンスアンプ回路130 はモ
ニタメモリトランジスタ１１５から期待値Ｋ１ （”
１”) とは異なる値を読み出すようになる。
【００７２】判定回路1010がこの状態を検出した場合、
センスアンプ回路13は通常の状態でROMトランジスタ群1
1からの読み出し動作を行うことが出来ていても、判定
回路1010は読み出しマージンの限界に近づいている、即
ち図14のタイミングチャートの参照符号Ｅで示されてい
るシステムクロックの”Ｌ”レベルの期間が期間t3に近
くなっていると判定して図９に示されているCPU １のク
ロック制御回路1Dへ信号Ｓを出力する。クロック制御回
路1Dでは、信号Ｓが与えられるとクロック発生回路1Cが
発生するシステムクロックのクロックサイクルを一時的
に延長する、換言すればシステムクロックの周波数を低
下させることにより、図14のタイミングチャートの参照
符号Ｅで示されているシステムクロックの”Ｌ”レベル
の期間を期間t3より充分長くなるようにする。
【００７３】なお、上述のようなクロック制御回路1Dに
おけるシステムクロックの周波数の変更は従来技術によ
って充分可能であるので、ここではその詳細は省略す
る。
【００７４】図11は本発明に係るマイクロコンピュータ
の第３の発明の一実施例のROM の構成例を示すブロック
図である。なお、図11に示されているROM は、従来例で
説明した図12に示されている従来のマイクロコンピュー
タに適用可能であることは言うまでもないが、ここでは
図９に示されているように、参照符号21で表す。また、
この図11においては、前述の従来例の説明で参照した図
13及び第１の発明の説明で参照した図１、更には第２の
発明の説明で参照した図８と同一の参照符号は同一又は
相当部分を示している。
【００７５】この第３の発明では、ROM 21が本発明のマ
イクロコンピュータの前述の図１に示されている第１の
発明の構成と図８に示されている第２の発明の構成とを
合わせて備えている。換言すれば、図11に示されている
ROM 21には図１に示されている第１の発明のマイクロコ
ンピュータのモニタROM100と図８に示されている第２の
発明のマイクロコンピュータのモニタROM 1000との双方
が備えられている。
【００７６】従って、本第３の発明のマイクロコンピュ
ータでは、判定回路101 が電源電圧Vcc が動作限界に近
づいていると判定した場合はセンスアンプ回路130 へ信
号線102 を介して出力している切り替え信号KHB を”
Ｌ”レベルから”Ｈ”レベルに、KLB を”Ｈ”レベルか
ら”Ｌ”レベルにすることによりセンスアンプ回路130
の回路定数を切り替え、また判定回路1010が読み出しマ
ージンの限界に近づいていると判定した場合はCPU １の
クロック制御回路1Dへ信号Ｓを出力することにより、シ
ステムクロックの周波数を低下させる。
【００７７】なお、上述の図11に示されている第３の発
明の実施例では図１に示されている構成と図８に示され
ている構成とを組み合わせた構成を採っているが、図７
に示されている構成と図８に示されている構成とを組み
合わせた構成を採ることも勿論可能である。なお、上述
の本発明の各実施例の説明においては、メモリとしてRO
M を例に説明しているが、RAM に関しても基本的には本
発明を適用することが可能であることは言うまでもな
い。
【００７８】
【発明の効果】以上に詳述したように、本発明のマイク
ロコンピュータの第１の発明によれば、電源電圧の低下
によりメモリからのデータの読み出し動作の限界に近付
いた場合には事前にそれが検知され、センスアンプ回路
の特定が切り替えられることによりその正常動作範囲が
拡大されて誤ったデータが読み出されることが回避され
る。
【００７９】また第２の発明によれば、システムクロッ
クの周波数の上昇によりメモリからのデータの読み出し
動作のマージンが限界に近付いた場合には事前にそれが
検知され、システムクロックの周波数が低くされること
によりデータの読み出し動作のマージンが確保されて誤
ったデータが読み出されることが回避される。
【００８０】更に第３の発明によれば、電源電圧の低下
によりメモリからのデータの読み出し動作の限界に近付
いた場合には事前にそれが検知され、センスアンプ回路
の特定が切り替えられることによりその正常動作範囲が
拡大されて誤ったデータが読み出されることが回避さ
れ、またシステムクロックの周波数の上昇によりメモリ
からのデータの読み出し動作のマージンが限界に近付い
た場合には事前にそれが検知され、システムクロックの
周波数が低くされることによりデータの読み出し動作の
マージンが確保されて誤ったデータが読み出されること
が回避される。
【００８１】従って、本発明のマイクロコンピュータに
よれば、個々のマイクロコンピュータにおいて電源電圧
の変動及びシステムクロックの周波数の変動に対応する
ことが可能であることは勿論、マイクロコンピュータの
設計段階においても１種類のセンスアンプ回路を設計し
ておくのみで種々の電源電圧のマイクロコンピュータあ
るいは種々の周波数のシステムクロックのマイクロコン
ピュータに対応することが可能になる。
【図面の簡単な説明】
【図１】本発明に係るマイクロコンピュータの第１の発
明のROM の詳細な構成例を示すブロック図である。
【図２】本発明に係るマイクロコンピュータの第１の発
明の一実施例の構成例を示すブロック図である。
【図３】本発明に係るマイクロコンピュータの第１の発
明のモニタセンスアンプ回路の構成を示す回路図であ
る。
【図４】本発明に係るマイクロコンピュータの第１の発
明の判定回路の構成を示す回路図である。
【図５】本発明に係るマイクロコンピュータの第１の発
明のセンスアンプ回路の構成を示す回路図である。
【図６】本発明に係るマイクロコンピュータの第１の発
明のセンスアンプ回路が２種類の特性を得るための原理
を説明するグラフである。
【図７】本発明のマイクロコンピュータの第１の発明の
他の実施例のROM の構成例を示すブロック図である。
【図８】本発明に係るマイクロコンピュータの第２の発
明のROM の詳細な構成例を示すブロック図である。
【図９】本発明に係るマイクロコンピュータの第２の発
明の一実施例の構成例を示すブロック図である。
【図１０】本発明に係るマイクロコンピュータの第２の
発明の判定回路の構成を示す回路図である。
【図１１】図11は本発明に係るマイクロコンピュータの
第３の発明のROM の構成例を示すブロック図である。
【図１２】従来のマイクロコンピュータの一般的な構成
を示すブロック図である。
【図１３】従来のマイクロコンピュータのROM の内部構
成の一例を示すブロック図である。
【図１４】従来のマイクロコンピュータのROM がデータ
を出力する場合の時間的経過を含めた動作状態を説明す
るためのタイミングチャートである。
【図１５】従来のマイクロコンピュータのセンスアンプ
回路の構成を示すブロック図である。
【図１６】センスアンプ回路のバイアス電圧に対するＮ
チャネルトランジスタの負荷曲線と、Ｐチャネルトラン
ジスタの負荷曲線との関係を示すグラフである。
【符号の説明】
１ CPU 1C クロック発生回路 1D クロック制御回路 ９ アドレスデコード回路 10 セレクタ回路 11 ROMトランジスタ群 13 センスアンプ回路 14 ワード線 15 メモリトランジスタ 16 ビット線 20 ROM 21 ROM 100 モニタROM 101 判定回路 110 モニタセレクタ回路 113 モニタセンスアンプ回路 115 モニタメモリトランジスタ 117 容量 130 センスアンプ回路 131 センスアンプ回路 132 センスアンプ回路 1000 モニタROM 1010 判定回路 1130 モニタセンスアンプ回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０６Ｆ 12/16 ３４０ Ａ 9293−5Ｂ

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 動作の基準となるクロックを発生するク
    ロック発生回路を有する中央演算処理装置と、 複数のワード線が接続されており前記中央演算処理装置
    からアドレス信号が与えられた場合に１本のワード線を
    選択するアドレスデコード回路と、複数のビット線が接
    続されており前記中央演算処理装置からアドレス信号が
    与えられた場合に少なくとも１本のビット線を選択する
    セレクタ回路と、前記複数のワード線と複数のビット線
    との交点にそれぞれメモリトランジスタが接続されたメ
    モリトランジスタ群と、前記アドレスデコード回路によ
    り選択されたワード線と前記セレクタ回路により選択さ
    れたビット線との交点に接続されたメモリトランジスタ
    から前記クロックに同期して読み出した信号に基づい
    て”１”または”０”のデータ信号を出力するセンスア
    ンプ回路とを有するメモリとを備えたマイクロコンピュ
    ータにおいて、 前記メモリトランジスタと実質的に等しい特性を有し、
    所定の信号を期待値として予め記憶しているモニタ用メ
    モリトランジスタと、 前記メモリ用トランジスタを前記アドレス信号とは無関
    係に常時指定するモニタ用セレクタ回路と、 電源電圧に対する正常動作範囲が前記センスアンプ回路
    のそれよりも狭く設定されており、前記セレクタ回路に
    より常時選択されている前記モニタ用メモリトランジス
    タから前記クロックに同期して読み出した信号に基づい
    て”１”または”０”のデータ信号を出力するモニタ用
    センスアンプ回路と、 前記モニタ用センスアンプ回路により出力されたデータ
    信号の前記期待値に対する真偽を判定する判定回路とを
    有するモニタメモリを備え、 前記センスアンプ回路は、それぞれが異なる電源電圧に
    最適な特性を有する複数のセンスアンプ回路部分と、前
    記複数のセンスアンプ回路部分のいずれかを動作させる
    切り替え回路部分とで構成されており、 前記モニタ用センスアンプ回路は、前記中央演算処理装
    置が前記メモリトランジスタ群からデータを読み出すク
    ロックの周期に対して同一あるいは少なくとも一つ前の
    周期において前記モニタ用メモリトランジスタから信号
    を読み出し、 前記判定回路は、前記モニタ用センスアンプ回路から出
    力されたデータ信号の判定結果が偽である場合に前記セ
    ンスアンプ回路の切り替え回路部分を制御することによ
    り、動作中の前記センスアンプ回路部分を最適な特性を
    有する他のセンスアンプ回路部分に切り替えるべくなし
    てあることを特徴とするマイクロコンピュータ。
  2. 【請求項２】 動作の基準となるクロックを発生するク
    ロック発生回路を有する中央演算処理装置と、 複数のワード線が接続されており前記中央演算処理装置
    からアドレス信号が与えられた場合に１本のワード線を
    選択するアドレスデコード回路と、複数のビット線が接
    続されており前記中央演算処理装置からアドレス信号が
    与えられた場合に少なくとも１本のビット線を選択する
    セレクタ回路と、前記複数のワード線と複数のビット線
    との交点にそれぞれメモリトランジスタが接続されたメ
    モリトランジスタ群と、前記アドレスデコード回路によ
    り選択されたワード線と前記セレクタ回路により選択さ
    れたビット線との交点に接続されたメモリトランジスタ
    から前記クロックに同期して読み出した信号に基づい
    て”１”または”０”のデータ信号を出力するセンスア
    ンプ回路とを有するメモリとを備えたマイクロコンピュ
    ータにおいて、 前記メモリトランジスタと実質的に等しい特性を有し、
    所定の信号を期待値として予め記憶しているモニタ用メ
    モリトランジスタと、 前記メモリ用トランジスタを前記アドレス信号とは無関
    係に常時指定するモニタ用セレクタ回路と、 前記モニタ用センスアンプ回路が前記モニタ用メモリト
    ランジスタからデータを読み出す速度が、前記センスア
    ンプ回路が前記メモリトランジスタからデータを読み出
    す速度よりも遅くなるように、前記モニタ用メモリトラ
    ンジスタと前記モニタ用セレクタ回路との間に接続され
    た負荷容量と、 前記センスアンプ回路と実質的に等しい特性を有し、前
    記セレクタ回路により常時選択されている前記モニタ用
    メモリトランジスタから前記クロックに同期して信号を
    読み出して”１”または”０”のデータ信号を出力する
    モニタ用センスアンプ回路と、 前記モニタ用センスアンプ回路により出力されたデータ
    信号の前記期待値に対する真偽を判定する判定回路とを
    有するモニタメモリと、 前記クロック発生回路により発生されるクロックの周波
    数を変更するクロック制御回路とを備え、 前記モニタ用センスアンプ回路は、前記中央演算処理装
    置が前記メモリトランジスタ群からデータを読み出すク
    ロックの周期に対して同一あるいは少なくとも一つ前の
    周期において前記モニタ用メモリトランジスタから信号
    を読み出し、 前記判定回路は、前記モニタ用センスアンプ回路から出
    力されたデータ信号の判定結果が偽である場合に前記ク
    ロック制御回路を制御することにより、前記クロック発
    生回路が発生するクロックの周波数を低くすべくなして
    あることを特徴とするマイクロコンピュータ。
  3. 【請求項３】 動作の基準となるクロックを発生するク
    ロック発生回路を有する中央演算処理装置と、 複数のワード線が接続されており前記中央演算処理装置
    からアドレス信号が与えられた場合に１本のワード線を
    選択するアドレスデコード回路と、複数のビット線が接
    続されており前記中央演算処理装置からアドレス信号が
    与えられた場合に少なくとも１本のビット線を選択する
    セレクタ回路と、前記複数のワード線と複数のビット線
    との交点にそれぞれメモリトランジスタが接続されたメ
    モリトランジスタ群と、前記アドレスデコード回路によ
    り選択されたワード線と前記セレクタ回路により選択さ
    れたビット線との交点に接続されたメモリトランジスタ
    から前記クロックに同期して読み出した信号に基づい
    て”１”または”０”のデータ信号を出力するセンスア
    ンプ回路とを有するメモリとを備えたマイクロコンピュ
    ータにおいて、 前記メモリトランジスタと実質的に等しい特性を有し、
    所定の信号を期待値として予め記憶しているモニタ用メ
    モリトランジスタと、 前記メモリ用トランジスタを前記アドレス信号とは無関
    係に常時指定するモニタ用セレクタ回路と、 電源電圧に対する正常動作範囲が前記センスアンプ回路
    のそれよりも狭く設定されており、前記セレクタ回路に
    より常時選択されている前記モニタ用メモリトランジス
    タから前記クロックに同期して読み出した信号に基づい
    て”１”または”０”のデータ信号を出力するモニタ用
    センスアンプ回路と、 前記モニタ用センスアンプ回路により出力されたデータ
    信号の前記期待値に対する真偽を判定する判定回路とを
    有する第１のモニタメモリと、 前記メモリトランジスタと実質的に等しい特性を有し、
    所定の信号を期待値として予め記憶しているモニタ用メ
    モリトランジスタと、 前記メモリ用トランジスタを前記アドレス信号とは無関
    係に常時指定するモニタ用セレクタ回路と、 前記モニタ用センスアンプ回路が前記モニタ用メモリト
    ランジスタからデータを読み出す速度が、前記センスア
    ンプ回路が前記メモリトランジスタからデータを読み出
    す速度よりも遅くなるように、前記モニタ用メモリトラ
    ンジスタと前記モニタ用セレクタ回路との間に接続され
    た負荷容量と、 前記センスアンプ回路と実質的に等しい特性を有し、前
    記セレクタ回路により常時選択されている前記モニタ用
    メモリトランジスタから前記クロックに同期して信号を
    読み出して”１”または”０”のデータ信号を出力する
    モニタ用センスアンプ回路と、 前記モニタ用センスアンプ回路により出力されたデータ
    信号の前記期待値に対する真偽を判定する判定回路とを
    有する第２のモニタメモリと、 前記クロック発生回路により発生されるクロックの周波
    数を変更するクロック制御回路とを備え、 前記センスアンプ回路は、それぞれが異なる電源電圧に
    最適な特性を有する複数のセンスアンプ回路部分と、前
    記複数のセンスアンプ回路部分のいずれかを動作させる
    切り替え回路部分とで構成されており、 前記第１のモニタメモリのモニタ用センスアンプ回路
    は、前記中央演算処理装置が前記メモリトランジスタ群
    からデータを読み出すクロックの周期に対して同一ある
    いは少なくとも一つ前の周期において前記第１のモニタ
    メモリのモニタ用メモリトランジスタから信号を読み出
    し、 前記第１のモニタメモリの判定回路は、前記第１のモニ
    タメモリのモニタ用センスアンプ回路から出力されたデ
    ータ信号の判定結果が偽である場合に前記第１のモニタ
    メモリのセンスアンプ回路の切り替え回路部分を制御す
    ることにより、動作中の前記センスアンプ回路部分を最
    適な特性を有する他のセンスアンプ回路部分に切り替え
    るべくなしてあり、 前記第２のモニタメモリのモニタ用センスアンプ回路
    は、前記中央演算処理装置が前記メモリトランジスタ群
    からデータを読み出すクロックの周期に対して同一ある
    いは少なくとも一つ前の周期において前記第２のモニタ
    メモリのモニタ用メモリトランジスタから信号を読み出
    し、 前記第２のモニタメモリの判定回路は、前記第２のモニ
    タメモリのモニタ用センスアンプ回路から出力されたデ
    ータ信号の判定結果が偽である場合に前記クロック制御
    回路を制御することにより、前記クロック発生回路が発
    生するクロックの周波数を低くすべくなしてあることを
    特徴とするマイクロコンピュータ。
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