JP7393493B2 - 容量センサ回路及び半導体集積回路 - Google Patents
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Description
Lレベルのクロック信号CLKINがアンプ回路30の入力端子INに入力されると、ノードn2の電位はHレベルとなる。これにより、ノードn0及びノードn1の電位はLレベル、ノードn3、ノードn4及びノードn5の電位はHレベルとなる。また、ノードn6及びノードn7の電位はLレベルとなり、ノードn8の電位はHレベル、ノードn9の電位はHレベル、ノードn10の電位はLレベル、ノードn11の電位はLレベルとなる。図4では、この状態の期間を第1の初期状態IS1として示している。
その後、クロック信号CLKINがHレベルになると、ノードn2の電位はLレベルとなる。ノードn2の電位はインバータINV0により反転され、Hレベルの反転信号がトランジスタNM9のゲートに印加される。これにより、バイアス信号生成部32が動作し、ノードn3は中間電位Vxとなる。これにより、定電流源であるトランジスタNM8のゲートには中間電位Vxのレベルのバイアス信号が供給される。
その後、ノードn5の電位がインバータ部37の閾値レベルVthまで低下すると、ノードn7の電位はHレベルとなり、Hレベルの入力信号が信号入力端子Qからラッチ回路LTに取り込まれる。また、ノードn6の電位がLレベルであるため、ノードn7の電位がHレベルとなっても、ノードn11の電位はLレベルのまま維持される。図4では、かかる状態の期間を第1の充電検出期間CDP1として示している。
ノードn9の電位がLレベルとなることにより、ノードn2の電位はHレベルへと変化する。これにより、ラッチ回路LTのクロック端子CLKには、Hレベルの信号がクロック信号として供給される。このとき、ノードn7はHレベルであるため、信号入力端子QにはHレベルの信号が取り込まれている。従って、ラッチ回路LTは、Lレベルの反転信号QNを出力信号COUTとして、出力端子QNから出力する。
その後、ノードn5の電位がインバータ部37の閾値レベルVthまで上昇すると、ノードn7の電位はLレベルとなり、ノードn8の電位はHレベルとなる。その後、クロック信号CLKINがLレベルになると、ノードn9の電位はHレベルとなり、ノードn10の電位はLレベルとなる。図4では、かかる状態の期間を第1の放電検出期間DDP1として示している。
Lレベルのクロック信号CLKINがアンプ回路30の入力端子INに入力されると、ノードn2の電位はHレベルとなる。これにより、ノードn0及びノードn1の電位はLレベル、ノードn3、ノードn4及びノードn5の電位はHレベルとなる。また、ノードn6及びノードn7の電位はLレベルとなり、ノードn11の電位はLレベル、ノードn8の電位はHレベル、ノードn9の電位はHレベル、ノードn10の電位はLレベルとなる。図4では、この状態の期間を第2の初期状態IS2として示している。
その後、クロック信号CLKINがHレベルになると、ノードn2の電位はLレベルとなる。ノードn2の電位はインバータINV0により反転され、Hレベルの反転信号がトランジスタNM9のゲートに印加される。これにより、バイアス信号生成部32が動作し、ノードn3は中間電位Vxとなる。これにより、定電流源であるトランジスタNM8のゲートには中間電位Vxレベルのバイアス信号が供給される。
その後、ノードn4の電位がインバータ部37の閾値レベルVthまで低下すると、ノードn6の電位はHレベルとなる。同様に、ノードn5の電位がインバータ部37の閾値レベルVthまで低下すると、ノードn7の電位はHレベルとなる。ノードn4及びノードn5の電位の低下率がほぼ同じであるため、ノードn6及びノードn7の電位はほぼ同時にHレベルとなる。
クロック信号CLKINがHレベルであり、ノードn9の電位がLレベルとなるため、これらの否定論理積であるノードn2はHレベルとなる。このとき、ノードn7がHレベルであるため、Hレベルの入力信号がラッチ回路LTの信号入力端子Qに取り込まれている。従って、ラッチ回路LTは、これを反転したLレベルの反転信号QNを出力信号COUTとして、出力端子QNから出力する。
その後、ノードn4の電位がインバータ部37の閾値レベルVthまで上昇すると、ノードn6の電位はLレベルとなる。同様に、ノードn5の電位がインバータ部37の閾値レベルVthまで上昇すると、ノードn7の電位はLレベルとなる。これにより、ノードn11の電位はLレベルとなり、ノードn8の電位はHレベルとなる。その後、クロック信号CLKINがLレベルになると、ノードn9の電位はHレベルとなり、ノードn10の電位はLレベルとなる。図4では、かかる状態の期間を第2の放電検出期間DDP2として示している。
Lレベルのクロック信号CLKINがアンプ回路30の入力端子INに入力されると、ノードn2の電位はHレベルとなる。これにより、ノードn0及びノードn1の電位はLレベル、ノードn3、ノードn4及びノードn5の電位はHレベルとなる。また、ノードn6及びノードn7の電位はLレベルとなり、ノードn11の電位はLレベル、ノードn8の電位はHレベル、ノードn9の電位はHレベル、ノードn10の電位はLレベルとなる。図4では、この状態の期間を第3の初期状態IS3として示している。
その後、クロック信号CLKINがHレベルになると、ノードn2の電位はLレベルとなる。ノードn2の電位はインバータINV0により反転され、Hレベルの反転信号がトランジスタNM9のゲートに印加される。これにより、バイアス信号生成部32が動作し、ノードn3は中間電位Vxとなる。これにより、定電流源であるトランジスタNM8のゲートには中間電位Vxレベルのバイアス信号が供給される。
その後、ノードn4の電位がインバータ部37の閾値レベルVthまで低下すると、ノードn6の電位はHレベルとなる。一方、ノードn5の電位が低下しないため、ノードn7はLレベルに維持され、Lレベルの入力信号が信号入力端子Qからラッチ回路LTに取り込まれる。また、ノードn7の電位がLレベルであるため、ノードn6の電位がHレベルに変化しても、ノードn11の電位はLレベルに維持される。図4では、かかる状態の期間を第3の充電検出期間CDP3として示している。
ノードn9の電位がLレベルとなることにより、ノードn2の電位はHレベルとなる。これにより、ラッチ回路LTのクロック端子CLKには、Hレベルの信号がクロック信号として供給される。このとき、ノードn7はLレベルであるため、信号入力端子QにはLレベルの信号が取り込まれている。従って、ラッチ回路LTは、Hレベルの反転信号QNを出力信号COUTとして、出力端子QNから出力する。
その後、ノードn4の電位がインバータ部37の閾値レベルVthまで上昇すると、ノードn6の電位はLレベルとなり、ノードn8の電位はHレベルとなる。その後、クロック信号CLKINがLレベルになると、ノードn9の電位はHレベルとなり、ノードn10の電位はLレベルとなる。図4では、かかる状態の期間を第3の放電検出期間DDP3として示している。
Lレベルのクロック信号CLKINがアンプ回路30の入力端子INに入力されると、ノードn2の電位はHレベルとなる。これにより、ノードn0及びノードn1の電位はLレベル、ノードn3、ノードn4及びノードn5の電位はHレベルとなる。また、ノードn6及びノードn7の電位はLレベルとなり、ノードn8の電位はHレベル、ノードn9の電位はHレベル、ノードn10の電位はLレベル、ノードn11の電位はLレベルとなる。図7では、この状態の期間を第1の初期状態IS1として示している。
その後、クロック信号CLKINがHレベルになると、ノードn2の電位はLレベルとなる。ノードn2の電位はインバータINV0により反転され、Hレベルの反転信号がトランジスタNM9のゲートに印加される。これにより、バイアス信号生成部32が動作し、ノードn3は中間電位Vxとなる。これにより、定電流源であるトランジスタNM8のゲートには中間電位Vxのレベルのバイアス信号が供給される。
その後、ノードn5の電位がインバータ部37の閾値レベルVthまで低下すると、ノードn7の電位はHレベルとなり、Hレベルの入力信号が信号入力端子Qから第1ラッチ回路LT1に取り込まれる。また、ノードn6の電位がLレベルであるため、ノードn7の電位がHレベルとなっても、ノードn12の電位はHレベル、ノードn11の電位はLレベルのまま維持される。これにより、Hレベルの入力信号が信号入力端子Qから第2ラッチ回路LT2に取り込まれる。図7では、かかる状態の期間を第1の充電検出期間CDP1として示している。
ノードn9の電位がLレベルとなることにより、ノードn2の電位はHレベルへと変化する。これにより、第1ラッチ回路LT1のクロック端子CLKには、Hレベルの信号がクロック信号として供給される。このとき、ノードn7はHレベルであるため、信号入力端子QにはHレベルの信号が取り込まれている。従って、第1ラッチ回路LT1は、Lレベルの反転信号QNを検出信号COUT1として、出力端子QNから出力する。
その後、ノードn5の電位がインバータ部37の閾値レベルVthまで上昇すると、ノードn7の電位はLレベルとなり、ノードn8の電位はHレベルとなる。その後、クロック信号CLKINがLレベルになると、ノードn9の電位はHレベルとなり、ノードn10の電位はLレベルとなる。図7では、かかる状態の期間を第1の放電検出期間DDP1として示している。
Lレベルのクロック信号CLKINがアンプ回路30の入力端子INに入力されると、ノードn2の電位はHレベルとなる。これにより、ノードn0及びノードn1の電位はLレベル、ノードn3、ノードn4及びノードn5の電位はHレベルとなる。また、ノードn6及びノードn7の電位はLレベルとなり、ノードn12の電位はHレベル、ノードn11の電位はLレベル、ノードn8の電位はHレベル、ノードn9の電位はHレベル、ノードn10の電位はLレベルとなる。図7では、この状態の期間を第2の初期状態IS2として示している。
その後、クロック信号CLKINがHレベルになると、ノードn2の電位はLレベルとなる。ノードn2の電位はインバータINV0により反転され、Hレベルの反転信号がトランジスタNM9のゲートに印加される。これにより、バイアス信号生成部32が動作し、ノードn3は中間電位Vxとなる。これにより、定電流源であるトランジスタNM8のゲートには中間電位Vxレベルのバイアス信号が供給される。
その後、ノードn4の電位がインバータ部37の閾値レベルVthまで低下すると、ノードn6の電位はHレベルとなる。同様に、ノードn5の電位がインバータ部37の閾値レベルVthまで低下すると、ノードn7の電位はHレベルとなる。ノードn4及びノードn5の電位の低下率がほぼ同じであるため、ノードn6及びノードn7の電位はほぼ同時にHレベルとなる。
クロック信号CLKINがHレベルであり、ノードn9の電位がLレベルとなるため、これらの否定論理積であるノードn2はHレベルとなる。このとき、ノードn7がHレベルであるため、Hレベルの入力信号が第1ラッチ回路LT1の信号入力端子Qに取り込まれている。従って、第1ラッチ回路LT1は、これを反転したLレベルの反転信号QNを検出信号COUT1として、出力端子QNから出力する。また、ノードn12の電位がLレベルであるため、Lレベルの入力信号が第2ラッチ回路LT2の信号入力端子Qに取り込まれている。従って、第2ラッチ回路LT2は、これを反転したHレベルの反転信号QNをエラーフラグ信号COUT2として、出力端子QNから出力する。
その後、ノードn4の電位がインバータ部37の閾値レベルVthまで上昇すると、ノードn6の電位はLレベルとなる。同様に、ノードn5の電位がインバータ部37の閾値レベルVthまで上昇すると、ノードn7の電位はLレベルとなる。これにより、ノードn12の電位はHレベルとなり、ノードn11の電位はLレベルとなり、ノードn8の電位はHレベルとなる。その後、クロック信号CLKINがLレベルになると、ノードn9の電位はHレベルとなり、ノードn10の電位はLレベルとなる。図7では、かかる状態の期間を第2の放電検出期間DDP2として示している。
Lレベルのクロック信号CLKINがアンプ回路30の入力端子INに入力されると、ノードn2の電位はHレベルとなる。これにより、ノードn0及びノードn1の電位はLレベル、ノードn3、ノードn4及びノードn5の電位はHレベルとなる。また、ノードn6及びノードn7の電位はLレベルとなり、ノードn12の電位はHレベル、ノードn11の電位はLレベル、ノードn8の電位はHレベル、ノードn9の電位はHレベル、ノードn10の電位はLレベルとなる。図7では、この状態の期間を第3の初期状態IS3として示している。
その後、クロック信号CLKINがHレベルになると、ノードn2の電位はLレベルとなる。ノードn2の電位はインバータINV0により反転され、Hレベルの反転信号がトランジスタNM9のゲートに印加される。これにより、バイアス信号生成部32が動作し、ノードn3は中間電位Vxとなる。これにより、定電流源であるトランジスタNM8のゲートには中間電位Vxレベルのバイアス信号が供給される。
その後、ノードn4の電位がインバータ部37の閾値レベルVthまで低下すると、ノードn6の電位はHレベルとなる。一方、ノードn5の電位が低下しないため、ノードn7はLレベルに維持され、Lレベルの入力信号が信号入力端子Qから第1ラッチ回路LT1に取り込まれる。また、ノードn7の電位がLレベルであるため、ノードn6の電位がHレベルに変化しても、ノードn12の電位はHレベルに維持され、ノードn11の電位はLレベルに維持される。図7では、かかる状態の期間を第3の充電検出期間CDP3として示している。
ノードn9の電位がLレベルとなることにより、ノードn2の電位はHレベルとなる。これにより、第1ラッチ回路LT1のクロック端子CLKには、Hレベルの信号がクロック信号として供給される。このとき、ノードn7はLレベルであるため、信号入力端子QにはLレベルの信号が取り込まれている。従って、第1ラッチ回路LT1は、Hレベルの反転信号QNを検出信号COUT1として、出力端子QNから出力する。
その後、ノードn4の電位がインバータ部37の閾値レベルVthまで上昇すると、ノードn6の電位はLレベルとなり、ノードn8の電位はHレベルとなる。その後、クロック信号CLKINがLレベルになると、ノードn9の電位はHレベルとなり、ノードn10の電位はLレベルとなる。図7では、かかる状態の期間を第3の放電検出期間DDP3として示している。
通常モードでは、Lレベルのリークテスト信号ILTがアンプ回路30に供給される。このとき、反転信号IILTBはHレベル、制御信号IILTはLレベルとなる。
リークテストモードでは、Hレベルのリークテスト信号ILTがアンプ回路30に供給される。このとき、反転信号IILTBはLレベル、制御信号IILTはHレベルとなる。
再びリークテスト信号ILTの信号レベルがLレベルになると、反転信号IILTBはHレベル、制御信号IILTはLレベルとなる。トランジスタPM6、トランジスタNM11及びトランジスタNM12はオン状態となり、トランジスタNM13はオフ状態となる。
Lレベルの容量センサ回路イネーブル信号CSREN及びキャリブレーションイネーブル信号CALENが供給されると、図17Aの制御回路41の入力信号及び図18のラッチ回路LT20-0~20-nの入力端子RNの入力信号は、いずれもLレベルとなる。このとき、出力クロック信号ICLKはLレベル、反転クロック信号ICLKBはHレベル、制御信号ICALはLレベル、反転制御信号ICALBはLレベルとなる。
次に、容量センサ回路イネーブル信号CSRENがHレベルになると、クロック信号制御回路CLKCは、クロック信号CLKと同相の出力クロック信号ICLKを出力し、クロック信号CLKの反転信号を反転クロック信号ICLKBとして出力する。ラッチ回路LT3、LT4、LT10-0~10-n、及びLT20-0~20-nの各々の出力端子QNから出力される信号はHレベルのままであるため、INT<n+1:0>及びTCO<n:0>の各信号はいずれもLレベルに維持される。
次に、キャリブレーションイネーブル信号CALENがHレベルになると、制御信号ICALはHレベル、反転制御信号ICALBはLレベルとなる。トリミング信号生成回路42のトランジスタPM40-0~40-nは、ゲートにHレベルの制御信号ICALの供給を受けてオフとなり、トランジスタNM40-0~40-nは、ゲートにLレベルの反転制御信号ICALBを受けてオフとなる。一方、トランジスタPM50-0~50-nは、ゲートにLレベルの反転制御信号ICALBの供給を受けてオンとなり、トランジスタNM50-0~50-nは、ゲートにHレベルの制御信号ICALを受けてオンとなる。
例えば、キャリブレーションモードの期間中、容量回路CAP10の容量値が例えば誘電体DEが融解する前のコンデンサCAP0の容量値と融解後のコンデンサCAP0の容量値との差分の半分になるように容量値を設定するマージン用トリミング信号TM<m:0>が容量回路CAP10に供給され、キャリブレーション後の第2トリミング信号TCO<n:0>のデータを容量センサ回路15内に設けられた不揮発性メモリ(図示せず)に格納したとする。電源投入後、第2トリミング信号TCO<n:0>のデータは不揮発性メモリから読み出され、第1トリミング信号TC<n:0>として信号入力端子TT1<n:0>に入力される。図19では、この状態の期間を非活性モードIM2として示している。
Hレベルの容量センサ回路イネーブル信号CSREN及びLレベルのキャリブレーションイネーブル信号CALENを供給して、容量センサ回路15を動作させると、キャリブレーションイネーブル信号CALENはLレベルであるため、ITM<m:0>(すなわち、反転選択信号ITM<0>~ITM<m>)はすべてLレベルとなる。これにより、コンデンサCAP30-0~30-mはすべて容量として機能しないため、容量回路CAP10の容量値は、コンデンサCAP0の半導体集積回路外の寄生容量値を含めたコンデンサCAP0の容量の誘電体DEの融解前の容量値と融解後の容量値との中間レベルとなるように設定されることになる。図19では、この状態の期間を通常モードNM(初期状態IS2)として示している。
図20の切替回路SWのテスト端子TESTに供給されるテストモード信号TESTの信号レベルがLレベルのとき、切替回路SWのCIN0端子とCIN0P端子との間、及びCIN1端子とCIN1P端子との間がそれぞれ接続され、CIN0T端子及びCIN1T端子の入力はLレベルとなる。
次に、テスト信号TESTの信号レベルがHレベルのとき、切替回路SWのCIN0端子とCIN0T端子との間、及びCIN1端子とCIN1T端子との間が接続され、切替回路SWのCIN0P端子及びCIN1P端子の入力はLレベルとなる。
検出切替信号OPTがLレベルのとき、図24に示すEN制御部51はENと同相のイネーブル信号IENを出力し、NOR40の入力端の一方に供給する。これにより、本実施例の信号生成回路44は、図21Bに示す実施例7の信号生成回路44と同じ状態となる。
次に、検出切替信号OPTがHレベルのとき、図24のEN制御部51は、ENを反転した信号をイネーブル信号IENとして出力し、NOR40の入力端の一方に供給する。同様に、図25のEN制御部52は、ENを反転した信号をイネーブル信号IENとして出力し、NOR80の入力端の一方に供給する。
このとき、図23に示す切替回路SWのテスト端子TESTにLレベルのテスト信号TESTが入力されると、切替回路SWのCIN0端子とCIN0P端子との間、及びCIN1端子とCIN1P端子との間がそれぞれ接続され、切替回路SWのCIN0T端子及びCIN1T端子の入力はLレベルとなる。また、テスト信号ITESTはLレベル、反転テスト信号ITESTBはHレベルとなる。
テスト信号TESTがHレベルのとき、切替回路SWのCIN0端子とCIN0T端子との間、及びCIN1端子とCIN1T端子との間がそれぞれ接続され、切替回路SWのCIN0P端子及びCIN1P端子の入力はLレベルとなる。また、テスト信号ITESTはHレベル、反転テスト信号ITESTBはLレベルとなる。
200 受信装置
11 制御部
12 記憶部
13 クロック生成部
14 通信部
15 容量センサ回路
21 制御部
22 通信部
23 記憶部
15A 内部回路
15B 外部回路
CAP0,CAP1 コンデンサ
AS 吸収部
30 アンプ回路
31 制御部
32 バイアス信号生成部
33 第1の電流供給部
34 第2の電流供給部
35 差動アンプ部
36 排他的論理ゲート回路
37 インバータ部
38 データラッチ部
39 第2制御部
41 制御回路
42 トリミング信号生成回路
43 キャリブレーション用トリミング信号生成回路
44 信号生成回路
45 信号生成回路
51 EN制御部
52 EN制御部
Claims (16)
- 環境の変化に応じて静電容量が第1容量と第2容量との間に変化する容量変動コンデンサと電気的に接続可能に構成され、前記容量変動コンデンサの静電容量が基準容量値を超えて変化したか否かを判定する半導体集積回路であって、
前記第1容量と前記第2容量との間の固定静電容量を前記基準容量値として有する基準コンデンサと、
クロック信号に応じて第1ノードを介して前記容量変動コンデンサを充電するとともに、第2ノードを介して前記基準コンデンサを充電し、前記第1ノードの電位と前記第2ノードの電位との電位差を増幅し、増幅した前記電位差に基づいて、前記容量変動コンデンサの静電容量が前記基準容量値を超えて変化したか否かを示す2値の判定信号を出力するアンプ回路と、
を有することを特徴とする半導体集積回路。 - 前記アンプ回路は、
前記第1ノードの電位と前記第2ノードの電位との電位差を増幅し、増幅された前記電位差を示す電位差信号を生成する差動増幅部と、
前記差動増幅部にバイアス信号を供給し、前記差動増幅部の動作電流を制御するバイアス制御部と、
前記電位差信号に基づいて、前記2値の判定信号を出力する出力部と、
を含み、
前記容量変動コンデンサの静電容量の変化により、前記第1ノードの電位の上昇度と前記第2ノードの電位の上昇度との差異が所定未満である状態となった場合、前記出力部は当該状態となる直前の前記判定信号を保持して出力し、前記バイアス制御部は前記差動増幅部に流れる電流を停止させる、
ことを特徴とする請求項1に記載の半導体集積回路。 - 前記バイアス制御部は、前記第1ノードの電位の上昇度と前記第2ノードの電位の上昇度との差異が所定未満である状態となった場合、前記容量変動コンデンサ及び前記基準コンデンサを放電することにより、前記差動増幅部に流れる電流を停止させることを特徴とする請求項2に記載の半導体集積回路。
- 前記出力部は、
前記電位差信号を保持し、保持した前記電位差信号に基づいて前記判定信号を出力する第1ラッチ回路と、
前記バイアス信号を保持し、前記第1ノードの電位の上昇度と前記第2ノードの電位の上昇度との差異が所定未満になったか否かを示す検出信号を出力する第2ラッチ回路と、
を含むことを特徴とする請求項2又は3に記載の半導体集積回路。 - 前記容量変動コンデンサの一端と前記第1ノードとを接続する第1パッドと、
一端が前記第1ノードに接続され、他端が前記第1パッドを介して前記容量変動コンデンサの一端に接続された第1抵抗と、
一端が前記第2ノードに接続され、他端が前記基準コンデンサの一端に接続された第2抵抗と、
前記第2抵抗の他端に接続された第2パッドと、
前記基準コンデンサの他端と前記容量変動コンデンサを接続する第3パッドと、
前記第1抵抗の他端と前記第1パッドとの間に接続された少なくとも1のダイオードからなる第1ダイオード部と、
前記第2抵抗の他端と前記第2パッドとの間に接続された少なくとも1のダイオードからなる第2ダイオード部と、
を含むことを特徴とする請求項2乃至4のいずれか1に記載の半導体集積回路。 - 前記アンプ回路は、テストモード信号の供給に応じて、前記第1ノード及び前記第2ノードがハイインピーダンス状態となるように制御するとともに、バイアス信号生成部を制御して前記差動増幅部の動作電流を遮断させる、
ことを特徴とする請求項2乃至5のいずれか1に記載の半導体集積回路。 - 環境の変化に応じて静電容量が第1容量と第2容量との間に変化する容量変動コンデンサと電気的に接続可能に構成され、前記容量変動コンデンサの静電容量が基準容量値を超えて変化したか否かを判定する半導体集積回路であって、
複数のコンデンサを含み、静電容量として容量値を供給するために前記複数のコンデンサの全てまたは一部を選択可能に構成された第1容量回路と、
クロック信号に応じて第1ノードを介して前記容量変動コンデンサを充電するとともに第2ノードを介して前記第1容量回路のコンデンサを充電し、前記第1ノードの電位と前記第2ノードの電位との電位差を増幅し、増幅した前記電位差に基づいて、前記容量変動コンデンサの静電容量が前記第1容量回路の容量値を超えて変化したか否かを示す2値の判定信号を出力するアンプ回路と、
を有することを特徴とする半導体集積回路。 - 前記アンプ回路は、
前記第1ノードに接続され、前記容量変動コンデンサを充電する第1充電部と、
前記第2ノードに接続され、前記第1容量回路のコンデンサを充電する第2充電部と、
前記第1ノードの電位と前記第2ノードの電位との電位差を増幅し、増幅された前記電位差を示す電位差信号を生成する差動増幅部と、
前記差動増幅部にバイアス信号を供給し、前記差動増幅部の動作電流を制御するバイアス制御部と、
前記電位差信号に基づいて、前記2値の判定信号を出力する出力部と、
を含み、
前記第1容量回路は、容量値選択信号に基づいて前記複数のコンデンサの各々と前記第2ノードとの接続及び非接続を切り替えることにより、静電容量を選択的に変更することを特徴とする請求項7に記載の半導体集積回路。 - 前記アンプ回路のキャリブレーションを実行するキャリブレーション回路を有し、
前記キャリブレーション回路は、前記アンプ回路のキャリブレーションを実行するキャリブレーション期間において、前記容量変動コンデンサの寄生容量をキャンセルするための第1トリミング信号と、前記第1容量回路の容量値を設定するための第2トリミング信号と、を前記第1容量回路に供給し、
前記キャリブレーション期間の後の通常動作期間において、前記第2トリミング信号を前記第1容量回路に供給することを特徴とする請求項8に記載の半導体集積回路。 - 前記第2トリミング信号のデータ値を格納する記憶部を有し、
前記キャリブレーション回路は、前記半導体集積回路の電源投入後に当該データ値を前記記憶部から読み出し、前記第1トリミング信号として出力することを特徴とする請求項9に記載の半導体集積回路。 - 複数のコンデンサを含み、容量値を選択的に変更可能に構成された第2容量回路と、
複数のコンデンサを含み、容量値を選択的に変更可能に構成された第3容量回路と、
テストモードと非テストモードとを切り替える切替信号の供給を受け、当該切替信号に応じて前記容量変動コンデンサ、前記第1容量回路、前記第2容量回路及び前記第3容量回路と、前記アンプ回路との間の接続を切り替える切替回路と、
を有し、
前記切替回路は、
テストモードへの切り替えを示す前記切替信号に応じて、前記第2容量回路と前記アンプ回路との間、及び前記第3容量回路と前記アンプ回路との間を接続し、
非テストモードへの切り替えを示す前記切替信号に応じて、前記容量変動コンデンサと前記アンプ回路との間、及び前記第1容量回路と前記アンプ回路との間を接続する、
ことを特徴とする請求項8乃至10のいずれか1に記載の半導体集積回路。 - 前記テストモードにおいて、前記第1充電部は前記第2容量回路を充電し、前記第2充電部は前記第3容量回路を充電し、
前記差動増幅部は、前記第2容量回路と前記第3容量回路との容量差に応じた電位差を増幅し、
前記出力部は、増幅された前記電位差に応じた前記判定信号を出力することを特徴とする請求項11に記載の半導体集積回路。 - 前記第1容量回路、前記第2容量回路及び前記第3容量回路の各々は、前記アンプ回路の動作を第1検出モード及び第2検出モードのいずれか一方に設定するための制御信号の供給を受け、
前記アンプ回路は、前記テストモード且つ前記第1検出モードにおいて、前記容量変動コンデンサの容量値が前記第1容量回路の容量値よりも減少したことを検出するように動作し、
前記テストモード且つ前記第2検出モードにおいて、前記容量変動コンデンサの容量値が前記第1容量回路の容量値よりも増加したことを検出するように動作することを特徴とする請求項11又は12に記載の半導体集積回路。 - 前記アンプ回路は、前記非テストモード且つ前記第1検出モードにおいて、前記第2容量回路の容量値が前記第3容量回路の容量値よりも減少したことを検出するように動作し、
前記非テストモード且つ前記第2検出モードにおいて、前記第2容量回路の容量値が前記第3容量回路の容量値よりも増加したことを検出するように動作することを特徴とする請求項13に記載の半導体集積回路。 - 環境の変化に応じて静電容量が第1容量から第2容量に変化する容量変動コンデンサと、
前記第1容量と前記第2容量との間の静電容量を基準容量値として有する基準コンデンサと、
クロック信号に応じて第1ノードを介して前記容量変動コンデンサを充電するとともに、第2ノードを介して前記基準コンデンサを充電し、前記第1ノードの電位と前記第2ノードの電位との電位差を増幅し、増幅した前記電位差に基づいて、前記容量変動コンデンサの静電容量が前記基準容量値を超えて変化したか否かを示す2値の判定信号を出力するアンプ回路と、
を有することを特徴とする容量センサ回路。 - 環境の変化に応じて静電容量が第1容量から第2容量に変化する容量変動コンデンサと、
複数のコンデンサを含み、静電容量の容量値を選択的に変更可能に構成された第1容量回路と、
クロック信号に応じて第1ノードを介して前記容量変動コンデンサを充電するとともに、第2ノードを介して前記第1容量回路のコンデンサを充電し、前記第1ノードの電位と前記第2ノードの電位との電位差を増幅し、増幅した前記電位差に基づいて、前記容量変動コンデンサの静電容量が前記第1容量回路の容量値を超えて変化したか否かを示す2値の判定信号を出力するアンプ回路と、
を有することを特徴とする容量センサ回路。
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