JP7393493B2 - 容量センサ回路及び半導体集積回路 - Google Patents

Description

本発明は、容量センサ回路及び半導体集積回路に関する。

温度変化を検出するセンサとして、蝋の塊によりコンデンサの電極間を満たしておき、蝋の状態変化に基づいて温度変化を検出する容量センサ回路が提案されている（例えば、特許文献１）。蝋の塊は誘電体として作用し、温度が蝋の融点に達すると、コンデンサに隣接する位置に設けられた吸収部に蝋の液体が吸収される。蝋が吸収部に吸収されると、コンデンサの電極間に挟まれた領域は空気で満たされる。空気の誘電率は蝋の誘電率よりも小さいため、コンデンサの静電容量は減少し、インピーダンスが増加する。

このインピーダンスはＩＣ内のインピーダンス変換部で測定され、データ変調を経てアンテナから送信される。送信されたデータは、送信側の装置とは別の受信側の装置で受信される。受信側の装置では、受信したインピーダンスの測定値と閾値情報とを比較し、蝋が融解したか否かを判定する。

このような容量センサ回路を備えた通信システムにおいて、送信側の装置がインピーダンスの測定値を送信するのではなく、蝋の融解判定結果そのものを送信する構成が提案されている（例えば、特許文献２）。かかる構成によれば、受信側の装置においてインピーダンスの閾値情報を格納するメモリや融解判定部が不要となるため、受信側の装置をシンプルな構成にすることができる。また、受信側の装置においてメモリから閾値情報を読み出す際の消費電流や融解判定部の動作電流が不要となるため、消費電流を削減することが可能となる。また、送信側の装置においても、クロック信号を低周波数にすることでＩＣの消費電流を削減することが可能である。

特開２００７－３３３４８４号公報 特開２０１８－１１８９２５号公報

上記特許文献２の容量センサ回路では、蝋の融解により静電容量が変化する容量変動コンデンサが基板上に設けられるとともに、容量値が変化しない固定コンデンサがＩＣ内に設けられている。そして、容量センサ回路内の差動アンプを用いて、各コンデンサに接続されたノードの電位同士を比較することにより、蝋の融解判定結果を得る。

しかしながら、かかる構成では、容量変動コンデンサの容量値と固定コンデンサの容量値とが同じである場合、差動アンプが常に同じ電位を出力するため、測定動作が終了しているにもかかわらず差動アンプがオフにならず、電流を流し続ける。従って、消費電流が増大してしまうという問題があった。

本発明は上記問題点に鑑みてなされたものであり、消費電流の増大を抑えつつ環境変化を検出することが可能な容量センサ回路を提供することを目的とする。

本発明に係る半導体集積回路は、環境の変化に応じて静電容量が第１容量と第２容量との間に変化する容量変動コンデンサと電気的に接続可能に構成され、前記容量変動コンデンサの静電容量が基準容量値を超えて変化したか否かを判定する半導体集積回路であって、前記第１容量と前記第２容量との間の固定静電容量を前記基準容量値として有する基準コンデンサと、クロック信号に応じて第１ノードを介して前記容量変動コンデンサを充電するとともに、第２ノードを介して前記基準コンデンサを充電し、前記第１ノードの電位と前記第２ノードの電位との電位差を増幅し、増幅した前記電位差に基づいて、前記容量変動コンデンサの静電容量が前記基準容量値を超えて変化したか否かを示す２値の判定信号を出力するアンプ回路と、を有することを特徴とする。

また、本発明に係る半導体集積回路は、環境の変化に応じて静電容量が第１容量と第２容量との間に変化する容量変動コンデンサと電気的に接続可能に構成され、前記容量変動コンデンサの静電容量が基準容量値を超えて変化したか否かを判定する半導体集積回路であって、複数のコンデンサを含み、静電容量として容量値を供給するために前記複数のコンデンサの全てまたは一部を選択可能に構成された第１容量回路と、クロック信号に応じて第１ノードを介して前記容量変動コンデンサを充電するとともに第２ノードを介して前記第１容量回路のコンデンサを充電し、前記第１ノードの電位と前記第２ノードの電位との電位差を増幅し、増幅した前記電位差に基づいて、前記容量変動コンデンサの静電容量が前記第１容量回路の容量値を超えて変化したか否かを示す２値の判定信号を出力するアンプ回路と、を有することを特徴とする。

また、本発明に係る容量センサ回路は、環境の変化に応じて静電容量が第１容量から第２容量に変化する容量変動コンデンサと、前記第１容量と前記第２容量との間の静電容量を基準容量値として有する基準コンデンサと、クロック信号に応じて第１ノードを介して前記容量変動コンデンサを充電するとともに、第２ノードを介して前記基準コンデンサを充電し、前記第１ノードの電位と前記第２ノードの電位との電位差を増幅し、増幅した前記電位差に基づいて、前記容量変動コンデンサの静電容量が前記基準容量値を超えて変化したか否かを示す２値の判定信号を出力するアンプ回路と、を有することを特徴とする。

また、本発明に係る容量センサ回路は、環境の変化に応じて静電容量が第１容量から第２容量に変化する容量変動コンデンサと、複数のコンデンサを含み、静電容量の容量値を選択的に変更可能に構成された第１容量回路と、クロック信号に応じて第１ノードを介して前記容量変動コンデンサを充電するとともに、第２ノードを介して前記第１容量回路のコンデンサを充電し、前記第１ノードの電位と前記第２ノードの電位との電位差を増幅し、増幅した前記電位差に基づいて、前記容量変動コンデンサの静電容量が前記第１容量回路の容量値を超えて変化したか否かを示す２値の判定信号を出力するアンプ回路と、を有することを特徴とする。

本発明に係る容量センサ回路によれば、容量変動コンデンサの静電容量と固定コンデンサの静電容量とがほぼ同じ容量値になった場合でも、消費電流を増加させずに環境変化を検出することが可能となる。

本実施例の送信装置及び受信装置の構成を示すブロック図である。 本実施例の容量センサ回路の構成を示すブロック図である。 本実施例の容量センサ回路に含まれるアンプ回路の構成を示す回路図である。 本実施例の容量センサ回路の動作を示すタイムチャートである。 実施例２の容量センサ回路の構成を示すブロック図である。 実施例２の容量センサ回路に含まれるアンプ回路の構成を示す回路図である。 実施例２の容量センサ回路の動作を示すタイムチャートである。 実施例３の容量センサ回路の構成を示すブロック図である。 実施例４の容量センサ回路の構成を示すブロック図である。 実施例４の容量センサ回路に含まれるアンプ回路の構成を示す回路図である。 実施例４の第２制御回路の構成を示す回路図である。 実施例４の容量センサ回路の動作を示すタイムチャートである。 実施例５の容量センサ回路の構成を示すブロック図である。 実施例５の容量回路の構成を示す回路図である。 実施例６の容量センサ回路の構成を示すブロック図である。 実施例６の容量回路の構成を示す回路図である。 実施例６のキャリブレーション回路の構成の一部を示す回路図である。 実施例６のキャリブレーション回路の構成の一部を示す回路図である。 実施例６のキャリブレーション回路の構成の一部を示す回路図である。 実施例６のキャリブレーション回路の構成の一部を示す回路図である。 実施例６の容量センサ回路の動作を示すタイムチャートである。 実施例７の容量センサ回路の構成を示すブロック図である。 実施例７のＣＡＰ１０又はＣＡＰ２０の構成を示す回路図である。 ＣＡＰ１０又はＣＡＰ２０の信号生成回路の構成を示す回路図である。 実施例７のＣＡＰ３０の構成を示す回路図である。 ＣＡＰ３０の信号生成回路の構成を示す回路図である。 実施例８の容量センサ回路の構成を示すブロック図である。 実施例８のＣＡＰ１０又はＣＡＰ２０の信号生成回路の構成を示す回路図である。 実施例８のＣＡＰ３０の信号生成回路の構成を示す回路図である。

以下に本発明の好適な実施例を詳細に説明する。なお、以下の各実施例における説明及び添付図面においては、実質的に同一または等価な部分には同一の参照符号を付している。

図１は、本実施例の送信装置１００及び受信装置２００の構成を含むブロック図である。送信装置１００は、近距離の無線通信を用いてＩＤ（Identification）情報を送信するＲＦＩＤ（Radio Frequency Identification）の送信装置であり、ＩＤ情報を含む情報データを受信装置２００に向けて送信する。

送信装置１００は、半導体通信装置としてのＩＣ（Integrated Circuit）タグから構成されている。送信装置１００は、制御部１１、記憶部１２、クロック生成部１３、通信部１４及び容量センサ回路１５を含む。

制御部１１は、例えばマイクロプロセッサから構成される処理制御部である。制御部１１は、例えば記憶部１２から制御プログラムを読み出して実行することにより、送信装置１００の各部の制御を行うことができる。

記憶部１２は、例えばフラッシュメモリ等の不揮発性メモリから構成されている。また記憶部１２は、送信装置１００の制御プログラムを記憶し、送信装置１００を識別するためのＩＤ情報を記憶することができる。

クロック生成部１３は、発振回路等から構成され、送信装置１００の各部の動作に用いるクロック信号を生成する。例えば、クロック生成部１３は、クロック信号ＣＬＫＩＮを生成して容量センサ回路１５に供給する。

通信部１４は、アンテナ（図示せず）を含み、例えばＲＦＩＤ規格に準拠した無線通信によりデータを送信する。通信部１４は、記憶部１２から読み出した送信装置１００のＩＤ情報及び容量センサ回路１５によるセンサ結果を示す２値のデータによって無線用の搬送波信号を変調し、ＩＤ情報及びセンサ結果を表す無線送信波を受信装置２００に向けて送信する。

容量センサ回路１５は、温度変化に応じて静電容量が変化するコンデンサを含み、当該コンデンサの静電容量の変化を検出して検出結果を出力する回路である。

図２は、容量センサ回路１５の構成を示すブロック図である。容量センサ回路１５は、半導体集積回路の内部に設けられた内部回路１５Ａと、半導体集積回路の外部の基板上に設けられた外部回路１５Ｂと、から構成されている。内部回路１５Ａは、アンプ回路３０及びコンデンサＣＡＰ１から構成されている。外部回路１５Ｂは、コンデンサＣＡＰ０及び吸収部ＡＳから構成されている。

コンデンサＣＡＰ０は、一端がノードｎ０（第１のノード）を介してアンプ回路３０に接続されるとともに、他端が接地されている。コンデンサＣＡＰ０の両電極の間の領域（以下、電極間と称する）には、比誘電率が１．０よりも十分に高い誘電体ＤＥ（例えば、比誘電率２．０以上）が設けられている。誘電体ＤＥは、例えば蝋から構成されており、所定の融点に達すると状態変化を起こし、固体から液体に変化する。

吸収部ＡＳは、液体を吸収する紙等の材料から構成されている。誘電体ＤＥは、融解して固体から液体に変化すると、吸収部ＡＳに吸収される。これにより、コンデンサＣＡＰ０の電極間は空気で満たされる。空気の比誘電率は約１．０であり、誘電体ＤＥの比誘電率よりも低い。従って、誘電体ＤＥが固体から液体に変化することにより、コンデンサＣＡＰ０の静電容量（すなわち、容量値）が減少する。以下の説明では、コンデンサＣＡＰ０の電極間が誘電体ＤＥの固体で満たされている状態の静電容量を第１容量、コンデンサＣＡＰ０の電極間が空気で満たされている状態の静電容量を第２容量と称する。

本実施例においてコンデンサＣＡＰ０の電極間に設けられる誘電体ＤＥは、いったん固体から液体に変化すると、吸収部ＡＳに吸収されるため、再び固体に変化したとしても、コンデンサＣＡＰ０の電極間には戻らない。すなわち、コンデンサＣＡＰ０は、電極間が誘電体ＤＥで満たされた状態から空気で満たされた状態へといったん変化すると、元には戻らないように構成されている。従って、コンデンサＣＡＰ０の静電容量の変化（すなわち、物質の誘電体ＤＥ（固体）の融解による電極間の誘電率の変化）は不可逆的である。

このように、コンデンサＣＡＰ０は、環境の変化（例えば、本実施例では温度変化）に応じて静電容量が第１容量（電極間が誘電体ＤＥの固体で満たされている状態の静電容量）から第２容量（電極間が空気で満たされている状態の静電容量）に不可逆的に変化する容量変動コンデンサである。

コンデンサＣＡＰ１は、一端がノードｎ１（第２のノード）を介してアンプ回路３０に接続されるとともに、他端がコンデンサＣＡＰ０の他端とともに接地されている。コンデンサＣＡＰ１は、静電容量が固定値を有する固定コンデンサである。コンデンサＣＡＰ１の静電容量は、第１容量と第２容量との間の容量値（例えば、中間の容量値）である第３容量に設定されている。コンデンサＣＡＰ１の静電容量は、コンデンサＣＡＰ０の静電容量が変化したか否かを判定するための基準容量値としての性質を有する。

なお、コンデンサＣＡＰ０の周辺温度が誘電体ＤＥの融点付近の所定温度となり、電極間を満たす固体状の誘電体ＤＥがある程度（例えば、半分程度）融解した場合、誘電体ＤＥの一部が吸収部ＡＳに吸収され、コンデンサＣＡＰ０の静電容量が、コンデンサＣＡＰ１の静電容量である第３容量とほぼ同じ容量値となる場合がある。すなわち、誘電体ＤＥが固体状態から液体状態に変化するまでの過渡的な期間において、コンデンサＣＡＰ０及びコンデンサＣＡＰ１は、一時的にほぼ同じ静電容量を有する状態となる。

アンプ回路３０は、第１のノードであるノードｎ０を介してコンデンサＣＡＰ０に接続されるとともに、第２のノードであるノードｎ１を介してコンデンサＣＡＰ１に接続されている。アンプ回路３０は、ノードｎ０を介してコンデンサＣＡＰ０の一端に接続されるＣＩＮ０端子と、ノードｎ１を介してコンデンサＣＡＰ１の一端に接続されるＣＩＮ１端子と、を有する。また、アンプ回路３０は、クロック信号ＣＬＫＩＮの入力を受ける入力端子ＩＮ、及びセンサ結果を示す検出信号ＣＯＵＴを出力する出力端子ＱＮを有する。

アンプ回路３０は、ＣＩＮ０端子及びノードｎ０を介してコンデンサＣＡＰ０を充放電する。また、アンプ回路３０は、ＣＩＮ１端子及びノードｎ１を介してコンデンサＣＡＰ１を充放電する。アンプ回路３０は、コンデンサＣＡＰ０及びＣＡＰ１の充放電のタイミングに基づいて、コンデンサＣＡＰ０の電極間の誘電体ＤＥが融解しているか否かを示す検出信号ＣＯＵＴを出力する。すなわち、アンプ回路３０は、クロック信号ＣＬＫＩＮの供給に応じてコンデンサＣＡＰ０及びコンデンサＣＡＰ１を充電し、ノードｎ０の電位及びノードｎ１の電位に基づいて、コンデンサＣＡＰ０の静電容量が第１容量又は第２容量のいずれであるかを判定する判定部である。

図３は、アンプ回路３０の構成を示す回路図である。アンプ回路３０は、複数の論理ゲート、複数のトランジスタ、及びラッチ回路から構成されている。アンプ回路３０は、制御部３１、バイアス信号生成部３２、第１の電流供給部３３、第２の電流供給部３４、差動アンプ部３５、排他的論理ゲート回路３６、インバータ部３７及びデータラッチ部３８を有する。

制御部３１は、ＮＡＮＤ０、ＮＡＮＤ１、ＮＡＮＤ２及びインバータＩＮＶ０から構成されている。

ＮＡＮＤ０、ＮＡＮＤ１及びＮＡＮＤ２は、否定論理積を出力する２入力のＮＡＮＤゲート回路である。ＮＡＮＤ０の入力端の一方は、アンプ回路３０の入力端子ＩＮに接続されており、クロック信号ＣＬＫＩＮの入力を受ける。

ＮＡＮＤ１及びＮＡＮＤ２は、フリップフロップ回路を構成している。ＮＡＮＤ１の入力端の一方は、アンプ回路３０の入力端子ＩＮに接続されている。ＮＡＮＤ１の出力端は、ＮＡＮＤ０の入力端の他方に接続されている。ＮＡＮＤ２の入力端の一方は、ノードｎ９を介して、ＮＡＮＤ１の出力端とともにＮＡＮＤ０の入力端の他方に接続されている。ＮＡＮＤ２の出力端子は、ノードｎ１０を介してＮＡＮＤ１の入力端の他方に接続されている。

インバータＩＮＶ０は、入力端がノードｎ２を介してＮＡＮＤ０の出力端子に接続されている。インバータＩＮＶ０は、入力端に入力されたＮＡＮＤ０の出力信号を反転して、出力端から出力する。

バイアス信号生成部３２は、インバータＩＮＶ０の出力信号に基づいて差動アンプ部３５に供給するバイアス信号を生成する信号生成部である。バイアス信号生成部３２は、生成したバイアス信号を差動アンプ部３５に供給する。かかるバイアス信号の供給により、差動アンプ部３５の動作電流が制御される。バイアス信号生成部３２は、トランジスタＰＭ６、トランジスタＮＭ９及びトランジスタＮＭ１０を含む。

トランジスタＰＭ６は、第１導電型のトランジスタであるＰチャネル型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）から構成されている。トランジスタＰＭ６は、ソースが電源に接続され、ゲートが接地され、ドレインがノードｎ３に接続されている。

トランジスタＮＭ９及びＮＭ１０は、第２導電型のトランジスタであるＮチャネル型ＭＯＳＦＥＴから構成されている。トランジスタＮＭ９は、ゲートがインバータＩＮＶ０の出力端に接続され、ドレインがノードｎ３に接続されている。トランジスタＮＭ１０は、ソースが接地され、ゲートがノードｎ３に接続されている。トランジスタＮＭ９のソース及びトランジスタＮＭ１０のドレインは、互いに接続されている。

第１の電流供給部３３は、ＣＩＮ０端子を介してノードｎ０に電流を供給することにより、コンデンサＣＡＰ０の充放電を制御する充電制御部である。第１の電流供給部３３は、トランジスタＰＭ２及びトランジスタＮＭ２を含む。

トランジスタＰＭ２は、第１導電型のトランジスタであるＰチャネル型ＭＯＳＦＥＴから構成されている。トランジスタＰＭ２は、ソースが電源に接続され、ゲートがノードｎ２に接続されている。

トランジスタＮＭ２は、第２導電型のトランジスタであるＮチャネル型ＭＯＳＦＥＴから構成されている。トランジスタＮＭ２は、ソースが接地され、ゲートがノードｎ２に接続されている。トランジスタＰＭ２のドレイン及びトランジスタＮＭ２のドレインは、ＣＩＮ０端子を介して、コンデンサＣＡＰ０の一端に接続されている。

第２の電流供給部３４は、ＣＩＮ１端子を介してノードｎ１に電流を供給することにより、コンデンサＣＡＰ１の充放電を制御する充電制御部である。第２の電流供給部３４は、トランジスタＰＭ３及びトランジスタＮＭ３を含む。

トランジスタＰＭ３は、第１導電型のトランジスタであるＰチャネル型ＭＯＳＦＥＴから構成されている。トランジスタＰＭ３は、ソースが電源に接続され、ゲートがノードｎ２に接続されている。

トランジスタＮＭ３は、第２導電型のトランジスタであるＮチャネル型ＭＯＳＦＥＴから構成されている。トランジスタＮＭ３は、ソースが接地され、ゲートがノードｎ２に接続されている。トランジスタＰＭ３のドレイン及びトランジスタＮＭ３のドレインは、ＣＩＮ１端子を介して、コンデンサＣＡＰ１の一端に接続されている。

差動アンプ部３５は、コンデンサＣＡＰ０及びＣＡＰ１の充電電位の電位差を増幅して出力する差動増幅回路である。差動アンプ部３５は、トランジスタＰＭ０、ＰＭ１、ＮＭ０、ＮＭ１及びＮＭ８を含む。

トランジスタＰＭ０及びＰＭ１は、第１導電型のトランジスタであるＰチャネル型ＭＯＳＦＥＴから構成されている。トランジスタＰＭ０及びＰＭ１は、各々のソースが電源に接続され、ゲート同士が互いに接続されるとともに共通して接地されている。

トランジスタＮＭ０及びＮＭ１は、第２導電型のトランジスタであるＮチャネル型ＭＯＳＦＥＴから構成されている。トランジスタＮＭ０のドレインは、トランジスタＰＭ０のドレインと接続されている。トランジスタＮＭ０のゲートは、トランジスタＰＭ２のドレイン及びトランジスタＮＭ２のドレインに接続されるとともに、ＣＩＮ０端子を介してコンデンサＣＡＰ０の一端に接続されている。

トランジスタＮＭ１のドレインは、トランジスタＰＭ１のドレインと接続されている。トランジスタＮＭ１のゲートは、トランジスタＰＭ３のドレイン及びトランジスタＮＭ３のドレインに接続されるとともに、ＣＩＮ１端子を介してコンデンサＣＡＰ１の一端に接続されている。

トランジスタＮＭ８は、ソースが接地され、ドレインがトランジスタＮＭ０及びＮＭ１のソースに接続されている。トランジスタＮＭ８のゲートはノードｎ３に接続され、ノードｎ３を介してトランジスタＮＭ１０のゲート、トランジスタＰＭ６のドレイン及びトランジスタＮＭ９のドレインに接続されている。トランジスタＮＭ８は、定電流源回路としての機能を有する。定電流源回路としてのトランジスタＮＭ８が送出する定電流（テイル電流）は、バイアス信号生成部３２からのバイアス信号（すなわち、ノードｎ３の電位）によって制御される。

排他的論理ゲート回路３６は、ノードｎ６及びｎ７上の信号を入力としてその排他的論理和をノードｎ８に出力する論理ゲート回路である。排他的論理ゲート回路３６は、ＮＯＲ０、ＮＯＲ１、ＮＯＲ２、ＮＡＮＤ３、インバータＩＮＶ１、インバータＩＮＶ２及びインバータＩＮＶ３を含む。

インバータＩＮＶ１は、入力端がノードｎ７に接続されている。インバータＩＮＶ１は、入力端に入力されたノードｎ７上の信号を反転して、出力端から出力する。インバータＩＮＶ２は、入力端がノードｎ６に接続されている。インバータＩＮＶ２は、入力端に入力されたノードｎ６上の信号を反転して、出力端から出力する。

ＮＯＲ１及びＮＯＲ２は、否定論理和を出力する２入力のＮＯＲゲート回路である。ＮＯＲ１の入力端の一方は、インバータＩＮＶ２の入力端と共通してノードｎ６に接続されている。ＮＯＲ１の入力端の他方は、インバータＩＮＶ１の出力端に接続されている。ＮＯＲ１は、ノードｎ６上の信号とインバータＩＮＶ１の出力端から出力された信号との否定論理和の信号を出力端から出力する。

ＮＯＲ２の入力端の一方は、インバータＩＮＶ１の入力端と共通してノードｎ７に接続されている。ＮＯＲ２の入力端の他方は、インバータＩＮＶ２の出力端に接続されている。ＮＯＲ２は、ノードｎ７上の信号とインバータＩＮＶ２の出力端から出力された信号との否定論理和の信号を出力端から出力する。

ＮＡＮＤ３は、否定論理積を出力する２入力のＮＡＮＤゲート回路である。ＮＡＮＤ３の入力端の一方は、ＮＯＲ１の入力端の一方及びインバータＩＮＶ２の入力端と共通してノードｎ６に接続されている。ＮＡＮＤ３の入力端の他方は、インバータＩＮＶ１の入力端及びＮＯＲ２の入力端の他方と共通してノードｎ７に接続されている。ＮＡＮＤ３は、ノードｎ６上の信号及びノードｎ７上の信号の否定論理積の信号を出力端から出力する。

インバータＩＮＶ３は、入力端がＮＡＮＤ３の出力端に接続され、出力端がノードｎ１１に接続されている。インバータＩＮＶ３は、入力端に入力されたＮＡＮＤ３の出力信号を反転して、出力端から出力する。

ＮＯＲ０は、否定論理和を出力する３入力のＮＯＲゲート回路である。ＮＯＲ０の第１入力端は、ＮＯＲ１の出力端に接続されている。ＮＯＲ０の第２入力端は、ＮＯＲ２の出力端に接続されている。ＮＯＲ０の第３入力端は、ノードｎ１１を介してインバータＩＮＶ３の出力端に接続されている。ＮＯＲ０の出力端は、ノードｎ８を介して制御部３１のＮＡＮＤ２の入力端の他方に接続されている。ＮＯＲ０は、ＮＯＲ１の出力信号とＮＯＲ２の出力信号とノードｎ１１上の信号との否定論理和を出力端から出力する。

インバータ部３７は、差動アンプ部３５からの出力信号を反転して出力する回路部である。インバータ３７は、トランジスタＰＭ４、ＰＭ５、ＮＭ４、ＮＭ５、ＮＭ６及びＮＭ７を含む。

トランジスタＰＭ４は、第１導電型のトランジスタであるＰチャネル型ＭＯＳＦＥＴから構成されている。トランジスタＰＭ４は、ソースが電源に接続され、ゲートがノードｎ４に接続されている。

トランジスタＮＭ４は、第２導電型のトランジスタであるＮチャネル型ＭＯＳＦＥＴから構成されている。トランジスタＮＭ４は、ゲートが電源に接続され、ドレインがトランジスタＰＭ４のドレインと共通してノードｎ６に接続されている。

トランジスタＮＭ５は、第２導電型のトランジスタであるＮチャネル型ＭＯＳＦＥＴから構成されている。トランジスタＮＭ５は、ソースが接地され、ドレインがトランジスタＮＭ４のソースに接続され、ゲートがノードｎ４に接続されている。

トランジスタＰＭ５は、第１導電型のトランジスタであるＰチャネル型ＭＯＳＦＥＴから構成されている。トランジスタＰＭ５は、ソースが電源に接続され、ゲートがノードｎ５に接続されている。

トランジスタＮＭ６は、第２導電型のトランジスタであるＮチャネル型ＭＯＳＦＥＴから構成されている。トランジスタＮＭ６は、ゲートが電源に接続され、ドレインがトランジスタＰＭ５のドレインと共通してノードｎ７に接続されている。

トランジスタＮＭ７は、第２導電型のトランジスタであるＮチャネル型ＭＯＳＦＥＴから構成されている。トランジスタＮＭ７は、ソースが接地され、ドレインがトランジスタＮＭ６のソースに接続され、ゲートがノードｎ５に接続されている。

なお、トランジスタＰＭ０及びＰＭ１は、同じディメンション（ゲート長、ゲート幅等）で形成されている。同様に、トランジスタＰＭ２とＰＭ３、ＰＭ４とＰＭ５、ＮＭ０とＮＭ１、ＮＭ２とＮＭ３、ＮＭ４とＮＭ６、及びＮＭ５とＮＭ７は、それぞれ同じディメンションで形成されている。

データラッチ部３８は、ラッチ回路ＬＴから構成されている。ラッチ回路ＬＴは、クロック端子ＣＬＫ、信号入力端子Ｑ、及び出力端子ＱＮを有する。ラッチ回路ＬＴは、クロック端子ＣＬＫに入力されるクロック信号がＬレベル（すなわち、接地電位レベル）のとき、信号入力端子Ｑに入力されたデータを取り込む。また、ラッチ回路ＬＴは、クロック端子ＣＬＫに入力されるクロック信号がＬレベルからＨレベル（すなわち、電源電位レベル）に遷移したとき、クロック信号がＬレベルのときに取り込んだデータの反転信号を出力端子ＱＮから出力する。そして、ラッチ回路ＬＴは、クロック端子ＣＬＫに入力されるクロック信号が再度ＬレベルからＨレベルに遷移するまで、同じ出力データを出力し続ける（すなわち、出力データが保持される）。このように、ラッチ回路ＬＴは、差動アンプ部３５により増幅された電位差に基づいて、コンデンサＣＡＰ０の静電容量が第１容量から第２容量に変化したか否かを示す２値の判定信号を出力及び保持する出力部である。

再び図１を参照すると、受信装置２００は、制御部２１、通信部２２及び記憶部２３を含む。

制御部２１は、例えばマイクロプロセッサから構成される処理制御部である。制御部２１は、例えば記憶部２３から制御プログラムを読み出して実行することにより、受信装置２００の各部の制御を行うことができる。

通信部２２は、アンテナ（図示せず）を含み、例えばＲＦＩＤ規格に準拠した無線通信によりデータを受信する。通信部２２は、送信装置１００から受信した信号（無線送信波）を復調し、送信装置１００のＩＤ情報及び送信装置１００におけるセンサ結果の情報を得る。

記憶部２３は、例えばフラッシュメモリ等の不揮発性メモリから構成されている。記憶部２３は、例えば受信装置２００の制御プログラムを記憶し、通信部２２が受信した信号から抽出された各種データを記憶することができる。例えば、記憶部２３は、送信装置１００のＩＤ情報及び送信装置１００におけるセンサ結果の情報を記憶する。

次に、図２及び図３の回路図と、図４のタイムチャートとを参照して、本実施例の容量センサ回路１５の動作について説明する。以下の説明では、図２のコンデンサＣＡＰ０の電極間の誘電体ＤＥが融解していない期間（すなわち、周囲の温度が未だ誘電体ＤＥの融点に達していない期間）を期間Ｔ１とする。また、誘電体ＤＥがある程度（例えば、半分程度）融解し、コンデンサＣＡＰ０の静電容量とＣＡＰ１の静電容量とがほぼ同じ容量値を有する状態となっている期間を期間Ｔ２とする。また、誘電体ＤＥがすべて融解した後の期間（すなわち、誘電体ＤＥの融解が進んで、吸収部ＡＳに吸収された後の期間）を期間Ｔ３とする。

なお、ここで「誘電体ＤＥが融解していない」とは、全く融解していない場合だけでなく、わずかに融解していてもコンデンサＣＡＰ０の静電容量がまだ第１容量に近く、コンデンサＣＡＰ１の静電容量である第３容量に近い状態にまでは至っていない場合を含む。また、「誘電体ＤＥがすべて融解した」とは、誘電体ＤＥが完全に融解した場合だけでなく、融解しきっていない部分がわずかに残っていたとしてもコンデンサＣＡＰ０の静電容量が第２容量に近い容量値となる程度に誘電体ＤＥの融解が進んだ場合を含む。

まず、期間Ｔ１（すなわち、誘電体ＤＥが融解していない状態）における容量センサ回路１５の動作について説明する。

［第１の初期状態ＩＳ１］
Ｌレベルのクロック信号ＣＬＫＩＮがアンプ回路３０の入力端子ＩＮに入力されると、ノードｎ２の電位はＨレベルとなる。これにより、ノードｎ０及びノードｎ１の電位はＬレベル、ノードｎ３、ノードｎ４及びノードｎ５の電位はＨレベルとなる。また、ノードｎ６及びノードｎ７の電位はＬレベルとなり、ノードｎ８の電位はＨレベル、ノードｎ９の電位はＨレベル、ノードｎ１０の電位はＬレベル、ノードｎ１１の電位はＬレベルとなる。図４では、この状態の期間を第１の初期状態ＩＳ１として示している。

第１の初期状態ＩＳ１では、ノードｎ２の電位がＨレベルであるため、ラッチ回路ＬＴの出力端子ＱＮから出力される検出信号ＣＯＵＴの値は、前のデータ値が保持されることになる。すなわち、コンデンサＣＡＰ０の電極間の誘電体ＤＥが融解前の状態であるため、Ｌレベルの検出信号ＣＯＵＴが出力される。

［第１の充電期間ＣＰ１］
その後、クロック信号ＣＬＫＩＮがＨレベルになると、ノードｎ２の電位はＬレベルとなる。ノードｎ２の電位はインバータＩＮＶ０により反転され、Ｈレベルの反転信号がトランジスタＮＭ９のゲートに印加される。これにより、バイアス信号生成部３２が動作し、ノードｎ３は中間電位Ｖｘとなる。これにより、定電流源であるトランジスタＮＭ８のゲートには中間電位Ｖｘのレベルのバイアス信号が供給される。

また、ノードｎ２の電位がＬレベルであるため、トランジスタＮＭ２及びトランジスタＮＭ３はいずれもＯＦＦ状態となり、トランジスタＰＭ２及びＰＭ３はいずれもＯＮ状態となる。これにより、ＣＩＮ０端子及びＣＩＮ１端子を介して、コンデンサＣＡＰ０及びＣＡＰ１がそれぞれ充電される。

期間Ｔ１では誘電体ＤＥが融解していないため、コンデンサＣＡＰ０の容量値は第１容量であり、コンデンサＣＡＰ１の容量値である第３容量よりも大きい。従って、コンデンサＣＡＰ０よりもコンデンサＣＡＰ１の方が早く充電され、ノードｎ０よりもノードｎ１の方が先に電位が上昇する。

ノードｎ１の電位はトランジスタＮＭ１のゲートに印加され、差動アンプ部３５の動作により、ノードｎ５の電位が低下する。一方、ノードｎ０はノードｎ１よりも電位が遅れて上昇するため、差動アンプ部３５の機能により、ノードｎ４の電位はほとんど低下しない。図４では、かかる状態の期間を第１の充電期間ＣＰ１として示している。

［第１の充電検出期間ＣＤＰ１］
その後、ノードｎ５の電位がインバータ部３７の閾値レベルＶｔｈまで低下すると、ノードｎ７の電位はＨレベルとなり、Ｈレベルの入力信号が信号入力端子Ｑからラッチ回路ＬＴに取り込まれる。また、ノードｎ６の電位がＬレベルであるため、ノードｎ７の電位がＨレベルとなっても、ノードｎ１１の電位はＬレベルのまま維持される。図４では、かかる状態の期間を第１の充電検出期間ＣＤＰ１として示している。

第１の充電検出期間ＣＤＰ１では、ノードｎ８、ｎ１０、及びｎ９の電位が時間差で順次変化する。具体的には、ノードｎ７の電位がＨレベルとなることにより、ノードｎ８の電位はＬレベルとなる。ノードｎ８の電位の変化に応じて、ノードｎ１０の電位はＨレベルとなる。ノードｎ１０の電位の変化に応じて、ノードｎ９の電位はＬレベルとなる。

［第１の放電期間ＤＰ１］
ノードｎ９の電位がＬレベルとなることにより、ノードｎ２の電位はＨレベルへと変化する。これにより、ラッチ回路ＬＴのクロック端子ＣＬＫには、Ｈレベルの信号がクロック信号として供給される。このとき、ノードｎ７はＨレベルであるため、信号入力端子ＱにはＨレベルの信号が取り込まれている。従って、ラッチ回路ＬＴは、Ｌレベルの反転信号ＱＮを出力信号ＣＯＵＴとして、出力端子ＱＮから出力する。

また、ノードｎ２の電位がＨレベルになることで、ノードｎ２の電位を反転したＬレベルの反転信号が、トランジスタＮＭ９のゲートに印加される。これにより、バイアス信号生成部３２はＯＦＦ状態（すなわち、動作しない状態）となり、ノードｎ３の電位はＨレベルとなる。これにより、トランジスタＮＭ８のゲートにはＨレベルのバイアス信号が供給され、定電流源としてのトランジスタＮＭ８はオン状態となる。また、トランジスタＮＭ２及びＮＭ３がＯＮ状態となり、トランジスタＰＭ２及びＰＭ３がＯＦＦ状態となるため、ＣＩＮ０端子及びＣＩＮ１端子を介してコンデンサＣＡＰ０及びＣＡＰ１が放電される。図４では、かかる状態の期間を第１の放電期間ＤＰ１として示している。

［第１の放電検出期間ＤＤＰ１］
その後、ノードｎ５の電位がインバータ部３７の閾値レベルＶｔｈまで上昇すると、ノードｎ７の電位はＬレベルとなり、ノードｎ８の電位はＨレベルとなる。その後、クロック信号ＣＬＫＩＮがＬレベルになると、ノードｎ９の電位はＨレベルとなり、ノードｎ１０の電位はＬレベルとなる。図４では、かかる状態の期間を第１の放電検出期間ＤＤＰ１として示している。

次に、期間Ｔ２（すなわち、誘電体ＤＥがある程度融解して吸収部ＡＳに一部が吸収され、コンデンサＣＡＰ０の静電容量とＣＡＰ１の静電容量とがほぼ同じ容量値になった状態）における容量センサ回路１５の動作について説明する。

［第２の初期状態ＩＳ２］
Ｌレベルのクロック信号ＣＬＫＩＮがアンプ回路３０の入力端子ＩＮに入力されると、ノードｎ２の電位はＨレベルとなる。これにより、ノードｎ０及びノードｎ１の電位はＬレベル、ノードｎ３、ノードｎ４及びノードｎ５の電位はＨレベルとなる。また、ノードｎ６及びノードｎ７の電位はＬレベルとなり、ノードｎ１１の電位はＬレベル、ノードｎ８の電位はＨレベル、ノードｎ９の電位はＨレベル、ノードｎ１０の電位はＬレベルとなる。図４では、この状態の期間を第２の初期状態ＩＳ２として示している。

第２の初期状態ＩＳ２では、ノードｎ２の電位がＨレベルであるため、ラッチ回路ＬＴの出力端子ＱＮから出力される検出信号ＣＯＵＴとして、前のデータ値であるＬレベルが保持されることになる。

［第２の充電期間ＣＰ２］
その後、クロック信号ＣＬＫＩＮがＨレベルになると、ノードｎ２の電位はＬレベルとなる。ノードｎ２の電位はインバータＩＮＶ０により反転され、Ｈレベルの反転信号がトランジスタＮＭ９のゲートに印加される。これにより、バイアス信号生成部３２が動作し、ノードｎ３は中間電位Ｖｘとなる。これにより、定電流源であるトランジスタＮＭ８のゲートには中間電位Ｖｘレベルのバイアス信号が供給される。

また、ノードｎ２の電位がＬレベルであるため、トランジスタＮＭ２及びトランジスタＮＭ３はいずれもＯＦＦ状態となり、トランジスタＰＭ２及びＰＭ３はいずれもＯＮ状態となる。これにより、ＣＩＮ０端子及びＣＩＮ１端子を介して、コンデンサＣＡＰ０及びＣＡＰ１がそれぞれ充電される。

期間Ｔ２では誘電体ＤＥがある程度融解しており、コンデンサＣＡＰ０とコンデンサＣＡＰ１とがほぼ同じ容量値（すなわち、第３容量）を有する。このため、コンデンサＣＡＰ０及びコンデンサＣＡＰ１はほぼ同じスピードで充電され、ノードｎ０及びノードｎ１は同程度の上昇率（すなわち、上昇度の差異が所定未満の状態）で電位が上昇する。

ノードｎ０の電位はトランジスタＮＭ０のゲートに印加され、差動アンプ部３５の動作により、ノードｎ４の電位が低下する。一方、ノードｎ１の電位はトランジスタＮＭ１のゲートに印加され、差動アンプの動作により、ノードｎ５の電位が低下する。ノードｎ０及びノードｎ１の電位の上昇率がほぼ同じであるため、ノードｎ４及びノードｎ５もほぼ同じ低下率（すなわち、低下度の差異が所定未満の状態）で電位が低下する。図４では、かかる状態の期間を第２の充電期間ＣＰ２として示している。

［第２の充電検出期間ＣＤＰ２］
その後、ノードｎ４の電位がインバータ部３７の閾値レベルＶｔｈまで低下すると、ノードｎ６の電位はＨレベルとなる。同様に、ノードｎ５の電位がインバータ部３７の閾値レベルＶｔｈまで低下すると、ノードｎ７の電位はＨレベルとなる。ノードｎ４及びノードｎ５の電位の低下率がほぼ同じであるため、ノードｎ６及びノードｎ７の電位はほぼ同時にＨレベルとなる。

ノードｎ６及びｎ７の電位がＨレベルとなることにより、ノードｎ１１の電位はＨレベルとなる。また、ノードｎ８、ｎ１０、及びｎ９の電位が時間差で順次変化する。具体的には、ノードｎ６及びｎ７の電位がＨレベルとなり、さらにノードｎ１１の電位がＨレベルとなることにより、ノードｎ８の電位はＬレベルとなる。ノードｎ８の電位の変化に応じて、ノードｎ１０の電位はＨレベルとなる。ノードｎ１０の電位の変化に応じて、ノードｎ９の電位はＬレベルとなる。図４では、かかる状態の期間を第２の充電検出期間ＣＤＰ２として示している。

［第２の放電期間ＤＰ２］
クロック信号ＣＬＫＩＮがＨレベルであり、ノードｎ９の電位がＬレベルとなるため、これらの否定論理積であるノードｎ２はＨレベルとなる。このとき、ノードｎ７がＨレベルであるため、Ｈレベルの入力信号がラッチ回路ＬＴの信号入力端子Ｑに取り込まれている。従って、ラッチ回路ＬＴは、これを反転したＬレベルの反転信号ＱＮを出力信号ＣＯＵＴとして、出力端子ＱＮから出力する。

また、ノードｎ２の電位がＨレベルになることで、ノードｎ２の電位を反転したＬレベルの反転信号が、トランジスタＮＭ９のゲートに印加される。これにより、バイアス信号生成部３２はＯＦＦ状態（すなわち、動作しない状態）となり、ノードｎ３の電位はＨレベルとなる。これにより、トランジスタＮＭ８のゲートにはＨレベルのバイアス信号が供給され、定電流源としてのトランジスタＮＭ８はオン状態となる。また、トランジスタＮＭ２及びＮＭ３がＯＮ状態となり、トランジスタＰＭ２及びＰＭ３がＯＦＦ状態となるため、ＣＩＮ０端子及びＣＩＮ１端子を介してコンデンサＣＡＰ０及びＣＡＰ１が放電される。図４では、かかる状態の期間を第２の放電期間ＤＰ２として示している。

［第２の放電検出期間ＤＤＰ２］
その後、ノードｎ４の電位がインバータ部３７の閾値レベルＶｔｈまで上昇すると、ノードｎ６の電位はＬレベルとなる。同様に、ノードｎ５の電位がインバータ部３７の閾値レベルＶｔｈまで上昇すると、ノードｎ７の電位はＬレベルとなる。これにより、ノードｎ１１の電位はＬレベルとなり、ノードｎ８の電位はＨレベルとなる。その後、クロック信号ＣＬＫＩＮがＬレベルになると、ノードｎ９の電位はＨレベルとなり、ノードｎ１０の電位はＬレベルとなる。図４では、かかる状態の期間を第２の放電検出期間ＤＤＰ２として示している。

次に、期間Ｔ３（すなわち、誘電体ＤＥがすべて融解して吸収部ＡＳに吸収された状態）における容量センサ回路１５の動作について説明する。

［第３の初期状態ＩＳ３］
Ｌレベルのクロック信号ＣＬＫＩＮがアンプ回路３０の入力端子ＩＮに入力されると、ノードｎ２の電位はＨレベルとなる。これにより、ノードｎ０及びノードｎ１の電位はＬレベル、ノードｎ３、ノードｎ４及びノードｎ５の電位はＨレベルとなる。また、ノードｎ６及びノードｎ７の電位はＬレベルとなり、ノードｎ１１の電位はＬレベル、ノードｎ８の電位はＨレベル、ノードｎ９の電位はＨレベル、ノードｎ１０の電位はＬレベルとなる。図４では、この状態の期間を第３の初期状態ＩＳ３として示している。

第３の初期状態ＩＳ３では、ノードｎ２の電位がＨレベルであるため、ラッチ回路ＬＴの出力端子ＱＮから出力される検出信号ＣＯＵＴとして、前のデータ値であるＬレベルが保持されることになる。

［第３の充電期間ＣＰ３］
その後、クロック信号ＣＬＫＩＮがＨレベルになると、ノードｎ２の電位はＬレベルとなる。ノードｎ２の電位はインバータＩＮＶ０により反転され、Ｈレベルの反転信号がトランジスタＮＭ９のゲートに印加される。これにより、バイアス信号生成部３２が動作し、ノードｎ３は中間電位Ｖｘとなる。これにより、定電流源であるトランジスタＮＭ８のゲートには中間電位Ｖｘレベルのバイアス信号が供給される。

また、ノードｎ２の電位がＬレベルであるため、トランジスタＮＭ２及びトランジスタＮＭ３はいずれもＯＦＦ状態となり、トランジスタＰＭ２及びＰＭ３はいずれもＯＮ状態となる。これにより、ＣＩＮ０端子及びＣＩＮ１端子を介して、コンデンサＣＡＰ０及びＣＡＰ１がそれぞれ充電される。

期間Ｔ３では誘電体ＤＥが融解しているため、コンデンサＣＡＰ０の容量値は第２容量であり、コンデンサＣＡＰ１の容量値である第３容量よりも小さい。従って、コンデンサＣＡＰ１よりもコンデンサＣＡＰ０の方が早く充電され、ノードｎ１よりもノードｎ０の方が先に電位が上昇する。

ノードｎ０の電位はトランジスタＮＭ０のゲートに印加され、差動アンプ部３５の動作により、ノードｎ４の電位が低下する。一方、ノードｎ１はノードｎ０よりも電位が遅れて上昇するため、差動アンプ部３５の機能により、ノードｎ５の電位はほとんど低下しない。図４では、かかる状態の期間を第３の充電期間ＣＰ３として示している。

［第３の充電検出期間ＣＤＰ３］
その後、ノードｎ４の電位がインバータ部３７の閾値レベルＶｔｈまで低下すると、ノードｎ６の電位はＨレベルとなる。一方、ノードｎ５の電位が低下しないため、ノードｎ７はＬレベルに維持され、Ｌレベルの入力信号が信号入力端子Ｑからラッチ回路ＬＴに取り込まれる。また、ノードｎ７の電位がＬレベルであるため、ノードｎ６の電位がＨレベルに変化しても、ノードｎ１１の電位はＬレベルに維持される。図４では、かかる状態の期間を第３の充電検出期間ＣＤＰ３として示している。

第３の充電検出期間ＣＤＰ３では、ノードｎ８、ｎ１０、及びｎ９の電位が時間差で順次変化する。具体的には、ノードｎ６の電位がＨレベルとなることにより、ノードｎ８の電位はＬレベルとなる。ノードｎ８の電位の変化に応じて、ノードｎ１０の電位はＨレベルとなる。ノードｎ１０の電位の変化に応じて、ノードｎ９の電位はＬレベルとなる。

［第３の放電期間ＤＰ３］
ノードｎ９の電位がＬレベルとなることにより、ノードｎ２の電位はＨレベルとなる。これにより、ラッチ回路ＬＴのクロック端子ＣＬＫには、Ｈレベルの信号がクロック信号として供給される。このとき、ノードｎ７はＬレベルであるため、信号入力端子ＱにはＬレベルの信号が取り込まれている。従って、ラッチ回路ＬＴは、Ｈレベルの反転信号ＱＮを出力信号ＣＯＵＴとして、出力端子ＱＮから出力する。

また、ノードｎ２の電位がＨレベルになることで、ノードｎ２の電位を反転したＬレベルの反転信号が、トランジスタＮＭ９のゲートに印加される。これにより、バイアス信号生成部３２はＯＦＦ状態（すなわち、動作しない状態）となり、ノードｎ３の電位はＨレベルとなる。これにより、トランジスタＮＭ８のゲートにはＨレベルのバイアス信号が供給され、定電流源としてのトランジスタＮＭ８はオン状態となる。また、トランジスタＮＭ２及びＮＭ３がＯＮ状態となり、トランジスタＰＭ２及びＰＭ３がＯＦＦ状態となるため、ＣＩＮ０端子及びＣＩＮ１端子を介してコンデンサＣＡＰ０及びＣＡＰ１が放電される。図４では、かかる状態の期間を第３の放電期間ＤＰ３として示している。

［第３の放電検出期間ＤＤＰ３］
その後、ノードｎ４の電位がインバータ部３７の閾値レベルＶｔｈまで上昇すると、ノードｎ６の電位はＬレベルとなり、ノードｎ８の電位はＨレベルとなる。その後、クロック信号ＣＬＫＩＮがＬレベルになると、ノードｎ９の電位はＨレベルとなり、ノードｎ１０の電位はＬレベルとなる。図４では、かかる状態の期間を第３の放電検出期間ＤＤＰ３として示している。

以上のように、本実施例の容量センサ回路１５は、コンデンサＣＡＰ０の電極間の誘電体ＤＥが融解していない場合には、Ｌレベルの検出信号ＣＯＵＴを出力する。また、容量センサ回路１５は、誘電体ＤＥがある程度融解して、コンデンサＣＡＰ０とＣＡＰ１とがほぼ等しい容量値となった場合には、誘電体ＤＥが融解していない場合と同じＬレベルの検出信号ＣＯＵＴを出力する。そして、容量センサ回路１５は、誘電体ＤＥがすべて融解した場合、すなわち融解が進んでコンデンサＣＡＰ０の容量値がコンデンサＣＡＰ１の容量値を完全に下回った場合には、Ｈレベルの検出信号ＣＯＵＴを出力する。これにより、容量センサ回路１５の周辺の温度が誘電体ＤＥの融点に達したか否かが判定される。

本実施例の容量センサ回路１５によれば、送信装置１００は誘電体ＤＥが融解しているか否かを示す２値の信号（“Ｈ”か“Ｌ”か）を受信装置２００に送信することができる。これにより、受信側の装置では、例えばコンデンサのインピーダンスに基づいて誘電体が融解したかどうかを判定するための構成（インピーダンスの閾値情報を格納するメモリや測定されたインピーダンスと閾値とを比較して融解の有無を判定する融解判定部等）が不要である。従って、受信側の装置においてメモリから閾値情報を読み出す際の消費電流や融解判定部の動作電流を削減することが可能となる。

また、本実施例の容量センサ回路１５によれば、第１の充電期間ＣＰ１、第１の充電検出期間ＣＤＰ１、第２の充電期間ＣＰ２、第２の充電検出期間ＣＤＰ２、第３の充電期間ＣＰ３、及び第３の充電検出期間ＣＤＰ３のみノードｎ０及びｎ１の電位が上昇し、他の期間では電位が低下するか又は一定の電位に維持される。すなわち、第１の充電期間ＣＰ１、第１の充電検出期間ＣＤＰ１、第２の充電期間ＣＰ２、第２の充電検出期間ＣＤＰ２、第３の充電期間ＣＰ３、及び第３の充電検出期間ＣＤＰ３でのみ電流が消費され、他の期間では電流の消費がない。このため、コンデンサＣＡＰ０の静電容量とＣＡＰ１の静電容量とがほぼ同じ容量値になった場合でも、回路全体の消費電流を抑えることが可能である。

すなわち、仮に本実施例の容量センサ回路１５とは異なり、排他的論理ゲート回路３６がインバータＩＮＶ３及びＮＡＮＤ３を有さず、ＮＯＲ０がＮＯＲ１及びＮＯＲ２の出力の否定論理和の信号をノードｎ８に出力する構成だったとすると、コンデンサＣＡＰ０及びＣＡＰ１がほぼ同じ容量値である期間（期間Ｔ２）では差動アンプ部３５が常に同じ電位を出力するため、充電検出期間が終わっても差動アンプ部３５が電流を流し続ける。これに対し、本実施例の容量センサ回路１５によれば、期間Ｔ２では第２の充電期間ＣＰ２及び第２の充電検出期間ＣＤＰ２でのみ電流が流れるため、排他的論理ゲート回路３６がＮＯＲ０及びＮＯＲ１の出力の否定論理和のみを出力する場合と比べて消費電流を削減することができる。特に、クロック信号ＣＬＫＩＮのクロック周期を長く（すなわち、低周波数に）することで、さらに消費電流を抑えることが可能となる。

このように、本実施例の容量センサ回路１５によれば、コンデンサＣＡＰ０及びＣＡＰ１がほぼ同じ容量値になった場合でも、消費電流を増加させずに半導体集積回路外のコンデンサ電極間の物質が融解したかどうかの判定結果を受信装置２００に送信することができる。

次に、本発明の実施例２について説明する。図５は、本実施例の容量センサ回路１５の構成を示すブロック図である。本実施例の容量センサ回路１５は、アンプ回路３０がセンサ結果を示す検出信号ＣＯＵＴ１の他にエラーフラグ信号ＣＯＵＴ２を出力する点で、実施例１の容量センサ回路１５と異なる。

エラーフラグ信号ＣＯＵＴ２は、コンデンサＣＡＰ０の静電容量とコンデンサＣＡＰ１の静電容量とがほぼ同じ容量値であるか否かを示す信号である。アンプ回路３０は、コンデンサＣＡＰ０及びＣＡＰ１の静電容量がほぼ同じ容量値である場合、Ｈレベルのエラーフラグ信号ＣＯＵＴ２を出力する。また、アンプ回路３０は、コンデンサＣＡＰ０及びＣＡＰ１の静電容量が互いに異なる容量値である場合、Ｌレベルのエラーフラグ信号ＣＯＵＴ２を出力する。

図６は、アンプ回路３０の構成を示す回路図である。本実施例のアンプ回路３０は、制御部３１、バイアス信号生成部３２、第１の電流供給部３３、第２の電流供給部３４、差動アンプ部３５、排他的論理ゲート回路３６及びインバータ部３７の構成において実施例１のアンプ回路３０と共通しており、データラッチ部３８の構成において実施例１のアンプ回路３０と異なる。

データラッチ部３８は、第１ラッチ回路ＬＴ１及び第２ラッチ回路ＬＴ２から構成されている。第１ラッチ回路ＬＴ１及び第２ラッチ回路ＬＴ２の各々は、クロック端子ＣＬＫ、信号入力端子Ｑ、及び出力端子ＱＮを有する。

第１ラッチ回路ＬＴ１のクロック端子ＣＬＫは、トランジスタＰＭ３及びＮＭ３の各々のゲートに接続されるとともに、ノードｎ２に接続されている。第１ラッチ回路ＬＴ１の信号入力端子Ｑは、トランジスタＰＭ５及びＮＭ６の各々のドレイン同士を接続するノードに接続されるとともに、ノードｎ７に接続されている。

第２ラッチ回路ＬＴ２のクロック端子ＣＬＫは、第１ラッチ回路ＬＴ１のクロック端子ＣＬＫやトランジスタＰＭ３及びＮＭ３の各々のゲートとともに、ノードｎ２に接続されている。第２ラッチ回路ＬＴ２の信号入力端子Ｑは、ノードｎ１２に接続されるとともに、ＮＡＮＤ３の出力端及びＩＮＶ３の入力端に接続されている。

第１ラッチ回路ＬＴ１及び第２ラッチ回路ＬＴ２の各々は、クロック端子ＣＬＫに入力されるクロック信号がＬレベル（すなわち、接地電位レベル）のとき、信号入力端子Ｑに入力されたデータを取り込む。また、第１ラッチ回路ＬＴ１及び第２ラッチ回路ＬＴ２の各々は、クロック端子ＣＬＫに入力されるクロック信号がＬレベルからＨレベル（すなわち、電源電位レベル）に遷移したとき、クロック信号がＬレベルのときに取り込んだデータの反転信号を出力端子ＱＮから出力する。そして、第１ラッチ回路ＬＴ１及び第２ラッチ回路ＬＴ２の各々は、クロック端子ＣＬＫに入力されるクロック信号が再度ＬレベルからＨレベルに遷移するまで、同じ出力データを出力し続ける（すなわち、出力データが保持される）。

第１ラッチ回路ＬＴ１は、差動アンプ部３５により増幅された電位差に基づいて、コンデンサＣＡＰ０の静電容量が第１容量から第２容量に変化したか否かを示す２値の検出信号ＣＯＵＴ１を出力及び保持する出力部である。一方、第２ラッチ回路ＬＴ２は、ＮＡＮＤ３の出力に基づいて、コンデンサＣＡＰ０の静電容量及びＣＡＰ１の静電容量が互いに等しいか否かを示す２値のエラーフラグ信号ＣＯＵＴ２を出力及び保持する出力部である。

次に、図７のタイムチャートを参照して、本実施例の容量センサ回路１５の動作について説明する。実施例１と同様、コンデンサＣＡＰ０の電極間の誘電体ＤＥが融解していない期間を期間Ｔ１、誘電体ＤＥがある程度融解し、コンデンサＣＡＰ０の静電容量とＣＡＰ１の静電容量とがほぼ同じ容量値を有する状態となっている期間を期間Ｔ２、誘電体ＤＥがすべて融解した後の期間を期間Ｔ３として、容量センサ回路１５の動作を説明する。

まず、期間Ｔ１における容量センサ回路１５の動作について説明する。

［第１の初期状態ＩＳ１］
Ｌレベルのクロック信号ＣＬＫＩＮがアンプ回路３０の入力端子ＩＮに入力されると、ノードｎ２の電位はＨレベルとなる。これにより、ノードｎ０及びノードｎ１の電位はＬレベル、ノードｎ３、ノードｎ４及びノードｎ５の電位はＨレベルとなる。また、ノードｎ６及びノードｎ７の電位はＬレベルとなり、ノードｎ８の電位はＨレベル、ノードｎ９の電位はＨレベル、ノードｎ１０の電位はＬレベル、ノードｎ１１の電位はＬレベルとなる。図７では、この状態の期間を第１の初期状態ＩＳ１として示している。

第１の初期状態ＩＳ１では、ノードｎ２の電位がＨレベルであるため、第１ラッチ回路ＬＴ１の出力端子ＱＮから出力される検出信号ＣＯＵＴ１の値は、前のデータ値が保持されることになる。すなわち、コンデンサＣＡＰ０の電極間の誘電体ＤＥが融解前の状態であるため、Ｌレベルの検出信号ＣＯＵＴ１が出力される。

同様に、ノードｎ２の電位がＨレベルであるため、第２ラッチ回路ＬＴ２の出力端子ＱＮから出力されるエラーフラグ信号ＣＯＵＴ２の値も、前のデータ値が保持されることになる。すなわち、コンデンサＣＡＰ１の静電容量よりもコンデンサＣＡＰ０の静電容量の方が大きいため、Ｌレベルのエラーフラグ信号ＣＯＵＴ２が出力される。

［第１の充電期間ＣＰ１］
その後、クロック信号ＣＬＫＩＮがＨレベルになると、ノードｎ２の電位はＬレベルとなる。ノードｎ２の電位はインバータＩＮＶ０により反転され、Ｈレベルの反転信号がトランジスタＮＭ９のゲートに印加される。これにより、バイアス信号生成部３２が動作し、ノードｎ３は中間電位Ｖｘとなる。これにより、定電流源であるトランジスタＮＭ８のゲートには中間電位Ｖｘのレベルのバイアス信号が供給される。

また、ノードｎ２の電位がＬレベルであるため、トランジスタＮＭ２及びトランジスタＮＭ３はいずれもＯＦＦ状態となり、トランジスタＰＭ２及びＰＭ３はいずれもＯＮ状態となる。これにより、ＣＩＮ０端子及びＣＩＮ１端子を介して、コンデンサＣＡＰ０及びＣＡＰ１がそれぞれ充電される。

期間Ｔ１では誘電体ＤＥが融解していないため、コンデンサＣＡＰ０の容量値は第１容量であり、コンデンサＣＡＰ１の容量値である第３容量よりも大きい。従って、コンデンサＣＡＰ０よりもコンデンサＣＡＰ１の方が早く充電され、ノードｎ０よりもノードｎ１の方が先に電位が上昇する。

ノードｎ１の電位はトランジスタＮＭ１のゲートに印加され、差動アンプ部３５の動作により、ノードｎ５の電位が低下する。一方、ノードｎ０はノードｎ１よりも電位が遅れて上昇するため、差動アンプ部３５の機能により、ノードｎ４の電位はほとんど低下しない。図７では、かかる状態の期間を第１の充電期間ＣＰ１として示している。

［第１の充電検出期間ＣＤＰ１］
その後、ノードｎ５の電位がインバータ部３７の閾値レベルＶｔｈまで低下すると、ノードｎ７の電位はＨレベルとなり、Ｈレベルの入力信号が信号入力端子Ｑから第１ラッチ回路ＬＴ１に取り込まれる。また、ノードｎ６の電位がＬレベルであるため、ノードｎ７の電位がＨレベルとなっても、ノードｎ１２の電位はＨレベル、ノードｎ１１の電位はＬレベルのまま維持される。これにより、Ｈレベルの入力信号が信号入力端子Ｑから第２ラッチ回路ＬＴ２に取り込まれる。図７では、かかる状態の期間を第１の充電検出期間ＣＤＰ１として示している。

第１の充電検出期間ＣＤＰ１では、ノードｎ８、ｎ１０、及びｎ９の電位が時間差で順次変化する。具体的には、ノードｎ７の電位がＨレベルとなることにより、ノードｎ８の電位はＬレベルとなる。ノードｎ８の電位の変化に応じて、ノードｎ１０の電位はＨレベルとなる。ノードｎ１０の電位の変化に応じて、ノードｎ９の電位はＬレベルとなる。

［第１の放電期間ＤＰ１］
ノードｎ９の電位がＬレベルとなることにより、ノードｎ２の電位はＨレベルへと変化する。これにより、第１ラッチ回路ＬＴ１のクロック端子ＣＬＫには、Ｈレベルの信号がクロック信号として供給される。このとき、ノードｎ７はＨレベルであるため、信号入力端子ＱにはＨレベルの信号が取り込まれている。従って、第１ラッチ回路ＬＴ１は、Ｌレベルの反転信号ＱＮを検出信号ＣＯＵＴ１として、出力端子ＱＮから出力する。

同様に、第２ラッチ回路ＬＴ２のクロック端子ＣＬＫには、Ｈレベルの信号がクロック信号として供給される。このとき、ノードｎ１２はＨレベルであるため、信号入力端子ＱにはＨレベルの信号が取り込まれている。従って、第２ラッチ回路ＬＴ２は、Ｌレベルの反転信号ＱＮをエラーフラグ信号ＣＯＵＴ２として、出力端子ＱＮから出力する。

また、ノードｎ２の電位がＨレベルになることで、ノードｎ２の電位を反転したＬレベルの反転信号が、トランジスタＮＭ９のゲートに印加される。これにより、バイアス信号生成部３２はＯＦＦ状態（すなわち、動作しない状態）となり、ノードｎ３の電位はＨレベルとなる。これにより、トランジスタＮＭ８のゲートにはＨレベルのバイアス信号が供給され、定電流源としてのトランジスタＮＭ８はオン状態となる。また、トランジスタＮＭ２及びＮＭ３がＯＮ状態となり、トランジスタＰＭ２及びＰＭ３がＯＦＦ状態となるため、ＣＩＮ０端子及びＣＩＮ１端子を介してコンデンサＣＡＰ０及びＣＡＰ１が放電される。図７では、かかる状態の期間を第１の放電期間ＤＰ１として示している。

［第１の放電検出期間ＤＤＰ１］
その後、ノードｎ５の電位がインバータ部３７の閾値レベルＶｔｈまで上昇すると、ノードｎ７の電位はＬレベルとなり、ノードｎ８の電位はＨレベルとなる。その後、クロック信号ＣＬＫＩＮがＬレベルになると、ノードｎ９の電位はＨレベルとなり、ノードｎ１０の電位はＬレベルとなる。図７では、かかる状態の期間を第１の放電検出期間ＤＤＰ１として示している。

次に、期間Ｔ２（すなわち、誘電体ＤＥがある程度融解して吸収部ＡＳに一部が吸収され、コンデンサＣＡＰ０の静電容量とＣＡＰ１の静電容量とがほぼ同じ容量値になった状態）における容量センサ回路１５の動作について説明する。

［第２の初期状態ＩＳ２］
Ｌレベルのクロック信号ＣＬＫＩＮがアンプ回路３０の入力端子ＩＮに入力されると、ノードｎ２の電位はＨレベルとなる。これにより、ノードｎ０及びノードｎ１の電位はＬレベル、ノードｎ３、ノードｎ４及びノードｎ５の電位はＨレベルとなる。また、ノードｎ６及びノードｎ７の電位はＬレベルとなり、ノードｎ１２の電位はＨレベル、ノードｎ１１の電位はＬレベル、ノードｎ８の電位はＨレベル、ノードｎ９の電位はＨレベル、ノードｎ１０の電位はＬレベルとなる。図７では、この状態の期間を第２の初期状態ＩＳ２として示している。

第２の初期状態ＩＳ２では、ノードｎ２の電位がＨレベルであるため、第１ラッチ回路ＬＴ１の出力端子ＱＮから出力される検出信号ＣＯＵＴ１として、前のデータ値であるＬレベルが保持されることになる。同様に、第２ラッチ回路ＬＴ２の出力端子ＱＮから出力されるエラーフラグ信号ＣＯＵＴ２として、前のデータ値であるＬレベルが保持されることになる。

［第２の充電期間ＣＰ２］
その後、クロック信号ＣＬＫＩＮがＨレベルになると、ノードｎ２の電位はＬレベルとなる。ノードｎ２の電位はインバータＩＮＶ０により反転され、Ｈレベルの反転信号がトランジスタＮＭ９のゲートに印加される。これにより、バイアス信号生成部３２が動作し、ノードｎ３は中間電位Ｖｘとなる。これにより、定電流源であるトランジスタＮＭ８のゲートには中間電位Ｖｘレベルのバイアス信号が供給される。

また、ノードｎ２の電位がＬレベルであるため、トランジスタＮＭ２及びトランジスタＮＭ３はいずれもＯＦＦ状態となり、トランジスタＰＭ２及びＰＭ３はいずれもＯＮ状態となる。これにより、ＣＩＮ０端子及びＣＩＮ１端子を介して、コンデンサＣＡＰ０及びＣＡＰ１がそれぞれ充電される。

期間Ｔ２では誘電体ＤＥがある程度融解しており、コンデンサＣＡＰ０とコンデンサＣＡＰ１とがほぼ同じ容量値（すなわち、第３容量）を有する。このため、コンデンサＣＡＰ０及びコンデンサＣＡＰ１はほぼ同じスピードで充電され、ノードｎ０及びノードｎ１は同程度の上昇率（すなわち、上昇度の差異が所定未満の状態）で電位が上昇する。

ノードｎ０の電位はトランジスタＮＭ０のゲートに印加され、差動アンプ部３５の動作により、ノードｎ４の電位が低下する。一方、ノードｎ１の電位はトランジスタＮＭ１のゲートに印加され、差動アンプの動作により、ノードｎ５の電位が低下する。ノードｎ０及びノードｎ１の電位の上昇率がほぼ同じであるため、ノードｎ４及びノードｎ５もほぼ同じ低下率（すなわち、低下度の差異が所定未満の状態）で電位が低下する。図７では、かかる状態の期間を第２の充電期間ＣＰ２として示している。

［第２の充電検出期間ＣＤＰ２］
その後、ノードｎ４の電位がインバータ部３７の閾値レベルＶｔｈまで低下すると、ノードｎ６の電位はＨレベルとなる。同様に、ノードｎ５の電位がインバータ部３７の閾値レベルＶｔｈまで低下すると、ノードｎ７の電位はＨレベルとなる。ノードｎ４及びノードｎ５の電位の低下率がほぼ同じであるため、ノードｎ６及びノードｎ７の電位はほぼ同時にＨレベルとなる。

ノードｎ６及びｎ７の電位がＨレベルとなることにより、ノードｎ１２の電位はＬレベルとなり、ノードｎ１１の電位はＨレベルとなる。また、ノードｎ８、ｎ１０、及びｎ９の電位が時間差で順次変化する。具体的には、ノードｎ６及びｎ７の電位がＨレベルとなり、さらにノードｎ１１の電位がＨレベルとなることにより、ノードｎ８の電位はＬレベルとなる。ノードｎ８の電位の変化に応じて、ノードｎ１０の電位はＨレベルとなる。ノードｎ１０の電位の変化に応じて、ノードｎ９の電位はＬレベルとなる。図７では、かかる状態の期間を第２の充電検出期間ＣＤＰ２として示している。

［第２の放電期間ＤＰ２］
クロック信号ＣＬＫＩＮがＨレベルであり、ノードｎ９の電位がＬレベルとなるため、これらの否定論理積であるノードｎ２はＨレベルとなる。このとき、ノードｎ７がＨレベルであるため、Ｈレベルの入力信号が第１ラッチ回路ＬＴ１の信号入力端子Ｑに取り込まれている。従って、第１ラッチ回路ＬＴ１は、これを反転したＬレベルの反転信号ＱＮを検出信号ＣＯＵＴ１として、出力端子ＱＮから出力する。また、ノードｎ１２の電位がＬレベルであるため、Ｌレベルの入力信号が第２ラッチ回路ＬＴ２の信号入力端子Ｑに取り込まれている。従って、第２ラッチ回路ＬＴ２は、これを反転したＨレベルの反転信号ＱＮをエラーフラグ信号ＣＯＵＴ２として、出力端子ＱＮから出力する。

また、ノードｎ２の電位がＨレベルになることで、ノードｎ２の電位を反転したＬレベルの反転信号が、トランジスタＮＭ９のゲートに印加される。これにより、バイアス信号生成部３２はＯＦＦ状態（すなわち、動作しない状態）となり、ノードｎ３の電位はＨレベルとなる。これにより、トランジスタＮＭ８のゲートにはＨレベルのバイアス信号が供給され、定電流源としてのトランジスタＮＭ８はオン状態となる。また、トランジスタＮＭ２及びＮＭ３がＯＮ状態となり、トランジスタＰＭ２及びＰＭ３がＯＦＦ状態となるため、ＣＩＮ０端子及びＣＩＮ１端子を介してコンデンサＣＡＰ０及びＣＡＰ１が放電される。図７では、かかる状態の期間を第２の放電期間ＤＰ２として示している。

［第２の放電検出期間ＤＤＰ２］
その後、ノードｎ４の電位がインバータ部３７の閾値レベルＶｔｈまで上昇すると、ノードｎ６の電位はＬレベルとなる。同様に、ノードｎ５の電位がインバータ部３７の閾値レベルＶｔｈまで上昇すると、ノードｎ７の電位はＬレベルとなる。これにより、ノードｎ１２の電位はＨレベルとなり、ノードｎ１１の電位はＬレベルとなり、ノードｎ８の電位はＨレベルとなる。その後、クロック信号ＣＬＫＩＮがＬレベルになると、ノードｎ９の電位はＨレベルとなり、ノードｎ１０の電位はＬレベルとなる。図７では、かかる状態の期間を第２の放電検出期間ＤＤＰ２として示している。

次に、期間Ｔ３（すなわち、誘電体ＤＥがすべて融解して吸収部ＡＳに吸収された状態）における容量センサ回路１５の動作について説明する。

［第３の初期状態ＩＳ３］
Ｌレベルのクロック信号ＣＬＫＩＮがアンプ回路３０の入力端子ＩＮに入力されると、ノードｎ２の電位はＨレベルとなる。これにより、ノードｎ０及びノードｎ１の電位はＬレベル、ノードｎ３、ノードｎ４及びノードｎ５の電位はＨレベルとなる。また、ノードｎ６及びノードｎ７の電位はＬレベルとなり、ノードｎ１２の電位はＨレベル、ノードｎ１１の電位はＬレベル、ノードｎ８の電位はＨレベル、ノードｎ９の電位はＨレベル、ノードｎ１０の電位はＬレベルとなる。図７では、この状態の期間を第３の初期状態ＩＳ３として示している。

第３の初期状態ＩＳ３では、ノードｎ２の電位がＨレベルであるため、第１ラッチ回路ＬＴ１の出力端子ＱＮから出力される検出信号ＣＯＵＴ１として、前のデータ値であるＬレベルが保持されることになる。また、第２ラッチ回路ＬＴ２の出力端子ＱＮから出力されるエラーフラグ信号ＣＯＵＴ２として、前のデータ値であるＨレベルが保持されることになる。

［第３の充電期間ＣＰ３］
その後、クロック信号ＣＬＫＩＮがＨレベルになると、ノードｎ２の電位はＬレベルとなる。ノードｎ２の電位はインバータＩＮＶ０により反転され、Ｈレベルの反転信号がトランジスタＮＭ９のゲートに印加される。これにより、バイアス信号生成部３２が動作し、ノードｎ３は中間電位Ｖｘとなる。これにより、定電流源であるトランジスタＮＭ８のゲートには中間電位Ｖｘレベルのバイアス信号が供給される。

また、ノードｎ２の電位がＬレベルであるため、トランジスタＮＭ２及びトランジスタＮＭ３はいずれもＯＦＦ状態となり、トランジスタＰＭ２及びＰＭ３はいずれもＯＮ状態となる。これにより、ＣＩＮ０端子及びＣＩＮ１端子を介して、コンデンサＣＡＰ０及びＣＡＰ１がそれぞれ充電される。

期間Ｔ３では誘電体ＤＥが融解しているため、コンデンサＣＡＰ０の容量値は第２容量であり、コンデンサＣＡＰ１の容量値である第３容量よりも小さい。従って、コンデンサＣＡＰ１よりもコンデンサＣＡＰ０の方が早く充電され、ノードｎ１よりもノードｎ０の方が先に電位が上昇する。

ノードｎ０の電位はトランジスタＮＭ０のゲートに印加され、差動アンプ部３５の動作により、ノードｎ４の電位が低下する。一方、ノードｎ１はノードｎ０よりも電位が遅れて上昇するため、差動アンプ部３５の機能により、ノードｎ５の電位はほとんど低下しない。図７では、かかる状態の期間を第３の充電期間ＣＰ３として示している。

［第３の充電検出期間ＣＤＰ３］
その後、ノードｎ４の電位がインバータ部３７の閾値レベルＶｔｈまで低下すると、ノードｎ６の電位はＨレベルとなる。一方、ノードｎ５の電位が低下しないため、ノードｎ７はＬレベルに維持され、Ｌレベルの入力信号が信号入力端子Ｑから第１ラッチ回路ＬＴ１に取り込まれる。また、ノードｎ７の電位がＬレベルであるため、ノードｎ６の電位がＨレベルに変化しても、ノードｎ１２の電位はＨレベルに維持され、ノードｎ１１の電位はＬレベルに維持される。図７では、かかる状態の期間を第３の充電検出期間ＣＤＰ３として示している。

第３の充電検出期間ＣＤＰ３では、ノードｎ８、ｎ１０、及びｎ９の電位が時間差で順次変化する。具体的には、ノードｎ６の電位がＨレベルとなることにより、ノードｎ８の電位はＬレベルとなる。ノードｎ８の電位の変化に応じて、ノードｎ１０の電位はＨレベルとなる。ノードｎ１０の電位の変化に応じて、ノードｎ９の電位はＬレベルとなる。

［第３の放電期間ＤＰ３］
ノードｎ９の電位がＬレベルとなることにより、ノードｎ２の電位はＨレベルとなる。これにより、第１ラッチ回路ＬＴ１のクロック端子ＣＬＫには、Ｈレベルの信号がクロック信号として供給される。このとき、ノードｎ７はＬレベルであるため、信号入力端子ＱにはＬレベルの信号が取り込まれている。従って、第１ラッチ回路ＬＴ１は、Ｈレベルの反転信号ＱＮを検出信号ＣＯＵＴ１として、出力端子ＱＮから出力する。

また、第２ラッチ回路ＬＴ２のクロック端子ＣＬＫには、Ｈレベルの信号がクロック信号として供給される。このとき、ノードｎ１２はＨレベルであるため、信号入力端子ＱにはＨレベルの信号が取り込まれている。従って、第２ラッチ回路ＬＴ２は、Ｌレベルの反転信号ＱＮをエラーフラグ信号ＣＯＵＴ２として、出力端子ＱＮから出力する。

また、ノードｎ２の電位がＨレベルになることで、ノードｎ２の電位を反転したＬレベルの反転信号が、トランジスタＮＭ９のゲートに印加される。これにより、バイアス信号生成部３２はＯＦＦ状態（すなわち、動作しない状態）となり、ノードｎ３の電位はＨレベルとなる。これにより、トランジスタＮＭ８のゲートにはＨレベルのバイアス信号が供給され、定電流源としてのトランジスタＮＭ８はオン状態となる。また、トランジスタＮＭ２及びＮＭ３がＯＮ状態となり、トランジスタＰＭ２及びＰＭ３がＯＦＦ状態となるため、ＣＩＮ０端子及びＣＩＮ１端子を介してコンデンサＣＡＰ０及びＣＡＰ１が放電される。図７では、かかる状態の期間を第３の放電期間ＤＰ３として示している。

［第３の放電検出期間ＤＤＰ３］
その後、ノードｎ４の電位がインバータ部３７の閾値レベルＶｔｈまで上昇すると、ノードｎ６の電位はＬレベルとなり、ノードｎ８の電位はＨレベルとなる。その後、クロック信号ＣＬＫＩＮがＬレベルになると、ノードｎ９の電位はＨレベルとなり、ノードｎ１０の電位はＬレベルとなる。図７では、かかる状態の期間を第３の放電検出期間ＤＤＰ３として示している。

以上のように、本実施例の容量センサ回路１５では、コンデンサＣＡＰ０の電極間の誘電体ＤＥがまだ融解していない場合には、アンプ回路３０がＬレベルの検出信号ＣＯＵＴ１及びＬレベルのエラーフラグ信号ＣＯＵＴ２を出力する。誘電体ＤＥがある程度融解し、コンデンサＣＡＰ０及びＣＡＰ１の各々の静電容量がほぼ同じ容量値となった場合には、アンプ回路３０がＬレベルの検出信号ＣＯＵＴ１及びＨレベルのエラーフラグ信号ＣＯＵＴ２を出力する。そして、誘電体ＤＥがすべて融解した場合には、アンプ回路３０は、Ｈレベルの検出信号ＣＯＵＴ１及びＬレベルのエラーフラグ信号ＣＯＵＴ２を出力する。このように、本実施例の容量センサ回路１５によれば、誘電体ＤＥが融解したか否かの情報に加えて、コンデンサＣＡＰ０及びＣＡＰ１がほぼ同じ容量値になったか否かの情報を出力することが可能となる。

また、実施例１の場合と同様、第１の充電期間ＣＰ１、第１の充電検出期間ＣＤＰ１、第２の充電期間ＣＰ２、第２の充電検出期間ＣＤＰ２、第３の充電期間ＣＰ３、及び第３の充電検出期間ＣＤＰ３でのみ電流が消費され、他の期間では電流の消費がない。このため、コンデンサＣＡＰ０の静電容量とＣＡＰ１の静電容量とがほぼ同じ容量値になった場合でも、クロック信号ＣＬＫＩＮを低周波数にすることで、回路全体の消費電流を抑えることが可能となる。

すなわち、本実施例の容量センサ回路１５によれば、コンデンサＣＡＰ０及びＣＡＰ１がほぼ同じ容量値になった場合でも、電流を増加させずに半導体集積回路外のコンデンサ電極間の物質が融解したかどうかの判定結果を受信装置２００に送信することができる。また、コンデンサＣＡＰ０及びＣＡＰ１がほぼ同じ容量値になったかどうかの判定結果を受信装置２００に送信することができる。

次に、本発明の実施例３について説明する。図８は、本実施例の容量センサ回路１５の構成を示すブロック図である。本実施例の容量センサ回路１５は、抵抗Ｒ０及びＲ１と、ダイオードＤ０、Ｄ１、Ｄ２及びＤ３と、ＰＡＤ０、ＰＡＤ１及びＰＡＤ２とを有する点で、実施例２の容量センサ回路１５と異なる。

抵抗Ｒ０及びＲ１は静電気対策用抵抗であり、それぞれ同じ抵抗値を有する。抵抗Ｒ０の一端は、ノードｎ０に接続されている。抵抗Ｒ０の他端は、ダイオードＤ０のアノード及びダイオードＤ１のカソードに接続されている。抵抗Ｒ１の一端は、ノードｎ１に接続されている。抵抗Ｒ１の他端は、ダイオードＤ２のカソード、ダイオードＤ３のアノード及びＰＡＤ１に接続されるとともに、コンデンサＣＡＰ１の一端に接続されている。

ダイオードＤ０、Ｄ１、Ｄ２及びＤ３は静電気対策用ダイオードであり、各々のカソードの寄生容量及びアノードの寄生容量がすべて同じ容量値となるように構成されている。ダイオードＤ０のアノード及びダイオードＤ１のカソードは互いに接続されている。ダイオードＤ０のカソードは電源に接続され、ダイオードＤ１のアノードは接地されている。ダイオードＤ２のアノード及びダイオードＤ３のカソードは互いに接続されている。ダイオードＤ２のカソードは電源に接続され、ダイオードＤ３のアノードは接地されている。

ＰＡＤ０、ＰＡＤ１及びＰＡＤ２はボンディングパッドであり、いずれも同じ容量値の寄生容量を有する。コンデンサＣＡＰ０の一端は、ＰＡＤ０を介して抵抗Ｒ０の他端、ダイオードＤ０のアノード及びダイオードＤ１のカソードに接続されている。コンデンサＣＡＰ０の他端は、ＰＡＤ２を介してコンデンサＣＡＰ１の他端と共通に接地されている。

抵抗Ｒ０と抵抗Ｒ１とが同じ抵抗値を有するため、ノードｎ０からコンデンサＣＡＰ０の一端までの抵抗値は、ノードｎ１からコンデンサＣＡＰ１の一端までの抵抗値と同じである。また、ダイオードＤ０のアノード、ダイオードＤ１のカソード及びＰＡＤ０で構成される寄生容量は、ダイオードＤ２のアノード、ダイオードＤ３のカソード及びＰＡＤ１で構成される寄生容量と同じである。

このため、図５に示した実施例２の容量センサ回路１５のノードｎ０及びノードｎ１にそれぞれ同じ抵抗と同じ寄生容量を付加した回路が、図８に示す本実施例の容量センサ回路１５となる。従って、本実施例の容量センサ回路１５は、実施例２の容量センサ回路１５と同じ動作をすることになる。

その上で、本実施例の容量センサ回路１５には、静電気対策用の抵抗Ｒ０及びＲ１と、ダイオードＤ０、Ｄ１、Ｄ２及びＤ３とが設けられているため、実施例２の容量センサ回路１５と比べて静電気に対する耐性が高い。また、半導体集積回路の外部である外部回路１５Ｂに設けられたコンデンサＣＡＰ０の配線がアンテナとなりノイズを受信した場合、抵抗Ｒ０の抵抗値や、抵抗Ｒ０及びノードｎ０の寄生容量がフィルタの役割を果たすため、ノイズ耐性が高い。

従って、本実施例によれば、回路全体の消費電流を抑えつつ、静電気に対する耐性やノイズ耐性の高い容量センサ回路を実現することが可能となる。

次に、本発明の実施例４について説明する。図９は、本実施例の容量センサ回路１５の構成を示すブロック図である。本実施例の容量センサ回路１５は、アンプ回路３０にクロック信号ＣＬＫＩＮの他にリークテスト信号ＩＬＴが入力される点で、実施例３の容量センサ回路１５と異なる。

本実施例の容量センサ回路１５は、通常の動作を行う通常モードと、リークテストを実行するためのリークテストモードと、を切り替え可能に実行する。リークテスト信号ＩＬＴは、このモード切り替えを行うための切替信号であり、リークテストモードではＨレベル、通常モードではＬレベルとなる。リークテスト信号ＩＬＴは、アンプ回路３０の入力端子ＩＬＴに供給される。

図１０は、アンプ回路３０の構成を示す回路図である。また、図１１は、アンプ回路３０の一部である第２制御部３９の構成を示す回路図である。

図１０に示すように、本実施例のアンプ回路３０は、制御部３１、差動アンプ部３５、排他的論理ゲート回路３６、インバータ部３７及びデータラッチ部３８の構成において実施例１のアンプ回路３０と共通しており、バイアス信号生成部３２、第１の電流供給部３３及び第２の電流供給部３４の構成において実施例１のアンプ回路３０と異なる。

また、本実施例のアンプ回路３０は、図１１に示す第２制御部３９を有する点で、実施例１のアンプ回路３０と異なる。第２制御部３９は、インバータＩＮＶ４及びインバータＩＮＶ５から構成されている。インバータＩＮＶ４の出力端は、インバータＩＮＶ５の入力端と接続されている。

インバータＩＮＶ４の入力端には、リークテスト信号ＩＬＴが供給される。インバータＩＮＶ４は、リークテスト信号ＩＬＴを反転した信号である反転信号ＩＩＬＴＢを出力端から出力する。インバータＩＮＶ５は、入力端に反転信号ＩＩＬＴＢの供給を受け、反転信号ＩＩＬＴＢをさらに反転した信号である制御信号ＩＩＬＴを出力端から出力する。

再び図１０を参照すると、本実施例のバイアス信号生成部３２は、トランジスタＰＭ６、トランジスタＮＭ９、トランジスタＮＭ１０及びトランジスタＮＭ１３を含む。トランジスタＮＭ９及びトランジスタＮＭ１０の構成は、実施例１～３と同様である。

トランジスタＰＭ６は、Ｐチャネル型ＭＯＳＦＥＴから構成されており、ソースが電源に接続され、ドレインがノードｎ３に接続されている。トランジスタＰＭ６のゲートは、図１１に示す第２制御部３９のインバータＩＮＶ５の出力端に接続されており、制御信号ＩＩＬＴの供給を受ける。

トランジスタＮＭ１３は、Ｎチャネル型ＭＯＳＦＥＴから構成されている。トランジスタＮＭ１３は、ソースが接地され、ドレインがノードｎ３に接続されている。トランジスタＮＭ１３のゲートは、図１１に示す第２制御部３９のインバータＩＮＶ５の出力端に接続されており、制御信号ＩＩＬＴの供給を受ける。

本実施例の第１の電流供給部３３は、トランジスタＰＭ２、トランジスタＮＭ２及びトランジスタＮＭ１１を含む。トランジスタＰＭ２の構成は、実施例１～３と同様である。

トランジスタＮＭ２は、Ｎチャネル型ＭＯＳＦＥＴから構成されており、ゲートがトランジスタＰＭ２のゲートと共通にノードｎ２に接続され、ドレインがＣＩＮ０端子を介してコンデンサＣＡＰ０の一端に接続されている。

トランジスタＮＭ１１は、Ｎチャネル型ＭＯＳＦＥＴから構成されており、ソースが接地され、ドレインがトランジスタＮＭ２のドレインと接続されている。トランジスタＮＭ１１のゲートは、図１１に示す第２制御部３９のインバータＩＮＶ４の出力端に接続されており、反転信号ＩＩＬＴＢの供給を受ける。

本実施例の第２の電流供給部３４は、トランジスタＰＭ３、トランジスタＮＭ３及びトランジスタＮＭ１２を含む。トランジスタＰＭ３の構成は、実施例１～３と同様である。

トランジスタＮＭ３は、Ｎチャネル型ＭＯＳＦＥＴから構成されており、ゲートがトランジスタＰＭ３のゲートと共通にノードｎ２に接続され、ドレインがＣＩＮ０端子を介してコンデンサＣＡＰ０の一端に接続されている。

トランジスタＮＭ１２は、Ｎチャネル型ＭＯＳＦＥＴから構成されており、ソースが接地され、ドレインがトランジスタＮＭ３のドレインと接続されている。トランジスタＮＭ１２のゲートは、図１１に示す第２制御部３９のインバータＩＮＶ４の出力端に接続されており、反転信号ＩＩＬＴＢの供給を受ける。

次に、図１２のタイムチャートを参照して、本実施例の容量センサ回路１５の動作について説明する。

［通常モード（初期状態１）］
通常モードでは、Ｌレベルのリークテスト信号ＩＬＴがアンプ回路３０に供給される。このとき、反転信号ＩＩＬＴＢはＨレベル、制御信号ＩＩＬＴはＬレベルとなる。

トランジスタＰＭ６は、ゲートにＬレベルの制御信号ＩＩＬＴの供給を受け、オン状態となる。トランジスタＮＭ１３は、ゲートにＬレベルの制御信号ＩＩＬＴの供給を受け、オフ状態となる。

トランジスタＮＭ１１は、ゲートにＨレベルの反転信号ＩＩＬＴＢの供給を受け、オン状態となる。同様に、トランジスタＮＭ１２は、ゲートにＨレベルの反転信号ＩＩＬＴＢの供給を受け、オン状態となる。

これにより、本実施例のアンプ回路３０は、図６に示す実施例２のアンプ回路３０と同じ状態となる。従って、本実施例の容量センサ回路１５は、実施例３の容量センサ回路と同様の動作を通常モードの動作として実行することが可能となる。図１２では、この状態の期間を通常モード（初期状態１）として示している。

［リークテストモード］
リークテストモードでは、Ｈレベルのリークテスト信号ＩＬＴがアンプ回路３０に供給される。このとき、反転信号ＩＩＬＴＢはＬレベル、制御信号ＩＩＬＴはＨレベルとなる。

トランジスタＰＭ６は、ゲートにＨレベルの制御信号ＩＩＬＴの供給を受け、オフ状態となる。トランジスタＮＭ１３は、ゲートにＨレベルの制御信号ＩＩＬＴの供給を受け、オン状態となる。

トランジスタＮＭ１１は、ゲートにＬレベルの反転信号ＩＩＬＴＢの供給を受け、オフ状態となる。同様に、トランジスタＮＭ１２は、ゲートにＬレベルの反転信号ＩＩＬＴＢの供給を受け、オフ状態となる。

これにより、ノードｎ０及びノードｎ１は、ともにハイインピーダンス状態（図１２にＨｉ－Ｚとして示す）となる。また、ノードｎ３の電位はＬレベルとなる。

ノードｎ３の電位がＬレベルとなることにより、トランジスタＮＭ８はオフ状態となる。このため、バイアス信号生成部３２及び差動アンプ部３５は間で貫通電流を流さない。図１２では、この状態の期間をリークテストモードとして示している。

［通常モード（初期状態２）］
再びリークテスト信号ＩＬＴの信号レベルがＬレベルになると、反転信号ＩＩＬＴＢはＨレベル、制御信号ＩＩＬＴはＬレベルとなる。トランジスタＰＭ６、トランジスタＮＭ１１及びトランジスタＮＭ１２はオン状態となり、トランジスタＮＭ１３はオフ状態となる。

これにより、本実施例のアンプ回路３０は、図６に示す実施例２のアンプ回路３０と同じ状態となる。従って、本実施例の容量センサ回路１５は、実施例３の容量センサ回路と同様の動作を通常モードの動作として実行することが可能となる。図１２では、この状態の期間を通常モード（初期状態２）として示している。

以上のように、本実施例の容量センサ回路１５では、Ｈレベルのリークテスト信号ＩＬＴをアンプ回路３０に供給することにより、ノードｎ０及びノードｎ１をハイインピーダンス状態にすることが可能である。従って、本実施例の容量センサ回路１５によれば、テスト工程においてＰＡＤ０のショート不良等を検出するためのスクリーニング試験を実行することが可能となる。すなわち、本実施例の容量センサ回路１５の構成は、不良品の流出防止に有効である。

次に、本発明の実施例５について説明する。図１３は、本実施例の容量センサ回路１５の構成を示すブロック図である。本実施例の容量センサ回路１５は、コンデンサＣＡＰ１の代わりに容量回路ＣＡＰ１０を有する点で、図９に示す実施例４の容量センサ回路１５と異なる。

容量回路ＣＡＰ１０は、複数のコンデンサを含み、回路全体としての静電容量の容量値を選択可能に切り替えることが可能な回路である。容量回路ＣＡＰ１０には、容量値を選択するためのトリミング信号ＩＴＣ＜ｎ：０＞が供給される。トリミング信号ＩＴＣ＜ｎ：０＞は、ｎ＋１ビットの信号である。

容量回路ＣＡＰ１０は、アンプ回路３０と接続されるＣＩＮ端子と、トリミング信号ＩＴＣ＜ｎ：０＞の供給を受けるｎ＋１ビット用の信号入力端子Ｔ１＜ｎ：０＞とを有する。

本実施例の抵抗Ｒ１は、一端がノードｎ１に接続されている。抵抗Ｒ１の他端は、ダイオードＤ２のカソード、ダイオードＤ３のアノード及びＰＡＤ１に接続されるとともに、容量回路ＣＡＰ１０のＣＩＮ端子に接続されている。

図１４は、容量回路ＣＡＰ１０の構成を示す回路図である。容量回路ＣＡＰ１０は、コンデンサＣＡＰ２０－０、ＣＡＰ２０－１、・・・ＣＡＰ２０－ｎの（ｎ＋１）個のコンデンサを含む。また、容量回路ＣＡＰ１０は、Ｎチャネル型ＭＯＳＦＥＴである（ｎ＋１）個のトランジスタＮＭ２０－０、ＮＭ２０－１、・・・ＮＭ２０－ｎを含む。

コンデンサＣＡＰ２０－０～ＣＡＰ２０－ｎの各々の一端は、共通のラインを介してＣＩＮ端子に接続されている。コンデンサＣＡＰ２０－０の他端は、トランジスタＮＭ２０－０のドレインに接続されている。同様に、コンデンサＣＡＰ２０－１～ＣＡＰ２０－ｎの他端は、トランジスタＮＭ２０－１～ＮＭ２０－ｎのドレインにそれぞれ接続されている。

トランジスタＮＭ２０－０～ＮＭ２０－ｎの各々のソースは、接地されている。トランジスタＮＭ２０－０～ＮＭ２０－ｎのゲートは、信号入力端子Ｔ１＜ｎ：０＞に接続されている。

トランジスタＮＭ２０－０のゲートには、選択信号ＴＣ＜０＞が供給される。同様に、トランジスタＮＭ２０－１～ＮＭ２０－ｎのゲートには、選択信号ＴＣ＜１＞～ＴＣ＜ｎ＞がそれぞれ供給される。本実施例において、選択信号ＴＣ＜０＞～ＴＣ＜ｎ＞は、トリミング信号ＩＴＣ＜ｎ：０＞の各桁をなす信号であり、“０”又“１”（すなわち、Ｌレベル又はＨレベル）の信号レベルを有する。

次に、本実施例の容量センサ回路１５における容量回路ＣＡＰ１０の容量値選択動作について説明する。

例えば、トリミング信号ＩＴＣ＜ｎ：０＞が０ｈである場合、ＴＣ＜０＞～ＴＣ＜ｎ＞はすべて“０”となり、トランジスタＮＭ２０－０～ＮＭ２０－ｎは全てオフ状態となる。この状態では、コンデンサＣＡＰ２０－０～ＣＡＰ２０－ｎのすべてが容量として機能しない。

トリミング信号ＩＴＣ＜ｎ：０＞が１ｈである場合、ＴＣ＜０＞のみが“１”となり、ＴＣ＜１＞～ＴＣ＜ｎ＞はいずれも“０”となる。このため、トランジスタＮＭ２０－０のみがオン状態となり、トランジスタＮＭ２０－１～ＮＭ２０－ｎはいずれもオフ状態となる。この状態では、コンデンサＣＡＰ２０－０が容量として機能し、コンデンサＣＡＰ２０－１～２０－ｎは容量として機能しない。

トリミング信号ＩＴＣ＜ｎ：０＞が２ｈである場合、ＴＣ＜１＞のみが“１”となり、ＴＣ＜０＞及びＴＣ＜１＞～ＴＣ＜ｎ＞はいずれも“０”となる。このため、トランジスタＮＭ２０－１のみがオン状態となり、トランジスタＮＭ２０－０及びトランジスタＮＭ２０－２～ＮＭ２０－ｎはいずれもオフ状態となる。この状態では、コンデンサＣＡＰ２０－１が容量として機能し、コンデンサＣＡＰ２０－０及びＣＡＰ２０－２～２０－ｎは容量として機能しない。

このように、トランジスタＮＭ２０－０～２０－ｎを選択的にオン状態とすることにより、コンデンサＣＡＰ２０－０～２０－ｎを選択的に容量として機能させることができる。なお、トランジスタＮＭ２０－０～２０－ｎのうちの複数のトランジスタを同時にオン状態とすることも可能である。すなわち、ｎ＋１ビットのトリミング信号ＩＴＣ＜ｎ：０＞によれば、２の（ｎ＋１）乗通りの容量値を選択することができる。

以上のように、本実施例の容量センサ回路１５によれば、トリミング信号ＩＴＣ＜ｎ：０＞の供給により、容量回路ＣＡＰ１０の容量値を適切に選択することができる。これにより、コンデンサＣＡＰ０の半導体集積回路外の寄生容量をキャンセルすることが可能となる。これは、コンデンサＣＡＰ０の電極間の誘電体ＤＥが融解したか否かを精度よく判定するために有効である。

次に、本発明の実施例６について説明する。図１５は、本実施例の容量センサ回路１５の構成を示すブロック図である。本実施例の容量センサ回路１５は、容量回路ＣＡＰ１０の構成、及びキャリブレーション回路ＣＡＬを有する点で、図１３に示す実施例５の容量センサ回路１５と異なる。

本実施例の容量回路ＣＡＰ１０は、ｎ＋１ビット用の信号入力端子Ｔ１＜ｎ：０＞、ｍ＋１ビット用の信号入力端子Ｔ２＜ｍ：０＞及びイネーブル端子ＥＮを有する。信号入力端子Ｔ１＜ｎ：０＞には、容量回路ＣＡＰ１０の容量値を選択するためのｎ＋１ビットのトリミング信号ＩＴＣ＜ｎ：０＞が供給される。

信号入力端子Ｔ２＜ｍ：０＞には、コンデンサＣＡＰ０の電極間の誘電体ＤＥが融解したか否かを判定するためのｍ＋１ビットのマージン用トリミング信号ＴＭ＜ｍ：０＞が供給される。イネーブル端子ＥＮには、制御信号ＩＣＡＬが供給される。

キャリブレーション回路ＣＡＬは、アンプ回路３０のキャリブレーションを実行するために設けられたキャリブレーション回路である。キャリブレーション回路ＣＡＬは、イネーブル端子ＥＮ１及びＥＮ２を有する。

イネーブル端子ＥＮ１には、キャリブレーションイネーブル信号ＣＡＬＥＮが供給される。キャリブレーションイネーブル信号ＣＡＬＥＮは、アンプ回路３０に通常動作を実行させる通常モードとキャリブレーション動作を実行させるキャリブレーションモードとの切り替えを行うための信号であり、キャリブレーションモードではＨレベル、通常モードではＬレベルとなる。

イネーブル端子ＥＮ２には、容量センサ回路イネーブル信号ＣＳＲＥＮが供給される。容量センサ回路イネーブル信号ＣＳＲＥＮは、容量センサ回路１５を活性状態（すなわち、通常動作を実行する状態）と非活性状態とに切り替えるための信号である。容量センサ回路イネーブル信号ＣＳＲＥＮの信号レベルがＬのときは非活性モード、容量センサ回路イネーブル信号ＣＳＲＥＮの信号レベルがＨのときは通常モードとなる。

また、キャリブレーション回路ＣＡＬは、クロック端子ＣＴ１及び信号入力端子Ｑを有する。クロック端子ＣＴ１には、クロック信号ＣＬＫが供給される。信号入力端子Ｑは、アンプ回路３０の出力端子ＱＮ１に接続され、アンプ回路３０から出力された検出信号ＣＯＵＴ１の供給を受ける。

また、キャリブレーション回路ＣＡＬは、ｎ＋１ビット用の信号入力端子ＴＴ１＜ｎ：０＞を有する。信号入力端子ＴＴ１＜ｎ：０＞には、コンデンサＣＡＰ０の半導体集積回路外の寄生容量をキャンセルするためのｎ＋１ビットの第１トリミング信号ＴＣ＜ｎ：０＞が供給される。

また、キャリブレーション回路ＣＡＬは、端子ＣＡ１及びクロック端子ＣＴ２と、ｎ＋１ビット用の信号入力端子ＴＴ２＜ｎ：０＞を有する。端子ＣＡ１は、容量回路ＣＡＰ１０の制御信号ＩＣＡＬの入力を受けるイネーブル端子ＥＮに接続されている。クロック端子ＣＴ２は、アンプ回路３０のクロック信号ＣＬＫＩＮの供給を受ける入力端子ＩＮに接続されている。信号入力端子ＴＴ２＜ｎ：０＞には、トリミング信号ＩＴＣ＜ｎ：０＞が供給される。

また、キャリブレーション回路ＣＡＬは、ｎ＋１ビット用の出力端子ＴＴ３＜ｎ：０＞を有する。出力端子ＴＴ３からは、第２トリミング信号ＴＣＯ＜ｎ：０＞が出力される。第２トリミング信号ＴＣＯ＜ｎ：０＞は、キャリブレーションの実行後に出力される。

出力端子ＴＴ３＜ｎ：０＞から出力された第２トリミング信号ＴＣＯ＜ｎ：０＞は、内部回路１５Ａ内に設けられた不揮発性メモリ（図示せず）にいったん格納され、送信装置１００の電源投入後に当該不揮発性メモリから読み出され、第１トリミング信号ＴＣ＜ｎ：０＞として信号入力端子ＴＴ１＜ｎ：０＞に供給される。

図１６は、本実施例の容量回路ＣＡＰ１０の構成を示す回路図である。容量回路ＣＡＰ１０は、第１回路部１０Ａ及び第２回路部１０Ｂから構成されている。

第１回路部１０Ａは、図１４に示す実施例５の容量回路ＣＡＰ１０と同様の構成を有する。すなわち、第１回路部１０Ａは、コンデンサＣＡＰ２０－０、ＣＡＰ２０－１、・・・ＣＡＰ２０－ｎと、Ｎチャネル型ＭＯＳＦＥＴであるトランジスタＮＭ２０－０、ＮＭ２０－１、・・・ＮＭ２０－ｎと、を含む。コンデンサＣＡＰ２０－０～ＣＡＰ２０－ｎの各々は、一端が共通のラインを介してＣＩＮ端子に接続され、他端がトランジスタＮＭ２０－１～ＮＭ２０－ｎのドレインに接続されている。トランジスタＮＭ２０－０～ＮＭ２０－ｎの各々は、ソースが接地され、ゲートに第１選択信号ＴＣ＜０＞～ＴＣ＜ｎ＞が供給される。

第２回路部１０Ｂは、ｍ＋１個のコンデンサであるコンデンサＣＡＰ３０－０～３０－ｍと、ｍ＋１個のＮチャネル型ＭＯＳＦＥＴであるトランジスタＮＭ３０－０～３０－ｍと、を含む。また、第２回路部１０Ｂは、ｍ＋１個のＮＡＮＤゲート回路であるＮＡＮＤ２０－０～２０ｍと、ｍ＋１個のインバータ回路であるインバータＩＮＶ２０－０～２０－ｍと、を含む。

コンデンサＣＡＰ３０－０～３０－ｍの各々の一端は、共通のラインを介してＣＩＮ端子に接続されている。コンデンサＣＡＰ３０－０の他端は、トランジスタＮＭ３０－０のドレインに接続されている。同様に、コンデンサＣＡＰ３０－１～３０－ｍの他端は、トランジスタＮＭ３０－１～３０－ｍのドレインにそれぞれ接続されている。トランジスタＮＭ３０－０～３０－ｍの各々のソースは、接地されている。

ＮＡＮＤ２０－０～２０－ｍは、否定論理積を出力する２入力のＮＡＮＤゲート回路である。ＮＡＮＤ２０－０～２０－ｍの入力端の一方には、マージン用選択信号ＴＭ＜０＞～ＴＭ＜ｍ＞が供給される。マージン用選択信号ＴＭ＜０＞～ＴＭ＜ｍ＞は、マージン用トリミング信号ＴＭ＜ｍ：０＞の各桁をなす信号であり、“０”又“１”（すなわち、Ｌレベル又はＨレベル）の信号レベルを有する。ＮＡＮＤ２０－０～２０－ｍの入力端の他方は、容量回路ＣＡＰ１０のイネーブル端子ＥＮに接続されている。

インバータ２０－０～２０－ｍの入力端は、ＮＡＮＤ２０－０～２０－ｍの出力端に接続されている。インバータ２０－０～２０－ｍの出力端は、トランジスタＮＭ３０－０～３０－ｍのゲートにそれぞれ接続されている。インバータ２０－０～２０－ｍは、ＮＡＮＤ２０－０～２０－ｍの出力信号を反転した信号である反転選択信号ＩＴＭ＜０＞～ＩＴＭ＜ｍ＞を、トランジスタＮＭ３０－０～３０－ｍのゲートに供給する。

次に、本実施例のキャリブレーション回路ＣＡＬについて説明する。図１７Ａ～Ｃ及び図１８は、キャリブレーション回路ＣＡＬの構成を示す回路図である。

図１７Ａは、キャリブレーション回路ＣＡＬの一部である制御回路４１の構成を示す回路図である。制御回路４１は、インバータＩＮＶ４０及びインバータＩＮＶ４１から構成されている。

インバータＩＮＶ４０の出力端は、インバータＩＮＶ４１の入力端と接続されている。インバータＩＮＶ４０の入力端には、キャリブレーションイネーブル信号ＣＡＬＥＮが供給される。

インバータＩＮＶ４０は、キャリブレーションイネーブル信号ＣＡＬＥＮを反転した信号である反転制御信号ＩＣＡＬＢを出力端から出力する。インバータＩＮＶ４１は、入力端に反転制御信号ＩＣＡＬＢの供給を受け、反転信号ＩＣＡＬＢをさらに反転した信号である制御信号ＩＣＡＬを出力端から出力する。

図１７Ｂは、キャリブレーション回路ＣＡＬの一部であるトリミング信号生成回路４２の構成を示す回路図である。トリミング信号生成回路４２は、信号生成部４２－０～４２－ｎまでのｎ＋１個の信号生成部から構成されている。

トリミング信号生成回路４２－０～４２－ｎには、第１選択信号ＴＣ＜０＞～ＴＣ＜ｎ＞が供給される。第１選択信号ＴＣ＜０＞～ＴＣ＜ｎ＞は、第１トリミング信号ＴＣ＜ｎ：０＞の各桁をなす信号であり、“０”又“１”（すなわち、Ｌレベル又はＨレベル）の信号レベルを有する。

また、トリミング信号生成回路４２－０～４２－ｎには、第２選択信号ＴＣＯ＜０＞～ＴＣＯ＜ｎ＞が供給される。第２選択信号ＴＣＯ＜０＞～ＴＣＯ＜ｎ＞は、第２トリミング信号ＴＣＯ＜ｎ：０＞の各桁をなす信号であり、“０”又“１”（すなわち、Ｌレベル又はＨレベル）の信号レベルを有する。

信号生成部４２－０は、トランジスタＰＭ４０－０、ＮＭ４０－０、ＰＭ５０－０及びＮＭ５０－０を含む。トランジスタＰＭ４０－０のゲートには、制御回路４１から出力された制御信号ＩＣＡＬが供給される。トランジスタＰＭ４０－０のソース及びトランジスタＮＭ４０－０のドレインは互いに接続され、第１選択信号ＴＣ＜０＞の供給を受ける。トランジスタＰＭ４０－０のドレイン及びトランジスタＮＭ４０－０のソースは互いに接続されている。

トランジスタＮＭ４０－０のゲート及びトランジスタＰＭ５０－０のゲートは互いに接続され、反転制御信号ＩＣＡＬＢの供給を受ける。トランジスタＰＭ５０－０のソース及びトランジスタＮＭ５０－０のドレインは互いに接続され、第２選択信号ＴＣＯ＜０＞の供給を受ける。トランジスタＮＭ５０－０のゲートには、制御回路４１から出力された制御信号ＩＣＡＬが供給される。トランジスタＰＭ５０－０のドレイン及びトランジスタＮＭ５０－０のソースは互いに接続されている。

トランジスタＰＭ４０－０のドレイン及びトランジスタＮＭ４０－０のソースの接続部と、トランジスタＰＭ５０－０のドレイン及びトランジスタＮＭ５０－０のソースの接続部と、は互いに接続されており、信号生成部４２－０は、その接続端から選択信号ＩＴＣ＜０＞を出力する。

信号生成部４２－１～４２－ｎも同様の構成を有する。例えば、信号生成部４０-ｎは、トランジスタＰＭ４０－ｎ、ＮＭ４０－ｎ、ＰＭ５０－ｎ及びＮＭ５０－ｎを含む。トランジスタＰＭ４０－ｎのゲートには、制御回路４１から出力された制御信号ＩＣＡＬが供給される。トランジスタＰＭ４０－ｎのソース及びトランジスタＮＭ４０－ｎのドレインは互いに接続され、第１選択信号ＴＣ＜ｎ＞の供給を受ける。トランジスタＰＭ４０－ｎのドレイン及びトランジスタＮＭ４０－ｎのソースは互いに接続されている。

トランジスタＮＭ４０－ｎのゲート及びトランジスタＰＭ５０－ｎのゲートは互いに接続され、反転制御信号ＩＣＡＬＢの供給を受ける。トランジスタＰＭ５０－ｎのソース及びトランジスタＮＭ５０－ｎのドレインは互いに接続され、キャリブレーション用選択信号ＴＣＯ＜ｎ＞の供給を受ける。トランジスタＮＭ５０－ｎのゲートには、制御回路４１から出力された制御信号ＩＣＡＬが供給される。トランジスタＰＭ５０－ｎのドレイン及びトランジスタＮＭ５０－ｎのソースは互いに接続されている。

トランジスタＰＭ４０－ｎのドレイン及びトランジスタＮＭ４０－ｎのソースの接続部と、トランジスタＰＭ５０－ｎのドレイン及びトランジスタＮＭ５０－ｎのソースの接続部と、は互いに接続されており、信号生成部４２－ｎは、その接続端から選択信号ＩＴＣ＜ｎ＞を出力する。

このように、トランジスタ４２－０～４２－ｎは、第１選択信号ＴＣ＜０＞～ＴＣ＜ｎ＞及び第２選択信号ＴＣＯ＜０＞～ＴＣＯ＜ｎ＞の供給を受け、選択信号ＩＴＣ＜０＞～ＩＴＣ＜ｎ＞を出力する。選択信号ＩＴＣ＜０＞～ＩＴＣ＜ｎ＞は、ｎ＋１ビットのトリミング信号ＩＴＣ＜ｎ：０＞の各桁をなす信号であり、“０”又“１”（すなわち、Ｌレベル又はＨレベル）の信号レベルを有する。

図１７Ｃは、キャリブレーション回路ＣＡＬの一部であるクロック信号制御回路ＣＬＫＣの構成を示すブロック図である。キャリブレーション回路ＣＡＬは、イネーブル端子ＥＮ、クロック端子ＣＬＫ、第１出力端子ＩＣＬＫ及び第２出力端子ＩＣＬＫＢを有する。

イネーブル端子ＥＮは、キャリブレーション回路ＣＡＬのイネーブル端子ＥＮ２に接続されており、容量センサ回路イネーブル信号ＣＳＲＥＮが供給される。クロック端子ＣＬＫには、クロック信号ＣＬＫが供給される。容量センサ回路イネーブル信号ＣＳＲＥＮの信号レベルがＬレベルのとき、出力クロック信号ＩＣＬＫはＬレベルに固定となり、反転クロック信号ＩＣＬＫＢはＨレベルに固定となる。一方、容量センサ回路イネーブル信号ＣＳＲＥＮの信号レベルがＨレベルのとき、クロック信号制御回路ＣＬＫＣは、クロック信号ＣＬＫと同相の出力クロック信号ＩＣＬＫを出力し、クロック信号ＣＬＫを反転した信号を反転クロック信号ＩＣＬＫＢとして出力する。

図１８は、キャリブレーション回路ＣＡＬの一部であるキャリブレーション用トリミング信号生成回路４３の構成を示す回路図である。キャリブレーション用トリミング信号生成回路４３は、ラッチ回路ＬＴ３、ＬＴ４、ＬＴ１０－０～１０－ｎ、及びＬＴ２０－０～２０－ｎを含む。また、キャリブレーション用トリミング信号生成回路４３は、インバータ４２、インバータ５０－０～５０－（ｎ＋１）、及びインバータ６０－０～６０－ｎを含む。また、キャリブレーション用トリミング信号生成回路４３は、ＮＡＮＤ４０、及びＮＡＮＤ５０－０～５０－ｎを含む。

ラッチ回路ＬＴ３の信号入力端子Ｑは、電源に接続されている。ラッチ回路ＬＴ３のクロック端子ＣＬＫには、反転クロック信号ＩＣＬＫＢが供給される。ラッチ回路ＬＴ３の入力端子ＲＮには、制御信号ＩＣＡＬが供給される。ラッチ回路ＬＴ３の出力端子ＱＮは、ノードｎ３０を介してインバータＩＮＶ４２の入力端に接続されている。インバータＩＮＶ４２の出力端は、ノードｎ３１を介してラッチ回路ＬＴ４の信号入力端子Ｑに接続されている。

ラッチ回路ＬＴ４のクロック端子ＣＬＫには、反転クロック信号ＩＣＬＫＢが供給される。ラッチ回路ＬＴ４の入力端子ＲＮには、制御信号ＩＣＡＬが供給される。ラッチ回路ＬＴ３の出力端子ＱＮは、ノードｎ３２を介してＮＡＮＤ４０の入力端の一方に接続されている。

ＮＡＮＤ４０の入力端の他方は、インバータ４２の出力端に接続されている。ＮＡＮＤ４０の出力端は、インバータＩＮＶ５０－（ｎ＋１）の入力端に接続されている。ＮＡＮＤ４０は、出力信号ＩＮＴＢ＜ｎ＋１＞をインバータＩＮＶ５０－（ｎ＋１）の入力端に供給する。インバータＩＮＶ５０－（ｎ＋１）は、ＮＡＮＤ４０からの出力信号ＩＮＴＢ＜ｎ＋１＞を反転した出力信号ＩＮＴ＜ｎ＋１＞をラッチ回路ＬＴ１０－ｎに供給する。

ラッチ回路ＬＴ１０－ｎのクロック端子ＣＬＫには、反転クロック信号ＩＣＬＫＢが供給される。ラッチ回路ＬＴ１０－ｎの入力端子ＲＮには、制御信号ＩＣＡＬが供給される。ラッチ回路ＬＴ１０－ｎの信号入力端子Ｑは、インバータＩＮＶ５０－（ｎ＋１）の出力端に接続されている。ラッチ回路ＬＴ１０－ｎは、出力信号ＩＮＴＢ＜ｎ＞を出力端ＱＮから出力する。ラッチ回路ＬＴ１０－ｎの出力端子ＱＮは、インバータＩＮＶ５０－ｎの入力端に接続されるとともに、ラッチ回路ＬＴ２０－ｎのクロック端子ＣＬＫ及びＮＡＮＤ５０－ｎの入力端の一方に接続されている。

インバータＩＮＶ５０－ｎは、ラッチ回路ＬＴ１０－ｎの出力端ＱＮからの出力信号ＩＮＴＢ＜ｎ＞を反転した出力信号ＩＮＴ＜ｎ＞を出力する。インバータＩＮＶ５０－ｎの出力端は、ラッチ回路ＬＴ１０－（ｎ－１）の信号入力端に接続されている。

ラッチ回路ＬＴ１０－（ｎ－１）のクロック端子ＣＬＫには、反転クロック信号ＩＣＬＫＢが供給される。ラッチ回路ＬＴ１０－（ｎ－１）の入力端子ＲＮには、制御信号ＩＣＡＬが供給される。ラッチ回路ＬＴ１０－（ｎ－１）の信号入力端子Ｑは、インバータＩＮＶ５０－ｎの出力端に接続されている。ラッチ回路ＬＴ１０－ｎは、出力信号ＩＮＴＢ＜ｎ－１＞を出力端ＱＮから出力する。ラッチ回路ＬＴ１０－ｎの出力端子ＱＮは、インバータＩＮＶ５０－（ｎ－１）の入力端に接続されるとともに、ラッチ回路ＬＴ２０－（ｎ－１）のクロック端子ＣＬＫ及びＮＡＮＤ５０－（ｎ－１）の入力端の一方に接続されている。

インバータＩＮＶ５０－（ｎ－１）は、ラッチ回路ＬＴ１０－（ｎ－１）の出力端ＱＮからの出力信号ＩＮＴＢ＜ｎ－１＞を反転した出力信号ＩＮＴ＜ｎ－１＞を出力する。

以下同様に、ラッチ回路ＬＴ１０－０までのラッチ回路ＬＴ１０－ｋ（ｋ＝（ｎ－２）～１まで）は、クロック端子ＣＬＫに反転クロック信号ＩＣＬＫＢが供給される。ラッチ回路ＬＴ１０－ｋの入力端子ＲＮには、制御信号ＩＣＡＬが供給される。ラッチ回路ＬＴ１０－ｋの信号入力端子Ｑは、インバータＩＮＶ５０－（ｋ＋１）の出力端に接続されている。ラッチ回路ＬＴ１０－ｋの出力端子ＱＮは、インバータＩＮＶ５０－ｋの入力端に接続されるとともに、ラッチ回路ＬＴ２０－ｋのクロック端子ＣＬＫ及びＮＡＮＤ５０－ｋの入力端の一方に接続されている。

ラッチ回路ＬＴ１０－０のクロック端子ＣＬＫには、反転クロック信号ＩＣＬＫＢが供給される。ラッチ回路ＬＴ１０－０の入力端子ＲＮには、制御信号ＩＣＡＬが供給される。ラッチ回路ＬＴ１０－０の信号入力端子Ｑには、インバータＩＮＶ５０－ｎの出力信号ＩＮＴ＜１＞が供給される。ラッチ回路ＬＴ１０－０は、出力信号ＩＮＴＢ＜０＞を出力端ＱＮから出力する。ラッチ回路ＬＴ１０－０の出力端子ＱＮは、インバータＩＮＶ５０－０の入力端に接続されるとともに、ラッチ回路ＬＴ２０－０のクロック端子ＣＬＫ及びＮＡＮＤ５０－０の入力端の一方に接続されている。

インバータ６０－０～６０－ｎの各々の入力端は、キャリブレーション回路ＣＡＬの信号入力端子Ｑに接続されている。インバータ６０－０～６０－ｎの各々は、信号入力端Ｑに入力された信号を反転して出力する。

ラッチ回路ＬＴ２０－ｎのクロック端子ＣＬＫには、ラッチ回路ＬＴ１０－ｎの出力端子ＱＮからの出力信号が供給される。ラッチ回路ＬＴ２０－ｎの入力端子ＲＮは、キャリブレーション回路ＣＡＬのイネーブル端子ＥＮ２に接続されており、容量センサ回路イネーブル信号ＣＳＲＥＮが供給される。ラッチ回路ＬＴ２０－ｎの信号入力端子Ｑは、インバータＩＮＶ６０－ｎの出力端に接続されている。ラッチ回路ＬＴ２０－ｎの出力端子ＱＮは、ＮＡＮＤ５０－ｎの入力端の他方に接続されている。

ラッチ回路ＬＴ２０－（ｎ－１）のクロック端子ＣＬＫには、ラッチ回路ＬＴ１０－（ｎ－１）の出力端子ＱＮからの出力信号が供給される。ラッチ回路ＬＴ２０－（ｎ－１）の入力端子ＲＮには、容量センサ回路イネーブル信号ＣＳＲＥＮが供給される。ラッチ回路ＬＴ２０－（ｎ－１）の信号入力端子Ｑは、インバータＩＮＶ６０－（ｎ－１）の出力端に接続されている。ラッチ回路ＬＴ２０－（ｎ－１）の出力端子ＱＮは、ＮＡＮＤ５０－（ｎ－１）の入力端の他方に接続されている。

以下同様に、ラッチ回路ＬＴ２０－０までのラッチ回路ＬＴ２０－ｋ（ｋ＝（ｎ－２）～０まで）は、クロック端子ＣＬＫにラッチ回路ＬＴ１０－ｋの出力端子ＱＮからの出力信号が供給される。ラッチ回路ＬＴ２０－ｋの入力端子ＲＮには、容量センサ回路イネーブル信号ＣＳＲＥＮが供給される。ラッチ回路ＬＴ２０－ｋの信号入力端子Ｑは、インバータＩＮＶ６０－ｋの出力端に接続されている。ラッチ回路ＬＴ２０－ｋの出力端子ＱＮは、ＮＡＮＤ５０－ｋの入力端の他方に接続されている。

ラッチ回路ＬＴ３、ＬＴ４、ＬＴ１０－０～１０－ｎ、及びＬＴ２０－０～２０－ｎでは、入力端子ＲＮに入力される信号の信号レベルがＬレベルのとき、出力端子ＱＮからの出力信号はＨレベルに固定となる。一方、入力端子ＲＮに入力される信号の信号レベルがＨレベルのとき、クロック端子ＣＬＫの立ち上がりで信号入力端子Ｑに入力された信号を反転した信号を出力端子ＱＮから出力する。

ＮＡＮＤ５０－０～５０－ｎは、ラッチ回路ＬＴ１０－０～１０－ｎからの出力信号と、ラッチ回路ＬＴ２０－０～２０－ｎからの出力信号との否定論理積の信号を、第２選択信号ＴＣＯ＜０＞～ＴＣ＜ｎ＞として各々の出力端から出力する。これにより、第２トリミング信号ＴＣＯ＜ｎ：０＞がキャリブレーション回路ＣＡＬから出力される。

次に、図１９のタイムチャートを参照して、本実施例の容量センサ回路１５の動作について説明する。

［非活性モードＩＭ１］
Ｌレベルの容量センサ回路イネーブル信号ＣＳＲＥＮ及びキャリブレーションイネーブル信号ＣＡＬＥＮが供給されると、図１７Ａの制御回路４１の入力信号及び図１８のラッチ回路ＬＴ２０－０～２０－ｎの入力端子ＲＮの入力信号は、いずれもＬレベルとなる。このとき、出力クロック信号ＩＣＬＫはＬレベル、反転クロック信号ＩＣＬＫＢはＨレベル、制御信号ＩＣＡＬはＬレベル、反転制御信号ＩＣＡＬＢはＬレベルとなる。

図１７Ｂに示すトリミング信号生成回路４２のトランジスタＰＭ４０－０～４０－ｎは、ゲートにＬレベルの制御信号ＩＣＡＬの供給を受けてオンとなる。また、トランジスタＮＭ４０－０～４０－ｎは、ゲートにＨレベルの反転制御信号ＩＣＡＬＢの供給を受けてオンとなる。

一方、トランジスタＰＭ５０－０～５０－ｎは、ゲートにＨレベルの反転制御信号ＩＣＡＬＢの供給を受けてオフとなる。また、トランジスタＮＭ５０－０～５０－ｎは、ゲートにＬレベルの制御信号ＩＣＡＬの供給を受けてオフとなる。これにより、第１選択信号ＴＣ＜０＞～ＴＣ＜ｎ＞が、選択信号ＩＴＣ＜０＞～ＩＴＣ＜ｎ＞として出力される。すなわち、第１トリミング信号ＴＣ＜ｎ：０＞がトリミング信号ＩＴＣ＜ｎ：０＞として出力される。

また、図１８に示すキャリブレーション用トリミング信号生成回路４３のラッチ回路ＬＴ３、ラッチ回路ＬＴ４、ラッチ回路ＬＴ１０－０～１０－ｎ、及びラッチ回路ＬＴ２０－０～２０－ｎは、出力端子ＱＮからＨレベルの信号を出力する。このため、ＩＮＴ＜ｎ＋１：０＞（すなわち、ＩＮＴ＜ｎ＋１＞、ＩＮＴ＜ｎ＞、・・・ＩＮＴ＜０＞）及びＴＣＯ＜ｎ：０＞（すなわち、ＴＣＯ＜ｎ＞、ＴＣＯ＜ｎ－１＞、・・・ＴＣＯ＜０＞）はすべてＬレベルとなる。

出力クロック信号ＩＣＬＫがＬレベルであるため、クロック信号ＣＬＫＩＮもＬレベルとなる。クロック信号ＣＬＫＩＮがＬレベルであるため、検出信号ＣＯＵＴ１及びエラーフラグ信号ＣＯＵＴ２には前のデータ値であるＨレベルが保持されることになる。図１９では、この状態の期間を非活性モードＩＭ１として示している。

［通常モードＮＭ（初期状態ＩＳ１）］
次に、容量センサ回路イネーブル信号ＣＳＲＥＮがＨレベルになると、クロック信号制御回路ＣＬＫＣは、クロック信号ＣＬＫと同相の出力クロック信号ＩＣＬＫを出力し、クロック信号ＣＬＫの反転信号を反転クロック信号ＩＣＬＫＢとして出力する。ラッチ回路ＬＴ３、ＬＴ４、ＬＴ１０－０～１０－ｎ、及びＬＴ２０－０～２０－ｎの各々の出力端子ＱＮから出力される信号はＨレベルのままであるため、ＩＮＴ＜ｎ＋１：０＞及びＴＣＯ＜ｎ：０＞の各信号はいずれもＬレベルに維持される。

出力クロック信号ＩＣＬＫがクロック信号ＣＬＫと同相の信号であるため、クロック信号ＣＬＫＩＮもクロック信号ＣＬＫと同相の信号となる。クロック信号ＣＬＫＩＮの立ち上がりにより容量センサ回路１５が動作し、判定結果を示す検出信号ＣＯＵＴ１及びエラーフラグ信号ＣＯＵＴ２を出力する。例えば、コンデンサＣＡＰ０の電極間の誘電体ＤＥが融解前で、且つ容量回路ＣＡＰ１０の容量値がコンデンサＣＡＰ０よりも小さいとすると、検出信号ＣＯＵＴ１及びエラーフラグ信号ＣＯＵＴ２の信号レベルはＬレベルとなる。図１９では、この状態の期間を通常モードＮＭ（初期状態ＩＳ１）として示している。

［キャリブレーションモードＣＭ］
次に、キャリブレーションイネーブル信号ＣＡＬＥＮがＨレベルになると、制御信号ＩＣＡＬはＨレベル、反転制御信号ＩＣＡＬＢはＬレベルとなる。トリミング信号生成回路４２のトランジスタＰＭ４０－０～４０－ｎは、ゲートにＨレベルの制御信号ＩＣＡＬの供給を受けてオフとなり、トランジスタＮＭ４０－０～４０－ｎは、ゲートにＬレベルの反転制御信号ＩＣＡＬＢを受けてオフとなる。一方、トランジスタＰＭ５０－０～５０－ｎは、ゲートにＬレベルの反転制御信号ＩＣＡＬＢの供給を受けてオンとなり、トランジスタＮＭ５０－０～５０－ｎは、ゲートにＨレベルの制御信号ＩＣＡＬを受けてオンとなる。

これにより、第２選択信号ＴＣＯ＜０＞～ＴＣＯ＜ｎ＞が、選択信号ＩＴＣ＜０＞～ＩＴＣ＜ｎ＞として出力される。すなわち、第２トリミング信号ＴＣＯ＜ｎ：０＞がトリミング信号ＩＴＣ＜ｎ：０＞として出力される。ＩＮＴ＜ｎ＋１：０＞及びＴＣＯ＜ｎ：０＞の各信号はいずれもＬレベルであるため、トリミング信号ＩＴＣ＜ｎ：０＞の各信号もすべてＬレベルとなる。

この状態でキャリブレーション回路ＣＡＬにクロック信号ＣＬＫが入力されると、最初のクロック信号ＣＬＫの立下りでノードｎ３１の電位が立ち上がり、２番目のクロック信号ＣＬＫの立下りでノードｎ３２が立ち下がるため、キャリブレーションモードＣＭの期間における最初のクロック信号ＣＬＫのクロックと２番目のクロックとの間だけインバータＩＮＶ５０－（ｎ＋１）の出力信号ＩＮＴ＜ｎ＋１＞はＨレベルとなる。

ここで、図１８のラッチ回路ＬＴ１０－ｎ～１０－０と、インバータＩＮＶ５０－ｎ～５０－０とにより構成される回路は、ＩＮＴ＜ｎ：０＞のシフトレジスタである。このため、出力信号ＩＮＴ＜ｎ＋１＞のＨパルスはクロック信号ＣＬＫの３番目のクロックの立下り以降、ＩＮＴ＜ｎ＞から順にＩＮＴ＜０＞までシフトする。出力信号ＩＮＴ＜ｎ＞がＨレベルのとき、出力信号ＩＮＴＢ＜ｎ＞はＬレベルであるため、第２選択信号ＴＣＯ＜ｎ＞はＨレベルとなる。このとき、ＩＮＴ＜ｎ－１：０＞はすべてＬレベルである。

第２トリミング信号ＴＣＯ＜ｎ：０＞がトリミング信号ＩＴＣ＜ｎ：０＞として出力されるため、図１６に示す容量回路ＣＡＰ１０のコンデンサＣＡＰ２０－ｎ～２０－０のうち、コンデンサＣＡＰ２０－ｎのみが容量として機能し、他のコンデンサは容量として機能しない状態となる。一方、コンデンサＣＡＰ３０－ｍ～３０－０は、キャリブレーションイネーブル信号ＣＡＬＥＮがＨレベルになったときに制御信号ＩＣＡＬもＨレベルになるため、ＩＴＭ＜ｍ：０＞（すなわち、反転選択信号ＩＴＭ＜０＞～ＩＴＭ＜ｍ＞）はマージン用トリミング信号ＴＭ＜ｍ：０＞と同じ信号となり、マージン用トリミング信号ＴＭ＜ｍ：０＞の信号入力に応じたコンデンサ容量として機能することになる。

この状態でクロック信号ＣＬＫが立ち上がると、容量センサ回路１５により判定された結果がキャリブレーション回路ＣＡＬの信号入力端子Ｑに入力される。続くクロック信号ＣＬＫの立下りでＩＮＴＢ＜ｎ＞は立ち上がり、ＩＮＴ＜ｎ＞は立ち下がるため、キャリブレーション回路ＣＡＬの信号入力端子Ｑに入力された判定結果の反転信号がラッチ回路２０－ｎに格納され、第２選択信号ＴＣＯ＜ｎ＞の出力データとしてキャリブレーションイネーブル信号ＣＡＬＥＮがＨの間保持される。

ここで、本実施例の容量センサ回路１５は、コンデンサＣＡＰ０の電極間の誘電体ＤＥが融解前の場合にはＬレベルの検出信号ＣＯＵＴ１を出力し、融解後はＨレベルの検出信号ＣＯＵＴ１を出力するように設計されている。すなわち、コンデンサＣＡＰ０の容量値よりも容量回路ＣＡＰ１０の容量値の方が小さいと容量センサ回路１５が判定した場合、検出信号ＣＯＵＴ１はＬレベルとなり、その結果Ｈレベルの第２選択信号ＴＣＯ＜ｎ＞が出力される。一方、コンデンサＣＡＰ０の容量値よりも容量回路ＣＡＰ１０の容量値の方が大きいと容量センサ回路１５が判定した場合、検出信号ＣＯＵＴ１はＨレベルとなり、その結果Ｌレベルの第２選択信号ＴＣＯ＜ｎ＞が出力される。

次のクロックでは、ＴＣＯ＜ｎ－１＞がＨレベルとなり、ＩＮＴ＜ｎ－２：０＞はすべてＬレベルのままである。このため、容量回路ＣＡＰ１０のコンデンサＣＡＰ２０－ｎは、ＴＣＯ＜ｎ＞がＨレベルのとき、すなわちコンデンサＣＡＰ０よりも容量回路ＣＡＰ１０の方が容量値として小さい場合には容量値として機能し、ＴＣＯ＜ｎ＞がＬレベルのとき、すなわちコンデンサＣＡＰ０より容量回路ＣＡＰ１０の方が容量値として大きい場合には容量値として機能しない状態となる。

また、コンデンサＣＡＰ２０－（ｎ－１）～２０－０のうち、コンデンサＣＡＰ２０－（ｎ－１）のみが容量として機能し、他のコンデンサは容量として機能しない状態となる。この状態でクロック信号ＣＬＫが立ち上がると、容量センサ回路１５により判定された結果がキャリブレーション回路ＣＡＬの信号入力端子Ｑに入力される。続くクロック信号ＣＬＫの立下りでＩＮＴＢ＜ｎ－１＞は立ち上がり、ＩＮＴ＜ｎ－１＞は立ち下がるため、キャリブレーション回路ＣＡＬの信号入力端子Ｑに入力された判定結果の反転信号がラッチ回路２０－（ｎ－１）に格納され、第２選択信号ＴＣＯ＜ｎ－１＞の出力データとしてキャリブレーションイネーブル信号ＣＡＬＥＮがＨの間保持される。

以降、判定結果の反転信号がラッチ回路ＬＴ２０－０に格納され、ＴＣＯ＜０＞の出力データとしてキャリブレーションイネーブル信号ＣＡＬＥＮがＨレベルの間保持されるまで、同様の処理が繰り返される。

このキャリブレーションイネーブル信号ＣＡＬＥＮがＨレベルの期間において、コンデンサＣＡＰ０の容量値が容量回路ＣＡＰ１０の容量値よりも大きい場合には、容量回路ＣＡＰ１０の容量を削減し、コンデンサＣＡＰ０の容量値が容量回路ＣＡＰ１０の容量値よりも小さい場合には、容量回路ＣＡＰ１０の容量を増加させるように一連の動作が行われる。すなわち、コンデンサＣＡＰ０と容量回路ＣＡＰ１０とが同じ容量値になるように、第２トリミング信号ＴＣＯ＜ｎ：０＞が設定される。図１９では、この状態の期間をキャリブレーションモードＣＭとして示している。

［非活性モードＩＭ２］
例えば、キャリブレーションモードの期間中、容量回路ＣＡＰ１０の容量値が例えば誘電体ＤＥが融解する前のコンデンサＣＡＰ０の容量値と融解後のコンデンサＣＡＰ０の容量値との差分の半分になるように容量値を設定するマージン用トリミング信号ＴＭ＜ｍ：０＞が容量回路ＣＡＰ１０に供給され、キャリブレーション後の第２トリミング信号ＴＣＯ＜ｎ：０＞のデータを容量センサ回路１５内に設けられた不揮発性メモリ（図示せず）に格納したとする。電源投入後、第２トリミング信号ＴＣＯ＜ｎ：０＞のデータは不揮発性メモリから読み出され、第１トリミング信号ＴＣ＜ｎ：０＞として信号入力端子ＴＴ１＜ｎ：０＞に入力される。図１９では、この状態の期間を非活性モードＩＭ２として示している。

［通常モードＮＭ（初期状態ＩＳ２）］
Ｈレベルの容量センサ回路イネーブル信号ＣＳＲＥＮ及びＬレベルのキャリブレーションイネーブル信号ＣＡＬＥＮを供給して、容量センサ回路１５を動作させると、キャリブレーションイネーブル信号ＣＡＬＥＮはＬレベルであるため、ＩＴＭ＜ｍ：０＞（すなわち、反転選択信号ＩＴＭ＜０＞～ＩＴＭ＜ｍ＞）はすべてＬレベルとなる。これにより、コンデンサＣＡＰ３０－０～３０－ｍはすべて容量として機能しないため、容量回路ＣＡＰ１０の容量値は、コンデンサＣＡＰ０の半導体集積回路外の寄生容量値を含めたコンデンサＣＡＰ０の容量の誘電体ＤＥの融解前の容量値と融解後の容量値との中間レベルとなるように設定されることになる。図１９では、この状態の期間を通常モードＮＭ（初期状態ＩＳ２）として示している。

以上のように、本実施例の容量センサ回路１５によれば、キャリブレーションを行うことによってコンデンサＣＡＰ０の寄生容量をキャンセルすることができ、且つ容量回路ＣＡＰ１０の容量値をコンデンサＣＡＰ０の誘電体ＤＥが融解する前の容量値と融解した後の容量値との中間レベルとなるように設定することが可能である。これは、コンデンサＣＡＰ０の電極間の物質が融解したかどうかの判定に有効である。

次に、本発明の実施例７について説明する。図２０は、本実施例の容量センサ回路１５の構成を示すブロック図である。本実施例の容量センサ回路１５は、第１容量回路ＣＡＰ１０の他に第２容量回路ＣＡＰ２０及び第３容量回路ＣＡＰ３０を有する点、及び切替回路ＳＷを有する点で実施例６の容量センサ回路１５と異なる。以下の説明では、第１容量回路ＣＡＰ１０、第２容量回路ＣＡＰ２０及び第３容量回路ＣＡＰ３０をまとめて容量回路ＣＡＰ１０～３０とも称する。

容量回路ＣＡＰ１０～３０は、複数のコンデンサを含み、回路全体としての静電容量の容量値を選択可能に切り替えることが可能な回路である。容量回路ＣＡＰ１０～３０は、ｎ＋１ビット用の信号入力端子Ｔ１＜ｎ：０＞、ｍ＋１ビット用の信号入力端子Ｔ２＜ｍ：０＞、ＣＩＮ端子、イネーブル端子ＥＮ、及びテスト端子ＴＥＳＴを有する。

テスト端子ＴＥＳＴにＬレベルの信号が入力されると、容量回路ＣＡＰ１０～３０は、非テストモードに制御される。テスト端子ＴＥＳＴにＨレベルの信号が入力されると、容量回路ＣＡＰ１０～３０は、テストモードに制御される。

第１容量回路ＣＡＰ１０の信号入力端子Ｔ２＜ｍ：０＞は、第２容量回路ＣＡＰ２０及び第３容量回路ＣＡＰ３０の各々の信号入力端子Ｔ２＜ｍ：０＞と共通に接続されており、マージン用トリミング信号ＴＭ＜ｍ：０＞の供給を受ける。

第３容量回路ＣＡＰ３０のイネーブル端子ＥＮには、イネーブル信号ＥＮが供給される。イネーブル信号ＥＮは、テストモード時に用いる信号である。イネーブル信号ＥＮの信号レベルがＨレベルのとき、第３容量回路ＣＡＰ３０の信号入力端子Ｔ２に入力されるマージン用トリミング信号ＴＭ＜ｍ：０＞は有効となる。一方、イネーブル信号ＥＮの信号レベルがＬレベルのとき、第３容量回路ＣＡＰ３０の信号入力端子Ｔ２に入力されるマージン用トリミング信号ＴＭ＜ｍ：０＞は無効となる。

第３容量回路ＣＡＰ３０の信号入力端子Ｔ１＜ｎ：０＞に供給される容量値選択信号ＴＰ＜ｋ：０＞は、テストモード時に用いる信号であり、コンデンサＣＡＰ０の半導体集積回路外の寄生容量を想定し、テストモード時に半導体集積回路内で付加する際のコンデンサ容量値選択信号である。ここでは、ｋ＋１ビットのときのトリミングビットを例として記載している。

切替回路ＳＷは、信号経路の切替回路である。切替回路ＳＷは、ＣＩＮ０端子、ＣＩＮ１端子、ＣＩＮ０Ｐ端子、ＣＩＮ１Ｐ端子、ＣＩＮ１Ｔ端子及びＣＩＮ０Ｔ端子を有する。ＣＩＮ０端子は、アンプ回路３０のＣＩＮ０端子に接続されている。ＣＩＮ１端子は、アンプ回路３０のＣＩＮ１端子に接続されている。ＣＩＮ０Ｐ端子は、ノードｎ０を介して抵抗Ｒ０の一端に接続されている。ＣＩＮ１Ｐ端子は、ノードｎ１を介して抵抗Ｒ１の一端に接続されている。ＣＩＮ１Ｔ端子は、第２容量回路ＣＡＰ２０のＣＩＮ端子に接続されている。ＣＩＮ０Ｔ端子は、第３容量回路ＣＡＰ３０のＣＩＮ端子に接続されている。

また、切替回路ＳＷは、テスト端子ＴＥＳＴ０、ＴＥＳＴ１及びＴＥＳＴ２を有する。テスト端子ＴＥＳＴ０には、テストモード信号ＴＥＳＴが供給される。テスト端子ＴＥＳＴ１は、第１容量回路ＣＡＰ１０のテスト端子ＴＥＳＴと共通に接続されている。テスト端子ＴＥＳＴ２は、第３容量回路ＣＡＰ３０のテスト端子ＴＥＳＴと共通に接続されている。

テスト端子ＴＥＳＴ０にＬレベルのテストモード信号ＴＥＳＴが供給されると、切替回路ＳＷはＣＩＮ０端子とＣＩＮ０Ｐ端子との間を接続するとともに、ＣＩＮ１端子とＣＩＮ１Ｐ端子との間を接続する。このとき、切替回路ＳＷのＣＩＮ０Ｔ端子及びＣＩＮ１Ｔ端子の入力はＬレベルとなる。

テスト端子ＴＥＳＴ０にＨレベルのテストモード信号ＴＥＳＴが供給されると、切替回路ＳＷはＣＩＮ０端子とＣＩＮ０Ｔ端子との間を接続するとともに、ＣＩＮ１端子とＣＩＮ１Ｔ端子との間を接続する。このとき、切替回路ＳＷのＣＩＮ０Ｐ端子及びＣＩＮ１Ｐ端子の入力はＬレベルとなる。切替回路ＳＷのテスト端子ＴＥＳＴ１は、テスト端子ＴＥＳＴ０に入力されたテスト信号ＴＥＳＴと同相の信号をテスト信号ＩＴＥＳＴとして出力する。切替回路ＳＷのテスト端子ＴＥＳＴ２は、テスト端子ＴＥＳＴ０に入力されたテスト信号ＴＥＳＴを反転した信号を反転テスト信号ＩＴＥＳＴＢとして出力する。

キャリブレーション回路ＣＡＬ、コンデンサＣＡＰ０、抵抗Ｒ０、抵抗Ｒ１、ダイオードＤ０～Ｄ３、及びＰＡＤ０～２の構成は実施例６の容量センサ回路１５と同様である。また、キャリブレーション回路複数の端子のうち、イネーブル端子ＥＮ１及びＥＮ２、クロック端子ＣＴ１、信号入力端子Ｑ、信号入力端子ＴＴ１＜ｎ：０＞、クロック端子ＣＴ２、出力端子ＴＴ３＜ｎ：０＞の接続は実施例６の容量センサ回路１５と同様である。また、アンプ回路３０の入力端子ＩＮ、入力端子ＩＬＴ、出力端子ＯＵＴ１及びＯＵＴ２の接続は実施例６の容量センサ回路１５と同様である。

キャリブレーション回路ＣＡＬの端子ＣＡ１は、第１容量回路ＣＡＰ１０のイネーブル端子ＥＮ及び第２容量回路ＣＡＰ２０のイネーブル端子ＥＮと共通に接続され、制御信号ＩＣＡＬの供給を受ける。キャリブレーション回路ＣＡＬの信号入力端子ＴＴ２＜ｎ：０＞は、第１容量回路ＣＡＰ１０の信号入力端子Ｔ１＜ｎ：０＞及び第２容量回路ＣＡＰ２０の信号入力端子Ｔ１＜ｎ：０＞と共通に接続され、トリミング信号ＩＴＣ＜ｎ：０＞の供給を受ける。

アンプ回路３０のＣＩＮ０端子は、切替回路ＳＷのＣＩＮ０端子に接続されている。また、アンプ回路３０のＣＩＮ１端子は、切替回路ＳＷのＣＩＮ１端子に接続されている。

図２１Ａは、本実施例の第１容量回路ＣＡＰ１０の構成を示す回路図である。第１容量回路ＣＡＰ１０は、第１回路部１０Ａ及び第２回路部１０Ｂから構成されている。なお、第２容量回路ＣＡＰ２０も同様の構成を有する。

第１回路部１０Ａは、図１４に示す実施例５の容量回路ＣＡＰ１０と同様の構成を有する。すなわち、第１回路部１０Ａは、コンデンサＣＡＰ２０－０、ＣＡＰ２０－１、・・・ＣＡＰ２０－ｎと、Ｎチャネル型ＭＯＳＦＥＴであるトランジスタＮＭ２０－０、ＮＭ２０－１、・・・ＮＭ２０－ｎと、を含む。コンデンサＣＡＰ２０－０～ＣＡＰ２０－ｎの各々は、一端が共通のラインを介してＣＩＮ端子に接続され、他端がトランジスタＮＭ２０－１～ＮＭ２０－ｎのドレインに接続されている。トランジスタＮＭ２０－０～ＮＭ２０－ｎの各々は、ソースが接地され、ゲートに選択信号ＩＴＣ＜０＞～ＩＴＣ＜ｎ＞が供給される。

第２回路部１０Ｂは、ｍ＋１個のコンデンサであるコンデンサＣＡＰ３０－０～３０－ｍと、ｍ＋１個のＮチャネル型ＭＯＳＦＥＴであるトランジスタＮＭ３０－０～３０－ｍと、を含む。

コンデンサＣＡＰ３０－０～３０－ｍの各々の一端は、共通のラインを介してＣＩＮ端子に接続されている。コンデンサＣＡＰ３０－０の他端は、トランジスタＮＭ３０－０のドレインに接続されている。同様に、コンデンサＣＡＰ３０－１～３０－ｍの他端は、トランジスタＮＭ３０－１～３０－ｍのドレインにそれぞれ接続されている。

トランジスタＮＭ３０－０～３０－ｍの各々のソースは、接地されている。トランジスタＮＭ３０－０～３０－ｍの各々のゲートには、反転選択信号ＩＴＭ＜０＞～ＩＴＭ＜ｍ＞が供給される。

図２１Ｂは、第１容量回路ＣＡＰ１０の一部である信号生成回路４４の構成を示す回路図である。信号生成回路４４は、ＮＯＲ１０－０～１０－ｎまでのｎ＋１個のＮＯＲゲート回路と、インバータＩＮＶ９－０～９－ｎまでのｎ＋１個のインバータと、を含む。また、信号生成回路４４は、ＮＯＲ２０－０～２０－ｍまでのｍ＋１個のＮＯＲゲート回路と、ＮＯＲ３０－０～３０－ｍまでのｍ＋１個のＮＯＲゲート回路と、１個のＮＯＲゲート回路ＮＯＲ４０と、を含む。

ＮＯＲ１０－０～１０－ｎの各々の出力端子は、インバータＩＮＶ９－０～９－ｎの入力端にそれぞれ接続されている。ＮＯＲ１０－０～１０－ｎの各々の入力端の一方には、選択信号ＴＣ＜０＞～ＴＣ＜ｎ＞がそれぞれ供給される。ＮＯＲ１０－０～１０－ｎの各々の入力端の他方は、すべてテスト端子ＴＥＳＴに接続されている。

インバータＩＮＶ９－０～９－ｎの各々の出力端は、図２１Ａに示す第１容量回路ＣＡＰ１０のトランジスタＮＭ２０－０～ＮＭ２０－ｎの各々のゲートに接続されている。インバータＩＮＶ９－０～９－ｎは、ＮＯＲ１０－０～１０－ｎの出力信号を反転した信号を、選択信号ＩＴＣ＜０＞～ＩＴＣ＜ｎ＞としてトランジスタＮＭ２０－０～ＮＭ２０－ｎの各々のゲートに供給する。

ＮＯＲ２０－０～２０－ｍの各々の出力端は、ＮＯＲ３０－０～３０－ｍの各々の入力端子の一方に接続されている。ＮＯＲ２０－０～２０－ｍの各々の入力端の一方は、信号入力端子Ｔ２＜ｍ：０＞に接続されており、マージン用トリミング信号ＴＭ＜ｍ：０＞の入力を受ける。ＮＯＲ２０－０～２０－ｍの各々の入力端の他方は、テスト端子ＴＥＳＴに接続されている。

ＮＯＲ３０－０～３０－ｍの各々の入力端子の他方は、すべてＮＯＲ４０の出力端に接続されている。ＮＯＲ４０の入力端の一方はイネーブル端子ＥＮに接続され、入力端の他方はテスト端子ＴＥＳＴに接続されている。ＮＯＲ３０－０～３０－ｍの各々の出力端は、図２１Ａに示す第１容量回路ＣＡＰ１０のトランジスタＮＭ３０－０～ＮＭ３０－ｍの各々のゲートに接続されている。ＮＯＲ３０－０～３０－ｍの各々は、反転選択信号ＩＴＭ＜０＞～ＩＴＭ＜ｍ＞を出力し、トランジスタＮＭ３０－０～ＮＭ３０－ｍの各々のゲートに供給する。

図２２Ａは、第３容量回路ＣＡＰ３０の構成を示す回路図である。第３容量回路ＣＡＰ３０は、第１回路部３０Ａ及び第２回路部３０Ｂから構成されている。

第１回路部３０Ａは、コンデンサＣＡＰ４０－０、ＣＡＰ４０－１、・・・ＣＡＰ４０－ｋと、Ｎチャネル型ＭＯＳＦＥＴであるトランジスタＮＭ８０－０、ＮＭ８０－１、・・・ＮＭ８０－ｋと、を含む。コンデンサＣＡＰ４０－０～ＣＡＰ４０－ｋの各々は、一端が共通のラインを介してＣＩＮ端子に接続され、他端がトランジスタＮＭ８０－１～ＮＭ８０－ｋのドレインに接続されている。トランジスタＮＭ８０－０～ＮＭ８０－ｋの各々は、ソースが接地され、ゲートに選択信号ＩＴＰ＜０＞～ＩＴＰ＜ｋ＞が供給される。

第２回路部３０Ｂは、ｍ＋１個のコンデンサであるコンデンサＣＡＰ５０－０～５０－ｍと、ｍ＋１個のＮチャネル型ＭＯＳＦＥＴであるトランジスタＮＭ９０－０～９０－ｍと、を含む。

コンデンサＣＡＰ５０－０～５０－ｍの各々の一端は、共通のラインを介してＣＩＮ端子に接続されている。コンデンサＣＡＰ５０－０の他端は、トランジスタＮＭ９０－０のドレインに接続されている。同様に、コンデンサＣＡＰ５０－１～５０－ｍの他端は、トランジスタＮＭ９０－１～９０－ｍのドレインにそれぞれ接続されている。

トランジスタＮＭ９０－０～９０－ｍの各々のソースは、接地されている。トランジスタＮＭ９０－０～９０－ｍの各々のゲートには、反転選択信号ＩＴＭ＜０＞～ＩＴＭ＜ｍ＞が供給される。

図２２Ｂは、第３容量回路ＣＡＰ３０の一部である信号生成回路４５の構成を示す回路図である。信号生成回路４５は、ＮＯＲ５０－０～５０－ｋまでのｋ＋１個のＮＯＲゲート回路と、インバータＩＮＶ１０－０～１０－ｋまでのｋ＋１個のインバータと、を含む。また、信号生成回路４５は、ＮＯＲ６０－０～６０－ｍまでのｍ＋１個のＮＯＲゲート回路と、ＮＯＲ７０－０～７０－ｍまでのｍ＋１個のＮＯＲゲート回路と、１個のＮＯＲゲート回路ＮＯＲ８０と、を含む。

ＮＯＲ５０－０～５０－ｋの各々の出力端子は、インバータＩＮＶ１０－０～１０－ｋの入力端にそれぞれ接続されている。ＮＯＲ５０－０～５０－ｋの各々の入力端の一方には、選択信号ＴＰ＜０＞～ＴＰ＜ｋ＞がそれぞれ供給される。ＮＯＲ５０－０～５０－ｋの各々の入力端の他方は、すべてテスト端子ＴＥＳＴに接続されている。

インバータＩＮＶ１０－０～１０－ｋの各々の出力端は、図２２Ａに示す第３容量回路ＣＡＰ３０のトランジスタＮＭ８０－０～ＮＭ８０－ｋの各々のゲートに接続されている。インバータＩＮＶ１０－０～１０－ｋは、ＮＯＲ５０－０～５０－ｋの出力信号を反転した信号を、選択信号ＩＴＰ＜０＞～ＩＴＰ＜ｋ＞としてトランジスタＮＭ８０－０～ＮＭ８０－ｋの各々のゲートに供給する。

ＮＯＲ６０－０～６０－ｍの各々の出力端は、ＮＯＲ７０－０～７０－ｍの各々の入力端子の一方に接続されている。ＮＯＲ６０－０～６０－ｍの各々の入力端の一方は、信号入力端子Ｔ２＜ｍ：０＞に接続されており、マージン用トリミング信号ＴＭ＜ｍ：０＞の入力を受ける。ＮＯＲ６０－０～６０－ｍの各々の入力端の他方は、テスト端子ＴＥＳＴに接続されている。

ＮＯＲ７０－０～７０－ｍの各々の入力端子の他方は、すべてＮＯＲ８０の出力端に接続されている。ＮＯＲ８０の入力端の一方はイネーブル端子ＥＮに接続され、入力端の他方はテスト端子ＴＥＳＴに接続されている。ＮＯＲ７０－０～７０－ｍの各々の出力端は、図２２Ａに示す第３容量回路ＣＡＰ３０のトランジスタＮＭ９０－０～ＮＭ９０－ｍの各々のゲートに接続されている。ＮＯＲ７０－０～７０－ｍの各々は、反転選択信号ＩＴＭ＜０＞～ＩＴＭ＜ｍ＞を出力し、トランジスタＮＭ９０－０～ＮＭ９０－ｍの各々のゲートに供給する。

次に、本実施例の容量センサ回路１５の動作について説明する。

［非テストモード］
図２０の切替回路ＳＷのテスト端子ＴＥＳＴに供給されるテストモード信号ＴＥＳＴの信号レベルがＬレベルのとき、切替回路ＳＷのＣＩＮ０端子とＣＩＮ０Ｐ端子との間、及びＣＩＮ１端子とＣＩＮ１Ｐ端子との間がそれぞれ接続され、ＣＩＮ０Ｔ端子及びＣＩＮ１Ｔ端子の入力はＬレベルとなる。

また、切替回路ＳＷのテスト端子ＴＥＳＴ１に供給されるテスト信号ＩＴＥＳＴの信号レベルはＨレベルとなり、テスト端子ＴＥＳＴ２に供給される反転テスト信号ＩＴＥＳＴＢの信号レベルはＨレベルとなる。第３容量回路ＣＡＰ３０及び第２容量回路ＣＡＰ２０のＣＩＮ端子はともにアンプ回路３０に接続されないため、容量センサ回路１５の動作に影響しない。

第１容量回路ＣＡＰ１０のテスト端子ＴＥＳＴの入力はＬレベルとなるため、図２１Ｂのトリミング信号ＩＴＣ＜ｎ：０＞（すなわち、選択信号ＩＴＣ＜０＞～ＩＴＣ＜ｎ＞）は、第１トリミング信号ＴＣ＜ｎ：０＞（すなわち、選択信号ＴＣ＜０＞～ＴＣ＜ｎ＞）と同相の信号となる。また、ＩＴＭ＜ｍ：０＞（すなわち、反転選択信号ＩＴＭ＜０＞～ＩＴＭ＜ｍ＞）は、マージン用トリミング信号ＴＭ＜ｍ：０＞（すなわち、選択信号ＴＭ＜０＞～ＴＭ＜ｍ＞）及びイネーブル信号ＥＮのＡＮＤゲートと同様の挙動となる。これは実施例６の図１６と同じ状態である。このため、図２０の切替回路ＳＷに供給されるテストモード信号ＴＥＳＴがＬレベルのとき、実施例６と同じ動作が可能となる。

［テストモード］
次に、テスト信号ＴＥＳＴの信号レベルがＨレベルのとき、切替回路ＳＷのＣＩＮ０端子とＣＩＮ０Ｔ端子との間、及びＣＩＮ１端子とＣＩＮ１Ｔ端子との間が接続され、切替回路ＳＷのＣＩＮ０Ｐ端子及びＣＩＮ１Ｐ端子の入力はＬレベルとなる。

また、テスト信号ＩＴＥＳＴの信号レベルはＨレベル、反転テスト信号ＩＴＥＳＴＢの信号レベルはＨレベルとなる。コンデンサＣＡＰ０の一端及び第１容量回路ＣＡＰ１０のＣＩＮ端子はともにアンプ回路３０に接続されないため、容量センサ回路１５の動作に影響しない。

第２容量回路ＣＡＰ２０のテスト端子ＴＥＳＴの入力はＬレベルとなるため、図２１Ｂのトリミング信号ＩＴＣ＜ｎ：０＞（すなわち、選択信号ＩＴＣ＜０＞～ＩＴＣ＜ｎ＞）は、第１トリミング信号ＴＣ＜ｎ：０＞（すなわち、選択信号ＴＣ＜０＞～ＴＣ＜ｎ＞）と同相の信号となる。また、ＩＴＭ＜ｍ：０＞（すなわち、反転選択信号ＩＴＭ＜０＞～ＩＴＭ＜ｍ＞）は、マージン用トリミング信号ＴＭ＜ｍ：０＞（すなわち、選択信号ＴＭ＜０＞～ＴＭ＜ｍ＞）及びイネーブル信号ＥＮのＡＮＤゲートと同様の挙動となる。これは実施例６の図１６と同じ状態である。

また、第３容量回路ＣＡＰ３０のテスト端子ＴＥＳＴの入力はＬレベルとなるため、図２２ＢのＩＴＰ＜ｋ：０＞（すなわち、選択信号ＩＴＰ＜０＞～ＩＴＰ＜ｋ＞）は、容量値選択信号ＴＰ＜ｋ：０＞（すなわち、選択信号ＴＰ＜０＞～ＴＰ＜ｋ＞）と同相の信号となる。

ここで、第３容量回路ＣＡＰ３０の入力信号として、Ｈレベルのイネーブル信号ＥＮと、コンデンサＣＡＰ０の半導体集積回路外の寄生容量を想定した容量値選択信号ＴＰ＜ｋ：０＞と、第３容量回路ＣＡＰ３０の容量値がコンデンサＣＡＰ０の電極間の誘電体ＤＥが融解する前の容量値と融解した後の容量値との差分の半分になるようなマージン用トリミング信号ＴＭ＜ｍ：０＞を入力したとする。イネーブル信号ＥＮはＨレベルであるため、図２２ＢのＩＴＭ＜ｍ：０＞とＴＭ＜ｍ：０＞とは同相の信号となる。図２２ＡのコンデンサＣＡＰ５０－０～５０－ｍの容量値を図２１ＡのコンデンサＣＡＰ３０－０～３０－ｍの容量値の倍となるように設定しているとすると、コンデンサＣＡＰ５０－０～５０－ｍには、コンデンサＣＡＰ０の電極間の誘電体ＤＥが融解前の容量値と融解後の容量値との差分に相当する容量値が設定されていることになる。

この状態でキャリブレーションを実施し、第２容量回路ＣＡＰ２０の容量値と第３容量回路ＣＡＰ３０の容量値とが同じ容量値となるように第２トリミング信号ＴＣＯ＜ｎ：０＞が設定されたとする。このときのＴＣＯ＜ｎ：０＞のデータをＴＣ＜ｎ：０＞に入力し、Ｈレベルの容量センサ回路イネーブル信号ＣＳＲＥＮ及びＬレベルのキャリブレーションイネーブル信号ＣＡＬＥＮを供給して容量センサ回路１５を動作させると、キャリブレーションイネーブル信号ＣＡＬＥＮがＬレベルであるため制御信号ＩＣＡＬもＬレベルとなり、図２１ＢのＩＴＭ＜ｍ：０＞もすべてＬレベルとなる。コンデンサＣＡＰ３０－０～３０－ｍはすべて容量として機能しないため、第２容量回路ＣＡＰ２０の容量値は、第３容量回路ＣＡＰ３０の容量値からコンデンサＣＡＰ０の電極間の誘電体ＤＥが融解前の容量値と融解後の容量値との差分の半分に相当する容量値を差し引いた容量値に設定されることになる。

さらにＬレベルのイネーブル信号ＥＮを入力すると、図２２ＡのＩＴＭ＜ｍ：０＞はすべてＬレベルとなり、コンデンサＣＡＰ５０－０～５０－ｍはすべて容量値として機能しない。このため、第３容量回路ＣＡＰ３０の容量値は、第２容量回路ＣＡＰ２０の容量値からコンデンサＣＡＰ０の電極間の誘電体ＤＥが融解前の容量値と融解後の容量値との差分の半分に相当する容量値を差し引いた容量値に設定されることになる。

つまり、Ｈレベルのイネーブル信号ＥＮを入力することで、第２容量回路ＣＡＰ２０の容量値が第３容量回路ＣＡＰ３０の容量値よりもコンデンサＣＡＰ０の電極間の誘電体ＤＥが融解前の容量値と融解後の容量値との差分の半分に相当する容量値分だけ少ない状態で、容量センサ回路１５を動作させることができる。

また、Ｌレベルのイネーブル信号ＥＮを入力することで、第３容量回路ＣＡＰ３０の容量値が第２容量回路ＣＡＰ２０の容量値よりもコンデンサＣＡＰ０の電極間の誘電体ＤＥが融解前の容量値と融解後の容量値との差分の半分に相当する容量値分だけ少ない状態で、容量センサ回路１５を動作させることができる。

以上のように、本実施例の容量センサ回路１５によれば、テストモードにおいてキャリブレーション動作及び容量センサ動作を行うことが可能である。これは、コンデンサＣＡＰ０を接続していないウエハ段階でのテストに有効である。

次に、本発明の実施例８について説明する。図２３は、本実施例の容量センサ回路１５の構成を示すブロック図である。本実施例の容量センサ回路１５は、第１容量回路ＣＡＰ１０、第２容量回路ＣＡＰ２０及び第３容量回路ＣＡＰ３０に検出切替信号ＯＰＴが入力される点で、実施例７の容量センサ回路１５と異なる。

検出切替信号ＯＰＴは、コンデンサＣＡＰ０の容量値の減少の検出及び増減の検出を切り替えるために用いられる容量増減検出切替信号である。検出切替信号ＯＰＴがＬレベルのとき、容量センサ回路１５はコンデンサＣＡＰ０の容量減少を検出するように制御される。検出切替信号ＯＰＴがＨレベルのとき、容量センサ回路１５はコンデンサＣＡＰ０の容量増加を検出するように制御される。検出切替信号ＯＰＴは、第１容量回路ＣＡＰ１０、第２容量回路ＣＡＰ２０及び第３容量回路ＣＡＰ３０に設けられた信号入力端子ＯＰＴに供給される。

キャリブレーション回路ＣＡＬ、アンプ回路３０、切替回路ＳＷ、コンデンサＣＡＰ０、抵抗Ｒ０、抵抗Ｒ１、ダイオードＤ０～Ｄ３、及びＰＡＤ０～２の構成は実施例７の容量センサ回路１５と同様である。

本実施例の第１容量回路ＣＡＰ１０は、図２１Ａに示す実施例７の第１項電サ容量回路ＣＡＰ１０と同様の基本構成を有し、信号生成回路４４の構成において実施例７の容量回路ＣＡＰ１０と異なる。なお、第２容量回路ＣＡＰ２０も第１容量回路ＣＡＰ１０と同様の構成を有する。

図２４は、本実施例の第１容量回路ＣＡＰ１０の信号生成回路４４の構成を示す回路図である。なお、第２容量回路ＣＡＰ２０も同様の構成の信号生成回路４４を有する。本実施例の信号生成回路４４は、ＥＮ制御部５１を有する点で実施例７の信号生成回路４４と異なる。

ＥＮ制御部５１は、２入力のＮＡＮＤゲート回路であるＮＡＮＤ８０、ＮＡＮＤ８１及びＮＡＮＤ８２と、インバータＩＮＶ１２０及びＩＮＶ１２１と、を含む。

ＮＡＮＤ８１の入力端の一方は、インバータＩＮＶ１２１の入力端と共通に、第１容量回路ＣＡＰ１０のイネーブル端子ＥＮに接続されている。ＮＡＮＤ８１の入力端の他方は、インバータＩＮＶ１２０の出力端に接続されている。

ＮＡＮＤ８２の入力端の一方は、インバータＩＮＶ１２１の出力端に接続されている。ＮＡＮＤ８２の入力端の他方は、インバータＩＮＶ１２０の入力端と共通に、第１容量回路ＣＡＰ１０の信号入力端子ＯＰＴに接続されている。

ＮＡＮＤ８０の入力端の一方は、ＮＡＮＤ８１の出力端に接続されている。ＮＡＮＤ８０の入力端の他方は、ＮＡＮＤ８２の出力端に接続されている。ＮＡＮＤ８０の出力端は、ＮＯＲ４０の入力端の一方に接続されている。ＥＮ制御部５１は、イネーブル端子ＥＮ及び信号入力端子ＯＰＴに供給された信号に基づいてイネーブル信号ＩＥＮを生成し、ＮＯＲ４０の入力端の一方に供給する。

図２５は、本実施例の第３容量回路ＣＡＰ３０の信号生成回路４５の構成を示す回路図である。本実施例の信号生成回路４５は、ＥＮ制御部５２を有する点で実施例７の信号生成回路４５と異なる。

ＥＮ制御部５２は、２入力のＮＡＮＤゲート回路であるＮＡＮＤ９０、ＮＡＮＤ９１及びＮＡＮＤ９２と、インバータＩＮＶ１３０及びＩＮＶ１３１と、を含む。

ＮＡＮＤ９１の入力端の一方は、インバータＩＮＶ１３１の入力端と共通に、第３容量回路ＣＡＰ３０のイネーブル端子ＥＮに接続されている。ＮＡＮＤ９１の入力端の他方は、インバータＩＮＶ１３０の出力端に接続されている。

ＮＡＮＤ９２の入力端の一方は、インバータＩＮＶ１３１の出力端に接続されている。ＮＡＮＤ９２の入力端の他方は、インバータＩＮＶ１３０の入力端と共通に、第３容量回路ＣＡＰ３０の信号入力端子ＯＰＴに接続されている。

ＮＡＮＤ９０の入力端の一方は、ＮＡＮＤ９１の出力端に接続されている。ＮＡＮＤ９０の入力端の他方は、ＮＡＮＤ９２の出力端に接続されている。ＮＡＮＤ９０の出力端は、ＮＯＲ８０の入力端の一方に接続されている。ＥＮ制御部５２は、イネーブル端子ＥＮ及び信号入力端子ＯＰＴに供給された信号に基づいてイネーブル信号ＩＥＮを生成し、ＮＯＲ８０の入力端の一方に供給する。

次に、本実施例の容量センサ回路１５の動作について説明する。

［検出切替信号ＯＰＴがＬレベルの状態］
検出切替信号ＯＰＴがＬレベルのとき、図２４に示すＥＮ制御部５１はＥＮと同相のイネーブル信号ＩＥＮを出力し、ＮＯＲ４０の入力端の一方に供給する。これにより、本実施例の信号生成回路４４は、図２１Ｂに示す実施例７の信号生成回路４４と同じ状態となる。

また、検出切替信号ＯＰＴがＬレベルであるため、図２５に示すＥＮ制御部５２はＥＮと同相のイネーブル信号ＩＥＮを出力し、ＮＯＲ８０の入力端の一方に供給する。これにより、本実施例の信号生成回路４５は、図２２Ｂに示す実施例７の信号生成回路４５と同じ状態となる。

［検出切替信号ＯＰＴがＨレベルの状態］
次に、検出切替信号ＯＰＴがＨレベルのとき、図２４のＥＮ制御部５１は、ＥＮを反転した信号をイネーブル信号ＩＥＮとして出力し、ＮＯＲ４０の入力端の一方に供給する。同様に、図２５のＥＮ制御部５２は、ＥＮを反転した信号をイネーブル信号ＩＥＮとして出力し、ＮＯＲ８０の入力端の一方に供給する。

［非テストモード］
このとき、図２３に示す切替回路ＳＷのテスト端子ＴＥＳＴにＬレベルのテスト信号ＴＥＳＴが入力されると、切替回路ＳＷのＣＩＮ０端子とＣＩＮ０Ｐ端子との間、及びＣＩＮ１端子とＣＩＮ１Ｐ端子との間がそれぞれ接続され、切替回路ＳＷのＣＩＮ０Ｔ端子及びＣＩＮ１Ｔ端子の入力はＬレベルとなる。また、テスト信号ＩＴＥＳＴはＬレベル、反転テスト信号ＩＴＥＳＴＢはＨレベルとなる。

第３容量回路ＣＡＰ３０及び第２容量回路ＣＡＰ２０のＣＩＮ端子は、ともにアンプ回路３０には接続されないため、容量センサ回路１５の動作に影響しない。第１容量回路ＣＡＰ１０のテスト端子ＴＥＳＴの入力はＬレベルとなるため、図２４のトリミング信号ＩＴＣ＜ｎ：０＞（すなわち、選択信号ＩＴＣ＜０＞～ＩＴＣ＜ｎ＞）は、第１トリミング信号ＴＣ＜ｎ：０＞（すなわち、選択信号ＴＣ＜０＞～ＴＣ＜ｎ＞）と同相の信号となる。また、ＩＴＭ＜ｍ：０＞（すなわち、反転選択信号ＩＴＭ＜０＞～ＩＴＭ＜ｍ＞）は、マージン用トリミング信号ＴＭ＜ｍ：０＞（すなわち、選択信号ＴＭ＜０＞～ＴＭ＜ｍ＞）及びイネーブル信号ＥＮのＡＮＤゲートと同様の挙動となる。

この状態でキャリブレーションを実施すると、キャリブレーションイネーブル信号ＣＡＬＥＮがＨレベルであるため、制御信号ＩＣＡＬはＨレベルとなり、図２４のイネーブル信号ＩＥＮはＬレベル、つまりＩＴＭ＜ｍ：０＞はすべてＬとなる。これにりより、コンデンサＣＡＰ３０－０～３０－ｍが容量として機能しない状態となり、第１容量回路ＣＡＰ１０はコンデンサＣＡＰ０と同じ容量値となる。

キャリブレーション後に容量センサ回路１５を動作させる場合、キャリブレーションイネーブル信号ＣＡＬＥＮはＬレベルになるため、制御信号ＩＣＡＬはＬレベルとなり、図２４のイネーブル信号ＩＥＮはＨレベル、つまりＩＴＭ＜ｍ：０＞はＴＭ＜ｍ：０＞と同相の信号となる。このため、第１容量回路ＣＡＰ１０の容量値は、コンデンサＣＡＰ０の寄生容量を含めた容量値に、コンデンサＣＡＰ０の電極間の誘電体ＤＥが融解する前の容量値と融解後の容量値との差分の半分を足した容量値に設定されることになる。

［テストモード］
テスト信号ＴＥＳＴがＨレベルのとき、切替回路ＳＷのＣＩＮ０端子とＣＩＮ０Ｔ端子との間、及びＣＩＮ１端子とＣＩＮ１Ｔ端子との間がそれぞれ接続され、切替回路ＳＷのＣＩＮ０Ｐ端子及びＣＩＮ１Ｐ端子の入力はＬレベルとなる。また、テスト信号ＩＴＥＳＴはＨレベル、反転テスト信号ＩＴＥＳＴＢはＬレベルとなる。

コンデンサＣＡＰ０の一端及び第１容量回路ＣＡＰ１０のＣＩＮ端子はともにアンプ回路３０に接続されないため、容量センサ回路１５の動作に影響しない。第２容量回路ＣＡＰ２０のテスト端子ＴＥＳＴの入力はＬレベルとなるため、図２４のトリミング信号ＩＴＣ＜ｎ：０＞は、第１トリミング信号ＴＣ＜ｎ：０＞と同相の信号となる。また、ＩＴＭ＜ｍ：０＞は、マージン用トリミング信号ＴＭ＜ｍ：０＞及びイネーブル信号ＥＮのＡＮＤゲートと同様の挙動となる。

また、第３容量回路ＣＡＰ３０のテスト端子ＴＥＳＴの入力はＬレベルとなるため、図２５のＩＴＰ＜ｋ：０＞（すなわち、選択信号ＩＴＰ＜０＞～ＩＴＰ＜ｋ＞）は、容量値選択信号ＴＰ＜ｋ：０＞（すなわち、選択信号ＴＰ＜０＞～ＴＰ＜ｋ＞）と同相の信号となる。

ここで、第３容量回路ＣＡＰ３０の入力信号として、Ｈレベルのイネーブル信号ＥＮと、コンデンサＣＡＰ０の半導体集積回路外の寄生容量を想定した容量値選択信号ＴＰ＜ｋ：０＞と、第３容量回路ＣＡＰ３０の容量値がコンデンサＣＡＰ０の電極間の誘電体ＤＥが融解する前の容量値と融解した後の容量値との差分の半分になるようなマージン用トリミング信号ＴＭ＜ｍ：０＞を入力したとする。イネーブル信号ＥＮはＨレベルであるため、図２５のＩＴＭ＜ｍ：０＞はすべてＬとなり、図２２Ａに示すコンデンサＣＡＰ５０－０～５０－ｍ（すなわち、本実施例の第３容量回路ＣＡＰ３０の第２回路部３０Ｂを構成するコンデンサ）は、すべて容量として機能しない。

この状態でキャリブレーションを実施し、第２容量回路ＣＡＰ２０の容量値とコンデンサＣＡＰ０の容量値とが同じ容量値となるように第２トリミング信号ＴＣＯ＜ｎ：０＞が設定されたとする。このときのＴＣＯ＜ｎ：０＞のデータをＴＣ＜ｎ：０＞に入力し、Ｈレベルの容量センサ回路イネーブル信号ＣＳＲＥＮ及びＬレベルのキャリブレーションイネーブル信号ＣＡＬＥＮを供給して容量センサ回路１５を動作させると、キャリブレーションイネーブル信号ＣＡＬＥＮがＬレベルであるため制御信号ＩＣＡＬもＬレベルとなり、図２４のＩＴＭ＜ｍ：０＞とＴＭ＜ｍ：０＞は同相の信号となる。

これにより、第２容量回路ＣＡＰ２０の容量値は、第３容量回路ＣＡＰ３０の容量値に、コンデンサＣＡＰ０の電極間の誘電体ＤＥが融解する前の容量値と融解後の容量値との差分の半分を足した容量値に設定されることになる。

さらにＬレベルのイネーブル信号ＥＮを入力すると、図２５のＩＴＭ＜ｍ：０＞とＴＭ＜ｍ：０＞は同相の信号となる。図２２ＡのコンデンサＣＡＰ５０－０～５０－ｍの容量値を図２１ＡのコンデンサＣＡＰ３０－０～３０－ｍ（すなわち、本実施例の第２容量回路ＣＡＰ２０の第２回路部１０Ｂを構成するコンデンサ）の容量値の倍となるように設定しているとすると、コンデンサＣＡＰ５０－０～５０－ｍには、コンデンサＣＡＰ０の電極間の誘電体ＤＥが融解前の容量値と融解後の容量値との差分に相当する容量値が設定されていることになる。第３容量回路ＣＡＰ３０の容量値は、第２容量回路ＣＡＰ２０の容量値に、コンデンサＣＡＰ０の電極間の誘電体ＤＥが融解する前の容量値と融解後の容量値との差分の半分を足した容量値に設定されることになる。

つまり、Ｈレベルのイネーブル信号ＥＮを入力することで、第２容量回路ＣＡＰ２０の容量値が第３容量回路ＣＡＰ３０の容量値よりもコンデンサＣＡＰ０の電極間の誘電体ＤＥが融解前の容量値と融解後の容量値との差分の半分に相当する容量値分だけ多い状態で、容量センサ回路１５を動作させることができる。

また、Ｌレベルのイネーブル信号ＥＮを入力することで、第３容量回路ＣＡＰ３０の容量値が第２容量回路ＣＡＰ２０の容量値よりもコンデンサＣＡＰ０の電極間の誘電体ＤＥが融解前の容量値と融解後の容量値との差分の半分に相当する容量値分だけ多い状態で、容量センサ回路１５を動作させることができる。

以上のように、本実施例の容量センサ回路１５によれば、非テストモード及びテストモードにおいてキャリブレーション動作及び容量センサ回路１５による容量増加の検出動作を行うことが可能である。

なお、本発明は上記実施形態に限定されない。例えば、上記実施例１では、排他的論理ゲート回路３６がＮＡＮＤゲート回路及びインバータから構成されている例について説明したが、他の論理ゲート回路や素子を用いて等価な構成を実現してもよい。

また、上記実施例２では、第２ラッチ回路ＬＴ２が排他的論理ゲート回路３６の一部の出力信号を記憶する例について説明したが、その回路構成は特に限定されない。また、ラッチ回路ではなく、他の順序回路を用いて信号を記憶するように構成してもよい。

また、上記実施例３では、抵抗Ｒ０及びＲ１、ダイオードＤ０～Ｄ３及び寄生容量を用いて容量センサ回路１５に静電気対策及びノイズ対策を施す例について説明した。しかし、ダイオードの代わりに他の静電気保護素子を用いて静電気対策を実現するように構成してもよい。また、他の素子を用いてノイズ除去フィルタを構成してもよい。

また、上記実施例４では、アンプ回路３０にインバータ及びＮＭＯＳトランジスタを追加することにより、ＰＡＤ０及びＰＡＤ１をハイインピーダンス状態にする例について説明したが、他の素子を用いて同様の構成を実現してもよい。

また、上記実施例５では、半導体集積回路内の容量回路においてコンデンサ及びＮＭＯＳトランジスタを用いた例について説明したが、コンデンサの種類は特に限定されない。ＮＭＯＳキャパシタ、ＭＩＭ（Metal Insulator Metal）キャパシタ、ＭＯＭ（Metal Oxide Metal）キャパシタ等、どのようなコンデンサを用いてもよい。また、ＮＭＯＳトランジスタの代わりに他の素子を用いてもよい。

また、上記実施例６では、半導体集積回路内の容量回路においてコンデンサ及びＮＭＯＳトランジスタを用い、それらを選択する回路においてインバータ及びＮＡＮＤゲート回路を用いた例について説明した。しかし、インバータ及びＮＡＮＤゲート回路に限られず、他の論理ゲート回路を用いて構成してもよい。

また、上記実施例６では、キャリブレーション回路ＣＡＬをクロック信号制御回路、ラッチ回路、インバータ、ＮＡＮＤゲート回路、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを用いて構成する例について説明したが、クロック信号制御回路やラッチ回路の構成は特に限定されない。また、インバータやＮＡＮＤゲート回路の代わりに、他の順序回路や論理ゲートを用いてもよい。ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの代わりに他の素子を用いてもよい。

また、上記実施例７では、切替回路によりテストモード用の容量回路と非テストモード用の容量回路とを切り替え、テストモード用容量回路においてキャリブレーション動作や容量変化の検出をする例について説明したが、切替回路はどのような回路構成であってもよい。また、半導体集積回路内の容量回路においてコンデンサ及びＮＭＯＳトランジスタを用い、それらを選択する回路においてインバータ及びＮＯＲゲート回路を用いる例について説明した。しかし、インバータ及びＮＯＲゲート回路の代わりに他の論理ゲート回路を用いてもよい。

また、上記実施例８では、半導体集積回路内の容量回路においてＮＡＮＤゲート回路及びインバータを追加し、キャリブレーション中に容量変化分の容量値を加え、キャリブレーション後に削除する方法と、容量変化分の容量値をキャリブレーション中には加えず、キャリブレーション後に追加する方法と、を切り替えることで、容量増加の検出と容量減少の検出とを切り替える例について説明した。しかし、半導体集積回路内の容量回路の構成は上記のものに限られず、他の論理ゲート回路や素子を用いて構成してもよい。

１００ 送信装置
２００ 受信装置
１１ 制御部
１２ 記憶部
１３ クロック生成部
１４ 通信部
１５ 容量センサ回路
２１ 制御部
２２ 通信部
２３ 記憶部
１５Ａ 内部回路
１５Ｂ 外部回路
ＣＡＰ０，ＣＡＰ１ コンデンサ
ＡＳ 吸収部
３０ アンプ回路
３１ 制御部
３２ バイアス信号生成部
３３ 第１の電流供給部
３４ 第２の電流供給部
３５ 差動アンプ部
３６ 排他的論理ゲート回路
３７ インバータ部
３８ データラッチ部
３９ 第２制御部
４１ 制御回路
４２ トリミング信号生成回路
４３ キャリブレーション用トリミング信号生成回路
４４ 信号生成回路
４５ 信号生成回路
５１ ＥＮ制御部
５２ ＥＮ制御部

Claims (16)

1. 環境の変化に応じて静電容量が第１容量と第２容量との間に変化する容量変動コンデンサと電気的に接続可能に構成され、前記容量変動コンデンサの静電容量が基準容量値を超えて変化したか否かを判定する半導体集積回路であって、
   前記第１容量と前記第２容量との間の固定静電容量を前記基準容量値として有する基準コンデンサと、
   クロック信号に応じて第１ノードを介して前記容量変動コンデンサを充電するとともに、第２ノードを介して前記基準コンデンサを充電し、前記第１ノードの電位と前記第２ノードの電位との電位差を増幅し、増幅した前記電位差に基づいて、前記容量変動コンデンサの静電容量が前記基準容量値を超えて変化したか否かを示す２値の判定信号を出力するアンプ回路と、
   を有することを特徴とする半導体集積回路。
2. 前記アンプ回路は、
   前記第１ノードの電位と前記第２ノードの電位との電位差を増幅し、増幅された前記電位差を示す電位差信号を生成する差動増幅部と、
   前記差動増幅部にバイアス信号を供給し、前記差動増幅部の動作電流を制御するバイアス制御部と、
   前記電位差信号に基づいて、前記２値の判定信号を出力する出力部と、
   を含み、
   前記容量変動コンデンサの静電容量の変化により、前記第１ノードの電位の上昇度と前記第２ノードの電位の上昇度との差異が所定未満である状態となった場合、前記出力部は当該状態となる直前の前記判定信号を保持して出力し、前記バイアス制御部は前記差動増幅部に流れる電流を停止させる、
   ことを特徴とする請求項１に記載の半導体集積回路。
3. 前記バイアス制御部は、前記第１ノードの電位の上昇度と前記第２ノードの電位の上昇度との差異が所定未満である状態となった場合、前記容量変動コンデンサ及び前記基準コンデンサを放電することにより、前記差動増幅部に流れる電流を停止させることを特徴とする請求項２に記載の半導体集積回路。
4. 前記出力部は、
   前記電位差信号を保持し、保持した前記電位差信号に基づいて前記判定信号を出力する第１ラッチ回路と、
   前記バイアス信号を保持し、前記第１ノードの電位の上昇度と前記第２ノードの電位の上昇度との差異が所定未満になったか否かを示す検出信号を出力する第２ラッチ回路と、
   を含むことを特徴とする請求項２又は３に記載の半導体集積回路。
5. 前記容量変動コンデンサの一端と前記第１ノードとを接続する第１パッドと、
   一端が前記第１ノードに接続され、他端が前記第１パッドを介して前記容量変動コンデンサの一端に接続された第１抵抗と、
   一端が前記第２ノードに接続され、他端が前記基準コンデンサの一端に接続された第２抵抗と、
   前記第２抵抗の他端に接続された第２パッドと、
   前記基準コンデンサの他端と前記容量変動コンデンサを接続する第３パッドと、
   前記第１抵抗の他端と前記第１パッドとの間に接続された少なくとも１のダイオードからなる第１ダイオード部と、
   前記第２抵抗の他端と前記第２パッドとの間に接続された少なくとも１のダイオードからなる第２ダイオード部と、
   を含むことを特徴とする請求項２乃至４のいずれか１に記載の半導体集積回路。
6. 前記アンプ回路は、テストモード信号の供給に応じて、前記第１ノード及び前記第２ノードがハイインピーダンス状態となるように制御するとともに、バイアス信号生成部を制御して前記差動増幅部の動作電流を遮断させる、
   ことを特徴とする請求項２乃至５のいずれか１に記載の半導体集積回路。
7. 環境の変化に応じて静電容量が第１容量と第２容量との間に変化する容量変動コンデンサと電気的に接続可能に構成され、前記容量変動コンデンサの静電容量が基準容量値を超えて変化したか否かを判定する半導体集積回路であって、
   複数のコンデンサを含み、静電容量として容量値を供給するために前記複数のコンデンサの全てまたは一部を選択可能に構成された第１容量回路と、
   クロック信号に応じて第１ノードを介して前記容量変動コンデンサを充電するとともに第２ノードを介して前記第１容量回路のコンデンサを充電し、前記第１ノードの電位と前記第２ノードの電位との電位差を増幅し、増幅した前記電位差に基づいて、前記容量変動コンデンサの静電容量が前記第１容量回路の容量値を超えて変化したか否かを示す２値の判定信号を出力するアンプ回路と、
   を有することを特徴とする半導体集積回路。
8. 前記アンプ回路は、
   前記第１ノードに接続され、前記容量変動コンデンサを充電する第１充電部と、
   前記第２ノードに接続され、前記第１容量回路のコンデンサを充電する第２充電部と、
   前記第１ノードの電位と前記第２ノードの電位との電位差を増幅し、増幅された前記電位差を示す電位差信号を生成する差動増幅部と、
   前記差動増幅部にバイアス信号を供給し、前記差動増幅部の動作電流を制御するバイアス制御部と、
   前記電位差信号に基づいて、前記２値の判定信号を出力する出力部と、
   を含み、
   前記第１容量回路は、容量値選択信号に基づいて前記複数のコンデンサの各々と前記第２ノードとの接続及び非接続を切り替えることにより、静電容量を選択的に変更することを特徴とする請求項７に記載の半導体集積回路。
9. 前記アンプ回路のキャリブレーションを実行するキャリブレーション回路を有し、
   前記キャリブレーション回路は、前記アンプ回路のキャリブレーションを実行するキャリブレーション期間において、前記容量変動コンデンサの寄生容量をキャンセルするための第１トリミング信号と、前記第１容量回路の容量値を設定するための第２トリミング信号と、を前記第１容量回路に供給し、
   前記キャリブレーション期間の後の通常動作期間において、前記第２トリミング信号を前記第１容量回路に供給することを特徴とする請求項８に記載の半導体集積回路。
10. 前記第２トリミング信号のデータ値を格納する記憶部を有し、
    前記キャリブレーション回路は、前記半導体集積回路の電源投入後に当該データ値を前記記憶部から読み出し、前記第１トリミング信号として出力することを特徴とする請求項９に記載の半導体集積回路。
11. 複数のコンデンサを含み、容量値を選択的に変更可能に構成された第２容量回路と、
    複数のコンデンサを含み、容量値を選択的に変更可能に構成された第３容量回路と、
    テストモードと非テストモードとを切り替える切替信号の供給を受け、当該切替信号に応じて前記容量変動コンデンサ、前記第１容量回路、前記第２容量回路及び前記第３容量回路と、前記アンプ回路との間の接続を切り替える切替回路と、
    を有し、
    前記切替回路は、
    テストモードへの切り替えを示す前記切替信号に応じて、前記第２容量回路と前記アンプ回路との間、及び前記第３容量回路と前記アンプ回路との間を接続し、
    非テストモードへの切り替えを示す前記切替信号に応じて、前記容量変動コンデンサと前記アンプ回路との間、及び前記第１容量回路と前記アンプ回路との間を接続する、
    ことを特徴とする請求項８乃至１０のいずれか１に記載の半導体集積回路。
12. 前記テストモードにおいて、前記第１充電部は前記第２容量回路を充電し、前記第２充電部は前記第３容量回路を充電し、
    前記差動増幅部は、前記第２容量回路と前記第３容量回路との容量差に応じた電位差を増幅し、
    前記出力部は、増幅された前記電位差に応じた前記判定信号を出力することを特徴とする請求項１１に記載の半導体集積回路。
13. 前記第１容量回路、前記第２容量回路及び前記第３容量回路の各々は、前記アンプ回路の動作を第１検出モード及び第２検出モードのいずれか一方に設定するための制御信号の供給を受け、
    前記アンプ回路は、前記テストモード且つ前記第１検出モードにおいて、前記容量変動コンデンサの容量値が前記第１容量回路の容量値よりも減少したことを検出するように動作し、
    前記テストモード且つ前記第２検出モードにおいて、前記容量変動コンデンサの容量値が前記第１容量回路の容量値よりも増加したことを検出するように動作することを特徴とする請求項１１又は１２に記載の半導体集積回路。
14. 前記アンプ回路は、前記非テストモード且つ前記第１検出モードにおいて、前記第２容量回路の容量値が前記第３容量回路の容量値よりも減少したことを検出するように動作し、
    前記非テストモード且つ前記第２検出モードにおいて、前記第２容量回路の容量値が前記第３容量回路の容量値よりも増加したことを検出するように動作することを特徴とする請求項１３に記載の半導体集積回路。
15. 環境の変化に応じて静電容量が第１容量から第２容量に変化する容量変動コンデンサと、
    前記第１容量と前記第２容量との間の静電容量を基準容量値として有する基準コンデンサと、
    クロック信号に応じて第１ノードを介して前記容量変動コンデンサを充電するとともに、第２ノードを介して前記基準コンデンサを充電し、前記第１ノードの電位と前記第２ノードの電位との電位差を増幅し、増幅した前記電位差に基づいて、前記容量変動コンデンサの静電容量が前記基準容量値を超えて変化したか否かを示す２値の判定信号を出力するアンプ回路と、
    を有することを特徴とする容量センサ回路。
16. 環境の変化に応じて静電容量が第１容量から第２容量に変化する容量変動コンデンサと、
    複数のコンデンサを含み、静電容量の容量値を選択的に変更可能に構成された第１容量回路と、
    クロック信号に応じて第１ノードを介して前記容量変動コンデンサを充電するとともに、第２ノードを介して前記第１容量回路のコンデンサを充電し、前記第１ノードの電位と前記第２ノードの電位との電位差を増幅し、増幅した前記電位差に基づいて、前記容量変動コンデンサの静電容量が前記第１容量回路の容量値を超えて変化したか否かを示す２値の判定信号を出力するアンプ回路と、
    を有することを特徴とする容量センサ回路。

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