JP2023161603A - 半導体装置及び容量センサ装置 - Google Patents

Abstract

【目的】コンデンサの静電容量を高い精度で検知することが可能な半導体装置及び容量センサ装置を提供することを目的とする。【構成】本発明は、検知対象となるコンデンサと第１のノードの間に接続され、コンデンサを外部接続する為の電極パッドと、基準静電容量を有し基準静電容量を第２のノードに付加する基準容量回路と、第１及び第２の中継端子を含み、第１の中継端子から第１のノードを介して充電電流を電極パッドに供給すると共に、第２の中継端子から第２のノードを介して充電電流を基準容量回路に供給し、引き続き第１の中継端子及び第２の中継端子各々の電位の大きさを比較することでコンデンサの静電容量の検出及びコンデンサの静電容量が変化したか否かを判定する判定回路と、指定された静電容量を第１のノードに付加する、静電容量が可変な補正容量回路と、を有する。【選択図】図５

Description

本発明は、コンデンサの静電容量の変化を検出する容量センサ回路を含む半導体装置及び容量センサ装置に関する。

物品の搬送中または保管中にその物品が晒された環境温度の変化の履歴を検出し、検出した情報を無線送信する機能を備えたＩＣタグが提案されている（例えば、特許文献１）。

当該ＩＣタグには、環境温度の変化を検出するセンサとして、蝋の塊を誘電体として電極間に充填したコンデンサ、及び蝋の塊が液化した場合に液状の蝋を吸収する吸収部からなるセンサーコンデンサを用いている。つまり、当該センサーコンデンサでは、環境温度が蝋の融点に達するほどの高温に至ると、その電極間に充填されていた蝋が液化して吸収部に吸収され、当該電極間に挟まれた領域は空気で満たされる。この際、空気の誘電率は蝋の誘電率よりも小さいため、センサーコンデンサの静電容量は減少し、インピーダンスが増加する。

そこで、ＩＣタグには、このインピーダンスを当該センサーコンデンサの静電容量として検出し、その検出結果を示すデータを無線送信させる回路が設けられている。

当該ＩＣタグから無線送信されたデータは、所定の受信装置で受信される。受信装置は、所定の閾値と、受信した検出結果、つまりセンサーコンデンサのインピーダンスの値とを比較し、蝋が融解したか否かを判定する。この際、蝋が融解したと判定した場合には、現時点までに蝋の融点を超えるような高い温度環境に晒された経緯があることが確認される。

また、このようなＩＣタグとして、所定の閾値を用いるのではなく、比較用の基準となる基準静電容量を提供する容量回路を半導体装置内に設けておき、この容量回路の基準静電容量とサンサーコンデンサとを充放電した際の端子電位同士を比較することで、当該コンデンサの静電容量を半導体装置内で検出する容量センサ装置が提案されている（例えば特許文献２参照）。

特開２００７－３３３４８４号公報 特開２０２１－７１３６３号公報

ところで、特許文献２に記載の容量センサ装置では、製造バラツキ等に伴い、上記したセンサーコンデンサに対する静電容量の検出結果に誤差が生じる場合があり、検出精度の低下を招くおそれがあった。

そこで、本発明は、コンデンサの静電容量を高い精度で検知することが可能な半導体装置及び容量センサ装置を提供することを目的とする。

本発明に係る半導体装置は、検知対象となるコンデンサと第１のノードとの間に接続され、前記コンデンサを外部接続する為の電極パッドと、基準静電容量を有し前記基準静電容量を第２のノードに付加する基準容量回路と、第１及び第２の中継端子を含み、前記第１の中継端子から前記第１のノードを介して充電電流を前記電極パッドに供給すると共に、前記第２の中継端子から前記第２のノードを介して充電電流を前記基準容量回路に供給し、引き続き前記第１の中継端子及び前記第２の中継端子各々の電位の大きさを比較することで前記コンデンサの静電容量の検出及び前記コンデンサの静電容量が変化したか否かを判定する判定回路と、指定された静電容量を前記第１のノードに付加する、静電容量が可変な補正容量回路と、を有する。

本発明に係る容量センサ装置は、環境変化に応じて静電容量が変化するセンサーコンデンサと、前記センサーコンデンサの電極が接続されている第１のノードと、基準静電容量を有し前記基準静電容量を第２のノードに付加する基準容量回路と、第１及び第２の中継端子を含み、前記第１の中継端子から前記第１のノードを介して充電電流を前記センサーコンデンサの電極に供給すると共に、前記第２の中継端子から前記第２のノードを介して充電電流を前記基準容量回路に供給し、引き続き前記第１の中継端子及び前記第２の中継端子各々の電位の大きさを比較することで前記センサーコンデンサの静電容量が変化したか否かを判定する判定回路と、指定された静電容量を前記第１のノードに付加する、静電容量が可変な補正容量回路と、を有する。

本発明によれば、製造バラツキ等に起因して検知対象となるコンデンサの静電容量の検出結果に所望とする静電容量よりも低くなる低下誤差が生じている場合には、補正容量回路により、その静電容量の低下誤差分を増加する補正を行うことができる。

よって、本発明によれば、製造バラツキに拘わらず、高い精度でコンデンサの静電容量を検知することが可能となる。

容量センサ装置を含むセンサータグ１５０の外観を表す斜視図である。 センサータグ１５０の保護板１２０を透過して基板１１０の表面に形成されているデバイスを眺めた平面図である。 センサータグ１５０及びリーダーライタ２００間で無線通信を行う際の形態を示す図である。 ＩＣチップ１００に形成されている回路の構成を示すブロック図である。 容量センサ回路１５の構成を示すブロック図である。 切替回路ＳＷの動作を表す図である。 判定回路ＪＣの構成を示す回路図である。 キャリブレーション回路ＣＡＬに含まれる制御回路４１、トリミング信号選択回路４２、及びクロック信号制御回路ＣＬＫＣを示す回路図である。 キャリブレーション回路ＣＡＬに含まれるトリミング信号生成回路４３を示す回路図である。 容量回路ＣＡＰ１０（ＣＡＰ２０）の内部構成を示す回路図である。 容量回路ＣＡＰ３０の内部構成を示す回路図である。 補正容量回路ＴＲＭ０の内部構成を示す回路図である。 センサーコンデンサ５０を電極パッドＰ０及びＰ２に接続した場合における容量センサ回路１５内の状態を記述したブロック図である。 キャリブレーション動作を表すタイムチャートである。 判定回路ＪＣの内部動作を表すタイムチャートである。 センサーコンデンサ５０を電極パッドＰ３及びＰ２に接続した場合における容量センサ回路１５内の状態を記述したブロック図である。 電極パッドＰ２及び切替回路ＳＷの入力端子ＣＩＮ０Ｍ２間に含まれる回路の等価回路図である。 テストモードでの容量センサ回路１５内の状態を記述したブロック図である。 容量センサ回路１５の変形例を示すブロック図である。 容量センサ回路１５の他の構成を示すブロック図である。

以下に本発明の好適な実施例を詳細に説明する。なお、以下の各実施例における説明及び添付図面においては、実質的に同一または等価な部分には同一の参照符号を付している。

図１は、本発明に係る容量センサ装置を含むセンサータグ１５０の外観を表す斜視図である。尚、センサータグ１５０は、自身が所定の温度より高い環境温度に晒されたことがあったか否かを検出し、その旨を無線送信する機能を備えた例えばパッシブ型のＲＦＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）ＩＣタグである。

センサータグ１５０は、以下に説明する複数のデバイスが一方の面に形成されている基板１１０と、当該複数のデバイスを覆うように基板１１０の一方の面に貼着されている保護板１２０と、を含む。尚、基板１１０及び保護板１２０は、例えばＰＥＴ（ポリエチレンテレフタレート）等のフレキシブル基板である。

図２は、図１に示す白抜き矢印の方向から、センサータグ１５０の保護板１２０を透過して基板１１０の表面に形成されているデバイスを眺めた平面図である。

図２に示すように、基板１１０の一方の面上には、ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）チップ１００、アンテナ２０、及びセンサーコンデンサ５０等のデバイスが形成されている。

アンテナ２０は、例えば導電性の配線材料からなり、半導体装置としてのＩＣチップ１００の電極パッドに接続されている。

センサーコンデンサ５０は、自身の静電容量が周囲の温度によって不可逆的に変化する構造を有し、当該静電容量の変化に基づき環境温度の変化を検知する温度センサとして機能する。

例えば、センサーコンデンサ５０は、図２に示すように、基板１１０の一方の面上において当該一方の面に沿って配置された櫛型形状の電極Ｗ１及びＷ２と、電極Ｗ１及びＷ２各々の櫛歯同士の間に充填されているワックス（蝋）ＷＸとを含む。尚、電極Ｗ１及びＷは、互いの櫛歯が交互に並置するように対向して配置されている櫛形の平面パターンを有する電極である。ワックスＷＸは、コンデンサの誘電体の役目を担う。ワックスＷＸは、環境温度が所定の融点以下である場合には固体の状態を維持し、環境温度がその融点より高くなると液化する。よって、センサーコンデンサ５０が当該融点より高い環境温度に晒されると、誘電体としてのワックスＷＸが液化して電極Ｗ１及びＷ２間から流出し、センサーコンデンサ５０の静電容量が低下する。

これにより、温度センサとしてのセンサーコンデンサ５０は、環境温度が所定温度（蝋の融点）以下の場合には所定の第１の静電容量を有し、環境温度が所定温度よりも高くなると第１の静電容量よりも低い第２の静電容量に変化する。尚、その後、環境温度がワックスＷＸの融点以下に戻っても、流出してしまったワックスＷＸは戻らないので、センサーコンデンサ５０は、上記した第２の静電容量の状態を維持する。

センサーコンデンサ５０の電極Ｗ１及びＷ２各々の一端は、ＩＣチップ１００の外部端子としての電極パッド（後述する）に夫々接続されている。

センサータグ１５０に含まれるＩＣチップ１００には、センサーコンデンサ５０の静電容量を検出し、この静電容量に基づく各種の情報及び識別ＩＤを、図３に示すようにリーダーライタ２００に無線送信する回路が形成されている。尚、センサーコンデンサ５０の静電容量に基づく各種の情報には、ＩＣチップ１００が所定温度より高い環境温度に晒された経緯があるか否かを示す情報、又は当該静電容量を示す情報等が含まれる。

図４は、ＩＣチップ１００に形成されている回路の構成を示すブロック図である。

図４に示すように、ＩＣチップ１００には、整流回路１１、電源回路１２、送受信回路１３、コントローラ１４、自身の識別ＩＤが格納されている不揮発性のメモリ１６、及び容量センサ回路１５が形成されている。

整流回路１１には、電極パッドＰＸを介してアンテナ２０が接続されている。アンテナ２０は、リーダーライタ２００からの無線電波を受信して得た受信情報（コマンドコードを含む）を表す高周波信号、及び無線給電用の高周波電流を電極パッドＰＸを介して受けて整流回路１１に供給する。

整流回路１１は、高周波電流を整流して得た直流電圧を電源回路１２に供給すると共に、当該高周波信号に整流及び検波を施して得た信号を受信信号として送受信回路１３に供給する。また、整流回路１１は、送受信回路１３から供給された変調信号をアンテナ２０に供給する。

電源回路１２は、整流回路１１から供給された直流電圧に基づき電圧値一定の電源電圧ＶＤを生成し、送受信回路１３、コントローラ１４、メモリ１６及び容量センサ回路１５に供給する。かかる電源電圧ＶＤの供給を受けることで、送受信回路１３、コントローラ１４、メモリ１６及び容量センサ回路１５は、夫々以下の動作を行う。尚、メモリ１６には、このＩＣチップ１００の識別ＩＤや、当該ＩＣチップ１００の製造バラツキに起因する、容量センサ回路１５の静電容量の検出誤差分を補正する為の補正データが格納されている。補正データは、当該検出誤差分の静電容量を示すデータである。

送受信回路１３は、整流回路１１から供給された受信信号に復調処理を施すことでコマンドコードを取得し、これをコントローラ１４に供給する。また、送受信回路１３は、例えば近距離無線通信で用いるＵＨＦ帯、ＨＦ（High Frequency）帯、又はＬＦ（Low Frequency）帯に対応した搬送波信号を、コントローラ１４から供給された送信用情報で変調した変調信号を整流回路１１に供給する。

コントローラ１４は、先ず、メモリ１６から識別ＩＤ及び補正データを読み出し、夫々を取り込む。次に、コントローラ１４は、取り込んだ補正データによって示される検出誤差分の静電容量を、ｈ（ｈは２以上の整数）ビットで表す容量補正トリミング信号ＴＲＭ＜ｈ：０＞を容量センサ回路１５に供給する。その後、コントローラ１４は、センサーコンデンサ５０の静電容量を検出させるための各種制御信号を容量センサ回路１５に供給する。

容量センサ回路１５は、かかる各種制御信号に応じて、センサーコンデンサ５０の静電容量と基準静電容量との大きさを比較する。そして、容量センサ回路１５は、その比較結果に基づきセンサーコンデンサ５０の静電容量が第１の静電容量から当該第１の静電容量より低い第２の静電容量に変化したか否かを判定する。容量センサ回路１５は、この判定結果をコントローラ１４に供給する。

コントローラ１４は、その判定結果に基づきセンサータグ１５０が所定の温度より高い環境温度に晒された経緯があるか否かを示す温度変化情報を生成し、当該温度変化情報と自身の識別ＩＤとを含む情報を上記した送信用情報として送受信回路１３に供給する。

これにより、センサータグ１５０は、自身が所定の温度より高い環境温度に晒された経緯があるか否かを示す温度変化情報及び識別ＩＤを、図３に示すようにリーダーライタ２００に無線送信する。

以下に、容量センサ回路１５の構成について詳細に説明する。

容量センサ回路１５は、図４に示すようにＩＣチップ１００の外部端子としての電極パッドＰ０～Ｐ３に接続されている。電極パッドＰ０～Ｐ３は、いわゆるボンディングパッドであり、いずれも同じ容量値の寄生容量を有する。

ここで、電極パッドＰ０～Ｐ３のうちのＰ０及びＰ３は、上記したセンサーコンデンサ５０の電極Ｗ１及びＷ２のうちの一方の電極である電極Ｗ１を外部接続する為の電極パッドである。また、電極パッドＰ２は、当該センサーコンデンサ５０の電極Ｗ１及びＷ２のうちの他方の電極Ｗ２を外部接続する為の電極パッドである。

ここで、電極パッドＰ０は、センサーコンデンサ５０の静電容量が比較的小さい場合に、当該センサーコンデンサ５０の電極Ｗ１を接続する為の電極パッドである。一方、電極パッドＰ３は、センサーコンデンサ５０の静電容量が比較的大きい場合に、当該センサーコンデンサ５０の電極Ｗ１を接続する為の電極パッドである。

図５は、容量センサ回路１５の構成を示すブロック図である。

容量センサ回路１５は、ダイオードＤ０～Ｄ５、抵抗Ｒ０～Ｒ２、キャリブレーション回路ＣＡＬ、判定回路ＪＣ、切替回路ＳＷ、付加コンデンサＣＸ、第１の容量回路ＣＡＰ１０、第２の容量回路ＣＡＰ２０、第３の容量回路ＣＡＰ３０、及び補正容量回路ＴＲＭ０を含む。

電極パッドＰ０には、ダイオードＤ０のアノード、ダイオードＤ１のカソード、及び抵抗Ｒ０の一端が接続されている。ダイオードＤ０のカソードには電源電圧が印加されており、ダイオードＤ１のアノードは接地されている。抵抗Ｒ０の他端は、ノードｎ０を介して切替回路ＳＷの入力端子ＣＩＮ０Ｐに接続されている。

電極パッドＰ１には、ダイオードＤ２のアノード、ダイオードＤ３のカソード、第１の容量回路ＣＡＰ１０の容量接続端子ＣＩＮ、及び抵抗Ｒ１の一端が接続されている。ダイオードＤ２のカソードには電源電圧が印加されており、ダイオードＤ３のアノードは接地されている。抵抗Ｒ１の他端は、ノードｎ１を介して切替回路ＳＷの入力端子ＣＩＮ１Ｐに接続されている。

電極パッドＰ２は接地されている。

電極パッドＰ３には、ダイオードＤ４のアノード、ダイオードＤ５のカソード、抵抗Ｒ２の一端、及び付加コンデンサＣＸの一端が接続されている。ダイオードＤ４のカソードには電源電圧が印加されており、ダイオードＤ５のアノードは接地されている。抵抗Ｒ２の他端はノードｎ２０を介して切替回路ＳＷの入力端子ＣＩＮ０Ｍに接続されている。

付加コンデンサＣＸの他端は、ノードｎ３Ｘを介して切替回路ＳＷの入力端子ＣＩＮ０Ｍ２、及び補正容量回路ＴＲＭ０の容量接続端子ＣＩＮに接続されている。

尚、付加コンデンサＣＸとしては、例えばＭＩＭ（Ｍｅｔａｌ－Ｉｎｓｕｌａｔｏｒ－Ｍｅｔａｌ）キャパシタや、ＭＯＭ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｍｅｔａｌ）キャパシタ、或いはＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）キャパシタ等、どのような構造のコンデンサを用いても良い。また、ダイオードＤ０～Ｄ５としては、夫々のカソードの寄生容量及びアノードの寄生容量が全て同一のものが用いられる。また、抵抗Ｒ０～Ｒ２の各抵抗値は同一である。

上記したダイオードＤ０～Ｄ５及び抵抗Ｒ０～Ｒ２により、ＩＣチップ１００の外部から電極パッドＰ０～Ｐ３を介して侵入する静電気から内部回路（ＳＷ、ＪＣ、ＣＡＬ、ＣＡＰ１０、ＣＡＰ２０及びＣＡＰ３０）を保護する保護回路を構成している。更に、抵抗Ｒ０～Ｒ２、及びノードｎ０、ｎ１及びｎ２０各々の寄生容量がフィルタの役割を果たすため、ＩＣチップ１００の外部から電極パッドＰ０、Ｐ１及びＰ３を介して入り込むノイズに対する耐性が高い。

切替回路ＳＷの入力端子ＣＩＮ１Ｔには第２の容量回路ＣＡＰ２０の容量接続端子ＣＩＮが接続されており、切替回路ＳＷの入力端子ＣＩＮ０Ｔには第３の容量回路ＣＡＰ３０の容量接続端子ＣＩＮが接続されている。

切替回路ＳＷは、コントローラ１４から、夫々が２値（例えば接地電位、及び電源電位）のテストモード信号ＴＥＳＴ及び切替信号ＯＰＴ２を受ける。尚、以降、２値のうちの高電位の方をＨレベル、低電位の方をＬレベルと称する。切替回路ＳＷは、かかるテストモード信号ＴＥＳＴ及び切替信号ＯＰＴ２に基づき、入力端子ＣＩＮ０Ｍ、ＣＩＮ０Ｍ２、ＣＩＮ０Ｐ、ＣＩＮ１Ｐ、ＣＩＮ１Ｔ、ＣＩＮ０Ｔの状態を設定する。更に、切替回路ＳＷは、当該テストモード信号ＴＥＳＴ及び切替信号ＯＰＴ２に基づき、２値のテスト信号ＩＴＥＳＴ２、反転テスト信号ＩＴＥＳＴＢ２、及び信号ＣＩＮ０ＴＰを生成する。

尚、テストモード信号ＴＥＳＴは、ＩＣチップ１００単体で、容量センサ回路１５による検出動作及びキャリブレーション（後述する）が正常に行われるか否かのテストを実施する場合にＨレベル、それ以外の場合にはＬレベルを有する信号である。また、切替信号ＯＰＴ２は、センサーコンデンサ５０をＩＣチップ１００の電極パッドＰ２及びＰ０間に接続する場合にはＬレベル、電極パッドＰ２及びＰ３間に接続する場合にはＨレベルを有する。

図６は、切替回路ＳＷの動作を表す図である。

ずなわち、切替回路ＳＷは、テストモード信号ＴＥＳＴ及び切替信号ＯＰＴ２が共にＬレベルである場合には、入力端子ＣＩＮ０Ｍ、ＣＩＮ０Ｍ２、ＣＩＮ１Ｔ及びＣＩＮ０Ｔを接地電位の状態に設定する。更に、この際、切替回路ＳＷは、入力端子ＣＩＮ０Ｐを自身の第１の中継端子ＣＩＮ０と接続し、入力端子ＣＩＮ１Ｐを自身の第２の中継端子ＣＩＮ１と接続する。

また、切替回路ＳＷは、テストモード信号ＴＥＳＴがＬレベルであり且つ切替信号ＯＰＴ２がＨレベルである場合には、入力端子ＣＩＮ０Ｍをハイインピーダンス状態に設定し、ＣＩＮ０Ｐ、ＣＩＮ１Ｐ及びＣＩＮ０Ｔを接地電位の状態に設定する。更に、この際、切替回路ＳＷは、入力端子ＣＩＮ０Ｍ２を中継端子ＣＩＮ０と接続し、入力端子ＣＩＮ１Ｔを中継端子ＣＩＮ１と接続する。

また、切替回路ＳＷは、テストモード信号ＴＥＳＴがＨレベルであり且つ切替信号ＯＰＴ２がＬレベルである場合には、入力端子ＣＩＮ０Ｍ、ＣＩＮ０Ｍ２、ＣＩＮ０Ｐ及びＣＩＮ１Ｐを接地電位の状態に設定する。更に、この際、切替回路ＳＷは、入力端子ＣＩＮ１Ｔを中継端子ＣＩＮ１と接続し、入力端子ＣＩＮ０Ｔを中継端子ＣＩＮ０と接続する。

また、切替回路ＳＷは、テストモード信号ＴＥＳＴ及び切替信号ＯＰＴ２が共にＬレベルである場合にはＬレベルを有し、テストモード信号ＴＥＳＴがＬレベルであり且つ切替信号ＯＰＴ２がＨレベルである場合にはＬレベルを有し、テストモード信号ＴＥＳＴがＨレベルであり且つ切替信号ＯＰＴ２がＬレベルである場合にはＨレベルを有するテスト信号ＩＴＥＳＴ２を生成する。切替回路ＳＷは、テスト信号ＩＴＥＳＴ２を第１の容量回路ＣＡＰ１０に供給すると共に、当該テスト信号ＩＴＥＳＴ２のレベルを反転（ＬレベルからＨレベル、又はＨレベルからＬレベルに反転）した反転テスト信号ＩＴＥＳＴＢ２を第２の容量回路ＣＡＰ２０に供給する。

また、切替回路ＳＷは、テストモード信号ＴＥＳＴがＨレベルであり且つ切替信号ＯＰＴ２がＬレベルである場合にはＬレベルを有し、それ以外の場合にはＨレベルを有する信号ＣＩＮ０ＴＰを生成する。切替回路ＳＷは、信号ＣＩＮ０ＴＰを第３の容量回路ＣＡＰ３０に供給する。

切替回路ＳＷの中継端子ＣＩＮ０は判定回路ＪＣの中継端子ＣＩＮ０と接続されており、切替回路ＳＷの中継端子ＣＩＮ１は判定回路ＪＣの中継端子ＣＩＮ１と接続されている。

判定回路ＪＣは、中継端子ＣＩＮ０、ノードｎ０（又はｎ２０）、抵抗Ｒ０（又はＲ２）、電極パッドＰ０（又はＰ３）を介してセンサーコンデンサ５０を充放電する。また、判定回路ＪＣは、中継端子ＣＩＮ１、ノードｎ１及び抵抗Ｒ１を介して容量回路ＣＡＰ１０を充放電する。また、判定回路ＪＣは、中継端子ＣＩＮ１を介して容量回路ＣＡＰ２０を充放電する。また、判定回路ＪＣは、中継端子ＣＩＮ０を介して容量回路ＣＡＰ３０を充放電する。

そして、判定回路ＪＣは、センサーコンデンサ５０を充放電させることで生じた中継端子ＣＩＮ０の電位と、容量回路ＣＡＰ１０（又はＣＡＰ２０）を充放電させることで生じた中継端子ＣＩＮ１の電位との大きさを比較する。この際、判定回路ＪＣは、当該比較の結果に基づきセンサーコンデンサ５０の静電容量が第１の静電容量から第２の静電容量に変化したか否かを判定し、その判定結果を示す検出信号ＣＯＵＴをキャリブレーション回路ＣＡＬ及びコントローラ１４に供給する。更に、判定回路ＪＣは、中継端子ＣＩＮ０の電位と、中継端子ＣＩＮ１の電位との差が所定値よりも小さいか否か、つまり両者が略同一であるか否かを判定し、その判定結果を示すフラグ信号ＣＯＵＴ２をコントローラ１４に供給する。

また、判定回路ＪＣは、コントローラ１４から供給されたリークテスト信号ＩＬＴに応じて、自身のリークテストを実行する。

図７は、判定回路ＪＣの構成を示す回路図である。

図７に示すように、判定回路ＪＣは、リークテスト受付部３０、制御部３１、バイアス信号生成部３２、第１の電流供給部３３、第２の電流供給部３４、差動アンプ部３５、タイミング生成回路３６、インバータ部３７及びデータラッチ部３８を有する。

リークテスト受付部３０は、インバータＩＮＶ４及びインバータＩＮＶ５から構成されている。インバータＩＮＶ４の出力端はインバータＩＮＶ５の入力端と接続されている。

インバータＩＮＶ４は入力端でリークテスト信号ＩＬＴを受け、そのレベルを反転させた信号を反転信号ＩＩＬＴＢとして電流供給部３３及び３４に夫々供給すると共にこれをインバータＩＮＶ５に供給する。インバータＩＮＶ５は、反転信号ＩＩＬＴＢのレベルを反転させた信号を制御信号ＩＩＬＴとしてバイアス信号生成部３２に供給する。

制御部３１は、ＮＡＮＤ０、ＮＡＮＤ１、ＮＡＮＤ２及びインバータＩＮＶ０から構成されている。

ＮＡＮＤ０、ＮＡＮＤ１及びＮＡＮＤ２は、否定論理積を出力する２入力のＮＡＮＤゲート回路である。ＮＡＮＤ０は、入力端の一方でクロック信号ＣＬＫＩＮを受ける。ＮＡＮＤ１及びＮＡＮＤ２は、フリップフロップ回路を構成している。ＮＡＮＤ１は、入力端の一方でクロック信号ＣＬＫＩＮを受ける。ＮＡＮＤ１の出力端は、ＮＡＮＤ０の入力端の他方に接続されている。ＮＡＮＤ２の入力端の一方は、ノードｎ９を介して、ＮＡＮＤ１の出力端とともにＮＡＮＤ０の入力端の他方に接続されている。ＮＡＮＤ２の出力端子は、ノードｎ１０を介してＮＡＮＤ１の入力端の他方に接続されている。ＮＡＮＤ０は、ＮＡＮＤ１の出力がＨレベルである間はＬレベルの状態を維持し、ＮＡＮＤ１の出力がＬレベルである間は、クロック信号ＣＬＫＩＮのレベルを反転させた信号を、クロック信号ＣＬＫとしてノードｎ２に出力する。インバータＩＮＶ０は、入力端がノードｎ２を介してＮＡＮＤ０の出力端子に接続されている。インバータＩＮＶ０は、入力端に入力されたＮＡＮＤ０の出力信号のレベルを反転させた信号を反転クロック信号としてバイアス信号生成部３２に供給する。

バイアス信号生成部３２は、トランジスタＰＭ６、トランジスタＮＭ９、トランジスタＮＭ１０及びトランジスタＮＭ１３を含む。

トランジスタＰＭ６は、Ｐチャネル型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）から構成されている。トランジスタＰＭ６のソースは電源に接続され、ドレインがノードｎ３に接続されている。トランジスタＰＭ６は、自身のゲートで制御信号ＩＩＬＴを受ける。トランジスタＮＭ９、ＮＭ１０及びＮＭ１３は、第２導電型のトランジスタであるＮチャネル型のＭＯＳＦＥＴから構成されている。トランジスタＮＭ９は、インバータＩＮＶ０が出力した反転クロック信号を自身のゲートで受ける。トランジスタＭＮ９のドレインはノードｎ３に接続されており、ソースがトランジスタＭＮ１０のドレインに接続されている。トランジスタＮＭ１０のソースは接地されており、ゲートがノードｎ３に接続されている。トランジスタＮＭ１３は、Ｎチャネル型ＭＯＳＦＥＴから構成されている。トランジスタＮＭ１３のソースは接地されており、ドレインがノードｎ３に接続されている。トランジスタＮＭ１３は、自身のゲートで上記した制御信号ＩＩＬＴの供給を受ける。

電流供給部３３は、トランジスタＰＭ２、ＮＭ２及びＮＭ１１を含む。

トランジスタＰＭ２は、第１導電型のトランジスタであるＰチャネル型ＭＯＳＦＥＴから構成されている。トランジスタＰＭ２のソースには電源が接続されており、ゲートがノードｎ２に接続されている。トランジスタＰＭ２のドレインには中継端子ＣＩＮ０が接続されている。トランジスタＮＭ２及びＮＭ１１は、第２導電型のトランジスタであるＮチャネル型ＭＯＳＦＥＴから構成されている。トランジスタＮＭ２のゲートはノードｎ２に接続されており、ドレインには中継端子ＣＩＮ０が接続されている。トランジスタＮＭ２のソースには、トランジスタＮＭ１１のドレインが接続されている。トランジスタＮＭ１１のソースは接地されており、自身のゲートで反転信号ＩＩＬＴＢを受ける。

電流供給部３４は、トランジスタＰＭ３、ＮＭ３及びＮＭ１２を含む。

トランジスタＰＭ３は、第１導電型のトランジスタであるＰチャネル型ＭＯＳＦＥＴから構成されている。トランジスタＰＭ３のソースには電源が接続されており、ゲートがノードｎ２に接続されている。トランジスタＰＭ３のドレインには中継端子ＣＩＮ１が接続されている。トランジスタＮＭ３及びＮＭ１２は、第２導電型のトランジスタであるＮチャネル型ＭＯＳＦＥＴから構成されている。トランジスタＮＭ３のゲートはノードｎ２に接続されており、ドレインには中継端子ＣＩＮ１が接続されている。トランジスタＮＭ３のソースには、トランジスタＮＭ１２のドレインが接続されている。トランジスタＮＭ１２のソースは接地されており、自身のゲートで反転信号ＩＩＬＴＢを受ける。

差動アンプ部３５は、中継端子ＣＩＮ０及びＣＩＮ１の電位差を増幅して出力する差動増幅回路である。差動アンプ部３５は、トランジスタＰＭ０、ＰＭ１、ＮＭ０、ＮＭ１及びＮＭ８を含む。

トランジスタＰＭ０及びＰＭ１は、第１導電型のトランジスタであるＰチャネル型ＭＯＳＦＥＴから構成されている。トランジスタＰＭ０及びＰＭ１は、各々のソースが電源に接続され、ゲート同士が互いに接続されるとともに共通して接地されている。トランジスタＰＭ０のドレインはノードｎ４及びトランジスタＮＭ０のドレインに接続されている。トランジスタＰＭ１のドレインはノードｎ５及びトランジスタＮＭ１のドレインに接続されている。

トランジスタＮＭ０、ＮＭ１及びＮＭ８は、第２導電型のトランジスタであるＮチャネル型ＭＯＳＦＥＴから構成されている。トランジスタＮＭ０のゲートは、トランジスタＰＭ２のドレイン及びトランジスタＮＭ２のドレインに接続されるとともに、中継端子ＣＩＮ０端子に接続されている。トランジスタＮＭ１のゲートは、トランジスタＰＭ３のドレイン及びトランジスタＮＭ３のドレインに接続されるとともに、中継端子ＣＩＮ１に接続されている。

トランジスタＮＭ８は、ソースが接地され、ドレインがトランジスタＮＭ０及びＮＭ１のソースに接続されている。トランジスタＮＭ８のゲートはノードｎ３に接続され、ノードｎ３を介してトランジスタＮＭ１０のゲート、トランジスタＰＭ６のドレイン及びトランジスタＮＭ９のドレインに接続されている。トランジスタＮＭ８は、定電流源回路としての機能を有する。定電流源回路としてのトランジスタＮＭ８が送出する定電流（テイル電流）は、バイアス信号生成部３２からのバイアス信号（すなわち、ノードｎ３の電位）によって制御される。

タイミング生成回路３６は、ＮＯＲ０、ＮＯＲ１、ＮＯＲ２、ＮＡＮＤ３、インバータＩＮＶ１、インバータＩＮＶ２及びインバータＩＮＶ３を含む。

インバータＩＮＶ１は、入力端がノードｎ７に接続されている。インバータＩＮＶ１は、ノードｎ７の信号のレベルを反転した反転信号をＮＯＲ１に供給する。インバータＩＮＶ２は、入力端がノードｎ６に接続されている。インバータＩＮＶ２は、ノードｎ６の信号のレベルを反転した反転信号をＮＯＲ２に供給する。

ＮＯＲ１及びＮＯＲ２は、否定論理和を出力する２入力のＮＯＲゲート回路である。ＮＯＲ１の入力端の一方は、インバータＩＮＶ２の入力端と共通してノードｎ６に接続されている。ＮＯＲ１の入力端の他方は、インバータＩＮＶ１の出力端に接続されている。ＮＯＲ１は、ノードｎ６の信号とインバータＩＮＶ１から出力された反転信号との否定論理和の信号をＮＯＲ０に供給する。

ＮＯＲ２の入力端の一方は、インバータＩＮＶ１の入力端と共通してノードｎ７に接続されている。ＮＯＲ２の入力端の他方は、インバータＩＮＶ２の出力端に接続されている。ＮＯＲ２は、ノードｎ７上の信号とインバータＩＮＶ２から出力された反転信号との否定論理和の信号をＮＯＲ０に供給する。

ＮＡＮＤ３は、否定論理積を出力する２入力のＮＡＮＤゲート回路である。ＮＡＮＤ３の入力端の一方はノードｎ６に接続されている。ＮＡＮＤ３の入力端の他方は、ノードｎ７に接続されている。ＮＡＮＤ３は、ノードｎ６上の信号及びノードｎ７上の信号の否定論理積を表す信号をインバータＩＮＶ３に供給すると共に、当該信号をノードｎ１２を介してデータラッチ部３８に供給する。

インバータＩＮＶ３は、ＮＡＮＤ３から出力された信号のレベルを反転した信号をノードｎ１１を介してＮＯＲ０に供給する。

ＮＯＲ０は、否定論理和を出力する３入力のＮＯＲゲート回路である。ＮＯＲ０は、ＮＯＲ１、ＮＯＲ２及びインバータＩＮＶ３各々から出力された信号の否定論理和の結果を表す信号をノードｎ８を介して制御部３１のＮＡＮＤ２に供給する。

インバータ部３７は、差動アンプ部３５からの出力信号を反転して出力する回路部である。インバータ部３７は、トランジスタＰＭ４、ＰＭ５、ＮＭ４、ＮＭ５、ＮＭ６及びＮＭ７を含む。

トランジスタＰＭ４及びＰＭ５は、第１導電型のトランジスタであるＰチャネル型ＭＯＳＦＥＴから構成されており、トランジスタＮＭ４～ＮＭ７は、第２導電型のトランジスタであるＮチャネル型ＭＯＳＦＥＴから構成されている。

トランジスタＰＭ４は、ソースが電源に接続され、ゲートがノードｎ４に接続されている。トランジスタＮＭ４は、ゲートが電源に接続され、ドレインがトランジスタＰＭ４のドレインと共通してノードｎ６に接続されている。トランジスタＮＭ５は、第２導電型のトランジスタであるＮチャネル型ＭＯＳＦＥＴから構成されている。トランジスタＮＭ５は、ソースが接地され、ドレインがトランジスタＮＭ４のソースに接続され、ゲートがノードｎ４に接続されている。

トランジスタＰＭ５は、ソースが電源に接続され、ゲートがノードｎ５に接続されている。トランジスタＮＭ６は、ゲートが電源に接続され、ドレインがトランジスタＰＭ５のドレインと共通してノードｎ７に接続されている。トランジスタＮＭ７は、ソースが接地され、ドレインがトランジスタＮＭ６のソースに接続され、ゲートがノードｎ５に接続されている。

上記した差動アンプ部３５及びインバータ部３７の構成により、中継端子ＣＩＮ０の電位に対して中継端子ＣＩＮ１の電位が大きいか否かを表す信号がノードｎ６に出力される。また、中継端子ＣＩＮ１の電位に対して中継端子ＣＩＮ０の電位が大きいか否かを表す信号がノードｎ７に出力される。

なお、上記したトランジスタＰＭ０及びＰＭ１は、同じディメンション（ゲート長、ゲート幅等）で形成されている。同様に、トランジスタＰＭ２とＰＭ３、ＰＭ４とＰＭ５、ＮＭ０とＮＭ１、ＮＭ２とＮＭ３、ＮＭ４とＮＭ６、及びＮＭ５とＮＭ７は、それぞれ同じディメンションで形成されている。

データラッチ部３８は、第１ラッチ回路ＬＴ１及び第２ラッチ回路ＬＴ２から構成されている。

ラッチ回路ＬＴ１及びＬＴ２各々のクロック端子には、ノードｎ２を介してクロック信号ＣＬＫが供給されている。ラッチ回路ＬＴ１の信号入力端子にはノードｎ７が接続されており、ラッチ回路ＬＴ２の信号入力端子にはノードｎ１２が接続されている。

ラッチ回路ＬＴ１は、クロック信号ＣＬＫがＬレベルの間、ノードｎ７の信号を取り込む。

そして、クロック信号ＣＬＫがＬレベルからＨレベルに遷移したとき、ラッチ回路ＬＴ１は、その直前に取り込んだノードｎ７の信号レベルを反転させた信号を、センサーコンデンサ５０の静電容量が第１の静電容量から、この第1の静電容量より低い第２の静電容量に変化したか否かを示す検出信号ＣＯＵＴとして出力する。その後、ラッチ回路ＬＴ１は、クロック信号ＣＬＫが再度ＬレベルからＨレベルに遷移するまで、その取り込んだ信号レベルを保持しつつ、これを検出信号ＣＯＵＴとして出力する。

ラッチ回路ＬＴ２は、クロック信号ＣＬＫがＬレベルの間、ノードｎ１２の信号を取り込む。そして、クロック信号ＣＬＫがＬレベルからＨレベルに遷移したとき、ラッチ回路ＬＴ２は、その直前に取り込んだノードｎ１２の信号レベルを反転させた信号を、中継端子ＣＩＮ０の電位と中継端子ＣＩＮ１の電位とが略同一であるか否かを表すフラグ信号ＣＯＵＴ２として出力する。

キャリブレーション回路ＣＡＬは、コントローラ１４から、キャリブレーションイネーブル信号ＣＡＬＥＮ、センサイネーブル信号ＣＳＲＥＮ、クロック信号ＣＬＫ、第１トリミング信号ＴＣ＜ｎ：０＞（ｎは２以上の整数）を受ける。

尚、キャリブレーションイネーブル信号ＣＡＬＥＮは、判定回路ＪＣに通常動作を実行させる通常モードとキャリブレーション動作を実行させるキャリブレーションモードとの切り替えを行うための２値の信号である。キャリブレーションイネーブル信号ＣＡＬＥＮは、例えばキャリブレーションモードを表す場合にはＨレベル、通常モードではＬレベルとなる。センサイネーブル信号ＣＳＲＥＮは、容量センサ回路１５を活性状態（通常動作を実行する通常モードの状態）と、非活性状態（非活性モードの状態）とに切り替えるための信号である。例えばセンサイネーブル信号ＣＳＲＥＮが、Ｌレベルのときは非活性モードを表し、Ｈレベルのときは通常モードを表す。第１トリミング信号ＴＣ＜ｎ：０＞は、第１の容量回路ＣＡＰ１０又は第２の容量回路ＣＡＰ２０で設定する静電容量（つまり、センサーコンデンサ５０に付加されるＩＣチップ１００の外部の寄生容量分を含む静電容量）を指定する為の（ｎ＋１）ビットのデータ信号である。この際、第１トリミング信号ＴＣ＜ｎ：０＞によって第１の容量回路ＣＡＰ１０又は第２の容量回路ＣＡＰ２０の静電容量を指定することで、ＩＣチップ１００の外部で生じる寄生容量分をキャンセルすることができる。

更に、キャリブレーション回路ＣＡＬは、判定回路ＪＣから出力された検出信号ＣＯＵＴを受ける。

キャリブレーション回路ＣＡＬは、ＣＡＬＥＮ、ＣＳＲＥＮ、ＣＬＫ、ＴＣ＜ｎ：０＞及びＣＯＵＴに応じて、制御信号ＩＣＡＬ、第２トリミング信号ＴＣＯ＜ｎ：０＞、トリミング信号ＩＴＣ＜ｎ：０＞、及びクロック信号ＣＬＫＩＮを生成する。

以下に、かかるキャリブレーション回路ＣＡＬの動作について詳細に説明する。

図８及び図９は、キャリブレーション回路ＣＡＬの構成を示す回路図である。

キャリブレーション回路ＣＡＬは、図８に示す制御回路４１、トリミング信号選択回路４２、クロック信号制御回路ＣＬＫＣ、及び図９に示すトリミング信号生成回路４３を含む。

制御回路４１は、インバータＩＮＶ４０及びインバータＩＮＶ４１から構成されている。

インバータＩＮＶ４０の出力端は、インバータＩＮＶ４１の入力端と接続されている。インバータＩＮＶ４０の入力端には、キャリブレーションイネーブル信号ＣＡＬＥＮが供給される。インバータＩＮＶ４０は、２値のキャリブレーションイネーブル信号ＣＡＬＥＮの信号レベルを反転した信号を反転制御信号ＩＣＡＬＢとして出力する。インバータＩＮＶ４１は、反転制御信号ＩＣＡＬＢの信号レベルを反転した信号を制御信号ＩＣＡＬとして出力する。

制御回路４１は、制御信号ＩＣＡＬ及び反転制御信号ＩＣＡＬＢを、トリミング信号選択回路４２及びトリミング信号生成回路４３と共に、図５に示すように、第１の容量回路ＣＡＰ１０及び第２の容量回路ＣＡＰ２０に供給する。

トリミング信号選択回路４２は、ｎ＋１個の信号選択部４２－０～４２－ｎから構成されている。

信号選択部４２－０～４２－ｎは、第１選択信号ＴＣ＜０＞～ＴＣ＜ｎ＞、及び第２選択信号ＴＣＯ＜０＞～ＴＣＯ＜ｎ＞を受ける。

尚、第１選択信号ＴＣ＜０＞～ＴＣ＜ｎ＞は、コントローラ１４から送出された第１トリミング信号ＴＣ＜ｎ：０＞の各桁をなす信号であり、夫々が２値、つまり所定のＬレベル又はＨレベルの信号レベルを有する。第２選択信号ＴＣＯ＜０＞～ＴＣＯ＜ｎ＞は、第２トリミング信号ＴＣＯ＜ｎ：０＞の各桁をなす信号であり、夫々が２値（Ｌレベル又はＨレベル）の信号レベルを有する。尚、第２選択信号ＴＣＯ＜０＞～ＴＣＯ＜ｎ＞は、トリミング信号生成回路４３で生成（後述する）される。

信号選択部４２－０は、トランジスタＰＭ４０－０、ＮＭ４０－０、ＰＭ５０－０及びＮＭ５０－０を含む。トランジスタＰＭ４０－０のゲートには、制御回路４１から出力された制御信号ＩＣＡＬが供給される。トランジスタＰＭ４０－０のソース及びトランジスタＮＭ４０－０のドレインは互いに接続され、第１選択信号ＴＣ＜０＞の供給を受ける。トランジスタＰＭ４０－０のドレイン及びトランジスタＮＭ４０－０のソースは互いに接続されている。

トランジスタＮＭ４０－０のゲート及びトランジスタＰＭ５０－０のゲートは互いに接続され、反転制御信号ＩＣＡＬＢの供給を受ける。トランジスタＰＭ５０－０のソース及びトランジスタＮＭ５０－０のドレインは互いに接続され、第２選択信号ＴＣＯ＜０＞の供給を受ける。トランジスタＮＭ５０－０のゲートには、制御回路４１から出力された制御信号ＩＣＡＬが供給される。トランジスタＰＭ５０－０のドレイン及びトランジスタＮＭ５０－０のソースは互いに接続されている。

トランジスタＰＭ４０－０のドレイン及びトランジスタＮＭ４０－０のソースの接続部と、トランジスタＰＭ５０－０のドレイン及びトランジスタＮＭ５０－０のソースの接続部と、は互いに接続されており、信号選択部４２－０は、その接続端から選択信号ＩＴＣ＜０＞を出力する。

信号選択部４２－１～４２－ｎも同様の構成を有する。例えば、信号選択部４０―ｎは、トランジスタＰＭ４０－ｎ、ＮＭ４０－ｎ、ＰＭ５０－ｎ及びＮＭ５０－ｎを含む。トランジスタＰＭ４０－ｎのゲートには、制御回路４１から出力された制御信号ＩＣＡＬが供給される。トランジスタＰＭ４０－ｎのソース及びトランジスタＮＭ４０－ｎのドレインは互いに接続され、第１選択信号ＴＣ＜ｎ＞の供給を受ける。トランジスタＰＭ４０－ｎのドレイン及びトランジスタＮＭ４０－ｎのソースは互いに接続されている。

トランジスタＮＭ４０－ｎのゲート及びトランジスタＰＭ５０－ｎのゲートは互いに接続され、反転制御信号ＩＣＡＬＢの供給を受ける。トランジスタＰＭ５０－ｎのソース及びトランジスタＮＭ５０－ｎのドレインは互いに接続され、第２選択信号ＴＣＯ＜ｎ＞の供給を受ける。トランジスタＮＭ５０－ｎのゲートには、制御回路４１から出力された制御信号ＩＣＡＬが供給される。トランジスタＰＭ５０－ｎのドレイン及びトランジスタＮＭ５０－ｎのソースは互いに接続されている。

トランジスタＰＭ４０－ｎのドレイン及びトランジスタＮＭ４０－ｎのソースの接続部と、トランジスタＰＭ５０－ｎのドレイン及びトランジスタＮＭ５０－ｎのソースの接続部と、は互いに接続されており、信号選択部４２－ｎは、その接続端から選択信号ＩＴＣ＜ｎ＞を出力する。

上記した構成により、制御回路４１及びトリミング信号選択回路４２は、キャリブレーションイネーブル信号ＣＡＬＥＮに基づき、第１トリミング信号ＴＣ＜ｎ：０＞、及び第２トリミング信号ＴＣＯ＜ｎ：０＞のうちの一方を選択する。

つまり、制御回路４１及びトリミング信号選択回路４２は、キャリブレーションイネーブル信号ＣＡＬＥＮがＬレベルである場合には、第１トリミング信号ＴＣ＜ｎ：０＞を選択する。一方、キャリブレーションイネーブル信号ＣＡＬＥＮがＬレベルである場合には、制御回路４１及びトリミング信号選択回路４２は、第２トリミング信号ＴＣＯ＜ｎ：０＞を選択する。

そして、制御回路４１及びトリミング信号選択回路４２は、ＴＣＯ＜ｎ：０＞及びＴＣ＜ｎ：０＞のうちから選択した方を、トリミング信号ＩＴＣ＜ｎ：０＞として、図５に示すように第１の容量回路ＣＡＰ１０及び第２の容量回路ＣＡＰ２０に供給する。

クロック信号制御回路ＣＬＫＣは、コントローラ１４から送出された、夫々２値（Ｈレベル、Ｌレベル）のクロック信号ＣＬＫ及びセンサイネーブル信号ＣＳＲＥＮを受ける。

クロック信号制御回路ＣＬＫＣは、クロック信号ＣＬＫ及びセンサイネーブル信号ＣＳＲＥＮに応じて、２値の出力クロック信号ＩＣＬＫ、及び当該出力クロック信号ＩＣＬＫの信号レベルを反転させた反転クロック信号ＩＣＬＫＢを生成する。すなわち、クロック信号制御回路ＣＬＫＣは、センサイネーブル信号ＣＳＲＥＮの信号レベルがＬレベルのとき、Ｌレベル固定の出力クロック信号ＩＣＬＫを生成する。一方、センサイネーブル信号ＣＳＲＥＮの信号レベルがＨレベルのとき、クロック信号制御回路ＣＬＫＣは、クロック信号ＣＬＫと同相の出力クロック信号ＩＣＬＫを生成する。

クロック信号制御回路ＣＬＫＣは、生成した出力クロック信号ＩＣＬＫをクロック信号ＣＬＫＩＮとして判定回路ＪＣに供給すると共に、反転クロック信号ＩＣＬＫＢをトリミング信号生成回路４３に供給する。

図９に示すように、トリミング信号生成回路４３は、ラッチ回路ＬＴ３、ＬＴ４、ＬＴ１０－０～１０－ｎ、及びＬＴ２０－０～２０－ｎを含む。また、トリミング信号生成回路４３は、インバータＩＮＶ４２、インバータＩＮＶ５０－０～５０－（ｎ＋１）、及びインバータＩＮＶ６０－０～６０－ｎを含む。更に、トリミング信号生成回路４３は、ＮＡＮＤ４０、及びＮＡＮＤ５０－０～５０－ｎを含む。

ラッチ回路ＬＴ３の信号入力端子Ｑは、電源に接続されている。ラッチ回路ＬＴ３のクロック端子には、反転クロック信号ＩＣＬＫＢが供給される。ラッチ回路ＬＴ３の入力端子ＲＮには、制御信号ＩＣＡＬが供給される。ラッチ回路ＬＴ３の出力端子ＱＮは、ノードｎ３０を介してインバータＩＮＶ４２の入力端に接続されている。インバータＩＮＶ４２の出力端は、ノードｎ３１を介してラッチ回路ＬＴ４の信号入力端子Ｑに接続されている。

ラッチ回路ＬＴ４のクロック端子には、反転クロック信号ＩＣＬＫＢが供給される。ラッチ回路ＬＴ４の入力端子ＲＮには、制御信号ＩＣＡＬが供給される。ラッチ回路ＬＴ３の出力端子ＱＮは、ノードｎ３２を介してＮＡＮＤ４０の入力端の一方に接続されている。

ＮＡＮＤ４０の入力端の他方は、インバータＩＮＶ４２の出力端に接続されている。ＮＡＮＤ４０の出力端は、インバータＩＮＶ５０－（ｎ＋１）の入力端に接続されている。ＮＡＮＤ４０は、出力信号ＩＮＴＢ＜ｎ＋１＞をインバータＩＮＶ５０－（ｎ＋１）の入力端に供給する。インバータＩＮＶ５０－（ｎ＋１）は、ＮＡＮＤ４０からの出力信号ＩＮＴＢ＜ｎ＋１＞を反転した出力信号ＩＮＴ＜ｎ＋１＞をラッチ回路ＬＴ１０－ｎに供給する。

ラッチ回路ＬＴ１０－ｎのクロック端子には、反転クロック信号ＩＣＬＫＢが供給される。ラッチ回路ＬＴ１０－ｎの入力端子ＲＮには、制御信号ＩＣＡＬが供給される。ラッチ回路ＬＴ１０－ｎの信号入力端子Ｑは、インバータＩＮＶ５０－（ｎ＋１）の出力端に接続されている。ラッチ回路ＬＴ１０－ｎは、出力信号ＩＮＴＢ＜ｎ＞を出力端子ＱＮから出力する。ラッチ回路ＬＴ１０－ｎの出力端子ＱＮは、インバータＩＮＶ５０－ｎの入力端に接続されるとともに、ラッチ回路ＬＴ２０－ｎのクロック端子及びＮＡＮＤ５０－ｎの入力端の一方に接続されている。

インバータＩＮＶ５０－ｎは、ラッチ回路ＬＴ１０－ｎの出力端子ＱＮからの出力信号ＩＮＴＢ＜ｎ＞を反転した出力信号ＩＮＴ＜ｎ＞を出力する。インバータＩＮＶ５０－ｎの出力端は、ラッチ回路ＬＴ１０－（ｎ－１）の信号入力端に接続されている。

ラッチ回路ＬＴ１０－（ｎ－１）のクロック端子には、反転クロック信号ＩＣＬＫＢが供給される。ラッチ回路ＬＴ１０－（ｎ－１）の入力端子ＲＮには、制御信号ＩＣＡＬが供給される。ラッチ回路ＬＴ１０－（ｎ－１）の信号入力端子Ｑは、インバータＩＮＶ５０－ｎの出力端に接続されている。ラッチ回路ＬＴ１０－ｎは、出力信号ＩＮＴＢ＜ｎ－１＞を出力端子ＱＮから出力する。ラッチ回路ＬＴ１０－ｎの出力端子ＱＮは、インバータＩＮＶ５０－（ｎ－１）の入力端に接続されるとともに、ラッチ回路ＬＴ２０－（ｎ－１）のクロック端子及びＮＡＮＤ５０－（ｎ－１）の入力端の一方に接続されている。

インバータＩＮＶ５０－（ｎ－１）は、ラッチ回路ＬＴ１０－（ｎ－１）の出力端子ＱＮからの出力信号ＩＮＴＢ＜ｎ－１＞を反転した出力信号ＩＮＴ＜ｎ－１＞を出力する。

以下同様に、ラッチ回路ＬＴ１０－ｋ（ｋ＝（ｎ－２）～１まで）は、クロック端子に反転クロック信号ＩＣＬＫＢが供給される。ラッチ回路ＬＴ１０－ｋの入力端子ＲＮには、制御信号ＩＣＡＬが供給される。ラッチ回路ＬＴ１０－ｋの信号入力端子Ｑは、インバータＩＮＶ５０－（ｋ＋１）の出力端に接続されている。ラッチ回路ＬＴ１０－ｋの出力端子ＱＮは、インバータＩＮＶ５０－ｋの入力端に接続されるとともに、ラッチ回路ＬＴ２０－ｋのクロック端子及びＮＡＮＤ５０－ｋの入力端の一方に接続されている。

ラッチ回路ＬＴ１０－０のクロック端子には、反転クロック信号ＩＣＬＫＢが供給される。ラッチ回路ＬＴ１０－０の入力端子ＲＮには、制御信号ＩＣＡＬが供給される。ラッチ回路ＬＴ１０－０の信号入力端子Ｑには、インバータＩＮＶ５０－ｎの出力信号ＩＮＴ＜１＞が供給される。ラッチ回路ＬＴ１０－０は、出力信号ＩＮＴＢ＜０＞を出力端子ＱＮから出力する。ラッチ回路ＬＴ１０－０の出力端子ＱＮは、インバータＩＮＶ５０－０の入力端に接続されるとともに、ラッチ回路ＬＴ２０－０のクロック端子及びＮＡＮＤ５０－０の入力端の一方に接続されている。

インバータＩＮＶ６０－０～６０－ｎの各々の入力端には、判定回路ＪＣから出力された検出信号ＣＯＵＴが供給される。インバータＩＮＶ６０－０～６０－ｎは、当該検出信号ＣＯＵＴのレベルを反転した信号を出力端子から出力し、ラッチ回路ＬＴ２０－０～２０－ｎ各々の信号入力端子Ｑに供給する。

ラッチ回路ＬＴ２０－ｎのクロック端子には、ラッチ回路ＬＴ１０－ｎの出力端子ＱＮからの出力信号が供給される。ラッチ回路ＬＴ２０－ｎの入力端子ＲＮは、キャリブレーション回路ＣＡＬのイネーブル端子ＥＮ２に接続されており、センサイネーブル信号ＣＳＲＥＮが供給される。ラッチ回路ＬＴ２０－ｎの信号入力端子Ｑは、インバータＩＮＶ６０－ｎの出力端に接続されている。ラッチ回路ＬＴ２０－ｎの出力端子ＱＮは、ＮＡＮＤ５０－ｎの入力端の他方に接続されている。

ラッチ回路ＬＴ２０－（ｎ－１）のクロック端子には、ラッチ回路ＬＴ１０－（ｎ－１）の出力端子ＱＮからの出力信号が供給される。ラッチ回路ＬＴ２０－（ｎ－１）の入力端子ＲＮには、センサイネーブル信号ＣＳＲＥＮが供給される。ラッチ回路ＬＴ２０－（ｎ－１）の信号入力端子Ｑは、インバータＩＮＶ６０－（ｎ－１）の出力端に接続されている。ラッチ回路ＬＴ２０－（ｎ－１）の出力端子ＱＮは、ＮＡＮＤ５０－（ｎ－１）の入力端の他方に接続されている。

以下同様に、ラッチ回路ＬＴ２０－ｋ（ｋは（ｎ－２）～０の整数）は、クロック端子にラッチ回路ＬＴ１０－ｋの出力端子ＱＮからの出力信号が供給される。ラッチ回路ＬＴ２０－ｋの入力端子ＲＮには、センサイネーブル信号ＣＳＲＥＮが供給される。ラッチ回路ＬＴ２０－ｋの信号入力端子Ｑは、インバータＩＮＶ６０－ｋの出力端に接続されている。ラッチ回路ＬＴ２０－ｋの出力端子ＱＮは、ＮＡＮＤ５０－ｋの入力端の他方に接続されている。

ラッチ回路ＬＴ３、ＬＴ４、ＬＴ１０－０～１０－ｎ、及びＬＴ２０－０～２０－ｎでは、入力端子ＲＮに入力される信号の信号レベルがＬレベルのとき、出力端子ＱＮからの出力信号はＨレベルに固定となる。一方、入力端子ＲＮに入力される信号の信号レベルがＨレベルのとき、クロック端子の立ち上がりで信号入力端子Ｑに入力された信号を反転した信号を出力端子ＱＮから出力する。

ＮＡＮＤ５０－０～５０－ｎは、ラッチ回路ＬＴ１０－０～１０－ｎからの出力信号と、ラッチ回路ＬＴ２０－０～２０－ｎからの出力信号との否定論理積の信号を、第２選択信号ＴＣＯ＜０＞～ＴＣ＜ｎ＞として生成する。これにより、上記した第２トリミング信号ＴＣＯ＜ｎ：０＞がキャリブレーション回路ＣＡＬで生成され、トリミング信号選択回路４２及びコントローラ１４に供給される。

尚、第２トリミング信号ＴＣＯ＜ｎ：０＞は、コントローラ１４によってメモリ１６に一旦格納される。その後、電源投入が為される度に、コントローラ１４は、メモリ１６から当該第２トリミング信号ＴＣＯ＜ｎ：０＞を読み出し、これを第１トリミング信号ＴＣ＜ｎ：０＞としてキャリブレーション回路ＣＡＬに供給する。

次に、図５に示す容量回路ＣＡＰ１０、ＣＡＰ２０、及びＣＡＰ３０の構成について説明する。

容量回路ＣＡＰ１０、ＣＡＰ２０、及びＣＡＰ３０の各々は、複数のコンデンサを含み、このコンデンサ群のうちから使用するコンデンサを選択することで静電容量を可変とする、単一の可変コンデンサとして機能する。つまり、容量回路ＣＡＰ１０、ＣＡＰ２０、及びＣＡＰ３０の各々は、一対の電極のうちの一方の電極が容量接続端子ＣＩＮであり、他方の電極が接地されている可変コンデンサである。

この際、容量回路ＣＡＰ１０及びＣＡＰ２０の各々は、キャリブレーション回路ＣＡＬから供給された選択信号ＩＴＣ＜ｎ：０＞及び制御信号ＩＣＡＬと、コントローラ１４から供給されたｍ（ｍは２以上の整数）ビットのマージン用トリミング信号ＴＭ＜ｍ：０＞及び切替信号ＯＰＴ２に基づき、自身の静電容量が設定される。

容量回路ＣＡＰ３０は、コントローラ１４から供給されたマージン用トリミング信号ＴＭ＜ｍ：０＞、ｋ（ｋは２以上の整数）ビットの容量値選択信号ＴＰ＜ｋ：０＞、及びイネーブル信号ＥＮに基づき、自身の静電容量が設定される。ここで、容量値選択信号ＴＰ＜ｋ：０＞とは、テストモード時に、センサーコンデンサ５０に付加されるＩＣチップ１００外の寄生容量を想定して、容量回路ＣＡＰ３０の静電容量を選択させる（ｋ＋１）ビットのデータ信号である。

尚、容量回路ＣＡＰ３０では、イネーブル信号ＥＮがＨレベルのときにマージン用トリミング信号ＴＭ＜ｍ：０＞が有効となり、イネーブル信号ＥＮがＬレベルのときにはマージン用トリミング信号ＴＭ＜ｍ：０＞が無効となる。

ところで、容量回路ＣＡＰ１０、ＣＡＰ２０及びＣＡＰ３０は、切替回路ＳＷから供給されたテスト信号（ＩＴＥＳＴ２、ＩＴＥＳＴＢ２、ＣＩＮ０ＴＰ）に応じてテストモードに設定される。すなわち、容量回路ＣＡＰ１０は、Ｌレベルのテスト信号ＩＴＥＳＴ２を受けた場合には非テストモードに設定され、Ｈレベルのテスト信号ＩＴＥＳＴ２を受けた場合にはテストモードに設定される。容量回路ＣＡＰ２０は、Ｌレベルの反転テスト信号ＩＴＥＳＴＢ２を受けた場合には非テストモードに設定され、Ｈレベルの反転テスト信号ＩＴＥＳＴＢ２を受けた場合にはテストモードに設定される。容量回路ＣＡＰ３０は、Ｌレベルの信号ＣＩＮ０ＴＰを受けた場合には非テストモードに設定され、Ｈレベルの信号ＣＩＮ０ＴＰを受けた場合にはテストモードに設定される。

図１０は、上記した容量回路ＣＡＰ１０及びＣＡＰ２０の構成を示す回路図である。

尚、容量回路ＣＡＰ１０及びＣＡＰ２０の構成については、ＣＡＰ１０がテスト信号ＩＴＥＳＴ２を受け、ＣＡＰ２０は反転テスト信号ＩＴＥＳＴＢ２を受ける点を除く他の回路構成は互いに同一である。

そこで、以下に、容量回路ＣＡＰ１０を抜粋してその回路構成を説明する。

図１０に示すように、容量回路ＣＡＰ１０（ＣＡＰ２０）は、第１回路部１０Ａ、第２回路部１０Ｂ及び信号生成回路４４を有する。

第１回路部１０Ａは、コンデンサＣＡＰ２０－０、ＣＡＰ２０－１、・・・ＣＡＰ２０－ｎと、Ｎチャネル型ＭＯＳＦＥＴであるトランジスタＮＭ２０－０、ＮＭ２０－１、・・・ＮＭ２０－ｎと、を含む。コンデンサＣＡＰ２０－０～ＣＡＰ２０－ｎの各々は、一端が共通のラインを介して容量接続端子ＣＩＮに接続され、他端がトランジスタＮＭ２０－１～ＮＭ２０－ｎのドレインに接続されている。トランジスタＮＭ２０－０～ＮＭ２０－ｎの各々は、ソースが接地され、ゲートに選択信号ＩＴＸ＜０＞～ＩＴＸ＜ｎ＞が供給される。

第２回路部１０Ｂは、ｍ＋１個のコンデンサであるコンデンサＣＡＰ３０－０～３０－ｍと、ｍ＋１個のＮチャネル型ＭＯＳＦＥＴであるトランジスタＮＭ３０－０～３０－ｍと、を含む。コンデンサＣＡＰ３０－０～３０－ｍの各々の一端は、共通のラインを介して容量接続端子ＣＩＮに接続されている。コンデンサＣＡＰ３０－０の他端は、トランジスタＮＭ３０－０のドレインに接続されている。同様に、コンデンサＣＡＰ３０－１～３０－ｍの他端は、トランジスタＮＭ３０－１～３０－ｍのドレインにそれぞれ接続されている。トランジスタＮＭ３０－０～３０－ｍの各々のソースは、接地されている。トランジスタＮＭ３０－０～３０－ｍの各々のゲートには、選択信号ＩＴＭ＜０＞～ＩＴＭ＜ｍ＞が供給される。

信号生成回路４４は、ＩＮＶ９－０～９－ｎの（ｎ＋１）個のインバータと、ＮＯＲ１０－０～１０－ｎの（ｎ＋１）個のＮＯＲゲート回路と、を含む。

更に、信号生成回路４４は、ＩＮＶ１２０及び１２１の２個のインバータと、ＮＡＮＤ８０～８２の３個のＮＡＮＤゲート回路と、ＮＯＲ２０－０～２０－ｍの（ｍ＋１）個のＮＯＲゲート回路と、ＮＯＲ３０－０～３０－ｍの（ｍ＋１）個のＮＯＲゲート回路と、１個のＮＯＲゲート回路であるＮＯＲ４０と、を含む。

ＮＯＲ１０－０～１０－ｎの各々の出力端子は、ＩＮＶ９－０～９－ｎの入力端にそれぞれ接続されている。ＮＯＲ１０－０～１０－ｎの各々の入力端の一方には、キャリブレーション回路ＣＡＬから出力された選択信号ＩＴＣ＜０＞～ＩＴＣ＜ｎ＞が夫々供給される。ＮＯＲ１０－０～１０－ｎの各々の入力端の他方にはテスト信号ＩＴＥＳＴ２（ＣＡＰ２０ではＩＴＥＳＴＢ２）が供給される。

ＩＮＶ９－０～９－ｎは、ＮＯＲ１０－０～１０－ｎの出力信号のレベルを反転した信号を、選択信号ＩＴＸ＜０＞～ＩＴＸ＜ｎ＞としてトランジスタＮＭ２０－０～ＮＭ２０－ｎの各々のゲートに供給する。

ＮＯＲ２０－０～２０－ｍの各々の出力端は、ＮＯＲ３０－０～３０－ｍの各々の入力端子の一方に接続されている。ＮＯＲ２０－０～２０－ｍの各々の入力端の一方は、コントローラ１４から送出されたマージン用トリミング信号ＴＭ＜ｍ：０＞を受ける。ＮＯＲ２０－０～２０－ｍの各々の入力端の他方には、上記したテスト信号ＩＴＥＳＴ２（ＣＡＰ２０ではＩＴＥＳＴＢ２）が供給される。

ＮＯＲ３０－０～３０－ｍの各々の入力端子の他方は、すべてＮＯＲ４０の出力端に接続されている。

ＮＯＲ４０の入力端の一方はＮＡＮＤ８０の出力端に接続されており、入力端の他方には上記したテスト信号ＩＴＥＳＴ２（ＣＡＰ２０ではＩＴＥＳＴＢ２）が供給される。ＮＡＮＤ８１の入力端の一方には、キャリブレーション回路ＣＡＬから出力された制御信号ＩＣＡＬが供給されており、当該入力端の他方にはＩＮＶ１２０の出力端が接続されている。ＩＮＶ１２０の入力端には、コントローラ１４から送出された切替信号ＯＰＴ２が供給されている。ＮＡＮＤ８２の入力端の一方には、上記した制御信号ＩＣＡＬが供給されており、当該入力端の他方にはＩＮＶ１２１の出力端が接続されている。ＩＮＶ１２１の入力端には上記した切替信号ＯＰＴ２が供給されている。

ＮＯＲ３０－０～３０－ｍの各々は、選択信号ＩＴＭ＜０＞～ＩＴＭ＜ｍ＞を出力し、トランジスタＮＭ３０－０～ＮＭ３０－ｍの各々のゲートに供給する。

かかる構成により、ＣＡＰ１０（ＣＡＰ２０）は、Ｌレベルのテスト信号ＩＴＥＳＴ２（ＩＴＥＳＴＢ２）を受けている間は、選択信号ＩＴＣ＜０＞～ＩＴＣ＜ｎ＞、及びマージン用トリミング信号ＴＭ＜ｍ：０＞によって静電容量が変化する可変コンデンサとなる。つまり、この際、ＣＡＰ１０（ＣＡＰ２０）は、選択信号ＩＴＣ＜０＞～ＩＴＣ＜ｎ＞、及びマージン用トリミング信号ＴＭ＜ｍ：０＞によって自身の静電容量が設定されたコンデンサとなる。

一方、Ｈレベルのテスト信号ＩＴＥＳＴ２（ＩＴＥＳＴＢ２）を受けている間は、ＣＡＰ１０（ＣＡＰ２０）は、コンデンサＣＡＰ３０－０～３０－ｍ及びＣＡＰ３０－０～３０－ｍの全ての静電容量を加算した静電容量を有するコンデンサと等価となる。

尚、ＣＡＰ１０は、センサーコンデンサ５０を電極パッドＰ０及びＰ２に接続した場合に、当該センサーコンデンサ５０の静電容量が所定値より低下したか否かを判定するための第１の基準静電容量を提供するコンデンサである。ＣＡＰ２０は、センサーコンデンサ５０を電極パッドＰ３及びＰ２に接続した場合に、当該センサーコンデンサ５０の静電容量が所定値より低下したか否かを判定するための第２の基準静電容量を提供するコンデンサである。

容量回路ＣＡＰ３０は、センサーコンデンサ５０を外部接続していない状態、つまりＩＣチップ１００単体で、容量センサ回路１５による検出動作及びキャリブレーション（後述する）が正常に行われるか否かをテストする為に用いられる。すなわち、容量回路ＣＡＰ３０は、当該テスト時において、センサーコンデンサ５０の役目を担う。

図１１は、容量回路ＣＡＰ３０の構成を示す回路図である。

図１１に示すように、容量回路ＣＡＰ３０は、第１回路部３０Ａ、第２回路部３０Ｂ及び信号生成回路４５を有する。

第１回路部３０Ａは、コンデンサＣＡＰ４０－０、ＣＡＰ４０－１、・・・ＣＡＰ４０－ｎと、Ｎチャネル型ＭＯＳＦＥＴであるトランジスタＮＭ８０－０、ＮＭ８０－１、・・・ＮＭ８０－ｎと、を含む。コンデンサＣＡＰ４０－０～ＣＡＰ４０－ｎの各々は、一端が共通のラインを介して容量接続端子ＣＩＮに接続され、他端がトランジスタＮＭ８０－１～ＮＭ８０－ｎのドレインに接続されている。トランジスタＮＭ８０－０～ＮＭ８０－ｎの各々は、ソースが接地され、ゲートに選択信号ＩＴＰ＜０＞～ＩＴＰ＜ｎ＞が供給される。

第２回路部３０Ｂは、（ｍ＋１）個のコンデンサであるコンデンサＣＡＰ５０－０～５０－ｍと、（ｍ＋１）個のＮチャネル型ＭＯＳＦＥＴであるトランジスタＮＭ９０－０～９０－ｍと、を含む。コンデンサＣＡＰ５０－０～５０－ｍの各々の一端は、共通のラインを介して容量接続端子ＣＩＮに接続されている。コンデンサＣＡＰ５０－０の他端は、トランジスタＮＭ９０－０のドレインに接続されている。同様に、コンデンサＣＡＰ５０－１～５０－ｍの他端は、トランジスタＮＭ９０－１～９０－ｍのドレインにそれぞれ接続されている。トランジスタＮＭ９０－０～９０－ｍの各々のソースは、接地されている。トランジスタＮＭ９０－０～９０－ｍの各々のゲートには、選択信号ＩＴＭ＜０＞～ＩＴＭ＜ｍ＞が供給される。

信号生成回路４５は、ＩＮＶ１０－０～１０－ｋの（ｋ＋１）個のインバータと、ＮＯＲ５０－０～５０－ｋの（ｋ＋１）個のＮＯＲゲート回路と、を含む。

更に、信号生成回路４５は、ＩＮＶ１３０及び１３１の２個のインバータと、ＮＡＮＤ９０～９２の３個のＮＡＮＤゲート回路と、ＮＯＲ６０－０～６０－ｍの（ｍ＋１）個のＮＯＲゲート回路と、ＮＯＲ７０－０～７０－ｍの（ｍ＋１）個のＮＯＲゲート回路と、１個のＮＯＲゲート回路であるＮＯＲ８０と、を含む。

ＮＯＲ５０－０～５０－ｋの各々の出力端子は、ＩＮＶ１０－０～１０－ｋの入力端にそれぞれ接続されている。ＮＯＲ５０－０～５０－ｋの各々の入力端の一方には、コントローラ１４から送出された選択信号ＴＰ＜０＞～ＴＰ＜ｋ＞が夫々供給される。ＮＯＲ５０－０～５０－ｋの各々の入力端の他方にはキャリブレーション回路ＣＡＬから出力された信号ＣＩＮ０ＴＰが供給される。

ＩＮＶ１０－０～１０－ｋは、ＮＯＲ５０－０～５０－ｋの出力信号のレベルを反転した信号を、選択信号ＩＴＰ＜０＞～ＩＴＰ＜ｋ＞としてトランジスタＮＭ８０－０～ＮＭ８０－ｋの各々のゲートに供給する。

ＮＯＲ６０－０～６０－ｍの各々の出力端は、ＮＯＲ７０－０～７０－ｍの各々の入力端子の一方に接続されている。ＮＯＲ６０－０～６０－ｍの各々の入力端の一方は、コントローラ１４から送出されたマージン用トリミング信号ＴＭ＜ｍ：０＞を受ける。ＮＯＲ６０－０～６０－ｍの各々の入力端の他方には、上記した信号ＣＩＮ０ＴＰが供給される。

ＮＯＲ７０－０～７０－ｍの各々の入力端子の他方は、すべてＮＯＲ８０の出力端に接続されている。

ＮＯＲ８０の入力端の一方はＮＡＮＤ９０の出力端に接続されており、入力端の他方には上記した信号ＣＩＮ０ＴＰが供給される。ＮＡＮＤ９１の入力端の一方には、コントローラ１４から送出されたイネーブル信号ＥＮが供給されており、当該入力端の他方にはＩＮＶ１３０の出力端が接続されている。ＩＮＶ１３０の入力端には、コントローラ１４から送出された切替信号ＯＰＴ２が供給されている。ＮＡＮＤ９２の入力端の一方には、上記した切替信号ＯＰＴ２が供給されており、当該入力端の他方にはＩＮＶ１３１の出力端が接続されている。ＩＮＶ１３１の入力端には上記したイネーブル信号ＥＮが供給されている。

ＮＯＲ７０－０～７０－ｍの各々は、選択信号ＩＴＭ＜０＞～ＩＴＭ＜ｍ＞を出力し、トランジスタＮＭ９０－０～ＮＭ９０－ｍの各々のゲートに供給する。

次に、図５に示す補正容量回路ＴＲＭ０の構成について説明する。

補正容量回路ＴＲＭ０は、ＩＣチップ１００の製品出荷時のテストにおいて、センサーコンデンサ５０に対する静電容量の検知結果が所望とする静電容量よりも低いことが確認された場合に、その静電容量のずれ分を増加補正する為に用いられる。補正容量回路ＴＲＭ０は、コントローラ１４から供給された容量補正トリミング信号ＴＲＭ＜ｈ：０＞に基づき、自身の静電容量が設定される単一の可変コンデンサとして機能する。補正容量回路ＴＲＭ０は、可変コンデンサとしての一対の電極のうちの一方の電極が接地されており、他方の電極が容量接続端子ＣＩＮに接続されている可変コンデンサであり、その静電容量を容量接続端子ＣＩＮを介してノードｎ３Ｘに付加する。

図１２は、補正容量回路ＴＲＭ０の構成を示す回路図である。

図１２に示すように、補正容量回路ＴＲＭ０は、夫々が独立したコンデンサとしてのＣＡＰ７０～ＣＡＰ７ｈ（ｈは２以上の整数）、Ｎチャネル型ＭＯＳＦＥＴとしてのトランジスタＮＭＯＳ１２０～トランジスタＮＭＯＳ１２ｈを含む。尚、コンデンサＣＡＰ７０～ＣＡＰ７ｈとしては、半導体チップにおいてＭＩＭ（Ｍｅｔａｌ－Ｉｎｓｕｌａｔｏｒ － Ｍｅｔａｌ）構造や、ＭＯＭ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｍｅｔａｌ）構造を採用して実現しても良い。

トランジスタＮＭＯＳ１２０のゲート端子には容量補正トリミング信号ＴＲＭ＜０＞が供給されており、トランジスタＮＭＯＳ１２１のゲート端子には容量補正トリミング信号ＴＲＭ＜１＞が供給されている。

同様にして、トランジスタＮＭＯＳ１２２、ＮＭＯＳ１２３、ＮＭＯＳ１２４、・・・、ＮＭＯＳ１２ｈ各々のゲート端子には、夫々に対応した容量補正トリミング信号ＴＲＭ＜２＞、ＴＲＭ＜３＞、ＴＲＭ＜４＞、・・・、ＴＲＭ＜ｈ＞が供給されている。

また、図１２に示すように、トランジスタＮＭＯＳ１２０～ＮＭＯＳ１２ｈ各々のソース端子は接地されている。そして、これらトランジスタＮＭＯＳ１２０、ＮＭＯＳ１２１、ＮＭＯＳ１２２、・・・、ＮＭＯＳ１２ｈ各々のドレイン端子は、コンデンサＣＡＰ７０、ＣＡＰ７１、ＣＡＰ７２、・・・、ＣＡＰ７ｈ各々の一対の電極のうちの一方の電極に接続されている。コンデンサＣＡＰ７０～ＣＡＰ７ｈの各々の一対の電極のうちの他方の電極は全て容量接続端子ＣＩＮに接続されている。

例えば、容量補正トリミング信号ＴＲＭ＜０＞～ＴＲＭ＜ｈ＞がすべてＬレベルの場合、トランジスタＮＭＯＳ１２０～ＮＭＯＳ１２ｈはすべてオフとなる。これにより、コンデンサＣＡＰ７０～ＣＡＰ７ｈの全てが容量接続端子ＣＩＮに接続されなくなるため、補正容量回路ＴＲＭ０の静電容量がゼロに設定される。よって、この際、補正容量回路ＴＲＭ０の容量接続端子ＣＩＮから図５のノードｎ３Ｘに付加される静電容量はゼロとなる。

また、例えば、容量補正トリミング信号ＴＲＭ＜０＞がＨレベル、ＴＲＭ＜１＞～ＴＲＭ＜ｈ＞が全てＬレベルの場合、図１２に示すトランジスタＮＭＯＳ１２０～ＮＭＯＳ１２ｈのうちのＮＭＯＳ１２０のみがオン、その他は全てオフとなる。これにより、コンデンサＣＡＰ７０～ＣＡＰ７ｈのうちのＣＡＰ７０のみが容量接続端子ＣＩＮに接続されるため、この際、補正容量回路ＴＲＭ０の静電容量は、コンデンサＣＡＰ７０の静電容量に設定され、補正容量回路ＴＲＭ０の容量接続端子ＣＩＮを介してコンデンサＣＡＰ７０の静電容量が図５のノードｎ３Ｘに付加される。

また、例えば、容量補正トリミング信号ＴＲＭ＜０：１＞がＨレベル、ＴＲＭ＜２＞～ＴＲＭ＜ｈ＞が全てＬレベルの場合、図１２に示すトランジスタＮＭＯＳ１２０～ＮＭＯＳ１２ｈのうちのＮＭＯＳ１２０及びＮＭＯＳ１２１のみがオン、その他は全てオフとなる。これにより、コンデンサＣＡＰ７０～ＣＡＰ７ｈのうちのＣＡＰ７０及びＣＡＰ７１が容量接続端子ＣＩＮに接続され、補正容量回路ＴＲＭ０の静電容量は、コンデンサＣＡＰ７０の静電容量とコンデンサＣＡＰ７１の静電容量とを合成した合成静電容量となる。この際、補正容量回路ＴＲＭ０の容量接続端子ＣＩＮを介して、当該合成静電容量がノードｎ３Ｘに付加される。

以下に、容量センサ回路１５の動作について説明する。

先ず、センサーコンデンサ５０として比較的静電容量が小さいものを用いる場合には、前述したように、センサーコンデンサ５０の一方の電極Ｗ１をＩＣチップ１００の電極パッドＰ０に接続し、当該センサーコンデンサ５０の他方の電極Ｗ２を電極パッドＰ２に接続する。一方、センサーコンデンサ５０として比較的静電容量が大きいものを用いる場合には、センサーコンデンサ５０の一方の電極Ｗ１をＩＣチップ１００の電極パッドＰ３に接続し、当該センサーコンデンサ５０の他方の電極Ｗ２を電極パッドＰ２に接続する。

次に、可変コンデンサとしての容量回路ＣＡＰ１０、ＣＡＰ２０又はＣＡＰ３０の静電容量を、ＩＣチップ１００に外部接続された上記センサーコンデンサ５０の静電容量に対応した静電容量に自動的に較正するキャリブレーションを行う。

尚、前述したように、センサーコンデンサ５０を電極パッドＰ０及びＰ２に接続した場合には容量回路ＣＡＰ１０及びＣＡＰ２０のうちのＣＡＰ１０のみが用いられ、センサーコンデンサ５０を電極パッドＰ３及びＰ２に接続した場合には容量回路ＣＡＰ２０のみが用いられる。この際、ＣＡＰ１０及びＣＡＰ２０の各々に対するキャリブレーション動作は同一であるので、以下に、センサーコンデンサ５０を電極パッドＰ０及びＰ２に接続した場合に、ＣＡＰ１０に対して施されるキャリブレーション動作を抜粋して説明する。

図１３は、センサーコンデンサ５０を電極パッドＰ０及びＰ２に接続した場合での容量センサ回路１５内の状態を記述したブロック図である。

すなわち、当該キャリブレーションを行うにあたり、コントローラ１４は、先ず、Ｌレベルのテストモード信号ＴＥＳＴを切替回路ＳＷに供給すると共に、Ｌレベルのリークテスト信号ＩＬＴを判定回路ＪＣに供給する。更に、コントローラ１４は、容量回路ＣＡＰ１０及びＣＡＰ２０のうちからＣＡＰ１０を指定するＬレベルの切替信号ＯＰＴ２を、切替回路ＳＷ、容量回路ＣＡＰ１０、ＣＡＰ２０及びＣＡＰ３０に夫々供給する。

これにより、切替回路ＳＷは、図１３に示すように、ノードｎ０、抵抗Ｒ０及び電極パッドＰ０を介して、センサーコンデンサ５０の電極Ｗ１を判定回路ＪＣの中継端子ＣＩＮ０と接続する。また、切替回路ＳＷは、ノードｎ１及び抵抗Ｒ１を介して、容量回路ＣＡＰ１０の容量接続端子ＣＩＮを判定回路ＪＣの中継端子ＣＩＮ１と接続する。

更に、切替回路ＳＷは、図１３に示すように、ノードｎ２０、付加コンデンサＣＸの他端、容量回路ＣＡＰ２０及びＣＡＰ３０各々の容量接続端子ＣＩＮにＬレベルを印加する。これにより、容量回路ＣＡＰ３０及び容量回路ＣＡＰ２０の容量接続端子ＣＩＮは共に判定回路ＪＣに接続されないため、容量センサ回路１５の動作に関与することはない。

図１４は、コントローラ１４からの制御によってキャリブレーション回路ＣＡＬが実行するキャリブレーション動作を表すタイムチャートである。
［非活性モードＩＭ１］
先ず、コントローラ１４は、Ｌレベルのセンサイネーブル信号ＣＳＲＥＮ及びキャリブレーションイネーブル信号ＣＡＬＥＮをキャリブレーション回路ＣＡＬに供給する。これにより、図９に示すラッチ回路ＬＴ２０－０～２０－ｎの入力端子ＲＮはいずれもＬレベルとなる。このとき、出力クロック信号ＩＣＬＫはＬレベル、反転クロック信号ＩＣＬＫＢはＨレベル、制御信号ＩＣＡＬはＬレベル、反転制御信号ＩＣＡＬＢはＬレベルとなる。

図８に示すトリミング信号選択回路４２のトランジスタＰＭ４０－０～４０－ｎは、ゲートにＬレベルの制御信号ＩＣＡＬの供給を受けてオンとなる。また、トランジスタＮＭ４０－０～４０－ｎは、ゲートにＨレベルの反転制御信号ＩＣＡＬＢの供給を受けてオンとなる。

一方、トランジスタＰＭ５０－０～５０－ｎは、ゲートにＨレベルの反転制御信号ＩＣＡＬＢの供給を受けてオフとなる。また、トランジスタＮＭ５０－０～５０－ｎは、ゲートにＬレベルの制御信号ＩＣＡＬの供給を受けてオフとなる。これにより、トリミング信号選択回路４２は、第１選択信号ＴＣ＜０＞～ＴＣ＜ｎ＞を選択信号ＩＴＣ＜０＞～ＩＴＣ＜ｎ＞として出力する。すなわち、第１トリミング信号ＴＣ＜ｎ：０＞がトリミング信号ＩＴＣ＜ｎ：０＞として出力される。

また、図９に示すトリミング信号生成回路４３のラッチ回路ＬＴ３、ラッチ回路ＬＴ４、ラッチ回路ＬＴ１０－０～１０－ｎ、及びラッチ回路ＬＴ２０－０～２０－ｎは、出力端子ＱＮからＨレベルの信号を出力する。このため、ＩＮＴ＜ｎ＋１：０＞（すなわち、ＩＮＴ＜ｎ＋１＞、ＩＮＴ＜ｎ＞、・・・ＩＮＴ＜０＞）及びＴＣＯ＜ｎ：０＞（すなわち、ＴＣＯ＜ｎ＞、ＴＣＯ＜ｎ－１＞、・・・ＴＣＯ＜０＞）はすべてＬレベルとなる。

この際、出力クロック信号ＩＣＬＫがＬレベルであるため、クロック信号ＣＬＫＩＮもＬレベルとなる。クロック信号ＣＬＫＩＮがＬレベルであるため、検出信号ＣＯＵＴ及びフラグ信号ＣＯＵＴ２には、その直前のデータ値であるＨレベルが保持されることになる。図１４では、この状態の期間を非活性モードＩＭ１として示している。

［通常モードＮＭ（初期状態ＩＳ１）］
その後、コントローラ１４はセンサイネーブル信号ＣＳＲＥＮがＬレベルからＨレベルに遷移させる。これにより、クロック信号制御回路ＣＬＫＣは、クロック信号ＣＬＫと同相の出力クロック信号ＩＣＬＫを出力し、クロック信号ＣＬＫの反転信号を反転クロック信号ＩＣＬＫＢとして出力する。この際、図９に示すラッチ回路ＬＴ３、ＬＴ４、ＬＴ１０－０～１０－ｎ、及びＬＴ２０－０～２０－ｎの各々の出力端子ＱＮから出力される信号はＨレベルのままであるため、ＩＮＴ＜ｎ＋１：０＞及びＴＣＯ＜ｎ：０＞の各信号はいずれもＬレベルに維持される。

出力クロック信号ＩＣＬＫがクロック信号ＣＬＫと同相の信号であるため、クロック信号ＣＬＫＩＮもクロック信号ＣＬＫと同相の信号となる。クロック信号ＣＬＫＩＮの立ち上がりにより容量センサ回路１５が動作し、検出信号ＣＯＵＴ及びフラグ信号ＣＯＵＴ２を出力する。例えば、センサーコンデンサ５０の電極間の誘電体が融解する前の個体状であり、且つ容量回路ＣＡＰ１０の容量値がセンサーコンデンサ５０よりも小さいとすると、検出信号ＣＯＵＴ及びフラグ信号ＣＯＵＴ２の信号レベルは共にＬレベルとなる。図１４では、この状態の期間を通常モードＮＭ（初期状態ＩＳ１）として示している。

［キャリブレーションモードＣＭ］
その後、コントローラ１４は、キャリブレーションイネーブル信号ＣＡＬＥＮをＬレベルからＨレベルに遷移させる。これにより、制御信号ＩＣＡＬはＨレベル、反転制御信号ＩＣＡＬＢはＬレベルとなる。トリミング信号選択回路４２のトランジスタＰＭ４０－０～４０－ｎは、ゲートにＨレベルの制御信号ＩＣＡＬの供給を受けてオフとなり、トランジスタＮＭ４０－０～４０－ｎは、ゲートにＬレベルの反転制御信号ＩＣＡＬＢを受けてオフとなる。一方、トランジスタＰＭ５０－０～５０－ｎは、ゲートにＬレベルの反転制御信号ＩＣＡＬＢの供給を受けてオンとなり、トランジスタＮＭ５０－０～５０－ｎは、ゲートにＨレベルの制御信号ＩＣＡＬを受けてオンとなる。

これにより、トリミング信号選択回路４２は、第２選択信号ＴＣＯ＜０＞～ＴＣＯ＜ｎ＞を選択信号ＩＴＣ＜０＞～ＩＴＣ＜ｎ＞として出力する。すなわち、第２トリミング信号ＴＣＯ＜ｎ：０＞がトリミング信号ＩＴＣ＜ｎ：０＞として出力される。ＩＮＴ＜ｎ＋１：０＞及びＴＣＯ＜ｎ：０＞の各信号はいずれもＬレベルであるため、トリミング信号ＩＴＣ＜ｎ：０＞の各信号もすべてＬレベルとなる。

この状態でキャリブレーション回路ＣＡＬにクロック信号ＣＬＫが入力されると、最初のクロック信号ＣＬＫの立下りで、図９に示すトリミング信号生成回路４３のノードｎ３１の電位が立ち上がり、２番目のクロック信号ＣＬＫの立下りでノードｎ３２が立ち下がる。よって、キャリブレーションモードＣＭの期間における最初のクロック信号ＣＬＫのクロックと２番目のクロックとの間だけトリミング信号生成回路４３のインバータＩＮＶ５０－（ｎ＋１）の出力信号ＩＮＴ＜ｎ＋１＞はＨレベルとなる。

ここで、図９のラッチ回路ＬＴ１０－ｎ～１０－０と、インバータＩＮＶ５０－ｎ～５０－０とにより構成される回路は、ＩＮＴ＜ｎ：０＞の各ビットをシフトしつつ出力するシフトレジスタである。このため、出力信号ＩＮＴ＜ｎ＋１＞のＨパルスはクロック信号ＣＬＫの３番目のクロックの立下り以降、出力信号ＩＮＴ＜ｎ＞から順にＩＮＴ＜０＞までシフトする。出力信号ＩＮＴ＜ｎ＞がＨレベルのとき、出力信号ＩＮＴＢ＜ｎ＞はＬレベルであるため、第２選択信号ＴＣＯ＜ｎ＞はＨレベルとなる。このとき、ＩＮＴ＜ｎ－１：０＞はすべてＬレベルである。

このように、第２トリミング信号ＴＣＯ＜ｎ：０＞がトリミング信号ＩＴＣ＜ｎ：０＞として出力されるため、図１０に示す容量回路ＣＡＰ１０のコンデンサＣＡＰ２０－ｎ～２０－０のうち、コンデンサＣＡＰ２０－ｎのみが静電容量として機能し、他のコンデンサは機能しない状態となる。一方、コンデンサＣＡＰ３０－ｍ～３０－０は、キャリブレーションイネーブル信号ＣＡＬＥＮがＨレベルになったときに制御信号ＩＣＡＬもＨレベルになる。よって、ＩＴＭ＜ｍ：０＞（すなわち、選択信号ＩＴＭ＜０＞～ＩＴＭ＜ｍ＞）はマージン用トリミング信号ＴＭ＜ｍ：０＞と同じ信号となり、コンデンサＣＡＰ３０－ｍ～３０－０は、マージン用トリミング信号ＴＭ＜ｍ：０＞の信号入力に応じた静電容量のコンデンサとして機能することになる。

この状態でクロック信号ＣＬＫが立ち上がると、判定回路ＪＣから出力された検出信号ＣＯＵＴがキャリブレーション回路ＣＡＬに供給される。よって、続くクロック信号ＣＬＫの立下りでＩＮＴＢ＜ｎ＞は立ち上がり、ＩＮＴ＜ｎ＞は立ち下がるため、検出信号ＣＯＵＴを反転した反転信号が図９に示すトリミング信号生成回路４３のラッチ回路２０－ｎに格納される。これが第２選択信号ＴＣＯ＜ｎ＞の出力データとして、キャリブレーションイネーブル信号ＣＡＬＥＮがＨレベルの状態にある間に亘り保持される。

ここで、本実施例の容量センサ回路１５では、センサーコンデンサ５０の電極間の誘電体が融解前の固体状態にある場合にはＬレベルの検出信号ＣＯＵＴを出力し、融解後はＨレベルの検出信号ＣＯＵＴを出力するように設計されている。

すなわち、センサーコンデンサ５０の静電容量よりも容量回路ＣＡＰ１０の静電容量（基準静電容量）の方が小さいと容量センサ回路１５の判定回路ＪＣが判定した場合には、検出信号ＣＯＵＴはＬレベルとなり、その結果、Ｈレベルの第２選択信号ＴＣＯ＜ｎ＞が出力される。一方、センサーコンデンサ５０の静電容量よりも容量回路ＣＡＰ１０の静電容量の方が大きいと当該判定回路ＪＣが判定した場合、検出信号ＣＯＵＴはＨレベルとなり、その結果、Ｌレベルの第２選択信号ＴＣＯ＜ｎ＞が出力される。

そして、次のクロックにより、ＴＣＯ＜ｎ－１＞がＨレベルとなり、ＩＮＴ＜ｎ－２：０＞はすべてＬレベルのままである。このため、容量回路ＣＡＰ１０のコンデンサＣＡＰ２０－ｎは、ＴＣＯ＜ｎ＞がＨレベルのとき、すなわちセンサーコンデンサ５０よりも容量回路ＣＡＰ１０の方が静電容量が小さい場合には、静電容量として機能する。一方、ＴＣＯ＜ｎ＞がＬレベルのとき、つまりセンサーコンデンサ５０より容量回路ＣＡＰ１０の方が静電容量が大きい場合には、容量回路ＣＡＰ１０のコンデンサＣＡＰ２０－ｎは容量として機能しない状態となる。

また、図１０に示すコンデンサＣＡＰ２０－（ｎ－１）～２０－０のうち、ＣＡＰ２０－（ｎ－１）のみが容量として機能し、他のコンデンサは容量として機能しない状態となる。この状態でクロック信号ＣＬＫが立ち上がると、判定回路ＪＣから出力された検出信号ＣＯＵＴがキャリブレーション回路ＣＡＬに供給される。この際、続くクロック信号ＣＬＫの立下りでＩＮＴＢ＜ｎ－１＞は立ち上がり、ＩＮＴ＜ｎ－１＞は立ち下がる。よって、検出信号ＣＯＵＴの信号レベルを反転した反転信号が図９に示すトリミング信号生成回路４３のラッチ回路２０－（ｎ－１）に格納され、これが第２選択信号ＴＣＯ＜ｎ－１＞として、キャリブレーションイネーブル信号ＣＡＬＥＮがＨレベルの状態にある間に亘り保持される。

以降、当該検出信号ＣＯＵＴの信号レベルを反転した反転信号がラッチ回路ＬＴ２０－０に格納され、これがＴＣＯ＜０＞として、キャリブレーションイネーブル信号ＣＡＬＥＮがＨレベルの状態にある間に亘り保持されるまで、同様の処理が繰り返される。

このように、キャリブレーションイネーブル信号ＣＡＬＥＮがＨレベルの期間に亘り、センサーコンデンサ５０の静電容量が容量回路ＣＡＰ１０の静電容量よりも大きい場合には、容量回路ＣＡＰ１０の容量を低下させ、センサーコンデンサ５０の静電容量が容量回路ＣＡＰ１０の静電容量よりも小さい場合には、容量回路ＣＡＰ１０の容量を増加させるように一連の動作が行われる。すなわち、容量回路ＣＡＰ１０の静電容量がセンサーコンデンサ５０の固体状態での静電容量と等しくなるように、第２トリミング信号ＴＣＯ＜ｎ：０＞が設定される。図１４では、この状態の期間をキャリブレーションモードＣＭとして示している。尚、当該キャリブレーションモードの期間中、コントローラ１４は、誘電体が融解する前のセンサーコンデンサ５０の静電容量と、融解後のセンサーコンデンサ５０の静電容量との差分の例えば半分をマージンとして設定するマージン用トリミング信号ＴＭ＜ｍ：０＞を容量回路ＣＡＰ１０に供給する。そして、キャリブレーションの終了後、コントローラ１４は、当該キャリブレーション終了直後の第２トリミング信号ＴＣＯ＜ｎ：０＞を不揮発性のメモリ１６に格納する。

［非活性モードＩＭ２］
その後、電源供給が遮断（図１４のＰ－ＯＦＦの期間）され、再び電源が投入されると、コントローラ１４は、メモリ１６から第２トリミング信号ＴＣＯ＜ｎ：０＞を読み出し、これを第１トリミング信号ＴＣ＜ｎ：０＞として、キャリブレーション回路ＣＡＬに供給する。図１９では、この状態の期間を非活性モードＩＭ２として示している。

［通常モードＮＭ（初期状態ＩＳ２）］
そして、コントローラ１４がセンサイネーブル信号ＣＳＲＥＮをＬレベルからＨレベルに遷移させ、Ｌレベルのキャリブレーションイネーブル信号ＣＡＬＥＮをキャリブレーション回路ＣＡＬに供給して容量センサ回路１５を動作させる。この際、キャリブレーションイネーブル信号ＣＡＬＥＮ及び切替信号ＯＰＴ２が共にＬレベルであるため、図１０に示す信号生成回路４４の（ｍ＋１）ビットのＩＴＭ＜ｍ：０＞（すなわち、選択信号ＩＴＭ＜０＞～ＩＴＭ＜ｍ＞）はすべてＬレベルとなる。これにより、コンデンサＣＡＰ３０－０～３０－ｍはすべて静電容量として機能しない。

よって、容量回路ＣＡＰ１０の静電容量、つまり基準静電容量は、ＩＣチップ１００外の寄生容量を含めたセンサーコンデンサ５０の誘電体融解前の第１の静電容量と、誘電体融解後の第２の静電容量との間の静電容量に設定されることになる。図１４では、この状態の期間を通常モードＮＭ（初期状態ＩＳ２）として示している。

要するに、上記した一連のキャリブレーション処理では、コントローラ１４が、容量回路ＣＡＰ１０の第２回路部１０Ｂの静電容量をマージン用静電容量に設定するマージン用トリミング信号（ＴＭ）を、第２回路部１０Ｂに供給する。キャリブレーション回路ＣＡＬは、容量回路ＣＡＰ１０の第１回路部１０Ａの静電容量を時間経過に伴い段階的に変化する静電容量に設定するトリミング信号（ＴＣＯ、ＩＴＣ）を第１回路部１０Ａに供給するキャリブレーションを実行する。

コントローラ１４は、このキャリブレーション処理の実行中に、判定回路ＪＣで第１の中継端子ＣＩＮ０の電位が第２の中継端子ＣＩＮ１の電位と等しいと判定されたときにトリミング信号（ＴＣＯ、ＩＴＣ）を不揮発性のメモリ１６に格納させる。そして、コントローラ１４は、次回の電源投入時に、メモリ１６に格納されているトリミング信号（ＴＣＯ、ＩＴＣ）によって容量回路ＣＡＰ１０の第１回路部１０Ａの静電容量を設定する。

よって、上記したキャリブレーションにより、ＩＣチップ１００外の寄生容量分をキャンセルし、且つ容量回路ＣＡＰ１０の静電容量をセンサーコンデンサ５０の誘電体が融解する前の静電容量と、融解した後の静電容量との中間レベルとなるように設定することが可能である。これにより、センサーコンデンサ５０の電極間に充填されている誘電体が融解したか否かを精度良く判断することが可能となる。

尚、上記実施例では、キャリブレーション回路ＣＡＬを、容量回路ＣＡＰ１０（又はＣＡＰ２０、ＣＡＰ３０）に対して、センサーコンデンサ５０の静電容量の変化を検出する為の閾値となる基準静電容量に較正する為に用いている。

しかしながら、キャリブレーション回路ＣＡＬによるキャリブレーション動作を、電極パッドＰ０（又はＰ３）及びＰ２に接続したコンデンサの静電容量を検出する為に用いることも可能である。例えば、静電容量の検出対象とするコンデンサを電極パッドＰ０（又はＰ３）及びＰ２に接続し、前述したキャリブレーション動作を実行する。この際、判定回路ＪＣがＨレベルのフラグ信号ＣＯＵＴ２を出力したら、その時点でキャリブレーション回路ＣＡＬが出力したトリミング信号ＩＴＣ＜ｎ：０＞をコントローラ１４で取り込む。つまり、Ｈレベルのフラグ信号ＣＯＵＴ２が出力された時点でコントローラ１４が取り込んだトリミング信号ＩＴＣ＜ｎ：０＞は、容量回路ＣＡＰ１０のコンデンサＣＡＰ２０－０～ＣＡＰ２０－ｎによる合成静電容量を表しており、その値は電極パッドＰ０（又はＰ３）及びＰ２に接続されているコンデンサの静電容量と等しい。そこで、コントローラ１４は、取り込んだトリミング信号ＩＴＣ＜ｎ：０＞に対応した静電容量を示す情報を上記した識別ＩＤと共に送信用情報として、送受信回路１３に供給する。これにより、センサータグ１５０は、電極パッドＰ０（又はＰ３）及びＰ２に接続されたコンデンサの静電容量を示す情報及び識別ＩＤを、図３に示すようにリーダーライタ２００に無線送信する。よって、リーダーライタ２００において、センサータグ１５０の電極パッドＰ０（又はＰ３）及びＰ２に接続されたコンデンサの静電容量を無線にて知ることができる。

次に、図７に示される判定回路ＪＣの内部動作について図１５に示すタイムチャートを参照しつつ説明する。

尚、図１５では、センサーコンデンサ５０の電極間の誘電体が融解していない期間を期間Ｔ１、誘電体がある程度融解してセンサーコンデンサ５０の静電容量と容量回路ＣＡＰ１０の静電容量とがほぼ等しくなっている期間を期間Ｔ２、センサーコンデンサ５０の誘電体がすべて融解した後の期間を期間Ｔ３として表す。

まず、期間Ｔ１での動作について説明する。

［第１の初期状態ＩＳ１］
キャリブレーション回路ＣＡＬからＬレベルのクロック信号ＣＬＫＩＮが判定回路ＪＣに供給されると、図７に示されるノードｎ２の電位はＨレベルとなる。これにより、ノードｎ０及びノードｎ１の電位はＬレベル、ノードｎ３、ノードｎ４及びノードｎ５の電位はＨレベルとなる。また、ノードｎ６及びノードｎ７の電位はＬレベルとなり、ノードｎ８の電位はＨレベル、ノードｎ９の電位はＨレベル、ノードｎ１０の電位はＬレベル、ノードｎ１１の電位はＬレベルとなる。図１５では、この状態の期間を第１の初期状態ＩＳ１として示している。

第１の初期状態ＩＳ１では、ノードｎ２の電位がＨレベルであるため、第１ラッチ回路ＬＴ１から出力される検出信号ＣＯＵＴの値は、その直前まで保持されていた値である。すなわち、センサーコンデンサ５０の電極間の誘電体が融解前の状態であるため、Ｌレベルの検出信号ＣＯＵＴが出力される。

同様に、ノードｎ２の電位がＨレベルであるため、第２ラッチ回路ＬＴ２から出力されるフラグ信号ＣＯＵＴ２の値も、その直前まで保持されていた値である。すなわち、容量回路ＣＡＰ１０の静電容量よりもセンサーコンデンサ５０の静電容量の方が大きいため、Ｌレベルのフラグ信号ＣＯＵＴ２が出力される。

［第１の充電期間ＣＰ１］
その後、クロック信号ＣＬＫＩＮがＨレベルに遷移すると、ノードｎ２の電位はＬレベルとなる。ノードｎ２の電位はインバータＩＮＶ０により反転され、Ｈレベルの反転信号がトランジスタＮＭ９のゲートに印加される。これにより、バイアス信号生成部３２が動作し、ノードｎ３は中間電位Ｖｘとなる。これにより、定電流源であるトランジスタＮＭ８のゲートには中間電位Ｖｘのレベルのバイアス信号が供給される。

また、ノードｎ２の電位がＬレベルであるため、トランジスタＮＭ２及びトランジスタＮＭ３はいずれもＯＦＦ状態となり、トランジスタＰＭ２及びＰＭ３はいずれもＯＮ状態となる。これにより、判定回路ＪＣは、中継端子ＣＩＮ０及びＣＩＮ１からノードｎ０及びｎ１を夫々介して充電電流をセンサーコンデンサ５０及び容量回路ＣＡＰ１０に送出し、これらセンサーコンデンサ５０及び容量回路ＣＡＰ１０を充電する。

期間Ｔ１ではセンサーコンデンサ５０の誘電体が融解していないため、センサーコンデンサ５０の静電容量は所定の第１の静電容量であり、容量回路ＣＡＰ１０の静電容量（基準静電容量と称する）よりも大きい。従って、センサーコンデンサ５０よりも容量回路ＣＡＰ１０の方が早く充電され、ノードｎ０よりもノードｎ１の方が先に電位が上昇する。

ノードｎ１の電位はトランジスタＮＭ１のゲートに印加され、差動アンプ部３５の動作により、ノードｎ５の電位が低下する。一方、ノードｎ０はノードｎ１よりも電位が遅れて上昇するため、差動アンプ部３５の機能により、ノードｎ４の電位はほとんど低下しない。図１５では、かかる状態の期間を第１の充電期間ＣＰ１として示している。

［第１の充電検出期間ＣＤＰ１］
その後、ノードｎ５の電位がインバータ部３７の閾値レベルＶｔｈまで低下すると、ノードｎ７の電位はＨレベルとなり、Ｈレベルの信号が第１ラッチ回路ＬＴ１に取り込まれる。また、ノードｎ６の電位がＬレベルであるため、ノードｎ７の電位がＨレベルとなっても、ノードｎ１２の電位はＨレベル、ノードｎ１１の電位はＬレベルのまま維持される。これにより、Ｈレベルの信号が第２ラッチ回路ＬＴ２に取り込まれる。図１５では、かかる状態の期間を第１の充電検出期間ＣＤＰ１として示している。

尚、第１の充電検出期間ＣＤＰ１では、ノードｎ８、ｎ１０、及びｎ９の電位が時間差で順次変化する。具体的には、ノードｎ７の電位がＨレベルとなることにより、ノードｎ８の電位はＬレベルとなる。ノードｎ８の電位の変化に応じて、ノードｎ１０の電位はＨレベルとなる。ノードｎ１０の電位の変化に応じて、ノードｎ９の電位はＬレベルとなる。

［第１の放電期間ＤＰ１］
ノードｎ９の電位がＬレベルとなることにより、ノードｎ２の電位はＨレベルへと変化する。これにより、第１ラッチ回路ＬＴ１のクロック端子には、Ｈレベルの信号がクロック信号として供給される。このとき、ノードｎ７はＨレベルであるため、第１ラッチ回路ＬＴ１は、Ｈレベルの信号を取り込み、これを反転させたＬレベルの信号を検出信号ＣＯＵＴとして出力する。

同様に、第２ラッチ回路ＬＴ２のクロック端子には、Ｈレベルの信号がクロック信号として供給される。このとき、ノードｎ１２はＨレベルであるため、第２ラッチ回路ＬＴ２は、Ｈレベルの信号を取り込み、これを反転させたＬレベルの信号をフラグ信号ＣＯＵＴ２として出力する。

また、ノードｎ２の電位がＨレベルになることで、ノードｎ２の電位を反転したＬレベルの反転信号が、トランジスタＮＭ９のゲートに印加される。これにより、バイアス信号生成部３２はＯＦＦ状態（すなわち、動作しない状態）となり、ノードｎ３の電位はＨレベルとなる。これにより、トランジスタＮＭ８のゲートにはＨレベルのバイアス信号が供給され、定電流源としてのトランジスタＮＭ８はオン状態となる。また、トランジスタＮＭ２及びＮＭ３がＯＮ状態となり、トランジスタＰＭ２及びＰＭ３がＯＦＦ状態となるため、中継端子ＣＩＮ０及びＣＩＮ１を介してセンサーコンデンサ５０及び容量回路ＣＡＰ１０が放電される。図１５では、かかる状態の期間を第１の放電期間ＤＰ１として示している。

［第１の放電検出期間ＤＤＰ１］
その後、ノードｎ５の電位がインバータ部３７の閾値レベルＶｔｈまで上昇すると、ノードｎ７の電位はＬレベルとなり、ノードｎ８の電位はＨレベルとなる。その後、クロック信号ＣＬＫＩＮがＬレベルになると、ノードｎ９の電位はＨレベルとなり、ノードｎ１０の電位はＬレベルとなる。図１５では、かかる状態の期間を第１の放電検出期間ＤＤＰ１として示している。

次に、期間Ｔ２（すなわち、誘電体がある程度融解してセンサーコンデンサ５０の静電容量と容量回路ＣＡＰ１０の静電容量とがほぼ等しくなった状態）での動作について説明する。

［第２の初期状態ＩＳ２］
Ｌレベルのクロック信号ＣＬＫＩＮが判定回路ＪＣに供給されると、ノードｎ２の電位はＨレベルとなる。これにより、ノードｎ０及びノードｎ１の電位はＬレベル、ノードｎ３、ノードｎ４及びノードｎ５の電位はＨレベルとなる。また、ノードｎ６及びノードｎ７の電位はＬレベルとなり、ノードｎ１２の電位はＨレベル、ノードｎ１１の電位はＬレベル、ノードｎ８の電位はＨレベル、ノードｎ９の電位はＨレベル、ノードｎ１０の電位はＬレベルとなる。図１５では、この状態の期間を第２の初期状態ＩＳ２として示している。

尚、第２の初期状態ＩＳ２では、ノードｎ２の電位がＨレベルであるため、第１ラッチ回路ＬＴ１から出力される検出信号ＣＯＵＴは、前のデータ値であるＬレベルを保持した状態にある。同様に、第２ラッチ回路ＬＴ２から出力されるフラグ信号ＣＯＵＴ２についても、前のデータ値であるＬレベルを保持した状態にある。

［第２の充電期間ＣＰ２］
その後、クロック信号ＣＬＫＩＮがＨレベルになると、ノードｎ２の電位はＬレベルとなる。ノードｎ２の電位はインバータＩＮＶ０により反転され、Ｈレベルの反転信号がトランジスタＮＭ９のゲートに印加される。これにより、バイアス信号生成部３２が動作し、ノードｎ３は中間電位Ｖｘとなる。これにより、定電流源であるトランジスタＮＭ８のゲートには中間電位Ｖｘレベルのバイアス信号が供給される。

また、ノードｎ２の電位がＬレベルであるため、トランジスタＮＭ２及びトランジスタＮＭ３はいずれもＯＦＦ状態となり、トランジスタＰＭ２及びＰＭ３はいずれもＯＮ状態となる。これにより、判定回路ＪＣは、中継端子ＣＩＮ０及びＣＩＮ１からノードｎ０及びｎ１を夫々介して充電電流をセンサーコンデンサ５０及び容量回路ＣＡＰ１０に送出し、これらセンサーコンデンサ５０及び容量回路ＣＡＰ１０を充電する。

期間Ｔ２では誘電体がある程度融解しており、センサーコンデンサ５０と容量回路ＣＡＰ１０とがほぼ同じ静電容量（すなわち、基準静電容量）を有する。このため、センサーコンデンサ５０及び容量回路ＣＡＰ１０はほぼ同じスピードで充電され、ノードｎ０及びノードｎ１各々の電位は同程度の上昇率（すなわち、上昇度の差異が所定未満の状態）で時間経過につれて上昇する。

ノードｎ０の電位はトランジスタＮＭ０のゲートに印加され、差動アンプ部３５の動作により、ノードｎ４の電位が低下する。一方、ノードｎ１の電位はトランジスタＮＭ１のゲートに印加され、差動アンプの動作により、ノードｎ５の電位が低下する。ノードｎ０及びノードｎ１の電位の上昇率がほぼ同じであるため、ノードｎ４及びノードｎ５もほぼ同じ低下率（すなわち、低下度の差異が所定未満の状態）で電位が低下する。図１５では、かかる状態の期間を第２の充電期間ＣＰ２として示している。

［第２の充電検出期間ＣＤＰ２］
その後、ノードｎ４の電位がインバータ部３７の閾値レベルＶｔｈまで低下すると、ノードｎ６の電位はＨレベルとなる。同様に、ノードｎ５の電位がインバータ部３７の閾値レベルＶｔｈまで低下すると、ノードｎ７の電位はＨレベルとなる。ノードｎ４及びノードｎ５の電位の低下率がほぼ同じであるため、ノードｎ６及びノードｎ７の電位はほぼ同時にＨレベルとなる。

ノードｎ６及びｎ７の電位がＨレベルとなることにより、ノードｎ１２の電位はＬレベルとなり、ノードｎ１１の電位はＨレベルとなる。また、ノードｎ８、ｎ１０、及びｎ９の電位が時間差で順次変化する。具体的には、ノードｎ６及びｎ７の電位がＨレベルとなり、さらにノードｎ１１の電位がＨレベルとなることにより、ノードｎ８の電位はＬレベルとなる。ノードｎ８の電位の変化に応じて、ノードｎ１０の電位はＨレベルとなる。ノードｎ１０の電位の変化に応じて、ノードｎ９の電位はＬレベルとなる。図１５では、かかる状態の期間を第２の充電検出期間ＣＤＰ２として示している。

［第２の放電期間ＤＰ２］
また、クロック信号ＣＬＫＩＮがＨレベルであり、ノードｎ９の電位がＬレベルであるため、これらの否定論理積であるノードｎ２はＨレベルとなる。このとき、ノードｎ７がＨレベルであるため、Ｈレベルの信号が第１ラッチ回路ＬＴ１に取り込まれている。従って、第１ラッチ回路ＬＴ１は、これを反転したＬレベルの反転信号を検出信号ＣＯＵＴとして出力する。また、ノードｎ１２の電位がＬレベルであるため、Ｌレベルの信号が第２ラッチ回路ＬＴ２に取り込まれている。従って、第２ラッチ回路ＬＴ２は、これを反転したＨレベルの反転信号をフラグ信号ＣＯＵＴ２として出力する。

また、ノードｎ２の電位がＨレベルになることで、ノードｎ２の電位を反転したＬレベルの反転信号がトランジスタＮＭ９のゲートに印加される。これにより、バイアス信号生成部３２はＯＦＦ状態（すなわち、動作しない状態）となり、ノードｎ３の電位はＨレベルとなる。これにより、トランジスタＮＭ８のゲートにはＨレベルのバイアス信号が供給され、定電流源としてのトランジスタＮＭ８はオン状態となる。また、トランジスタＮＭ２及びＮＭ３がＯＮ状態となり、トランジスタＰＭ２及びＰＭ３がＯＦＦ状態となるため、中継端子ＣＩＮ０及びＣＩＮ１を介してセンサーコンデンサ５０及び容量回路ＣＡＰ１０が放電される。図１５では、かかる状態の期間を第２の放電期間ＤＰ２として示している。

［第２の放電検出期間ＤＤＰ２］
その後、ノードｎ４の電位がインバータ部３７の閾値レベルＶｔｈまで上昇すると、ノードｎ６の電位はＬレベルとなる。同様に、ノードｎ５の電位がインバータ部３７の閾値レベルＶｔｈまで上昇すると、ノードｎ７の電位はＬレベルとなる。これにより、ノードｎ１２の電位はＨレベルとなり、ノードｎ１１の電位はＬレベルとなり、ノードｎ８の電位はＨレベルとなる。その後、クロック信号ＣＬＫＩＮがＬレベルになると、ノードｎ９の電位はＨレベルとなり、ノードｎ１０の電位はＬレベルとなる。図１５では、かかる状態の期間を第２の放電検出期間ＤＤＰ２として示している。

次に、期間Ｔ３（すなわち、誘電体がすべて融解した状態）での動作について説明する。

［第３の初期状態ＩＳ３］
Ｌレベルのクロック信号ＣＬＫＩＮが判定回路ＪＣに供給されると、ノードｎ２の電位はＨレベルとなる。これにより、ノードｎ０及びノードｎ１の電位はＬレベル、ノードｎ３、ノードｎ４及びノードｎ５の電位はＨレベルとなる。また、ノードｎ６及びノードｎ７の電位はＬレベルとなり、ノードｎ１２の電位はＨレベル、ノードｎ１１の電位はＬレベル、ノードｎ８の電位はＨレベル、ノードｎ９の電位はＨレベル、ノードｎ１０の電位はＬレベルとなる。図１５では、この状態の期間を第３の初期状態ＩＳ３として示している。

第３の初期状態ＩＳ３では、ノードｎ２の電位がＨレベルであるため、第１ラッチ回路ＬＴ１から出力される検出信号ＣＯＵＴは、前のデータ値であるＬレベルを保持した状態にある。また、第２ラッチ回路ＬＴ２から出力されるフラグ信号ＣＯＵＴ２についても、前のデータ値であるＨレベルを保持した状態にある。

［第３の充電期間ＣＰ３］
その後、クロック信号ＣＬＫＩＮがＨレベルになると、ノードｎ２の電位はＬレベルとなる。ノードｎ２の電位はインバータＩＮＶ０により反転され、Ｈレベルの反転信号がトランジスタＮＭ９のゲートに印加される。これにより、バイアス信号生成部３２が動作し、ノードｎ３は中間電位Ｖｘとなる。これにより、定電流源であるトランジスタＮＭ８のゲートには中間電位Ｖｘレベルのバイアス信号が供給される。

また、ノードｎ２の電位がＬレベルであるため、トランジスタＮＭ２及びトランジスタＮＭ３はいずれもＯＦＦ状態となり、トランジスタＰＭ２及びＰＭ３はいずれもＯＮ状態となる。これにより、判定回路ＪＣは、中継端子ＣＩＮ０及びＣＩＮ１からノードｎ０及びｎ１を夫々介して充電電流をセンサーコンデンサ５０及び容量回路ＣＡＰ１０に送出し、これらセンサーコンデンサ５０及び容量回路ＣＡＰ１０を充電する。

期間Ｔ３ではセンサーコンデンサ５０の誘電体が融解しているため、当該センサーコンデンサ５０の静電容量は第２の静電容量であり、容量回路ＣＡＰ１０の基準静電容量よりも小さい。従って、容量回路ＣＡＰ１０よりもセンサーコンデンサ５０の方が早く充電され、ノードｎ１よりもノードｎ０の方が先に電位が上昇する。

ノードｎ０の電位はトランジスタＮＭ０のゲートに印加され、差動アンプ部３５の動作により、ノードｎ４の電位が低下する。一方、ノードｎ１はノードｎ０よりも電位が遅れて上昇するため、差動アンプ部３５の機能により、ノードｎ５の電位はほとんど低下しない。図１５では、かかる状態の期間を第３の充電期間ＣＰ３として示している。

［第３の充電検出期間ＣＤＰ３］
その後、ノードｎ４の電位がインバータ部３７の閾値レベルＶｔｈまで低下すると、ノードｎ６の電位はＨレベルとなる。一方、ノードｎ５の電位が低下しないため、ノードｎ７はＬレベルに維持され、Ｌレベルの信号が第１ラッチ回路ＬＴ１に取り込まれる。また、ノードｎ７の電位がＬレベルであるため、ノードｎ６の電位がＨレベルに変化しても、ノードｎ１２の電位はＨレベルに維持され、ノードｎ１１の電位はＬレベルに維持される。図１５では、かかる状態の期間を第３の充電検出期間ＣＤＰ３として示している。

第３の充電検出期間ＣＤＰ３では、ノードｎ８、ｎ１０、及びｎ９の電位が時間差で順次変化する。具体的には、ノードｎ６の電位がＨレベルとなることにより、ノードｎ８の電位はＬレベルとなる。ノードｎ８の電位の変化に応じて、ノードｎ１０の電位はＨレベルとなる。ノードｎ１０の電位の変化に応じて、ノードｎ９の電位はＬレベルとなる。

［第３の放電期間ＤＰ３］
ノードｎ９の電位がＬレベルとなることにより、ノードｎ２の電位はＨレベルとなる。これにより、第１ラッチ回路ＬＴ１のクロック端子には、Ｈレベルの信号がクロック信号として供給される。このとき、ノードｎ７はＬレベルであるため、第１ラッチ回路ＬＴ１はＬレベルの信号を取り込み、そのレベルを反転させたＨレベルの信号を検出信号ＣＯＵＴとして出力する。

また、第２ラッチ回路ＬＴ２のクロック端子には、Ｈレベルの信号がクロック信号として供給される。このとき、ノードｎ１２はＨレベルであるため、第２ラッチ回路ＬＴ２はＨレベルの信号を取り込み、その信号レベルを反転させたＬレベルの反転信号をフラグ信号ＣＯＵＴ２として出力する。

また、ノードｎ２の電位がＨレベルになることで、ノードｎ２の電位を反転したＬレベルの反転信号が、トランジスタＮＭ９のゲートに印加される。これにより、バイアス信号生成部３２はＯＦＦ状態（すなわち、動作しない状態）となり、ノードｎ３の電位はＨレベルとなる。これにより、トランジスタＮＭ８のゲートにはＨレベルのバイアス信号が供給され、定電流源としてのトランジスタＮＭ８はオン状態となる。また、トランジスタＮＭ２及びＮＭ３がＯＮ状態となり、トランジスタＰＭ２及びＰＭ３がＯＦＦ状態となるため、中継端子ＣＩＮ０及びＣＩＮ１を介してセンサーコンデンサ５０及び容量回路ＣＡＰ１０が放電される。図１５では、かかる状態の期間を第３の放電期間ＤＰ３として示している。

［第３の放電検出期間ＤＤＰ３］
その後、ノードｎ４の電位がインバータ部３７の閾値レベルＶｔｈまで上昇すると、ノードｎ６の電位はＬレベルとなり、ノードｎ８の電位はＨレベルとなる。その後、クロック信号ＣＬＫＩＮがＬレベルになると、ノードｎ９の電位はＨレベルとなり、ノードｎ１０の電位はＬレベルとなる。図１５では、かかる状態の期間を第３の放電検出期間ＤＤＰ３として示している。

このように、容量センサ回路１５では、外部接続されているセンサーコンデンサ５０の電極間の誘電体がまだ融解していない場合には、判定回路ＪＣがＬレベルの検出信号ＣＯＵＴ及びＬレベルのフラグ信号ＣＯＵＴ２を出力する。誘電体がある程度融解し、センサーコンデンサ５０及び容量回路ＣＡＰ１０各々の静電容量がほぼ等しくなった場合には、判定回路ＪＣがＬレベルの検出信号ＣＯＵＴ及びＨレベルのフラグ信号ＣＯＵＴ２を出力する。そして、誘電体がすべて融解した場合には、判定回路ＪＣは、Ｈレベルの検出信号ＣＯＵＴ及びＬレベルのフラグ信号ＣＯＵＴ２を出力する。

したがって、容量センサ回路１５によれば、外部接続したセンサーコンデンサ５０の誘電体が融解したか否かの情報、つまりセンサーコンデンサ５０の静電容量が変化したか否かを示す情報（ＣＯＵＴ）が得られる。更に、当該容量センサ回路１５によれば、センサーコンデンサ５０及び容量回路ＣＡＰ１０がほぼ同じ静電容量であるか否かを示す情報（ＣＯＵＴ２）が得られる。

また、容量センサ回路１５では、図１５に示す第１の充電期間ＣＰ１、第１の充電検出期間ＣＤＰ１、第２の充電期間ＣＰ２、第２の充電検出期間ＣＤＰ２、第３の充電期間ＣＰ３、及び第３の充電検出期間ＣＤＰ３でのみ電流が消費され、他の期間では電流の消費がない。このため、センサーコンデンサ５０の静電容量と容量回路ＣＡＰ１０の静電容量とがほぼ等しくなった場合でも、クロック信号ＣＬＫＩＮを低周波数にすることで、回路全体の消費電流を抑えることが可能となる。

すなわち、図７に示す判定回路ＪＣを備えた容量センサ回路１５によれば、センサーコンデンサ５０及び容量回路ＣＡＰ１０の静電容量がほぼ等しくなった場合でも、電流を増加させずに、センサーコンデンサ５０の静電容量に関する情報をリーダーライタ２００に送信することができる。また、センサーコンデンサ５０及び容量回路ＣＡＰ１０の静電容量がほぼ等しいか否かを示す情報をリーダーライタ２００に送信することができる。

尚、センサーコンデンサ５０として比較的静電容量が大きなものを電極パッドＰ２及びＰ３に外部接続した場合にも、容量回路ＣＡＰ２０を用いることで、前述した容量回路ＣＡＰ１０を用いた場合と同様に、図１４に示すキャリブレーション動作及び図１５に示す検出処理を実施することができる。

図１６は、比較的静電容量が大きいセンサーコンデンサ５０を電極パッドＰ２及びＰ３に接続した場合での容量センサ回路１５内の状態を記述したブロック図である。

この際、コントローラ１４は、Ｌレベルのテストモード信号ＴＥＳＴを切替回路ＳＷに供給すると共に、Ｌレベルのリークテスト信号ＩＬＴを判定回路ＪＣに供給する。更に、コントローラ１４は、容量回路ＣＡＰ１０及びＣＡＰ２０のうちからＣＡＰ２０を指定するＨレベルの切替信号ＯＰＴ２を、切替回路ＳＷ、容量回路ＣＡＰ１０、ＣＡＰ２０及びＣＡＰ３０に夫々供給する。

これにより、切替回路ＳＷは、図１６に示すように、付加コンデンサＣＸ及び電極パッドＰ３を介して、センサーコンデンサ５０の電極Ｗ１を判定回路ＪＣの中継端子ＣＩＮ０に接続する。また、切替回路ＳＷは、容量回路ＣＡＰ２０の容量接続端子ＣＩＮを判定回路ＪＣの中継端子ＣＩＮ１と接続する。

更に、切替回路ＳＷは、図１６に示すように、ノードｎ２０をハイインピーダンス（ＨｉＺと記述）状態に設定すると共に、ノードｎ０、ｎ１及び容量回路ＣＡＰ３０の容量接続端子ＣＩＮにＬレベルを印加する。

ところで、判定回路ＪＣでは、センサーコンデンサ５０の電極の電位と容量回路ＣＡＰ２０の容量接続端子ＣＩＮの電位とを比較するにあたり、図１５に示す第１～第３の充電期間ＣＰ１～ＣＰ３の各々で、センサーコンデンサ５０を充電している。

この際、センサーコンデンサ５０の静電容量が大きい場合には小さい場合に比べてその充電動作に費やされる消費電流が大きくなる。更に、センサーコンデンサ５０及び当該ＩＣチップ１００の外部の寄生容量を充電する速度が速い場合には、電源回路１２で生成される電源電圧が低下して、動作不良を引き起こす虞がある。

そこで、容量センサ回路１５では、比較的大きな静電容量を有するセンサーコンデンサ５０の一方の電極Ｗ１を接続する電極パッドＰ３及び切替回路ＳＷの入力端子ＣＩＮ０Ｍ２間に、当該センサーコンデンサ５０と直列に接続されるように付加コンデンサＣＸを設けている。

判定回路ＪＣは、図１５に示す第１～第３の充電期間ＣＰ１～ＣＰ３の各々で、自身の中継端子ＣＩＮ０から送出した充電電流を付加コンデンサＣＸに供給すると共に、中継端子ＣＩＮ１から送出した充電電流を容量回路ＣＡＰ２０に供給する。これにより、容量回路ＣＡＰ２０が充電されると共に、電極パッドＰ３を介して直列に接続されている付加コンデンサＣＸ及びセンサーコンデンサ５０が充電される。

ここで、電極パッドＰ２及び切替回路ＳＷの入力端子ＣＩＮ０Ｍ２間に含まれる回路は、図１７に示す等価回路によって表される。尚、図１７に示されるＣＡＰＰは、図１６に示すダイオードＤ４及びＤ５、抵抗Ｒ２、及び電極パッドＰ３各々の寄生容量を合成した合成寄生容量を表すものである。

よって、図１７に示す等価回路において、切替回路ＳＷの入力端子ＣＩＮ０Ｍ２側から眺めた合成静電容量ＣＡＰＴは、
ＣＡＰＴ＝（ＣＡＰ１＋ＣＡＰ２）・ＣＡＰ２／（ＣＡＰ１＋ＣＡＰＰ＋ＣＡＰ２）
ＣＡＰ１：センサーコンデンサ５０の静電容量
ＣＡＰ２：付加コンデンサＣＸの静電容量
ＣＡＰＰ：Ｐ３、Ｒ２、Ｄ４、Ｄ５の合成寄生容量
となる。

これにより、センサーコンデンサ５０の静電容量ＣＡＰ１が大きくても、これと直列に接続する付加コンデンサＣＸの静電容量ＣＡＰ２を小さくすることで、合成静電容量ＣＡＰＴを小さくすることが可能となる。

よって、ＩＣチップ１００に外部接続されるセンサーコンデンサ５０の静電容量ＣＡＰ１が比較的大きくても、合成静電容量ＣＡＰＴの充電に費やされる電流を増やすことなく、前述したキャリブレーション及び静電容量の検出処理を実施することが可能となる。

ところで、容量センサ回路１５では、ＩＣチップ１００の製造バラツキ等に起因して、センサーコンデンサ５０に対する静電容量の検出結果（中継端子ＣＩＮ０及びＣＩＮ１の電位）が所望値よりも低くなる誤差（低下誤差と称する）が生じる場合がある。

そこで、容量センサ回路１５には、この低下誤差分を補正する補正容量回路ＴＲＭ０が搭載されている。

かかる補正容量回路ＴＲＭ０による補正機能を利用するあたり、先ず、製造後のＩＣチップに含まれる容量センサ回路１５での静電容量の検出結果に生じる低下誤差分を測定する。そして、その測定結果によって示される低下誤差量を示す補正データを予めメモリ１６に格納しておく。これにより、製品出荷後、ＩＣチップ１００に電源が投入されると、コントローラ１４は、上記した補正データをメモリ１６から読み出す。そして、コントローラ１４は、当該補正データにて示される低下誤差量に対応した静電容量を指定する容量補正トリミング信号ＴＲＭ＜ｈ：０＞を生成し、これを補正容量回路ＴＲＭ０に供給する。よって、補正容量回路ＴＲＭ０は、コンデンサＣＡＰ７０～ＣＡＰ７ｈのうちで、容量補正トリミング信号ＴＲＭ＜ｈ：０＞によって選択されたコンデンサによる合成静電容量を有するコンデンサとなり、当該合成静電容量を容量接続端子ＣＩＮを介してノードｎ３Ｘに付加する。

したがって、センサーコンデンサ５０及び付加コンデンサＣＸの合成静電容量に、補正容量回路ＴＲＭ０の静電容量が付加される。これにより、製造バラツキ等に起因してセンサーコンデンサ５０の静電容量の検出結果が所望値より低くなっても、その低下分の静電容量を増加する補正が為される。よって、製造バラツキに拘わらず、当該センサーコンデンサ５０の静電容量を高い精度で検知することが可能となる。

次に、ＩＣチップ１００単体で、上記した容量センサ回路１５による検出動作及びキャリブレーションが正常に行われるか否かを内部検証するテスト動作について説明する。

図１８は、当該テストを行うテストモードでの容量センサ回路１５内の状態を記述したブロック図である。

当該テストを実施する場合、コントローラ１４は、Ｈレベルのテストモード信号ＴＥＳＴを切替回路ＳＷに供給すると共に、Ｌレベルのリークテスト信号ＩＬＴを判定回路ＪＣに供給する。また、コントローラ１４は、Ｈレベル又はＬレベルのイネーブル信号ＥＮを容量回路ＣＡＰ３０に供給する。更に、コントローラ１４は、Ｌレベルの切替信号ＯＰＴ２を、切替回路ＳＷ、容量回路ＣＡＰ１０、ＣＡＰ２０及びＣＡＰ３０に夫々供給する。

これにより、切替回路ＳＷは、図１８に示すように、容量回路ＣＡＰ３０の容量接続端子ＣＩＮを判定回路ＪＣの中継端子ＣＩＮ０に接続すると共に容量回路ＣＡＰ２０の容量接続端子ＣＩＮを判定回路ＪＣの中継端子ＣＩＮ１に接続する。更に、切替回路ＳＷは、Ｈレベルのテスト信号ＩＴＥＳＴ２を容量回路ＣＡＰ１０に供給し、Ｌレベルの反転テスト信号ＩＴＥＳＴＢ２を容量回路ＣＡＰ２０に供給し、Ｌレベルの信号ＣＩＮ０ＴＰを容量回路ＣＡＰ３０に供給する。

よって、Ｌレベルの反転テスト信号ＩＴＥＳＴＢ２を受けることで、図１０に示す容量回路ＣＡＰ２０の選択信号ＩＴＸ＜０＞～ＩＴＸ＜ｎ＞は、トリミング信号としての選択信号ＩＴＣ＜０＞～ＩＴＣ＜ｎ＞と同相の信号となる。また、図１０に示す選択信号ＩＴＭ＜０＞～ＩＴＭ＜ｍ＞は、キャリブレーション動作の制御を担う制御信号ＩＣＡＬと、マージン用トリミング信号ＴＭ＜ｍ：０＞（すなわち、選択信号ＴＭ＜０＞～ＴＭ＜ｍ＞）との論理積の信号となる。

また、Ｌレベルの信号ＣＩＮ０ＴＰを受けることで、図１１に示す容量回路ＣＡＰ３０の選択信号ＩＴＰ＜ｋ：０＞（すなわち、選択信号ＩＴＰ＜０＞～ＩＴＰ＜ｋ＞）は、容量値選択信号ＴＰ＜ｋ：０＞（すなわち、選択信号ＴＰ＜０＞～ＴＰ＜ｋ＞）と同相の信号となる。

ここで、容量回路ＣＡＰ３０が、Ｈレベルのイネーブル信号ＥＮと、ＩＣチップ１００の外部の寄生容量を想定した容量値選択信号ＴＰ＜ｋ：０＞と、容量回路ＣＡＰ３０の静電容量をセンサーコンデンサ５０の誘電体が融解する前の静電容量と融解した後の静電容量との差分の半分に設定するようなマージン用トリミング信号ＴＭ＜ｍ：０＞を受けたとする。この際、イネーブル信号ＥＮはＨレベルであり且つ切替信号ＯＰＴ２がＬレベルであることから、図１１のＩＴＭ＜ｍ：０＞とＴＭ＜ｍ：０＞とは同相の信号となる。図１１に示すコンデンサＣＡＰ５０－０～５０－ｍによる静電容量を、図１０に示すコンデンサＣＡＰ３０－０～３０－ｍによる静電容量の倍となるように設定しているとすると、コンデンサＣＡＰ５０－０～５０－ｍには、センサーコンデンサ５０の誘電体が融解前の静電容量と融解後の静電容量との差分に相当する静電容量が設定されていることになる。

この状態でキャリブレーション回路ＣＡＬによって前述したようなキャリブレーションを実行し、容量回路ＣＡＰ２０の静電容量と容量回路ＣＡＰ３０の静電容量とが等しくなるようにトリミング信号ＴＣＯ＜ｎ：０＞が設定されたとする。コントローラ１４は、このときのＴＣＯ＜ｎ：０＞のデータをＴＣ＜ｎ：０＞としてキャリブレーション回路ＣＡＬに供給する。更に、コントローラ１４は、Ｈレベルのセンサイネーブル信号ＣＳＲＥＮ及びＬレベルのキャリブレーションイネーブル信号ＣＡＬＥＮをキャリブレーション回路ＣＡＬに供給する。この際、キャリブレーションイネーブル信号ＣＡＬＥＮがＬレベルであるため、制御信号ＩＣＡＬもＬレベルとなり、図１０のＩＴＭ＜ｍ：０＞もすべてＬレベルとなる。コンデンサＣＡＰ３０－０～３０－ｍはすべて静電容量として機能しないため、容量回路ＣＡＰ２０の静電容量は、容量回路ＣＡＰ３０の静電容量からセンサーコンデンサ５０の誘電体が融解前の静電容量と融解後の静電容量との差分の半分に相当する静電容量を差し引いた値に設定されることになる。

さらに、コントローラ１４がＬレベルのイネーブル信号ＥＮを容量回路ＣＡＰ３０に供給すると、図１１のＩＴＭ＜ｍ：０＞はすべてＬレベルとなり、コンデンサＣＡＰ５０－０～５０－ｍはすべて静電容量として機能しない。このため、容量回路ＣＡＰ３０の静電容量は、容量回路ＣＡＰ２０の静電容量からセンサーコンデンサ５０の誘電体が融解前の静電容量と融解後の静電容量との差分の半分に相当する静電容量を差し引いた値に設定されることになる。

つまり、Ｈレベルのイネーブル信号ＥＮ、Ｌレベルの切替信号ＯＰＴ２、及びＨレベルの制御信号ＩＣＡＬにより、容量回路ＣＡＰ２０の静電容量が、容量回路ＣＡＰ３０の静電容量よりもセンサーコンデンサ５０の誘電体が融解前の静電容量と融解後の静電容量との差分の半分に相当する容量分だけ少ない状態で、容量センサ回路１５の動作を検証することができる。

また、Ｌレベルのイネーブル信号ＥＮ、Ｌレベルの切替信号ＯＰＴ２、及びＬレベルの制御信号ＩＣＡＬにより、容量回路ＣＡＰ３０の静電容量が、容量回路ＣＡＰ２０の静電容量よりもセンサーコンデンサ５０の誘電体が融解前の静電容量と融解後の静電容量との差分の半分に相当する容量分だけ少ない状態で、容量センサ回路１５の動作を検証することができる。

このように、本実施例の容量センサ回路１５によれば、検出対象となるセンサーコンデンサ５０をＩＣチップ１００に外部接続していない状態、例えばＩＣチップ１００のウエハ段階で、上記したキャリブレーション動作及び検出動作が正しく行われるか否かの検証を行うことが可能となる。

次に、容量センサ回路１５のリークテストモードについて説明する。

リークテストモードでは、コントローラ１４がＨレベルのリークテスト信号ＩＬＴを判定回路ＪＣに供給する。このとき、図７に示す判定回路ＪＣにおける反転信号ＩＩＬＴＢはＬレベル、制御信号ＩＩＬＴはＨレベルとなる。

これにより、図７に示すトランジスタＰＭ６は、ゲートにＨレベルの制御信号ＩＩＬＴの供給を受け、オフ状態となる。トランジスタＮＭ１３は、ゲートにＨレベルの制御信号ＩＩＬＴの供給を受け、オン状態となる。

トランジスタＮＭ１１は、ゲートにＬレベルの反転信号ＩＩＬＴＢの供給を受け、オフ状態となる。同様に、トランジスタＮＭ１２は、ゲートにＬレベルの反転信号ＩＩＬＴＢの供給を受け、オフ状態となる。

これにより、図５に示すノードｎ０及びノードｎ１は共にハイインピーダンス状態となる。また、図７に示すノードｎ３の電位はＬレベルとなる。

ノードｎ３の電位がＬレベルとなることにより、トランジスタＮＭ８はオフ状態となる。このため、バイアス信号生成部３２及び差動アンプ部３５間では貫通電流が流さない。この状態の期間がリークテストモードとなる。

このように、リークテストモードでは、コントローラ１４がＨレベルのリークテスト信号ＩＬＴを判定回路ＪＣに供給することで、センサーコンデンサ５０が接続されるノードｎ０又はｎ２０、及び容量回路ＣＡＰ１０が接続されるノードｎ１をハイインピーダンス状態にすることができる。従って、ＩＣチップ１００の製造後のテスト工程において電極パッドＰ０又はＰ３のショート不良等を検出するためのスクリーニング試験を実行することが可能となる。

尚、上記実施例における切替回路ＳＷとしては、図６に示すような動作を行うことが可能なものであれば、どのような回路構成を採用しても良い。

また、上記実施例では、ＩＣチップ１００の外部に接続するセンサーコンデンサ５０として、比較的静電容量が大きいものを用いる場合と小さいものを用いる場合とで、当該センサーコンデンサ５０の一方の電極Ｗ１を接続する電極パッド（Ｐ０、Ｐ３）を個別に設けている。しかしながら、これを共通の電極パッドとしても良い。

例えばＩＣチップ１００内に当該共通の電極パッドに接続したスイッチを設け、当該スイッチにより、共通の電極パッドの接続先を、切替信号ＯＰＴ２に基づき抵抗Ｒ２の一端、又は抵抗Ｒ０の一端に切り替える。

或いは、容量センサ回路１５として、付加コンデンサＣＸの一端を電極パッドＰ３ではなく、電極パッドＰ０に接続されている抵抗Ｒ０の他端、つまりノードｎ０に接続するように変更した構成を採用することで、電極パッドＰ０を上記した共通の電極パッドとするようにしても良い。

図１９は、かかる点を反映させた容量センサ回路１５の変形例を示すブロック図である。尚、図１９に示す構成では、上記した変更点を除く他の構成及び動作は、図５に示す容量センサ回路１５と同一である。

ここで、静電容量が比較的小さなセンサーコンデンサ５０を電極パッドＰ０及びＰ２に接続して、前述したようなキャリブレーションまたは容量判定を行う場合、コントローラ１４は、Ｌレベルの切替信号ＯＰＴ２を切替回路ＳＷに供給する。一方、静電容量が比較的大きなセンサーコンデンサ５０を電極パッドＰ０及びＰ２に接続する場合、コントローラ１４は、Ｈレベルの切替信号ＯＰＴ２を切替回路ＳＷに供給する。

容量センサ回路１５として図１９に示す構成を採用することで、図５に示す構成を採用した場合と同様に、製造バラツキ等に起因してセンサーコンデンサ５０の静電容量の検出結果が所望値より低くなっても、その低下分の静電容量を増加する補正が為されるので、センサーコンデンサ５０の静電容量を高精度で検知可能となる。

更に、図１９に示す構成によれば、静電容量が比較的高いセンサーコンデンサ５０に対する容量検出時には、センサーコンデンサ５０は、抵抗Ｒ０を介して付加コンデンサＣＸ及び切替回路ＳＷのＣＩＮ０Ｐに接続される。よって、抵抗Ｒ０が、センサーコンデンサ５０を介してＩＣチップ１００内に侵入するノイズ成分を除去するノイズフィルターとして機能する。これにより、容量センサ回路１５の誤動作低減や精度向上が図られる。

尚、容量センサ回路１５として図１９に示す構成を採用した場合には、電極パッドＰ３が未使用となる。そこで、図１９に示す容量センサ回路１５から、当該電極パッドＰ３と共に、それに接続されているダイオードＤ４、Ｄ５、抵抗Ｒ２及び切替回路ＳＷの入力端子ＣＩＮ０Ｍを省いても良い。

また、上記実施例では、ＩＣチップ１００に外部接続するセンサーコンデンサ５０と直列に接続されるように、当該ＩＣチップ１００内に付加コンデンサＣＸを設けているが、この付加コンデンサＣＸをＩＣチップ１００の外部で、センサーコンデンサ５０と直列に接続しても良い。

図２０は、かかる点に鑑みて為された容量センサ回路１５の他の構成を示すブロック図である。尚、図２０に示す構成では、ＩＣチップ１００内から付加コンデンサＣＸ及びノードｎ２０を省くと共に、電極パッドＰ３を抵抗Ｒ２及びノードｎ３Ｘを介して切替回路ＳＷの入力端子ＣＩＮ０Ｍ２に接続した点を除く他の構成は、図５又は図１９に示すものと同一である。すなわち、かかる構成では、ＩＣチップ１００内から省いた付加コンデンサＣＸを、当該ＩＣチップ１００の外部でセンサーコンデンサ５０と直列接続したものを電極パッドＰ３及びＰ２に外部接続する。

また、上記した実施例では、センサーコンデンサ５０として、周囲の環境温度が誘電体としてのワックスの融点を超えた場合に静電容量が低下するような構成を採用している。しかしながら、当該ワックスの融点を超えた場合に静電容量が増加するような構成を採用しても良い。

また、センサーコンデンサ５０の誘電体として、上記したワックスに代えて、湿度、或いは振動等に反応して自身の形態が個体から液体に不可逆的に変化する材料を採用しても良い。

例えば、当該誘電体が所定の湿度以上、或いは所定の湿度より低湿度の環境下に晒された場合に自身の形態が個体から液体に不可逆的に変化するものであれば、環境変化として湿度の変化を検出することが可能となる。また、当該誘電体が所定の大きさ以上の振動に反応して自身の形態が個体から液体に不可逆的に変化するものであれば、環境変化として、振動を受けたことを検出することが可能となる。

また、図１２に示す補正容量回路ＴＲＭ０では、各コンデンサの一端を夫々オン状態時に接地電位に設定するスイッチ素子として、Ｎチャネル型のＭＯＳＦＥＴ（ＮＭＯＳ１２０～１２ｈ）を用いているが、Ｐチャネル型のＭＯＳＦＥＴや、ＤＭＯＳ（Ｄｏｕｂｌｅ Ｄｉｆｆｕｓｅｄ ＭＯＳＦＥＴ）を用いても良い。

また、図１２に示す補正容量回路ＴＲＭ０では、コンデンサＣＡＰ７０～ＣＡＰ７ｈの各々毎に、そのコンデンサの一端を接地電位に設定するトランジスタを設けているが、並列接続された少なくとも２つのコンデンサ各々の一端を単一のトランジスタで同時に接地電位に設定できるようにしても良い。

要するに、容量センサ回路１５を含むＩＣチップ１００（半導体装置）としては、検知対象となるコンデンサ（５０）及び第１のノード（ｎ３Ｘ）間に接続されており、当該コンデンサを外部接続する為の電極パッド（Ｐ０）と、以下の基準容量回路、判定回路、及び補正容量回路を含むものであれば良い。

基準容量回路（ＣＡＰ１０又はＣＡＰ２０）は、基準静電容量を有するコンデンサ回路であり当該基準静電容量を第２のノード（ｎ１）に付加する。判定回路（ＪＣ）は、第１及び第２の中継端子（ＣＩＮ０、ＣＩＮ１）を含み、第１の中継端子（ＣＩＮ０）から第１のノード（ｎ３Ｘ）を介して充電電流を電極パッド（Ｐ０）に供給すると共に、第２の中継端子（ＣＩＮ１）から第２のノード（ｎ１）を介して充電電流を基準容量回路（ＣＡＰ１０）に供給する。そして、判定回路（ＪＣ）は、第１及び第２の中継端子各々の電位の大きさを比較することでコンデンサ（５０）の静電容量の検出及びその静電容量が変化したか否かの判定を行う。補正容量回路（ＴＲＭ０）は、自身の静電容量が可変な可変コンデンサ回路であり、指定された静電容量を第１のノード（ｎ３Ｘ）に付加する。

かかる構成によれば、製造バラツキ等に起因して上記したコンデンサに対する静電容量の検出結果に、所望とする静電容量より低くなる低下誤差が生じていても、補正容量回路により、その静電容量の低下誤差分の静電容量を増加する補正を施すことができる。これにより、高い精度でコンデンサの静電容量を検知することが可能となる。

１５ 容量センサ回路
５０ センサーコンデンサ
ＣＡＬ キャリブレーション回路
ＣＡＰ１０ 容量回路
ＣＡＰ２０ 容量回路
ＣＡＰ３０ 容量回路
ＣＸ 付加コンデンサ
ＪＣ 判定回路
Ｐ０～Ｐ３ 電極パッド
ＳＷ 切替回路
ＴＲＭ０ 補正容量回路

Claims (11)

1. 検知対象となるコンデンサと第１のノードとの間に接続され、前記コンデンサを外部接続する為の電極パッドと、
   基準静電容量を有し前記基準静電容量を第２のノードに付加する基準容量回路と、
   第１及び第２の中継端子を含み、前記第１の中継端子から前記第１のノードを介して充電電流を前記電極パッドに供給すると共に、前記第２の中継端子から前記第２のノードを介して充電電流を前記基準容量回路に供給し、引き続き前記第１の中継端子及び前記第２の中継端子各々の電位の大きさを比較することで前記コンデンサの静電容量の検出及び前記コンデンサの静電容量が変化したか否かを判定する判定回路と、
   指定された静電容量を前記第１のノードに付加する、静電容量が可変な補正容量回路と、を有することを特徴とする半導体装置。
2. 前記補正容量回路は、
   前記第１のノードに接続されている容量接続端子と、
   夫々が、自身の一対の電極のうちの一方の電極が接地されている第１～第ｈ（ｈは２以上の整数）のコンデンサと、
   前記第１～第ｈのコンデンサに個別に接続されている第１～第ｈのトランジスタと、を含み、
   前記第１～第ｈのトランジスタの各々は、前記指定された静電容量に対応した容量補正信号を受け、前記容量補正信号に応じてオン状態又はオフ状態に設定され、オン状態に設定された場合に、自身に接続されている前記コンデンサの前記一対の電極のうちの他方の電極を前記容量接続端子に接続することを特徴とする請求項１に記載の半導体装置。
3. 補正する静電容量を示す補正データが予め格納されている不揮発性のメモリと、
   電源投入に応じて前記メモリから前記補正データを読み出し、この補正データにて示される静電容量に対応した信号を前記容量補正信号として前記補正容量回路に供給するコントローラと、を含むことを特徴とする請求項２に記載の半導体装置。
4. 前記基準容量回路は前記第２のノードに接続されている、夫々が静電容量可変な第１及び第２の回路部からなり、
   前記第１の回路部の静電容量を時間経過に伴い段階的に変化する静電容量に設定するトリミング信号を前記第１の回路部に供給するキャリブレーションを実行するキャリブレーション回路を含み、
   前記コントローラは、
   前記第２の回路部の静電容量をマージン用静電容量に設定するマージン用トリミング信号を前記第２の回路部に供給すると共に、前記キャリブレーションの実行中に前記判定回路で前記第１の中継端子の電位が前記第２の中継端子の電位と等しいと判定されたときに前記トリミング信号を不揮発性のメモリに格納し、次回の電源投入時に前記メモリに格納されている前記トリミング信号によって前記第１の回路部の静電容量を設定することを特徴とする請求項３に記載の半導体装置。
5. 前記第１のノード及び前記電極パッド間に直列に接続されている付加コンデンサを含むことを特徴とする請求項１～４のいずれか１に記載の半導体装置。
6. 環境変化に応じて静電容量が変化するセンサーコンデンサと、
   前記センサーコンデンサの電極が接続されている第１のノードと、
   基準静電容量を有し前記基準静電容量を第２のノードに付加する基準容量回路と、
   第１及び第２の中継端子を含み、前記第１の中継端子から前記第１のノードを介して充電電流を前記センサーコンデンサの電極に供給すると共に、前記第２の中継端子から前記第２のノードを介して充電電流を前記基準容量回路に供給し、引き続き前記第１の中継端子及び前記第２の中継端子各々の電位の大きさを比較することで前記センサーコンデンサの静電容量が変化したか否かを判定する判定回路と、
   指定された静電容量を前記第１のノードに付加する、静電容量が可変な補正容量回路と、を有することを特徴とする容量センサ装置。
7. 前記補正容量回路は、
   前記第１のノードに接続されている容量接続端子と、
   夫々が、自身の一対の電極のうちの一方の電極が接地されている第１～第ｈ（ｈは２以上の整数）のコンデンサと、
   前記第１～第ｈのコンデンサに個別に接続されている第１～第ｈのトランジスタと、を含み、
   前記第１～第ｈのトランジスタの各々は、前記指定された静電容量に対応した容量補正信号を受け、前記容量補正信号に応じてオン状態又はオフ状態に設定され、オン状態に設定された場合に、自身に接続されている前記コンデンサの前記一対の電極のうちの他方の電極を前記容量接続端子に接続することを特徴とする請求項６に記載の容量センサ装置。
8. 補正する静電容量を示す補正データが予め格納されている不揮発性のメモリと、
   電源投入に応じて前記メモリから前記補正データを読み出し、この補正データにて示される静電容量に対応した信号を前記容量補正信号として前記補正容量回路に供給するコントローラと、を含むことを特徴とする請求項７に記載の容量センサ装置。
9. 前記基準容量回路は前記第２のノードに接続されている、夫々が静電容量可変な第１及び第２の回路部からなり、
   前記第１の回路部の静電容量を時間経過に伴い段階的に変化する静電容量に設定するトリミング信号を前記第１の回路部に供給するキャリブレーションを実行するキャリブレーション回路を含み、
   前記コントローラは、
   前記第２の回路部の静電容量をマージン用静電容量に設定するマージン用トリミング信号を前記第２の回路部に供給すると共に、前記キャリブレーションの実行中に前記判定回路で前記第１の中継端子の電位が前記第２の中継端子の電位と等しいと判定されたときに前記トリミング信号を不揮発性のメモリに格納し、次回の電源投入時に前記メモリに格納されている前記トリミング信号によって前記第１の回路部の静電容量を設定することを特徴とする請求項８に記載の容量センサ装置。
10. 前記第１のノード及び前記センサーコンデンサの電極間に直列に接続されている付加コンデンサを含むことを特徴とする請求項６～９のいずれか１に記載の容量センサ装置。
11. 前記環境変化とは、周囲の温度が所定温度より低い状態から前記所定温度以上に変化することであり、
    前記センサーコンデンサの一対の電極間に挟まれている誘電体は、前記所定温度の融点を有するワックスであることを特徴とする請求項６に記載の容量センサ装置。

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