TWI401687B

TWI401687B - 訊號處理電路和快閃記憶體

Info

Publication number: TWI401687B
Application number: TW98113199A
Authority: TW
Inventors: Shao Chang Huang; Wei Yao Lin; Tang Lung Lee; Kun Wei Chang
Original assignee: Ememory Technology Inc
Priority date: 2009-04-21
Filing date: 2009-04-21
Publication date: 2013-07-11
Also published as: TW201039350A

Description

訊號處理電路和快閃記憶體

本發明是有關於一種訊號處理電路，且特別是有關於一種用於快閃記憶體中的訊號處理電路。

記憶體，顧名思義便是用以儲存資料或數據的半導體元件。當電腦微處理器之功能越來越強，軟體所進行之程式與運算越來越龐大時，記憶體之需求也就越來越高，為了製作容量大且便宜的記憶體以滿足這種需求的趨勢，記憶體元件之技術與製程，已成為半導體科技持續往高積集度挑戰之驅動力。

由於快閃記憶體具有可進行多次資料之存入、讀取或抹除等動作，且存入之資料在斷電後也不會消失的優點。因此，快閃記憶體已成為個人電腦和電子設備所廣泛採用的一種記憶體元件。

圖1繪示為一種習知之訊號處理電路的電路圖。請參照圖1，習知的訊號處理電路100可以從訊號端102接收操作訊號VPP1，並且將其傳送至快閃記憶體100的內部電路140。藉此，內部電路140就可以依據此操作訊號VPP1而進行例如程式化等動作。

訊號處理電路100包括反相器104、靜電防護開關106和傳輸閘電路108。反相器104的輸入端可以透過電阻112耦接至訊號端102，並且透過電容114接地。另外，反相器104的輸入端還可以耦接傳輸閘電路108的NMOS電晶體，而反相器104的輸出端則可以耦接靜電防護開關106以及傳輸閘108的PMOS電晶體P1。

傳輸閘108包括NMOS電晶體N1和PMOS電晶體P1。NMOS電晶體N1和PMOS電晶體P1的汲極端和源極端彼此耦接，並且分別耦接至訊號端102和內部電路140。另外，NMOS電晶體N1的閘極端耦接至反相器104的輸入端，而反相器104的輸出端則耦接至PMOS電晶體P1的閘極端。正常操作時，NMOS電晶體N1的井極端必須接地，而PMOS電晶體P1的井極端則可以耦接訊號端102。

當訊號端被施加高電位的操作訊號VPP1時，NMOS電晶體N1會被導通，而反相器104的輸出端則會是低電位，而導致PMOS電晶體P1也導通。藉此，操作電壓VPP1就會從訊號輸入端VPP1_IN而被傳送至內部電路104。另外，由於靜電防護開關106是NMOS電晶體N2，其汲極端耦接訊號端、其源極端接地，而其閘極端則耦接反相器104的輸出端。因此，當反相器104之輸出端的電位為低電位時，靜電防護開關106則為開路的狀態。

在習知中，當技術人員要監控訊號輸入端VPP1_IN的電位時，會使訊號端102浮接。此時，由於PMOS電晶體P1的井極端也耦接至訊號端102的緣故，因此井極端的電位也是浮接的電位，並且訊號端102浮接使得PMOS電晶體P1的閘極端為浮接電位，另外井極端電位可能會小於源極端的電位，而導致PMOS電晶體P1關閉。另一方面，由於NMOS電晶體N1的閘極端耦接至反相器104的輸入端，因此NMOS電晶體閘極電位也是浮接，使得NMOS電晶體無法正常運作。如此一來，技術人員就無法準確的監控訊號輸入端VPP1_IN的狀態。

本發明提供一種訊號處理電路，可以將從一訊號端所接收到的操作訊號在傳送至一系統，並且更具有讓使用者監控內部電路電位的功能。

本發明提供一種快閃記憶體，可以讓使用者有效地監控其內部電路之訊號輸入端的電位。

本發明提供一種訊號處理電路，包括反相器、靜電防護開關、第一電晶體、第二電晶體、第三電晶體和開關。反相器可以接收一操作訊號，並且輸出一反相訊號給靜電防護開關。藉此，靜電防護開關就可以依據反相訊號的狀態而決定是否動作，而NMOS電晶體開關208在正常動作下，可傳輸低電壓給靜電防護開關，確保開關為開路。另外，第一電晶體和第二電晶體的汲極端都可以耦接至訊號端，而二者的閘極端可以共同與第三電晶體的閘極端耦接至反相器的輸出端，並且透過開關接地，而開關則依據一控制訊號而決定是否導通。此外，第三電晶體的汲極端則可以和第一電晶體的源極端共同耦接至系統。特別的是，第二電晶體和第三電晶體的源極端可以共同耦接至第一電晶體的井極端。

在本發明的實施例中，訊號處理電路更包括電容和電阻。電容的第一端可以耦接至低電壓，而其第二端則可以透過電阻耦接至訊號端。

此外，本發明之訊號電路更包括一第四電晶體，其汲極端耦接該訊號端、其源極端耦接該內部電路、而其閘極端則耦接至該反相器的輸入端。此外，第四電晶體的電氣特性還可以與第一電晶體的電氣特性相反。

從另一觀點來看，本發明更提供一種快閃記憶體，其具有一訊號端，可以接收一操作訊號。而本發明之快閃記憶體還包括一內部電路，可以依據操作訊號而進行對應的動作。本發明更包括一反相器，可以依據操作訊號而輸出一反相訊號給一靜電防護開關。藉此，靜電防護開關就可以依據反相訊號的狀態而決定是否將訊號端短路至一低電壓。另外，反相器的輸出端可以耦接至一第一電晶體、一第二電晶體和一第三電晶體的閘極端，並且透過一開關接地，而此開關是依據一控制訊號而決定是否導通。第一電晶體和第二電晶體的汲極端都可以耦接至訊號端，而第一電晶體的源極端和第三電晶體的汲極端則可以耦接至內部電路。特別的是，第二電晶體和第三電晶體的源極端可以共同耦接至第一電晶體的井極端。

由於本發明中的開關接地在使用者需要監測系統或是內部電路之訊號輸入端的電位時，可以維持導通。因此，使用者可以準確的監測到系統或是內部電路之訊號輸入端的電位。

為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖2繪示為依照本發明之一較佳實施例的一種訊號處理電路的電路圖。請參照圖2，本實施例所提供的訊號處理電路200可以配置於一積體電路中。在本實施例中，訊號處理電路200可以從訊號端202接收一操作訊號VPP2，並且將其透過一訊號輸入端VPP2_IN而送至一系統240，以使系統240可以依據操作訊號VPP2的狀態而動作。其中，系統240可以是積體電路中的內部電路。

訊號處理電路200包括反相器204、靜電防護開關206、開關208、以及傳輸閘電路210。而在一些實施例中，訊號處理電路200更包括電阻212和電容214。其中，電容214的第一端可以耦接一低電壓VSS，而其第二端則可以耦接至電阻212的第一端，並且可以耦接至反相器204的輸入端INT_IN。另外，反相器204的輸入端INT_IN可以透過電阻212的第二端而耦接至訊號端202。另一方面，訊號端202還可以透過電阻212、電容214、反相器204操作靜電防護開關206閘極端而耦接至低電壓VSS。

在本實施例中，低電壓VSS的電位可以是接地電位。因此，為使以下說明可以簡明化，因此皆將低電壓VSS設定為接地，惟本發明並不以此限。

請繼續參照圖2，反相器204的輸出端INT_OUT可以耦接靜電防護開關206、開關208、以及傳輸閘電路210。其中，傳輸閘電路210包括電晶體P2、P3和P4，三者都可以利用PMOS電晶體來實現。電晶體P2、P3和P4的閘極端都可以耦接至反相器204的輸出端INT_OUT。另外，電晶體P2和P3的汲極端可以共同耦接至訊號端202，而電晶體P2的源極端則可以與電晶體P4的汲極端耦接至系統240的訊號輸入端VPP2_IN。特別的是，電晶體P3和P4的源極端都可以耦接電晶體P2的井極端。

在訊號處理電路200中，反相器204可以利用電晶體P5和N3來實現。其中，電晶體P5可以是PMOS電晶體，而電晶體N3則可以是NMOS電晶體。電晶體P5和N3的閘極端可以透過反相器204的輸入端INT_IN耦接至電阻212的第一端及電容214的第二端。另外，電晶體P5的汲極端可以耦接訊號端202，而電晶體N3的源極端和汲極端則可以分別接地以及耦接電晶體P5的源極端，並且耦接至反相器204的輸出端INT_OUT。

靜電防護開關206和開關208也可以分別利用NMOS電晶體N4和N5來實現。其中，電晶體N4的汲極端可以耦接訊號端202、其源極端可以接地、而其閘極端則可以耦接反相器204的輸出端INT_OUT。另外，電晶體N5的源極端可以接地，而其汲極端則可以耦接反相器204的輸出端INT_OUT。特別的是，電晶體N5的閘極端則可以耦接一控制訊號VDD。

為使本發明所屬領域具有通常知識者可以更精確瞭解本發明的精神，在此假設訊號處理電路200是應用在快閃記憶體中，而系統240可以是快閃記憶體的內部電路。

程式化/讀取操作

當使用者要使系統240進行程式化時，則可以在訊號端施加一具有高電位狀態的操作訊號VPP。假設，電晶體N5因電壓VDD而導通，使得反相器204的輸出端INT_OUT被下拉至低電位，而操作訊號VPP的電位為7.5V。此時，電晶體P5會關閉，而電晶體N3可以導通。因此，反相器204的輸出端INT_OUT的電位會被下拉至低電位，導致電晶體N4關閉，而電晶體P2、P3和P4導通。由於電晶體P3的源極端耦接至電晶體P2的井極端，因此可以使電晶體P2的井極端電壓維持在整個電路的最高電位，也就是操作訊號VPP2的電位。藉此，可以保證電晶體P2為導通。此時，操作訊號VPP2就可以被送至系統240的訊號輸入端VPP2_IN。

靜電防護測試

當進行靜電防護測試時，靜電測試訊號由訊號端202進入，而控制訊號VDD也可以是浮接的狀態。此時，一模擬靜電電壓VESD可以被施加在輸入端202上。此模擬靜電電壓VESD在週期極短的時間內具有極高的電位，因此當模擬靜電電壓VESD被送至反相器204的輸入端INT_IN時，電容214會因為兩端電壓需要連續的電氣特性，而將接地電位耦合至反相器204的輸入端INT_IN。換句話說，反相器204的輸入端INT_IN的電位為低電位。

由於反相器204的輸入端INT_IN的電位為低電位，因此電晶體N3會關閉，而電晶體P5則會導通。因此，反相器204的輸出端INT_OUT為高電位狀態，導致電晶體N4也會導通。此時，模擬靜電電壓VESD就可以循著電晶體N4所導通的路徑放電。另一方面，由於反相器204的輸出端INT_OUT為高電位狀態，因此電晶體P2、P3和P4都會關閉，因此模擬靜電電壓VESD並不會被送至系統240，避免了系統240因為高電壓所造成的損壞。

監控模式

在系統240在進行程式化或是資料讀取等動作期間，若是使用者想要監控系統240之訊號輸入端VPP2_IN的狀態時，控制訊號VDD為高電位狀態，而使電晶體N5導通，而將反相器204的輸出端INT_OUT電位下拉至接地電位，導致電晶體P2、P3和P4導通。由於電晶體P4的源極端耦接至電晶體P2的井極端，因此可以使電晶體P2的井極端電位為整個電路中最高的電位，也就是訊號輸入端VPP2_IN的電位。藉此，電晶體P2就可以維持導通的狀態，以致於使用者可以從訊號端202量測到系統240之訊號輸入端VPP2_IN的電位。

圖3繪示為依照本發明另一實施例的一種訊號處理電路的電路圖。請參照圖3，本實施例所提供的訊號處理電路300，與前一實施例所提供之訊號處理電路200的不同點，在於傳輸閘電路210還包括一NMOS電晶體N6，其汲極端和源極端可以分別耦接至電晶體P2的汲極端和源極端，而電晶體N6的閘極端則可以耦接至反相器204的輸入端INT_IN。藉此，當訊號端202被施加具有高電位的操作訊號VPP2時，則電晶體N6會因為反相器204的輸入端INT_IN也為高電位而導通。藉此，操作訊號VPP2就可以透過訊號輸入端VPP2_IN而送至系統240。

綜上所述，由於電晶體P4的源極端可以耦接至電晶體P2的井極端，並且二者的閘極端都可以透過開關208接地。因此，在監控模式時，使用者可以順利的從訊號端202量測到訊號輸入端VPP2_IN的電位。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100、200、300‧‧‧訊號處理電路

102、202‧‧‧訊號端

104、204‧‧‧反相器

106、206‧‧‧靜電防護開關

108、210‧‧‧傳輸閘電路

112、212‧‧‧電阻

114、214‧‧‧電容

140‧‧‧內部電路

208‧‧‧開關

240‧‧‧系統

INT_IN‧‧‧反相器的輸入端

INT_OUT‧‧‧反相器的輸出端

N1、N2、N3、N4、N5、N6‧‧‧NMOS電晶體

P1、P2、P3、P4、P5‧‧‧PMOS電晶體

VDD‧‧‧控制訊號

VESD‧‧‧模擬靜電電壓

VPP1、VPP2‧‧‧操作訊號

VPP1_IN、VPP2_IN‧‧‧訊號輸入端

VSS‧‧‧電壓源

圖1繪示為一種習知之訊號處理電路的電路圖。

圖2繪示為依照本發明之一較佳實施例的一種訊號處理電路的電路圖。

圖3繪示為依照本發明另一實施例的一種訊號處理電路的電路圖。

300．．．訊號處理電路

202．．．訊號端

204．．．反相器

206．．．靜電防護開關

212．．．電阻

214．．．電容

208．．．開關

240．．．系統

INT_IN．．．反相器的輸入端

INT_OUT．．．反相器的輸出端

N3、N4、N5、N6．．．NMOS電晶體

P2、P3、P4、P5．．．PMOS電晶體

VDD．．．控制訊號

VESD．．．模擬靜電電壓

VPP2．．．操作訊號

VPP2_IN．．．訊號輸入端

VSS．．．電壓源

Claims

一種訊號處理電路，適於從一訊號端接收一操作訊號，並將該操作訊號傳送至一系統，而該訊號處理電路包括：一反相器，接收該操作訊號，並輸出一反相訊號；一靜電防護開關，耦接至該反相器的輸出端，以依據該反相訊號而決定是否將該訊號端短路至一低電壓；一第一電晶體，其汲極端耦接該訊號端、其源極端耦接至該系統，而其閘極端則耦接至該反相器的輸出端；一第二電晶體，其汲極端耦接至該訊號端，而其源極端和閘極端則分別耦接該第一電晶體的井極端和閘極端；一第三電晶體，其汲極端耦接該系統，而其源極端和閘極端則分別耦接該第一電晶體的井極端和閘極端；以及一開關，依據一控制訊號的狀態，而決定是否將該反相器的輸出端耦接至該低電壓。
如申請專利範圍第1項所述之訊號處理電路，更包括：一電容，其第一端耦接至該低電壓；以及一電阻，其第一端耦接該電容的第二端，並耦接至該反相器的輸入端，而該電阻的第二端則耦接至該訊號端。
如申請專利範圍第1項所述之訊號處理電路，其中該反相器包括：一PMOS電晶體，其汲極端耦接至該訊號端，而其閘極端則耦接至該反相器的輸入端；以及一NMOS電晶體，其源極端耦接至該低電壓、其閘極端耦接至該反相器的輸入端、而其汲極端耦接至該PMOS的源極端，並共同耦接至該反相器的輸出端。
如申請專利範圍第1項所述之訊號處理電路，其中該靜電防護開關為一NMOS電晶體，其汲極端耦接至該訊號端、其源極端耦接至該低電壓、而其閘極端則耦接至該反相器的輸出端。
如申請專利範圍第1項所述之訊號處理電路，其中該開關為一NMOS電晶體，其源極端耦接至該低電壓、其閘極端耦接該控制訊號、而其汲極端則耦接至該反相器的輸出端。
如申請專利範圍第1項所述之訊號處理電路，其中該第一電晶體、該第二電晶體和該第三電晶體皆為PMOS電晶體。
如申請專利範圍第1項所述之訊號處理電路，更包括一第四電晶體，其汲極端耦接該訊號端、其源極端耦接該系統、而其閘極端則耦接至該反相器的輸入端，且該第四電晶體的電氣特性與該第一電晶體的電氣特性相反。
如申請專利範圍第7項所述之訊號處理電路，其中該第四電晶體為NMOS電晶體。
如申請專利範圍第1項所述之訊號處理電路，其中該低電壓的電位為接地電位。
一種快閃記憶體，具有一訊號端，以接收一操作訊號，而該快閃記憶體還包括：一內部電路，依據該操作訊號而進行對應的動作；一反相器，接收該操作訊號，並輸出一反相訊號；一靜電防護開關，耦接至該反相器的輸出端，以依據該反相訊號而決定是否將該訊號端短路至一低電壓；一第一電晶體，其汲極端耦接該訊號端、其源極端耦接至該內部電路，而其閘極端則耦接至該反相器的輸出端；一第二電晶體，其汲極端耦接至該訊號端，而其源極端和閘極端則分別耦接該第一電晶體的井極端和閘極端；一第三電晶體，其汲極端耦接該內部電路，而其源極端和閘極端則分別耦接該第一電晶體的井極端和閘極端；以及一開關，依據一控制訊號的狀態，而決定是否將該反相器的輸出端耦接至該低電壓。
如申請專利範圍第10項所述之快閃記憶體，更包括：一電容，其第一端耦接至該低電壓；以及一電阻，其第一端耦接該電容的第二端，並耦接至該反相器的輸入端，而該電阻的第二端則耦接至該訊號端。
如申請專利範圍第10項所述之快閃記憶體，其中該反相器包括：一PMOS電晶體，其汲極端耦接至該訊號端，而其閘極端則耦接至該反相器的輸入端；以及一NMOS電晶體，其源極端耦接至該低電壓、其閘極端耦接至該反相器的輸入端、而其汲極端耦接至該PMOS 的源極端，並共同耦接至該反相器的輸出端。
如申請專利範圍第10項所述之快閃記憶體，其中該靜電防護開關為一NMOS電晶體，其汲極端耦接至該訊號端、其源極端耦接至該低電壓、而其閘極端則耦接至該反相器的輸出端。
如申請專利範圍第10項所述之快閃記憶體，其中該開關為一NMOS電晶體，其源極端耦接至該低電壓、其閘極端耦接該控制訊號、而其汲極端則耦接至該反相器的輸出端。
如申請專利範圍第10項所述之快閃記憶體，其中該第一電晶體、該第二電晶體和該第三電晶體皆為PMOS電晶體。
如申請專利範圍第10項所述之快閃記憶體，更包括一第四電晶體，其汲極端耦接該訊號端、其源極端耦接該內部電路、而其閘極端則耦接至該反相器的輸入端，且該第四電晶體的電氣特性與該第一電晶體的電氣特性相反。
如申請專利範圍第16項所述之快閃記憶體，其中該第四電晶體為NMOS電晶體。
如申請專利範圍第10項所述之快閃記憶體，其中該內部電路依據該操作訊號而進行資料讀取和程式化二者其中之一的動作。