JP2004318748A - クロック信号検出回路及びそれを用いた半導体集積回路 - Google Patents
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Abstract
【課題】回路規模及び消費電力を抑えながら、クロック信号が供給されているか否かを高精度に検出することができるクロック信号検出回路を提供する。
【解決手段】このクロック信号検出回路は、クロック信号が第１のレベルにあるときに所定の電位の出力信号を生成し、クロック信号が第２のレベルにあるときに出力端子をハイインピーダンス状態にするトライステートバッファ回路２と、トライステートバッファ回路２の出力端子と、所定の電位と異なる電位との間に接続された抵抗５と、トライステートバッファ回路２の出力電位に従ってクロック信号検出結果を生成するバッファ回路３とを具備する。
【選択図】 図１
【解決手段】このクロック信号検出回路は、クロック信号が第１のレベルにあるときに所定の電位の出力信号を生成し、クロック信号が第２のレベルにあるときに出力端子をハイインピーダンス状態にするトライステートバッファ回路２と、トライステートバッファ回路２の出力端子と、所定の電位と異なる電位との間に接続された抵抗５と、トライステートバッファ回路２の出力電位に従ってクロック信号検出結果を生成するバッファ回路３とを具備する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、クロック信号が供給されているか否かを検出するクロック信号検出回路に関し、さらに、そのようなクロック信号検出回路を用いた半導体集積回路に関する。
【０００２】
【従来の技術】
一般に、ディジタル信号を扱う半導体集積回路には、クロック信号に同期して動作するフリップフロップ等の回路が多数内蔵されており、そのような回路にクロック信号が供給されているか否かを検出するために、クロック信号検出回路が用いられることがある。
【０００３】
従来のクロック信号検出回路は、基準となるクロック信号に基づいて、検出すべきクロック信号をサンプリングすることにより、検出すべきクロック信号のレベルが変化するか否かを検出していた。しかしながら、そのような検出を行うためには、大きな回路規模が必要となり、消費電力が大きくなってしまうという問題があった。また、検出の確実性も、あまり高いものではなかった。
【０００４】
ところで、下記の特許文献１には、画素保護回路付き半導体装置の一例として、ボロメータ型赤外線センサが記載されている。このボロメータ型赤外線センサは、入力される複数のデータ信号やクロック信号をそれぞれの監視回路で常に監視し、これらの信号の断線等による走査回路の停止や動作不良の場合にスイッチを遮断して画素が選択されないようにしている。
【０００５】
このボロメータ型赤外線センサにおいて、水平クロック監視回路は、リトリガ機能付きの単安定マルチバイブレータで構成され、水平クロック信号が入力されている場合には、水平スイッチが画素の選択を許可する信号を出力し、水平クロック信号が停止した場合には、コンデンサ及び抵抗で決まる時定数後に水平スイッチを遮断状態にする信号を出力することによって、画素の特性劣化や画素破壊を防止して装置を保護する。
【０００６】
ここで、コンデンサ及び抵抗で決まる時定数は、ある特定の画素が選択され続けても、ボロメータが自己発熱による画素の特性劣化や画素破壊を起こさない時間に合わせられる。しかしながら、単安定マルチバイブレータは、回路規模や消費電力が大きい。また、コンデンサを半導体集積回路において形成する場合には、２つの平行電極によって誘電体を挟む構造となるので、受動素子の中でも特に大きな面積を必要とする。
【０００７】
【特許文献１】
特開平１０−１２３９９６号公報 （第１、５頁、図１）
【０００８】
【発明が解決しようとする課題】
そこで、上記の点に鑑み、本発明は、回路規模及び消費電力を抑えながら、クロック信号が供給されているか否かを高精度に検出することができるクロック信号検出回路、及び、そのようなクロック信号検出回路を用いた半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
以上の課題を解決するため、本発明の第１の観点に係るクロック信号検出回路は、クロック信号が第１のレベルにあるときに所定の電位の出力信号を生成し、クロック信号が第２のレベルにあるときに出力端子をハイインピーダンス状態にする第１の回路と、第１の回路の出力端子と、所定の電位と異なる電位との間に接続されたインピーダンス素子と、第１の回路の出力電位に従ってクロック信号検出結果を生成する第２の回路とを具備する。
【０００９】
また、本発明の第２の観点に係るクロック信号検出回路は、クロック信号が第１のレベルにあるときに所定の電位の出力信号を生成し、クロック信号が第２のレベルにあるときに出力端子をハイインピーダンス状態にする第１の回路と、第１の回路の出力端子と、所定の電位と異なる電位との間に接続された第１のインピーダンス素子と、第１の回路の出力電位に従って出力信号を生成する第２の回路と、クロック信号が第２のレベルにあるときに所定の電位の出力信号を生成し、クロック信号が第１のレベルにあるときに出力端子をハイインピーダンス状態にする第３の回路と、第３の回路の出力端子と、所定の電位と異なる電位との間に接続された第２のインピーダンス素子と、第３の回路の出力電位に従って出力信号を生成する第４の回路と、第２及び第４の回路の出力信号に基づいてクロック信号検出結果を生成する第５の回路とを具備する。
【００１０】
以上において、インピーダンス素子が、抵抗又はトランジスタを含むようにしても良い。
【００１１】
さらに、本発明の第１の観点に係る半導体集積回路は、クロック信号が第１のレベルにあるときに所定の電位の出力信号を生成し、クロック信号が第２のレベルにあるときに出力端子をハイインピーダンス状態にする第１の回路と、第１の回路の出力端子と、所定の電位と異なる電位との間にインピーダンス素子が接続されているときに、第１の回路の出力電位に従ってクロック信号検出結果を生成する第２の回路とを具備する。
【００１２】
また、本発明の第２の観点に係る半導体集積回路は、クロック信号が第１のレベルにあるときに所定の電位の出力信号を生成し、クロック信号が第２のレベルにあるときに出力端子をハイインピーダンス状態にする第１の回路と、第１の回路の出力端子と、所定の電位と異なる電位との間に第１のインピーダンス素子が接続されているときに、第１の回路の出力電位に従って出力信号を生成する第２の回路と、クロック信号が第２のレベルにあるときに所定の電位の出力信号を生成し、クロック信号が第１のレベルにあるときに出力端子をハイインピーダンス状態にする第３の回路と、第３の回路の出力端子と、所定の電位と異なる電位との間に第２のインピーダンス素子がされているときに、第３の回路の出力電位に従って出力信号を生成する第４の回路と、第２及び第４の回路の出力信号に基づいてクロック信号検出結果を生成する第５の回路とを具備する。
【００１３】
以上において、第１及び第２のインピーダンス素子の各々が、外付けの抵抗、又は、半導体集積回路内に形成された抵抗若しくはトランジスタを含むようにしても良い。
【００１４】
本発明によれば、クロック信号が第１のレベルにあるときに所定の電位の出力信号を生成すると共にクロック信号が第２のレベルにあるときに出力端子をハイインピーダンス状態にする第１の回路の出力信号を平滑してクロック信号の検出に用いることにより、回路規模及び消費電力を抑えながら、クロック信号が供給されているか否かを高精度に検出することができる。
【００１５】
【発明の実施の形態】
以下、図面に基づいて本発明の実施の形態について説明する。
図１は、本発明の第１の実施形態に係るクロック信号検出回路の構成を示す図である。図１に示すように、このクロック信号検出回路は、半導体集積回路の内部において、クロック信号ＣＫを反転するインバータ１と、インバータ１によって反転されたクロック信号が出力イネーブル端子に供給されるトライステートバッファ回路２と、トライステートバッファ回路２の出力信号を入力するバッファ回路３とを含んでいる。トライステートバッファ回路２の出力信号は、半導体集積回路の端子（パッド）４にも供給されており、パッド４とアース電位との間に、インピーダンス素子として外付けの抵抗５が接続される。
【００１６】
図２は、図１に示すトライステートバッファ回路の構成を示す回路図である。図２に示すように、トライステートバッファ回路２は、インバータを構成するＰチャネルＭＯＳトランジスタＱＰ１及びＮチャネルＭＯＳトランジスタＱＮ１と、トランジスタＱＰ１及びＱＮ１にソース電流を供給するＰチャネルＭＯＳトランジスタＱＰ２及びＮチャネルＭＯＳトランジスタＱＮ２と、負論理の出力イネーブル信号ＯＥバーを反転して出力イネーブル信号ＯＥを出力するインバータ２０とを備えている。
【００１７】
トランジスタＱＰ２は、出力イネーブル端子２２に印加される負論理の出力イネーブル信号ＯＥバーに従って、高電位側の電源電位ＶＤＤとトランジスタＱＰ１との間でスイッチングを行う。一方、トランジスタＱＮ２は、インバータ２０から出力される出力イネーブル信号ＯＥに従って、トランジスタＱＮ１と低電位側の電源電位ＶＳＳ（本実施形態においてはアース電位とする）との間でスイッチングを行う。
【００１８】
負論理の出力イネーブル信号ＯＥバーがローレベルにあるときには、トランジスタＱＰ２及びＱＮ２がオンするので、トランジスタＱＰ１及びＱＮ１がインバータとして動作し、入力端子２１に印加される入力信号ＩＮを反転して、反転された信号を出力端子２３から出力信号ＯＵＴとして出力する。
【００１９】
一方、負論理の出力イネーブル信号ＯＥバーがハイレベルにあるときには、トランジスタＱＰ２及びＱＮ２がオフするので、トランジスタＱＰ１及びＱＮ１もオフし、入力端子２１に印加される入力信号ＩＮの状態に関係なく、出力端子２３はハイインピーダンス状態になる。
【００２０】
再び図１を参照すると、トライステートバッファ回路２の入力端子には、アース電位が供給されて、ローレベルの入力信号が与えられている。トライステートバッファ回路２は、クロック信号ＣＫがハイレベルにあるときに、ローレベルの入力信号を反転してハイレベルの出力信号を生成し、クロック信号ＣＫがローレベルにあるときに、出力端子をハイインピーダンス状態にする。
【００２１】
パッド４とアース電位との間には、抵抗５が接続されている。一般に、抵抗の等価回路は、抵抗成分と並列に容量成分を含んでいる。また、トライステートバッファ回路２は出力容量を有しており、バッファ回路３は入力容量を有している。さらに、配線の浮遊容量も存在する。従って、パッド４とアース電位との間には、抵抗成分の他に容量成分も接続されていることになる。
【００２２】
パッド４の電位（パッド電位）ＶＰは、トライステートバッファ回路２の出力端子がハイインピーダンス状態であるときに、上記の抵抗成分及び容量成分によって積分（平滑）される。バッファ回路３は、トライステートバッファ回路２の出力電位、即ち、パッド電位ＶＰに従って、検出信号ＤＥＴを出力する。
【００２３】
図３は、図１に示す回路の各部の波形を示す波形図である。クロック信号ＣＫが供給されている間は、パッド電位ＶＰは、クロック信号ＣＫがハイレベルであるときに、トライステートバッファ回路２の出力信号が供給されてハイレベルとなり、クロック信号ＣＫがローレベルであるときに、抵抗５を介した放電により滑らかに下降する。
【００２４】
一方、クロック信号ＣＫがローレベルで停止すると、トライステートバッファ回路２の出力端子はハイインピーダンス状態となり、パッド電位ＶＰは、抵抗５を介した放電によりアース電位に近づいて行く。バッファ回路３の出力電位が反転するときの入力電位をしきい電位ＶＴＨとすると、パッド電位ＶＰがしきい電位ＶＴＨよりも高い間は検出信号ＤＥＴがハイレベルであるが、パッド電位ＶＰがしきい電位ＶＴＨよりも低くなると検出信号ＤＥＴがローレベルとなる。このようにして、簡単な回路構成により、クロック信号ＣＫが供給されているか否かを高精度に検出することができる。
【００２５】
次に、本発明の第２の実施形態について説明する。
図４は、本発明の第２の実施形態に係るクロック信号検出回路の構成を示す図である。本実施形態においては、トライステートバッファ回路２の入力端子に高電位側の電源電位ＶＤＤを供給すると共に、パッド４と電源電位ＶＤＤとの間に抵抗５を接続している。その他の構成に関しては、第１の実施形態と同様である。
【００２６】
トライステートバッファ回路２は、クロック信号ＣＫがハイレベルにあるときに、ハイレベルの入力信号を反転してローレベルの出力信号を生成し、クロック信号ＣＫがローレベルにあるときに、出力端子をハイインピーダンス状態にする。クロック信号ＣＫが供給されている間は、パッド電位ＶＰは、クロック信号ＣＫがハイレベルであるときに、トライステートバッファ回路２の出力電位が供給されてローレベルとなり、クロック信号ＣＫがローレベルであるときに、抵抗５を介した充電により滑らかに上昇する。
【００２７】
一方、クロック信号ＣＫが供給されなくなると、パッド電位ＶＰは、抵抗５を介した充電により電源電位ＶＤＤに近づいて行く。パッド電位ＶＰがしきい電圧ＶＴＨよりも低い間は検出信号ＤＥＴがローレベルであるが、パッド電位ＶＰがしきい電圧ＶＴＨよりも高くなると検出信号ＤＥＴがハイレベルとなる。このようにして、簡単な回路構成により、クロック信号ＣＫが供給されているか否かを高精度に検出することができる。
【００２８】
以上の実施形態においては、抵抗５を外付けとしたが、抵抗５を半導体集積回路内に形成するようにしても良い。また、抵抗の替わりにトランジスタを用いても良い。次に、インピーダンス素子としてトランジスタを用いた本発明の第３の実施形態について説明する。
【００２９】
図５は、本発明の第３の実施形態に係るクロック信号検出回路の構成を示す図である。図５に示すように、トライステートバッファ回路２の出力端子とアース電位との間に、インピーダンス素子としてＮチャネルＭＯＳトランジスタ６が接続されている。トランジスタ６のゲートには所定のバイアス電圧ＶＢが印加されており、トランジスタ６には、バイアス電圧ＶＢに応じたドレイン電流が流れ、抵抗と等価になる。
【００３０】
一般に、トランジスタは、ドレイン・ゲート間、及び、ゲート・ソース間に容量成分を有している。また、トライステートバッファ回路２は出力容量を有しており、バッファ回路３は入力容量を有している。さらに、配線の浮遊容量も存在する。従って、トライステートバッファ回路２の出力端子とアース電位との間には、抵抗成分及び容量成分が接続されていることになる。
【００３１】
トライステートバッファ回路２の出力電位は、出力端子がハイインピーダンス状態であるときに、上記の抵抗成分及び容量成分によって積分（平滑）される。バッファ回路３は、トライステートバッファ回路２の出力電位に従って、検出信号ＤＥＴを出力する。全体の動作に関しては、第１の実施形態において説明したのと同様である。本実施形態によれば、受動素子である抵抗５（図１参照）を用いずに、クロック信号検出回路を構成できる。
【００３２】
次に、本発明の第４の実施形態について説明する。
図６は、本発明の第４の実施形態に係るクロック信号検出回路の構成を示す図である。図６に示すように、このクロック信号検出回路は、図１に示す第１の実施形態の回路に加えて、半導体集積回路の内部において、クロック信号ＣＫが出力イネーブル端子に供給されるトライステートバッファ回路６と、トライステートバッファ回路６の出力信号を入力するバッファ回路７と、バッファ回路３及び７の出力信号が入力されるＡＮＤ回路１０とを含んでいる。トライステートバッファ回路６の出力信号は、半導体集積回路のパッド８にも供給されており、パッド８とアース電位との間に、インピーダンス素子として外付けの抵抗９が接続されている。
【００３３】
トライステートバッファ回路６の入力端子には、アース電位が供給されて、ローレベルの入力信号が与えられている。トライステートバッファ回路６は、クロック信号ＣＫがハイレベルにあるときに、ローレベルの入力信号を反転してハイレベルの出力信号を生成し、クロック信号ＣＫがローレベルにあるときに、出力端子をハイインピーダンス状態にする。
【００３４】
パッド８とアース電位との間には、抵抗９の抵抗成分の他にも、抵抗９の容量成分、トライステートバッファ回路６の出力容量、バッファ回路７の入力容量、配線の浮遊容量等の容量成分が接続されている。パッド８の電位（パッド電位）ＶＱは、トライステートバッファ回路６の出力端子がハイインピーダンス状態であるときに、上記の抵抗成分及び容量成分によって積分（平滑）される。バッファ回路７は、トライステートバッファ回路６の出力電位、即ち、パッド電位ＶＱに従って、出力信号を生成する。
【００３５】
クロック信号ＣＫが供給されている間は、パッド電位ＶＱは、クロック信号ＣＫがローレベルであるときに、トライステートバッファ回路６の出力信号が供給されてハイレベルとなり、クロック信号ＣＫがハイレベルであるときに、抵抗９を介した放電により滑らかに下降する。
【００３６】
一方、クロック信号ＣＫがハイレベルで停止すると、トライステートバッファ回路６の出力端子はハイインピーダンス状態となり、パッド電位ＶＱは、抵抗９を介した放電によりアース電位に近づいて行く。バッファ回路７の出力電位が反転するときの入力電位をしきい電位ＶＴＨ７とすると、パッド電位ＶＱがしきい電位ＶＴＨ７よりも高い間はバッファ回路７の出力電位がハイレベルであるが、パッド電位ＶＱがしきい電位ＶＴＨ７よりも低くなるとバッファ回路７の出力電位がローレベルとなる。
【００３７】
また、バッファ回路３は、トライステートバッファ回路２の出力電位、即ち、パッド電位ＶＰに従って、出力信号を生成する。クロック信号ＣＫがローレベルで停止すると、トライステートバッファ回路２の出力端子はハイインピーダンス状態となり、パッド電位ＶＰは、抵抗５を介した放電によりアース電位に近づいて行く。バッファ回路３の出力電位が反転するときの入力電位をしきい電位ＶＴＨ３とすると、パッド電位ＶＰがしきい電位ＶＴＨ３よりも高い間はバッファ回路３の出力電位がハイレベルであるが、パッド電位ＶＰがしきい電位ＶＴＨ３よりも低くなるとバッファ回路３の出力電位がローレベルとなる。
【００３８】
バッファ回路３及び７の出力電位はＡＮＤ回路１０に入力されるので、クロック信号ＣＫがハイレベル又はローレベルで停止すると、バッファ回路３又は７の出力電位がローレベルとなり、ＡＮＤ回路１０から出力される検出信号ＤＥＴもローレベルとなる。このようにして、本実施形態によれば、クロック信号ＣＫがハイレベル及びローレベルの何れの状態で停止したときにも、クロック信号ＣＫが供給されなくなったことを検出することができる。なお、本実施形態においても、抵抗５及び９の替わりに、半導体集積回路内に形成した抵抗やトランジスタ等のインピーダンス素子を用いることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るクロック信号検出回路を示す図。
【図２】図１に示すトライステートバッファ回路の構成を示す回路図。
【図３】図１に示す回路の各部の波形を示す波形図。
【図４】本発明の第２の実施形態に係るクロック信号検出回路を示す図。
【図５】本発明の第３の実施形態に係るクロック信号検出回路を示す図。
【図６】本発明の第４の実施形態に係るクロック信号検出回路を示す図。
【符号の説明】
１ インバータ、 ２、６ トライステートバッファ回路、 ３、７ バッファ回路、 ４、８ パッド、 ５、９ 抵抗、 ６ ＮチャネルＭＯＳトランジスタ、 １０ ＡＮＤ回路、 ２０ インバータ、 ２１ 入力端子、 ２２ 出力イネーブル端子、 ２３ 出力端子、 ＱＰ１、ＱＰ２ ＰチャネルＭＯＳトランジスタ、 ＱＮ１、ＱＮ２ ＮチャネルＭＯＳトランジスタ
【発明の属する技術分野】
本発明は、クロック信号が供給されているか否かを検出するクロック信号検出回路に関し、さらに、そのようなクロック信号検出回路を用いた半導体集積回路に関する。
【０００２】
【従来の技術】
一般に、ディジタル信号を扱う半導体集積回路には、クロック信号に同期して動作するフリップフロップ等の回路が多数内蔵されており、そのような回路にクロック信号が供給されているか否かを検出するために、クロック信号検出回路が用いられることがある。
【０００３】
従来のクロック信号検出回路は、基準となるクロック信号に基づいて、検出すべきクロック信号をサンプリングすることにより、検出すべきクロック信号のレベルが変化するか否かを検出していた。しかしながら、そのような検出を行うためには、大きな回路規模が必要となり、消費電力が大きくなってしまうという問題があった。また、検出の確実性も、あまり高いものではなかった。
【０００４】
ところで、下記の特許文献１には、画素保護回路付き半導体装置の一例として、ボロメータ型赤外線センサが記載されている。このボロメータ型赤外線センサは、入力される複数のデータ信号やクロック信号をそれぞれの監視回路で常に監視し、これらの信号の断線等による走査回路の停止や動作不良の場合にスイッチを遮断して画素が選択されないようにしている。
【０００５】
このボロメータ型赤外線センサにおいて、水平クロック監視回路は、リトリガ機能付きの単安定マルチバイブレータで構成され、水平クロック信号が入力されている場合には、水平スイッチが画素の選択を許可する信号を出力し、水平クロック信号が停止した場合には、コンデンサ及び抵抗で決まる時定数後に水平スイッチを遮断状態にする信号を出力することによって、画素の特性劣化や画素破壊を防止して装置を保護する。
【０００６】
ここで、コンデンサ及び抵抗で決まる時定数は、ある特定の画素が選択され続けても、ボロメータが自己発熱による画素の特性劣化や画素破壊を起こさない時間に合わせられる。しかしながら、単安定マルチバイブレータは、回路規模や消費電力が大きい。また、コンデンサを半導体集積回路において形成する場合には、２つの平行電極によって誘電体を挟む構造となるので、受動素子の中でも特に大きな面積を必要とする。
【０００７】
【特許文献１】
特開平１０−１２３９９６号公報 （第１、５頁、図１）
【０００８】
【発明が解決しようとする課題】
そこで、上記の点に鑑み、本発明は、回路規模及び消費電力を抑えながら、クロック信号が供給されているか否かを高精度に検出することができるクロック信号検出回路、及び、そのようなクロック信号検出回路を用いた半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
以上の課題を解決するため、本発明の第１の観点に係るクロック信号検出回路は、クロック信号が第１のレベルにあるときに所定の電位の出力信号を生成し、クロック信号が第２のレベルにあるときに出力端子をハイインピーダンス状態にする第１の回路と、第１の回路の出力端子と、所定の電位と異なる電位との間に接続されたインピーダンス素子と、第１の回路の出力電位に従ってクロック信号検出結果を生成する第２の回路とを具備する。
【０００９】
また、本発明の第２の観点に係るクロック信号検出回路は、クロック信号が第１のレベルにあるときに所定の電位の出力信号を生成し、クロック信号が第２のレベルにあるときに出力端子をハイインピーダンス状態にする第１の回路と、第１の回路の出力端子と、所定の電位と異なる電位との間に接続された第１のインピーダンス素子と、第１の回路の出力電位に従って出力信号を生成する第２の回路と、クロック信号が第２のレベルにあるときに所定の電位の出力信号を生成し、クロック信号が第１のレベルにあるときに出力端子をハイインピーダンス状態にする第３の回路と、第３の回路の出力端子と、所定の電位と異なる電位との間に接続された第２のインピーダンス素子と、第３の回路の出力電位に従って出力信号を生成する第４の回路と、第２及び第４の回路の出力信号に基づいてクロック信号検出結果を生成する第５の回路とを具備する。
【００１０】
以上において、インピーダンス素子が、抵抗又はトランジスタを含むようにしても良い。
【００１１】
さらに、本発明の第１の観点に係る半導体集積回路は、クロック信号が第１のレベルにあるときに所定の電位の出力信号を生成し、クロック信号が第２のレベルにあるときに出力端子をハイインピーダンス状態にする第１の回路と、第１の回路の出力端子と、所定の電位と異なる電位との間にインピーダンス素子が接続されているときに、第１の回路の出力電位に従ってクロック信号検出結果を生成する第２の回路とを具備する。
【００１２】
また、本発明の第２の観点に係る半導体集積回路は、クロック信号が第１のレベルにあるときに所定の電位の出力信号を生成し、クロック信号が第２のレベルにあるときに出力端子をハイインピーダンス状態にする第１の回路と、第１の回路の出力端子と、所定の電位と異なる電位との間に第１のインピーダンス素子が接続されているときに、第１の回路の出力電位に従って出力信号を生成する第２の回路と、クロック信号が第２のレベルにあるときに所定の電位の出力信号を生成し、クロック信号が第１のレベルにあるときに出力端子をハイインピーダンス状態にする第３の回路と、第３の回路の出力端子と、所定の電位と異なる電位との間に第２のインピーダンス素子がされているときに、第３の回路の出力電位に従って出力信号を生成する第４の回路と、第２及び第４の回路の出力信号に基づいてクロック信号検出結果を生成する第５の回路とを具備する。
【００１３】
以上において、第１及び第２のインピーダンス素子の各々が、外付けの抵抗、又は、半導体集積回路内に形成された抵抗若しくはトランジスタを含むようにしても良い。
【００１４】
本発明によれば、クロック信号が第１のレベルにあるときに所定の電位の出力信号を生成すると共にクロック信号が第２のレベルにあるときに出力端子をハイインピーダンス状態にする第１の回路の出力信号を平滑してクロック信号の検出に用いることにより、回路規模及び消費電力を抑えながら、クロック信号が供給されているか否かを高精度に検出することができる。
【００１５】
【発明の実施の形態】
以下、図面に基づいて本発明の実施の形態について説明する。
図１は、本発明の第１の実施形態に係るクロック信号検出回路の構成を示す図である。図１に示すように、このクロック信号検出回路は、半導体集積回路の内部において、クロック信号ＣＫを反転するインバータ１と、インバータ１によって反転されたクロック信号が出力イネーブル端子に供給されるトライステートバッファ回路２と、トライステートバッファ回路２の出力信号を入力するバッファ回路３とを含んでいる。トライステートバッファ回路２の出力信号は、半導体集積回路の端子（パッド）４にも供給されており、パッド４とアース電位との間に、インピーダンス素子として外付けの抵抗５が接続される。
【００１６】
図２は、図１に示すトライステートバッファ回路の構成を示す回路図である。図２に示すように、トライステートバッファ回路２は、インバータを構成するＰチャネルＭＯＳトランジスタＱＰ１及びＮチャネルＭＯＳトランジスタＱＮ１と、トランジスタＱＰ１及びＱＮ１にソース電流を供給するＰチャネルＭＯＳトランジスタＱＰ２及びＮチャネルＭＯＳトランジスタＱＮ２と、負論理の出力イネーブル信号ＯＥバーを反転して出力イネーブル信号ＯＥを出力するインバータ２０とを備えている。
【００１７】
トランジスタＱＰ２は、出力イネーブル端子２２に印加される負論理の出力イネーブル信号ＯＥバーに従って、高電位側の電源電位ＶＤＤとトランジスタＱＰ１との間でスイッチングを行う。一方、トランジスタＱＮ２は、インバータ２０から出力される出力イネーブル信号ＯＥに従って、トランジスタＱＮ１と低電位側の電源電位ＶＳＳ（本実施形態においてはアース電位とする）との間でスイッチングを行う。
【００１８】
負論理の出力イネーブル信号ＯＥバーがローレベルにあるときには、トランジスタＱＰ２及びＱＮ２がオンするので、トランジスタＱＰ１及びＱＮ１がインバータとして動作し、入力端子２１に印加される入力信号ＩＮを反転して、反転された信号を出力端子２３から出力信号ＯＵＴとして出力する。
【００１９】
一方、負論理の出力イネーブル信号ＯＥバーがハイレベルにあるときには、トランジスタＱＰ２及びＱＮ２がオフするので、トランジスタＱＰ１及びＱＮ１もオフし、入力端子２１に印加される入力信号ＩＮの状態に関係なく、出力端子２３はハイインピーダンス状態になる。
【００２０】
再び図１を参照すると、トライステートバッファ回路２の入力端子には、アース電位が供給されて、ローレベルの入力信号が与えられている。トライステートバッファ回路２は、クロック信号ＣＫがハイレベルにあるときに、ローレベルの入力信号を反転してハイレベルの出力信号を生成し、クロック信号ＣＫがローレベルにあるときに、出力端子をハイインピーダンス状態にする。
【００２１】
パッド４とアース電位との間には、抵抗５が接続されている。一般に、抵抗の等価回路は、抵抗成分と並列に容量成分を含んでいる。また、トライステートバッファ回路２は出力容量を有しており、バッファ回路３は入力容量を有している。さらに、配線の浮遊容量も存在する。従って、パッド４とアース電位との間には、抵抗成分の他に容量成分も接続されていることになる。
【００２２】
パッド４の電位（パッド電位）ＶＰは、トライステートバッファ回路２の出力端子がハイインピーダンス状態であるときに、上記の抵抗成分及び容量成分によって積分（平滑）される。バッファ回路３は、トライステートバッファ回路２の出力電位、即ち、パッド電位ＶＰに従って、検出信号ＤＥＴを出力する。
【００２３】
図３は、図１に示す回路の各部の波形を示す波形図である。クロック信号ＣＫが供給されている間は、パッド電位ＶＰは、クロック信号ＣＫがハイレベルであるときに、トライステートバッファ回路２の出力信号が供給されてハイレベルとなり、クロック信号ＣＫがローレベルであるときに、抵抗５を介した放電により滑らかに下降する。
【００２４】
一方、クロック信号ＣＫがローレベルで停止すると、トライステートバッファ回路２の出力端子はハイインピーダンス状態となり、パッド電位ＶＰは、抵抗５を介した放電によりアース電位に近づいて行く。バッファ回路３の出力電位が反転するときの入力電位をしきい電位ＶＴＨとすると、パッド電位ＶＰがしきい電位ＶＴＨよりも高い間は検出信号ＤＥＴがハイレベルであるが、パッド電位ＶＰがしきい電位ＶＴＨよりも低くなると検出信号ＤＥＴがローレベルとなる。このようにして、簡単な回路構成により、クロック信号ＣＫが供給されているか否かを高精度に検出することができる。
【００２５】
次に、本発明の第２の実施形態について説明する。
図４は、本発明の第２の実施形態に係るクロック信号検出回路の構成を示す図である。本実施形態においては、トライステートバッファ回路２の入力端子に高電位側の電源電位ＶＤＤを供給すると共に、パッド４と電源電位ＶＤＤとの間に抵抗５を接続している。その他の構成に関しては、第１の実施形態と同様である。
【００２６】
トライステートバッファ回路２は、クロック信号ＣＫがハイレベルにあるときに、ハイレベルの入力信号を反転してローレベルの出力信号を生成し、クロック信号ＣＫがローレベルにあるときに、出力端子をハイインピーダンス状態にする。クロック信号ＣＫが供給されている間は、パッド電位ＶＰは、クロック信号ＣＫがハイレベルであるときに、トライステートバッファ回路２の出力電位が供給されてローレベルとなり、クロック信号ＣＫがローレベルであるときに、抵抗５を介した充電により滑らかに上昇する。
【００２７】
一方、クロック信号ＣＫが供給されなくなると、パッド電位ＶＰは、抵抗５を介した充電により電源電位ＶＤＤに近づいて行く。パッド電位ＶＰがしきい電圧ＶＴＨよりも低い間は検出信号ＤＥＴがローレベルであるが、パッド電位ＶＰがしきい電圧ＶＴＨよりも高くなると検出信号ＤＥＴがハイレベルとなる。このようにして、簡単な回路構成により、クロック信号ＣＫが供給されているか否かを高精度に検出することができる。
【００２８】
以上の実施形態においては、抵抗５を外付けとしたが、抵抗５を半導体集積回路内に形成するようにしても良い。また、抵抗の替わりにトランジスタを用いても良い。次に、インピーダンス素子としてトランジスタを用いた本発明の第３の実施形態について説明する。
【００２９】
図５は、本発明の第３の実施形態に係るクロック信号検出回路の構成を示す図である。図５に示すように、トライステートバッファ回路２の出力端子とアース電位との間に、インピーダンス素子としてＮチャネルＭＯＳトランジスタ６が接続されている。トランジスタ６のゲートには所定のバイアス電圧ＶＢが印加されており、トランジスタ６には、バイアス電圧ＶＢに応じたドレイン電流が流れ、抵抗と等価になる。
【００３０】
一般に、トランジスタは、ドレイン・ゲート間、及び、ゲート・ソース間に容量成分を有している。また、トライステートバッファ回路２は出力容量を有しており、バッファ回路３は入力容量を有している。さらに、配線の浮遊容量も存在する。従って、トライステートバッファ回路２の出力端子とアース電位との間には、抵抗成分及び容量成分が接続されていることになる。
【００３１】
トライステートバッファ回路２の出力電位は、出力端子がハイインピーダンス状態であるときに、上記の抵抗成分及び容量成分によって積分（平滑）される。バッファ回路３は、トライステートバッファ回路２の出力電位に従って、検出信号ＤＥＴを出力する。全体の動作に関しては、第１の実施形態において説明したのと同様である。本実施形態によれば、受動素子である抵抗５（図１参照）を用いずに、クロック信号検出回路を構成できる。
【００３２】
次に、本発明の第４の実施形態について説明する。
図６は、本発明の第４の実施形態に係るクロック信号検出回路の構成を示す図である。図６に示すように、このクロック信号検出回路は、図１に示す第１の実施形態の回路に加えて、半導体集積回路の内部において、クロック信号ＣＫが出力イネーブル端子に供給されるトライステートバッファ回路６と、トライステートバッファ回路６の出力信号を入力するバッファ回路７と、バッファ回路３及び７の出力信号が入力されるＡＮＤ回路１０とを含んでいる。トライステートバッファ回路６の出力信号は、半導体集積回路のパッド８にも供給されており、パッド８とアース電位との間に、インピーダンス素子として外付けの抵抗９が接続されている。
【００３３】
トライステートバッファ回路６の入力端子には、アース電位が供給されて、ローレベルの入力信号が与えられている。トライステートバッファ回路６は、クロック信号ＣＫがハイレベルにあるときに、ローレベルの入力信号を反転してハイレベルの出力信号を生成し、クロック信号ＣＫがローレベルにあるときに、出力端子をハイインピーダンス状態にする。
【００３４】
パッド８とアース電位との間には、抵抗９の抵抗成分の他にも、抵抗９の容量成分、トライステートバッファ回路６の出力容量、バッファ回路７の入力容量、配線の浮遊容量等の容量成分が接続されている。パッド８の電位（パッド電位）ＶＱは、トライステートバッファ回路６の出力端子がハイインピーダンス状態であるときに、上記の抵抗成分及び容量成分によって積分（平滑）される。バッファ回路７は、トライステートバッファ回路６の出力電位、即ち、パッド電位ＶＱに従って、出力信号を生成する。
【００３５】
クロック信号ＣＫが供給されている間は、パッド電位ＶＱは、クロック信号ＣＫがローレベルであるときに、トライステートバッファ回路６の出力信号が供給されてハイレベルとなり、クロック信号ＣＫがハイレベルであるときに、抵抗９を介した放電により滑らかに下降する。
【００３６】
一方、クロック信号ＣＫがハイレベルで停止すると、トライステートバッファ回路６の出力端子はハイインピーダンス状態となり、パッド電位ＶＱは、抵抗９を介した放電によりアース電位に近づいて行く。バッファ回路７の出力電位が反転するときの入力電位をしきい電位ＶＴＨ７とすると、パッド電位ＶＱがしきい電位ＶＴＨ７よりも高い間はバッファ回路７の出力電位がハイレベルであるが、パッド電位ＶＱがしきい電位ＶＴＨ７よりも低くなるとバッファ回路７の出力電位がローレベルとなる。
【００３７】
また、バッファ回路３は、トライステートバッファ回路２の出力電位、即ち、パッド電位ＶＰに従って、出力信号を生成する。クロック信号ＣＫがローレベルで停止すると、トライステートバッファ回路２の出力端子はハイインピーダンス状態となり、パッド電位ＶＰは、抵抗５を介した放電によりアース電位に近づいて行く。バッファ回路３の出力電位が反転するときの入力電位をしきい電位ＶＴＨ３とすると、パッド電位ＶＰがしきい電位ＶＴＨ３よりも高い間はバッファ回路３の出力電位がハイレベルであるが、パッド電位ＶＰがしきい電位ＶＴＨ３よりも低くなるとバッファ回路３の出力電位がローレベルとなる。
【００３８】
バッファ回路３及び７の出力電位はＡＮＤ回路１０に入力されるので、クロック信号ＣＫがハイレベル又はローレベルで停止すると、バッファ回路３又は７の出力電位がローレベルとなり、ＡＮＤ回路１０から出力される検出信号ＤＥＴもローレベルとなる。このようにして、本実施形態によれば、クロック信号ＣＫがハイレベル及びローレベルの何れの状態で停止したときにも、クロック信号ＣＫが供給されなくなったことを検出することができる。なお、本実施形態においても、抵抗５及び９の替わりに、半導体集積回路内に形成した抵抗やトランジスタ等のインピーダンス素子を用いることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るクロック信号検出回路を示す図。
【図２】図１に示すトライステートバッファ回路の構成を示す回路図。
【図３】図１に示す回路の各部の波形を示す波形図。
【図４】本発明の第２の実施形態に係るクロック信号検出回路を示す図。
【図５】本発明の第３の実施形態に係るクロック信号検出回路を示す図。
【図６】本発明の第４の実施形態に係るクロック信号検出回路を示す図。
【符号の説明】
１ インバータ、 ２、６ トライステートバッファ回路、 ３、７ バッファ回路、 ４、８ パッド、 ５、９ 抵抗、 ６ ＮチャネルＭＯＳトランジスタ、 １０ ＡＮＤ回路、 ２０ インバータ、 ２１ 入力端子、 ２２ 出力イネーブル端子、 ２３ 出力端子、 ＱＰ１、ＱＰ２ ＰチャネルＭＯＳトランジスタ、 ＱＮ１、ＱＮ２ ＮチャネルＭＯＳトランジスタ
Claims (6)
- クロック信号が第１のレベルにあるときに所定の電位の出力信号を生成し、クロック信号が第２のレベルにあるときに出力端子をハイインピーダンス状態にする第１の回路と、
前記第１の回路の出力端子と、前記所定の電位と異なる電位との間に接続されたインピーダンス素子と、
前記第１の回路の出力電位に従ってクロック信号検出結果を生成する第２の回路と、
を具備するクロック信号検出回路。 - クロック信号が第１のレベルにあるときに所定の電位の出力信号を生成し、クロック信号が第２のレベルにあるときに出力端子をハイインピーダンス状態にする第１の回路と、
前記第１の回路の出力端子と、前記所定の電位と異なる電位との間に接続された第１のインピーダンス素子と、
前記第１の回路の出力電位に従って出力信号を生成する第２の回路と、
クロック信号が第２のレベルにあるときに所定の電位の出力信号を生成し、クロック信号が第１のレベルにあるときに出力端子をハイインピーダンス状態にする第３の回路と、
前記第３の回路の出力端子と、前記所定の電位と異なる電位との間に接続された第２のインピーダンス素子と、
前記第３の回路の出力電位に従って出力信号を生成する第４の回路と、
前記第２及び第４の回路の出力信号に基づいてクロック信号検出結果を生成する第５の回路と、
を具備するクロック信号検出回路。 - 前記インピーダンス素子が、抵抗又はトランジスタを含む、請求項１又は２記載のクロック信号検出回路。
- クロック信号が第１のレベルにあるときに所定の電位の出力信号を生成し、クロック信号が第２のレベルにあるときに出力端子をハイインピーダンス状態にする第１の回路と、
前記第１の回路の出力端子と、前記所定の電位と異なる電位との間にインピーダンス素子が接続されているときに、前記第１の回路の出力電位に従ってクロック信号検出結果を生成する第２の回路と、
を具備する半導体集積回路。 - クロック信号が第１のレベルにあるときに所定の電位の出力信号を生成し、クロック信号が第２のレベルにあるときに出力端子をハイインピーダンス状態にする第１の回路と、
前記第１の回路の出力端子と、前記所定の電位と異なる電位との間に第１のインピーダンス素子が接続されているときに、前記第１の回路の出力電位に従って出力信号を生成する第２の回路と、
クロック信号が第２のレベルにあるときに所定の電位の出力信号を生成し、クロック信号が第１のレベルにあるときに出力端子をハイインピーダンス状態にする第３の回路と、
前記第３の回路の出力端子と、前記所定の電位と異なる電位との間に第２のインピーダンス素子がされているときに、前記第３の回路の出力電位に従って出力信号を生成する第４の回路と、
前記第２及び第４の回路の出力信号に基づいてクロック信号検出結果を生成する第５の回路と、
を具備する半導体集積回路。 - 前記第１及び第２のインピーダンス素子の各々が、外付けの抵抗、又は、前記半導体集積回路内に形成された抵抗若しくはトランジスタを含む、請求項４又は５記載の半導体集積回路。
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