KR101551201B1 - 집적회로 장치를 구분하기 위한 스플릿 회로 및 스플릿 장치 - Google Patents

집적회로 장치를 구분하기 위한 스플릿 회로 및 스플릿 장치 Download PDF

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Abstract

본 발명은 집적회로 장치의 기능을 구분하기 위한 스플릿 회로에 관한 것이다. 본 발명에 따른 스플릿 회로는, 상기 집적회로 장치에 연결되며, 상기 집적회로 장치의 내부에서 발생하는 소정의 전압이 인가되는 전압 단자; 상기 전압 단자에 연결되며, 상기 소정의 전압을 그보다 낮은 전압으로 강하시켜서 특정 전압을 출력하는 전압 검출부; 및 상기 전압 검출부에 연결되며, 상기 특정 전압의 출력 여부를 제어하는 검출 제어부를 구비한다.

Description

집적회로 장치를 구분하기 위한 스플릿 회로 및 스플릿 장치{Split circuit and split device for splitting integrated circuit device}
본 발명은 전기 회로에 관한 것으로서, 특히 집적회로 장치의 기능을 구분하는데 이용되는 스플릿 회로 및 스플릿 장치에 관한 것이다.
집적회로(Integrated Circuit; IC) 장치를 개발할 때, 여러 가지 이유로 집적회로 장치를 외부에서 구분해야 할 필요가 있을 수 있다. 이를 위해, 일반적으로는 특정한 2개의 핀(pin)들 사이에 서로 다른 값을 갖는 저항들을 배치하여 집적회로 장치의 외부에서 2개의 핀들 사이의 저항값을 측정하여 집적회로를 구분하는 방법이 사용되고 있다. 이와 같이, 저항들을 사용해, 그 저항값의 구분으로 집적회로 장치를 구분하는 방법은 구현이 간단하고 전원 인가 없이도 가능하다.
그러나, 이 경우에 저항들의 공정 편차의 영향을 직접 받기 때문에 정확도가 떨어지는 문제가 있다. 즉, 저항 값으로 집적회로 장치를 구분하는 방법은 사용되는 저항들의 크기나 개수가 스플릿(split)의 수와 저항들의 공정 편차에 제한을 받기 때문에 작은 공정 편차를 요구한다. 하지만 일반 공정에서의 저항들의 편차는 공정 종류와 재료에 따라 수십 %까지 변할 수 있다.
이와 같이 저항들의 공정 편차가 크다면 스플릿 개수가 많을 경우 매우 큰 저항들이 사용되어 설계 면적이 크게 증가하거나 스플릿 개수의 제한이 생기는 문제가 발생한다.
본 발명은 집적회로 장치의 기능을 구분할 때 정확도 높은 스플릿 회로 및 스플릿 장치를 제공하기 위한 것이다.
상기 과제를 해결하기 위하여 본 발명은,
집적회로 장치의 기능을 구분하기 위한 스플릿 회로에 있어서, 상기 집적회로 장치에 연결되며, 상기 집적회로 장치의 내부에서 발생하는 소정의 전압이 인가되는 전압 단자; 상기 전압 단자에 연결되며, 상기 소정의 전압을 그보다 낮은 전압으로 강하시켜서 특정 전압을 출력하는 전압 검출부; 및 상기 전압 검출부에 연결되며, 상기 특정 전압의 출력 여부를 제어하는 검출 제어부를 구비하는 스플릿 회로를 제공한다.
본 발명에 따른 상기 전압 검출부의 일 실시 형태로써, 상기 전압 검출부는, 상기 전압 단자에 연결되고, 직렬로 연결된 복수개의 저항들을 구비하며, 상기 복수개의 저항들 중 특정 저항에 발생하는 전압을 상기 전압 검출부의 출력 전압으로써 출력하는 저항 어레이; 및 상기 저항 어레이에 연결되며, 온 상태일 때 상기 전압 검출부로부터 상기 특정 전압을 출력시키고, 오프 상태일 때 상기 전압 검출부로부터 상기 특정 전압을 출력시키지 않는 스위치를 구비할 수 있다.
본 발명에 따른 검출 제어부의 일 실시 형태로써, 상기 검출 제어부는 선택 신호와 기준 신호를 입력하고, 출력단이 상기 NMOS 트랜지스터의 게이트에 연결되는 비교기를 구비할 수 있고, 상기 비교기는 상기 선택 신호의 전압 레벨이 상기 기준 신호의 전압 레벨보다 높을 때 상기 NMOS 트랜지스터를 턴온시키고, 상기 선택 신호의 전압 레벨이 상기 기준 신호의 전압 레벨보다 낮을 때 상기 NMOS 트랜지스터를 턴오프시킬 수 있다.
상기 복수개의 저항들 각각에 발생하는 전압들 중 적어도 일부를 상기 전압 검출부의 출력 전압들로써 출력할 수 있다.
본 발명에 따른 상기 전압 검출부의 일 실시 형태로써, 상기 전압 검출부는, 상기 전압 단자에 연결되며, 온 상태일 때 상기 전압 단자로부터 전송되는 전압을 출력하고, 오프 상태일 때 상기 전압 단자로부터 전송되는 전압을 출력하지 않는 PMOS 트랜지스터; 상기 PMOS 트랜지스터에 연결되며, 직렬로 연결된 복수개의 저항들을 갖는 저항 어레이; 및 상기 저항 어레이에 연결되며, 온 상태일 때 상기 전압 검출부로부터 상기 특정 전압을 출력시키고, 오프 상태일 때 상기 전압 검출부로부터 상기 특정 전압을 출력시키지 않는 NMOS 트랜지스터를 구비할 수 있다.
상기 검출 제어부는 선택 신호와 기준 신호를 입력하고, 상기 전압 검출부의 출력단이 상기 PMOS 트랜지스터의 게이트와 상기 NMOS 트랜지스터의 게이트에 연결되며, 상기 선택 신호의 전압 레벨이 상기 기준 신호의 전압 레벨보다 낮을 때 상기 PMOS 트랜지스터와 상기 NMOS 트랜지스터를 턴온시키고, 상기 선택 신호의 전압 레벨이 상기 기준 신호의 전압 레벨보다 낮을 때 상기 PMOS 트랜지스터와 상기 NMOS 트랜지스터를 턴오프시킬 수 있다.
본 발명에 따른 상기 검출 제어부의 일 실시 형태로써, 상기 검출 제어부는, 상기 선택 신호와 상기 기준 신호를 입력하고, 출력 전압을 상기 PMOS 트랜지스터의 게이트에 인가하는 비교기; 및 상기 비교기의 출력단에 연결되고, 상기 비교기의 출력을 반전시켜서 상기 NMOS 트랜지스터의 게이트에 인가하는 인버터를 구비할 수 있다.
상기 선택 신호는 상기 비교기의 반전 입력 단자에 연결되고, 상기 기준 신호는 상기 비교기의 비반전 입력 단자에 연결되며, 상기 비교기는 상기 선택 신호의 전압 레벨이 상기 기준 신호의 전압 레벨보다 낮을 때 상기 접지 전압과 그보다 낮은 전압 중 하나를 출력하고, 상기 선택 신호의 전압 레벨이 상기 기준 신호의 전압 레벨보다 높을 때 상기 접지 전압보다 높은 전압을 출력할 수 있다.
상기 복수개의 저항들 각각에 발생하는 전압들 중 적어도 일부가 상기 전압 검출부의 출력 전압들로써 출력될 수 있다.
상기 소정의 전압은 상기 집적회로 장치의 내부에서 발생하는 기준 전압과 내부 전원 전압 중 하나가 사용될 수 있다.
상기 과제를 해결하기 위하여 본 발명은 또한,
집적회로 장치의 기능을 구분하기 위한 스플릿 장치에 있어서, 기판을 구비하고, 상기 기판에 형성되고, 상기 집적회로 장치에 연결되며, 상기 집적회로 장치의 내부에서 발생하는 소정의 전압이 인가되는 전압 단자; 상기 기판에 형성되고, 상기 전압 단자에 연결되며, 상기 소정의 전압을 그보다 낮은 전압으로 강하시켜서 특정 전압을 출력하는 전압 검출부; 및 상기 기판에 형성되고, 상기 전압 검출부에 연결되며, 상기 특정 전압의 출력 여부를 제어하는 검출 제어부를 구비하는 스플릿 장치를 제공한다.
상술한 바와 같이, 본 발명에 따른 스플릿 회로 및 장치는 구분 대상인 집적회로 장치에서 공급하는 기준 전압 또는 내부 전원 전압과 저항들의 비율을 이용하기 때문에 그 구성 요소들이 제조 공정에서 발생하는 공정 편차의 영향을 받지 않는다.
이와 같이, 구성 요소들이 공정 편차에 영향을 받지 않으므로, 집적회로 장치를 정확하게 구분할 수가 있다.
도 1은 집적회로 장치에 연결된 본 발명의 일 실시예에 따른 스플릿 장치의 회로도이다.
도 2는 집적회로 장치에 연결된 본 발명의 다른 실시예에 따른 스플릿 장치의 블록도이다.
도 3은 도 2에 도시된 스플릿 장치의 회로를 본 발명의 일 실시예에 따라 도시한 회로도이다.
도 4는 도 2에 도시된 스플릿 장치의 회로를 본 발명의 다른 실시예에 따라 도시한 회로도이다.
도 5는 도 2에 도시된 스플릿 장치의 회로를 본 발명의 또 다른 실시예에 따라 도시한 회로도이다.
이하, 첨부한 도면들을 참고하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예에 대하여 상세히 설명하기로 한다. 각 도면에 제시된 참조부호들 중 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 집적회로 장치에 연결된 본 발명의 일 실시예에 따른 스플릿 회로의 회로도이다. 도 1을 참조하면, 스플릿 회로(101)는 전압 단자(111) 및 복수개의 저항들(R1∼Rn+1)을 구비한다.
전압 단자(111)는 집적회로 장치(105)에 연결된다. 따라서, 집적회로 장치(105)에서 사용되는 전압들 중 하나가 전압 단자(111)에 인가된다. 집적회로 장치(105)에서 출력되는 전압들로써 내부 전원 전압과 기준 전압(Vref)을 들 수 있다. 이러한 내부 전원 전압이나 기준 전압(Vref)은 집적회로 장치(105)의 내부에서 사용하기 위한 것이므로, 전압 변동율이 매우 작게 구성되어서 외부 환경의 영향을 받지 않는다. 집적회로 장치(105)는 그 기능에 따라서, 다양하게 구성된다. 그 중에서도 메모리 셀들이 고집적화된 메모리 집적회로 장치의 경우, 내부에서 사용되는 주파수는 높고, 그 전압 레벨이 다른 집적회로 장치에 비해 낮기 때문에, 그 내부 전원 전압과 기준 전압의 변동율은 매우 적게 구성된다.
복수개의 저항들(R1∼Rn+1)은 직렬로 연결된다. 복수개의 저항들(R1∼Rn+1)은 동일한 크기의 저항들로 설정되는 것이 바람직하다. 동일한 크기의 저항들의 배열로 연결할 경우 공정 편차에 의한 저항 값의 변화와 무관하게 내부 전압으로부터 일정한 비율로 감압된 전압을 검출할 수 있다.
집적회로 장치(105)를 기능별로 구분하기 위하여 스플릿 회로(101)를 집적회로 장치(105)에 연결하게 되면, 집적회로 장치(105)로부터 소정의 전압, 예컨대 기준 전압(Vref)이 출력되어 스플릿 회로(101)로 입력된다. 그러면, 상기 기준 전압(Vref)에 의해 복수개의 저항들(R1∼Rn+1)에는 그 저항비에 따라 각각 다른 전압들이 발생한다. 이 때, 상기 기준 전압(Vref)은 집적회로 장치(105)의 내부에서 발생된 전압이므로 전압 변동률이 적어서 복수개의 저항들(R1∼Rn+1)의 공정 편차에 의한 저항 값의 변화와 무관하게 저항 비에 따른 일정한 전압을 발생시킨다.
상기 복수개의 저항들(R1∼Rn+1)에서 발생하는 전압들을 검출함으로써, 상기 집적회로 장치(105)를 구분할 수 있다.
도 2는 집적회로 장치에 연결된 본 발명의 다른 실시예에 따른 스플릿 회로의 블록도이다. 도 2를 참조하면, 스플릿 회로(201)는 전압 단자(211), 전압 검출부(221) 및 검출 제어부(231)를 구비한다.
전압 단자(211)는 집적회로 장치(105)에 연결된다. 따라서, 집적회로 장치(105)에서 사용되는 전압들 중 하나가 전압 단자(211)에 인가된다. 집적회로 장치(105)에서 출력되는 전압들로써 내부 전원 전압과 기준 전압(vref)을 들 수 있다. 이러한 내부 전원 전압이나 기준 전압(Vref)은 집적회로 장치(105)의 내부에서 사용하기 위한 것이므로, 전압 변동율이 매우 작게 구성되어서 외부 환경의 영향을 받지 않는다. 집적회로 장치(105)는 그 기능에 따라서, 다양하게 구성된다. 그 중에서도 메모리 셀들이 고집적화된 메모리 집적회로 장치의 경우, 내부에서 사용되는 주파수는 높고, 그 전압 레벨이 다른 집적회로 장치에 비해 낮기 때문에, 그 내부 전원 전압과 기준 전압(Vref)의 변동율은 매우 적게 구성된다. 집적회로 장치(105)에서 발생되는 전압들 중 기준 전압(Vref)이 전압 단자(211)에 인가되는 것이 바람직하다.
전압 검출부(221)는 전압 단자(211)에 연결된다. 전압 검출부(221)는 전압 단자(211)를 통해 전송되는 전압, 예컨대 기준 전압(Vref)을 받아서 특정 전압(Vout)을 검출한다. 전압 검출부(221)는 기준 전압(Vref)으로부터 1개의 전압(Vout)을 검출할 수도 있고, 복수개의 전압들(도 3 내지 도 5의 Vs1∼Vsn+1)을 검출할 수도 있다. 전압 검출부(221)는 검출 제어부(231)로부터 출력되는 검출 제어 신호(Vc)를 받아서 동작한다. 따라서, 전압 검출부(221)는 상기 검출 제어 신호(Vc)가 액티브(active)되면, 상기 특정 전압(Vout)을 출력하고, 상기 검출 신호(Vc)가 인액티브(inactive)되면 상기 특정 전압(Vout)을 출력하지 않는다. 전압 검출부(221)에 대해서는 도 3 내지 도 5를 통해서 상세히 설명하기로 한다.
검출 제어부(231)는 전압 검출부(221)의 동작을 제어한다. 즉, 검출 제어부(231)는 검출 제어 신호(Vc)를 출력하여 전압 검출부(221)의 동작을 제어한다. 검출 제어부(231)에 대해서는 도 3 내지 도 5를 통하여 상세히 설명하기로 한다.
도 3은 도 2에 도시된 스플릿 회로(201)의 회로를 본 발명의 일 실시예에 따라 도시한 회로도이다. 도 3을 참조하면, 전압 검출부(221)는 저항 어레이(223)와 출력 제어부(225)를 구비한다.
저항 어레이(223)는 직렬 연결된 복수개의 저항들(R1∼Rn+1)을 구비한다. 저항 어레이(223)는 복수개의 검출 전압들(Vs1∼Vsn+1)을 출력할 수 있다. 즉, 저항들(R1∼Rn+1) 각각으로부터 1개의 검출 전압이 출력될 수 있다.
출력 제어부(225)는 저항 어레이(223)와 접지단(GND) 사이에 연결된다. 출력 제어부(225)는 검출 제어부(231)로부터 출력되는 검출 제어 신호(Vc)에 응답하여 동작한다. 즉, 검출 제어 신호(Vc)가 논리 하이(logic high)로 액티브되면 출력 제어부(225)는 활성화되고, 그에 따라 전압 검출부(221)의 출력 전압(Vout)에 내부 기준 전압(Vref)으로 부터 저항 비로 감압된 정상적인 전압이 출력되고, 검출 제어 신호(VC)가 논리 로우(logic low)로 인액티브되면 출력 제어부(225)는 비활성화되고, 그에 따라 전압 검출부(221)의 출력 전압(Vout)은 내부 기준 전압(Vref)을 출력한다. 출력 제어부(225)는 NMOS 트랜지스터(NM1)를 구비할 수 있다. 이 때, 검출 제어 신호(Vc)는 NMOS 트랜지스터(NM1)의 게이트로 입력된다. 따라서, 검출 제어 신호(Vc)가 NMOS 트랜지스터(NM1)의 소오스-게이트의 문턱전압보다 높은 전압 즉, 논리 하이(logic high)로 액티브되면 NMOS 트랜지스터(NM1)는 턴온(turn on)된다. 이에 따라 집적회로 장치(105)로부터 출력되는 기준 전압(Vref)에 의해 전압 단자(211)로부터 저항 어레이(223) 및 NMOS 트랜지스터(NM1)를 통해 전류가 흐르고, 그 결과 전압 검출부(221)의 출력 전압(Vout)은 내부 기준 전압(Vref)에서 저항 비로 감압된 정상적인 전압을 출력한다. 검출 제어 신호(Vc)가 NMOS 트랜지스터(NM1)의 소오스-게이트의 문턱전압보다 낮은 전압 즉, 논리 로우(logic low)로 인액티브되면 NMOS 트랜지스터(NM1)는 턴오프(turn off)된다. 이에 따라 집적회로 장치(105)로부터 출력되는 기준 전압(Vref)이 전압 단자(211)에 인가되더라도 저항 어레이(223) 및 NMOS 트랜지스터(225)를 통해 전류가 흐르지 않으며, 그 결과 전압 검출부(221)의 출력 전압(Vout)은 내부 기준 전압(Vref)을 출력한다. 출력 제어부(225)는 NMOS 트랜지스터(NM1) 대신 NPN 트랜지스터를 구비할 수 있다.
도 3을 참조하면, 검출 제어부(231)는 출력 제어부(225)에 연결되며, 외부에서 입력되는 선택 신호(Vsel)와 기준 신호(V1)를 수신하고, 검출 제어 신호(Vc)를 출력한다. 검출 제어부(231)는 선택 신호(Vsel)에 응답하여 검출 제어 신호(Vc)를 출력한다. 검출 제어부(231)는 비교기를 구비할 수 있다. 이 때, 선택 신호(Vsel)는 비교기의 비반전 단자(+)로 입력되고, 기준 신호(V1)는 비교기의 반전 단자(-)로 입력된다. 따라서, 선택 신호(Vsel)가 기준 신호(V1)보다 높으면 검출 제어 신호(Vc)는 논리 하이(logic high)로 액티브되고, 선택 신호(Vsel)가 기준 신호(V1)보다 낮으면 검출 제어 신호(Vc)는 논리 로우(logic low)로 인액티브된다. 검출 제어 신호(Vc)가 액티브되면 출력 제어부(225)는 활성화되고, 검출 제어 신호(Vc)가 인액티브되면 출력 제어부(225)는 비활성화된다.
상술한 바와 같이, 본 발명에 따른 스플릿 회로(201)는 구분 대상인 집적회로 장치(105)에서 공급하는 기준 전압(vref) 또는 내부 전원 전압을 이용하기 때문에 전압 검출부(221)의 구성 요소들이 제조 공정에서 발생하는 공정 편차의 영향을 받지 않는다. 이와 같이, 전압 검출부(221)의 구성 요소들이 공정 편차에 영향을 받지 않으므로, 집적회로 장치(105)의 기능을 정확하게 구분할 수가 있다.
도 4는 도 2에 도시된 스플릿 회로의 회로를 본 발명의 다른 실시예에 따라 도시한 회로도이다. 도 4를 참조하면, 전압 검출부(221)는 입력 제어부(227), 저항 어레이(223) 및 출력 제어부(225)를 구비한다.
입력 제어부(227)는 전압 단자(211)와 저항 어레이(223) 사이에 연결된다. 입력 제어부(227)는 검출 제어부(231)로부터 출력되는 검출 제어 신호(Vc1)에 응답하여 동작한다. 즉, 검출 제어 신호(Vc1)가 액티브되면 입력 제어부(227)는 활성화되고, 그에 따라 전압 단자(211)로부터 전송되는 기준 전압(Vref)을 저항 어레이(223)로 전달하고, 검출 제어 신호(Vc1)가 인액티브되면 입력 제어부(227)는 비활성화되고, 그에 따라 전압 단자(211)로부터 전송되는 기준 전압(Vref)은 저항 어레이(223)로 전달되지 않는다. 입력 제어부(227)는 PMOS 트랜지스터(PM1)를 구비할 수 있다. 이 때, 검출 제어 신호(Vc1)는 PMOS 트랜지스터(PM1)의 게이트로 입력된다. 따라서, 검출 제어 신호(Vc1)가 PMOS 트랜지스터(PM1)의 소오스-게이트의 문턱전압보다 낮은 전압 즉, 논리 로우로 되면 PMOS 트랜지스터(PM1)는 턴온된다. 이에 따라 집적회로 장치(105)로부터 출력되는 기준 전압(Vref)은 전압 단자(211)로부터 PMOS 트랜지스터(PM1)를 통해 전류가 흐르고, 그 결과 전압 단자(211)에 인가되는 기준 전압(Vref)은 저항 어레이(223)로 전송된다. 검출 제어 신호(Vc1)가 PMOS 트랜지스터(PM1)의 소오스-게이트의 문턱전압보다 높은 전압 즉, 논리 하이로 되면 PMOS 트랜지스터(PM1)는 턴오프된다. 이에 따라 집적회로 장치(105)로부터 출력되어 전압 단자(211)에 인가되는 기준 전압(Vref)은 PMOS 트랜지스터(PM1)를 통해 저항 어레이(223)에 인가되지 않으며, 그 결과 전압 검출부(221)는 비활성화된다. 입력 제어부(227)는 PMOS 트랜지스터(PM1) 대신 PNP 트랜지스터를 구비할 수 있다.
저항 어레이(223)는 직렬 연결된 복수개의 저항들(R1∼Rn+1)을 구비한다. 저항 어레이(223)는 복수개의 저항들(R1∼Rn+1) 대신 소정의 저항값을 갖는 복수개의 소자들, 예컨대, 트랜지스터들을 구비할 수 있다. 저항 어레이(223)는 복수개의 검출 전압들(Vs1∼Vsn)을 출력할 수 있다. 즉, 각각의 저항으로부터 1개의 검출 전압이 출력될 수 있다.
출력 제어부(225)는 저항 어레이(223)와 접지단(GND) 사이에 연결된다. 출력 제어부(225)는 검출 제어부(231)로부터 출력되는 검출 제어 신호(Vc2)에 응답하여 동작한다. 즉, 검출 제어 신호(Vc2)가 액티브되면 출력 제어부(225)는 활성화되고, 그에 따라 기준 전압(Vref)로부터 저항 비로 감압된 전압이 전압 검출부(221)의 출력 전압(Vout)으로 출력되고, 검출 제어 신호(Vc2)가 인액티브되면 출력 제어부(225)는 비활성화되고, 그에 따라 전압 검출부(221)의 출력 전압(Vout)은 내부 회로와 전기적으로 단선(open) 상태가 된다. 출력 제어부(225)는 NMOS 트랜지스터(NM1)를 구비할 수 있다. 이 때, 검출 제어 신호(Vc2)는 NMOS 트랜지스터(NM1)의 게이트로 입력된다. 따라서, 검출 제어 신호(Vc2)가 NMOS 트랜지스터(NM1)의 소오스-게이트의 문턱전압보다 높은 전압 즉, 논리 하이로 되면 NMOS 트랜지스터(NM1)는 턴온된다. 그러면, 저항 어레이(223)로부터 NMOS 트랜지스터(NM1)를 통해 접지단으로 전류가 흐르고, 그 결과 전압 검출부(221)의 출력 전압(Vout)이 출력된다. 검출 제어 신호(Vc1)가 NMOS 트랜지스터(NM1)의 소오스-게이트의 문턱전압보다 낮은 전압 즉, 논리 로우로 되면 NMOS 트랜지스터(NM1)는 턴오프된다. 이에 따라 저항 어레이(223)로부터 NMOS 트랜지스터(NM1)를 통해 접지단(GND)으로 전류가 흐르지 않으며, 그 결과 전압 검출부(221)의 출력 전압(Vout)은 내부 회로와 전기적으로 단선(open) 상태가 된다. 출력 제어부(225)는 NMOS 트랜지스터(NM1) 대신 NPN 트랜지스터를 구비할 수 있다.
도 4를 참조하면, 검출 제어부(231)는 입력 제어부(227)와 출력 제어부(225)에 연결되며, 외부에서 입력되는 선택 신호(Vsel)와 기준 신호(V1)를 수신하고, 제1 및 제2 검출 제어 신호들(Vc1,Vc2)을 출력한다. 검출 제어부(231)는 선택 신호(Vsel)에 응답하여 제1 및 제2 검출 제어 신호들(Vc1,Vc2)을 출력한다. 검출 제어부(231)는 비교기(233)와 인버터(235)를 구비할 수 있다. 인버터(235)는 비교기(233)의 출력단에 연결된다. 이 때, 선택 신호(Vsel)는 비교기(233)의 반전 단자(-)로 입력되고, 기준 신호(V1)는 비교기(233)의 비반전 단자(+)로 입력된다. 따라서, 선택 신호(Vsel)가 기준 신호(V1)보다 높으면 제1 검출 제어 신호(Vc1)는 논리 로우로 되고, 제2 검출 제어 신호(Vc2)는 논리 하이로 된다. 선택 신호(Vsel)가 기준 신호(V1)보다 낮으면 제1 검출 제어 신호(Vc1)는 논리 하이로 되고, 제2 검출 제어 신호(Vc2)는 논리 로우로 된다. 제1 검출 제어 신호(Vc1)가 논리 로우로 되고 제2 검출 제어 신호(Vc2)가 논리 하이로 되면 입력 제어부(227)와 출력 제어부(225)가 모두 활성화되고, 제1 검출 제어 신호(Vc1)가 논라 하이로 되고 제2 검출 제어 신호(Vc2)가 논리 로우로 되면, 입력 제어부(227)와 출력 제어부(225)가 모두 비활성화된다. 제1 검출 제어 신호(Vc1)는 인버터(235)를 통해서 반전되어 제2 검출 제어 신호(Vc2)로써 발생된다. 따라서, 제1 검출 제어 신호(Vc1)와 제2 검출 제어 신호(Vc2)는 극성이 반대이다.
상술한 바와 같이, 본 발명에 따른 스플릿 회로(201)는 구분 대상인 집적회로 장치(105)에서 공급하는 기준 전압(Vref) 또는 내부 전원 전압을 이용하기 때문에 전압 검출부(221)의 구성 요소들이 제조 공정에서 발생하는 공정 편차의 영향을 받지 않는다. 이와 같이, 전압 검출부(221)의 구성 요소들이 공정 편차에 영향을 받지 않으므로, 집적회로 장치(105)를 정확하게 구분할 수가 있다.
도 5는 도 2에 도시된 스플릿 회로(201)의 회로를 본 발명의 또 다른 실시예에 따라 도시한 회로도이다. 도 5를 참조하면, 전압 검출부(221)는 입력 제어부(227), 저항 어레이(223), 출력 제어부(225) 및 출력 스위칭부(229)를 구비한다.
입력 제어부(227), 저항 어레이(223) 및 출력 제어부(225)의 구성 및 동작은 도 4를 통해 설명한 바와 동일함으로, 중복 설명을 생략하기로 한다.
출력 스위칭부(229)는 전압 검출부(221)의 출력단에 연결된다. 즉, 출력 스위칭부(229)는 출력 전압(Vout)의 출력 여부를 제어한다. 출력 스위칭부(229)가 활성화되면 저항 어레이(223)로부터 출력되는 출력 전압(Vout)은 출력 스위칭부(229)를 통해서 외부로 출력되고, 출력 스위칭부(229)가 비활성화되면 저항 어레이(223)로부터 출력되는 출력 전압(Vout)은 출력 스위칭부(229)를 통해서 출력되지 않는다. 출력 스위칭부(229)는 NMOS 트랜지스터(NM2)로 구성될 수 있다. 이 때, NMOS 트랜지스터(NM2)의 드레인은 저항 어레이(223)에 연결되고, 게이트는 제3 검출 제어 신호(Vc3)에 연결되며, 소오스로부터 출력 전압(Vout)이 출력된다. 따라서, NMOS 트랜지스터(NM2)는 제3 검출 제어 신호(Vc3)가 논리 하이로 되면 활성화되어 저항 어레이(223)로부터 출력되는 전압(Vout)을 출력하고, 제3 검출 제어 신호(Vc3)가 논리 로우로 되면 비활성화되어 저항 어레이(223)로부터 출력되는 전압을 출력하지 않는다. 따라서, 출력 스위칭부(229)는 출력 전압(Vout)의 출력 여부를 정확하게 제어할 수 있다.
도 5를 참조하면, 검출 제어부(231)는 입력 제어부(227)와 출력 제어부(225) 및 출력 스위칭부(229)에 연결되며, 외부에서 입력되는 선택 신호(Vsel)와 기준 신호(V1)를 수신하고, 제1 내지 제3 검출 제어 신호들(Vc1∼Vc3)을 출력한다. 검출 제어부(231)는 선택 신호(Vsel)에 응답하여 제1 내지 제3 검출 제어 신호들(Vc1∼Vc3)을 출력한다. 검출 제어부(231)는 비교기(233)와 인버터(235)를 구비할 수 있다. 인버터(235)는 비교기(233)의 출력단에 연결된다. 이 때, 선택 신호(Vsel)는 비교기(233)의 반전 단자(-)로 입력되고, 기준 신호(V1)는 비교기(233)의 비반전 단자(+)로 입력된다. 따라서, 선택 신호(Vsel)가 기준 신호(V1)보다 높으면 제1 검출 제어 신호(Vc1)는 논리 로우로 되고, 제2 및 제3 검출 제어 신호들(Vc2,Vc3)은 논리 하이로 된다. 선택 신호(Vsel)가 기준 신호(V1)보다 낮으면 제1 검출 제어 신호(Vc1)는 논리 하이로 되고, 제2 및 제3 검출 제어 신호들(Vc2,Vc3)은 논리 로우로 된다. 제1 검출 제어 신호(Vc1)가 논리 로우로 되고 제2 및 제3 검출 제어 신호들(Vc2,Vc3)이 논리 하이로 되면 입력 제어부(227)와 출력 제어부(225) 및 출력 스위칭부(229)가 모두 활성화되고, 제1 검출 제어 신호(Vc1)가 논라 하이로 되고 제2 및 제3 검출 제어 신호들(Vc2,Vc3)이 논리 로우로 되면, 입력 제어부(227)와 출력 제어부(225) 및 출력 스위칭부(229)가 모두 비활성화된다. 제1 검출 제어 신호(Vc1)는 인버터(235)를 통해서 반전되어 제2 및 제3 검출 제어 신호들(Vc2,Vc3)로써 발생된다. 따라서, 제1 검출 제어 신호(Vc1)와 제2 및 제3 검출 제어 신호들(Vc2,Vc3)은 극성이 반대이다.
도 1 내지 도 5에 도시된 스플릿 회로(101,201)는 기판(도시 안됨), 예컨대, 반도체 기판이나 인쇄 회로 기판에 형성될 수 있다. 또한, 상기 기판은 절연 물질, 예컨대, 컴파운드(compound)에 의해 밀봉되어 패키지 즉, 스플릿 장치로 제조될 수 있다.
본 발명은 도면들에 도시된 실시예들을 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이들로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (11)

  1. 집적회로 장치의 기능을 구분하기 위한 스플릿 회로에 있어서,
    상기 집적회로 장치에 연결되며, 상기 집적회로 장치의 내부에서 발생하는 소정의 전압이 인가되는 전압 단자;
    상기 전압 단자에 연결되며, 상기 소정의 전압을 그보다 낮은 전압으로 강하시켜서 특정 전압을 출력하는 전압 검출부; 및
    상기 전압 검출부에 연결되며, 상기 특정 전압의 출력 여부를 제어하는 검출 제어부를 구비하는 것을 특징으로 하는 스플릿 회로.
  2. 제1 항에 있어서, 상기 전압 검출부는,
    상기 전압 단자에 연결되고, 직렬로 연결된 복수개의 저항들을 구비하며, 상기 복수개의 저항들 중 특정 저항에 발생하는 전압을 상기 전압 검출부의 출력 전압으로써 출력하는 저항 어레이; 및
    상기 저항 어레이에 연결되며, 온 상태일 때 상기 전압 검출부로부터 상기 특정 전압을 출력시키고, 오프 상태일 때 상기 전압 검출부로부터 상기 특정 전압을 출력시키지 않는 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 스플릿 회로.
  3. 제2 항에 있어서,
    상기 검출 제어부는 선택 신호와 기준 신호를 입력하고, 출력단이 상기 NMOS 트랜지스터의 게이트에 연결되는 비교기를 구비하고,
    상기 비교기는 상기 선택 신호의 전압 레벨이 상기 기준 신호의 전압 레벨보다 높을 때 상기 NMOS 트랜지스터를 턴온시키고, 상기 선택 신호의 전압 레벨이 상기 기준 신호의 전압 레벨보다 낮을 때 상기 NMOS 트랜지스터를 턴오프시키는 것을 특징으로 하는 스플릿 회로.
  4. 제2 항에 있어서,
    상기 복수개의 저항들 각각에 발생하는 전압들 중 적어도 일부를 상기 전압 검출부의 출력 전압들로써 출력하는 것을 특징으로 하는 스플릿 회로.
  5. 제1 항에 있어서, 상기 전압 검출부는,
    상기 전압 단자에 연결되며, 온 상태일 때 상기 전압 단자로부터 전송되는 전압을 출력하고, 오프 상태일 때 상기 전압 단자로부터 전송되는 전압을 출력하지 않는 PMOS 트랜지스터;
    상기 PMOS 트랜지스터에 연결되며, 직렬로 연결된 복수개의 저항들을 갖는 저항 어레이; 및
    상기 저항 어레이에 연결되며, 온 상태일 때 상기 전압 검출부로부터 상기 특정 전압을 출력시키고, 오프 상태일 때 상기 전압 검출부로부터 상기 특정 전압을 출력시키지 않는 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 스플릿 회로.
  6. 제5 항에 있어서,
    상기 검출 제어부는 선택 신호와 기준 신호를 입력하고, 출력단이 상기 PMOS 트랜지스터의 게이트와 상기 NMOS 트랜지스터의 게이트에 연결되며,
    상기 선택 신호의 전압 레벨이 상기 기준 신호의 전압 레벨보다 낮을 때 상기 PMOS 트랜지스터와 상기 NMOS 트랜지스터를 턴온시키고, 상기 선택 신호의 전압 레벨이 상기 기준 신호의 전압 레벨보다 낮을 때 상기 PMOS 트랜지스터와 상기 NMOS 트랜지스터를 턴오프시키는 것을 특징으로 하는 스플릿 회로.
  7. 제5 항에 있어서, 상기 검출 제어부는,
    선택 신호와 기준 신호를 입력하고, 출력 전압을 상기 PMOS 트랜지스터의 게이트에 인가하는 비교기; 및
    상기 비교기의 출력단에 연결되고, 상기 비교기의 출력을 반전시켜서 상기 NMOS 트랜지스터의 게이트에 인가하는 인버터를 구비하는 것을 특징으로 하는 스플릿 회로.
  8. 제7 항에 있어서,
    상기 선택 신호는 상기 비교기의 반전 입력 단자에 연결되고, 상기 기준 신호는 상기 비교기의 비반전 입력 단자에 연결되며,
    상기 비교기는 상기 선택 신호의 전압 레벨이 상기 기준 신호의 전압 레벨보다 낮을 때 접지 전압과 그보다 낮은 전압 중 하나를 출력하고, 상기 선택 신호의 전압 레벨이 상기 기준 신호의 전압 레벨보다 높을 때 상기 접지 전압보다 높은 전압을 출력하는 것을 특징으로 하는 스플릿 회로.
  9. 제5 항에 있어서,
    상기 복수개의 저항들 각각에 발생하는 전압들 중 적어도 일부를 상기 전압 검출부의 출력 전압들로써 출력하는 것을 특징으로 하는 스플릿 회로.
  10. 제1 항에 있어서,
    상기 소정의 전압은 상기 집적회로 장치의 내부에서 발생하는 기준 전압 과 내부 전원 전압 중 하나인 것을 특징으로 하는 스플릿 회로.
  11. 집적회로 장치의 기능을 구분하기 위한 스플릿 장치에 있어서,
    기판;
    상기 기판에 형성되고, 상기 집적회로 장치에 연결되며, 상기 집적회로 장치의 내부에서 발생하는 소정의 전압이 인가되는 전압 단자;
    상기 기판에 형성되고, 상기 전압 단자에 연결되며, 상기 소정의 전압을 그보다 낮은 전압으로 강하시켜서 특정 전압을 출력하는 전압 검출부; 및
    상기 기판에 형성되고, 상기 전압 검출부에 연결되며, 상기 특정 전압의 출력 여부를 제어하는 검출 제어부를 구비하는 것을 특징으로 하는 스플릿 장치.
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