JP2002131380A - 半導体試験装置、半導体試験システム、及び半導体装置の試験方法 - Google Patents
半導体試験装置、半導体試験システム、及び半導体装置の試験方法Info
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- JP2002131380A JP2002131380A JP2000319171A JP2000319171A JP2002131380A JP 2002131380 A JP2002131380 A JP 2002131380A JP 2000319171 A JP2000319171 A JP 2000319171A JP 2000319171 A JP2000319171 A JP 2000319171A JP 2002131380 A JP2002131380 A JP 2002131380A
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Abstract
(57)【要約】
【課題】 複数の回路ブロックを有するＩＣのテスト方
法において、自己診断回路を有する所定の回路ブロック
と、その他の回路ブロックとの時間的な並列テストを実
現する。 【解決手段】 メモリ回路ブロック２８と自己診断回路
３４、及びその他の回路ブロック（ロジック回路ブロッ
ク２０、アナログ回路ブロック２４等）を備えた半導体
装置１をテストする手法において、各回路ブロックへの
電源電圧及び電気信号の供給に関し、少なくともメモリ
回路ブロック２８と自己診断回路３４に対する供給と、
その他の回路ブロックに対する供給とを個別に制御す
る。
法において、自己診断回路を有する所定の回路ブロック
と、その他の回路ブロックとの時間的な並列テストを実
現する。 【解決手段】 メモリ回路ブロック２８と自己診断回路
３４、及びその他の回路ブロック（ロジック回路ブロッ
ク２０、アナログ回路ブロック２４等）を備えた半導体
装置１をテストする手法において、各回路ブロックへの
電源電圧及び電気信号の供給に関し、少なくともメモリ
回路ブロック２８と自己診断回路３４に対する供給と、
その他の回路ブロックに対する供給とを個別に制御す
る。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置（以
降、ＩＣと称する）の電気的特性をテストする半導体試
験装置（以降、ＩＣテスタと称する）に関し、ＩＣに内
蔵される若しくはテストボード上に装着される自己診断
回路によるテストと、ＩＣテスタによるテストとを時間
的に並行に実施するテスト手法に関するものである。
降、ＩＣと称する）の電気的特性をテストする半導体試
験装置（以降、ＩＣテスタと称する）に関し、ＩＣに内
蔵される若しくはテストボード上に装着される自己診断
回路によるテストと、ＩＣテスタによるテストとを時間
的に並行に実施するテスト手法に関するものである。
【０００２】
【従来の技術】近年、ＩＣの微細化・高集積化に伴い、
ＩＣの多機能化、すなわち１つのＩＣの中に複数の機能
を盛り込むことが行われている。そして、多機能なＩＣ
を設計するために、機能毎に分割したブロック設計が実
施されるようになってきている。
ＩＣの多機能化、すなわち１つのＩＣの中に複数の機能
を盛り込むことが行われている。そして、多機能なＩＣ
を設計するために、機能毎に分割したブロック設計が実
施されるようになってきている。
【０００３】この様に多機能化したＩＣをテストする場
合は、機能ブロック毎に順次テストするのが一般的であ
る。また、多機能なＩＣにおいて、機能毎の用途に対応
した条件（動作電圧やタイミング条件）に適合した設計
が行なわれており、機能ブロック単位にテスト規格が決
められる。そして、機能ブロック毎にテストを進めるた
めには、その都度テスト条件を順次変更しなければなら
ない。そのため、従来のＩＣテスタは、多機能なＩＣの
電源や信号端子へ任意のテスト条件を提供できるように
電源電圧や電気信号を供給できるユニットを複数装備し
ている。
合は、機能ブロック毎に順次テストするのが一般的であ
る。また、多機能なＩＣにおいて、機能毎の用途に対応
した条件（動作電圧やタイミング条件）に適合した設計
が行なわれており、機能ブロック単位にテスト規格が決
められる。そして、機能ブロック毎にテストを進めるた
めには、その都度テスト条件を順次変更しなければなら
ない。そのため、従来のＩＣテスタは、多機能なＩＣの
電源や信号端子へ任意のテスト条件を提供できるように
電源電圧や電気信号を供給できるユニットを複数装備し
ている。
【０００４】図４は複数の回路ブロックからなるＩＣと
そのＩＣをテストするＩＣテスタを示す概略構成図、図
５はテストフローを示すフローチャート図、図６は電源
電圧供給の時間的変化を示す図である。
そのＩＣをテストするＩＣテスタを示す概略構成図、図
５はテストフローを示すフローチャート図、図６は電源
電圧供給の時間的変化を示す図である。
【０００５】図４において、被試験デバイス（ＤＵＴ）
であるＩＣ１００は、複数の回路ブロックに分割されて
いる多機能ＩＣである。ここでは例として、ＩＣ１００
は、回路ブロックＡ、回路ブロックＢ、回路ブロックＣ
の各機能ブロックを備えている。各回路ブロックＡ，
Ｂ，Ｃには、電源線（回路ブロックＡ用電源線１０１、
回路ブロックＢ用電源線１０５、回路ブロックＣ用電源
線１０９）、入出力信号線（回路ブロックＡ用信号線１
０３、回路ブロックＢ用信号線１０７、回路ブロックＣ
用信号線１１１）、及び接地線（回路ブロックＡ用ＧＮ
Ｄ線１０２、回路ブロックＢ用ＧＮＤ線１０６、回路ブ
ロックＣ用ＧＮＤ線１１０）を有し、それぞれ独立した
端子を備えている。なお、端子３はＩＣ１００の各外部
入出力端子を示す。
であるＩＣ１００は、複数の回路ブロックに分割されて
いる多機能ＩＣである。ここでは例として、ＩＣ１００
は、回路ブロックＡ、回路ブロックＢ、回路ブロックＣ
の各機能ブロックを備えている。各回路ブロックＡ，
Ｂ，Ｃには、電源線（回路ブロックＡ用電源線１０１、
回路ブロックＢ用電源線１０５、回路ブロックＣ用電源
線１０９）、入出力信号線（回路ブロックＡ用信号線１
０３、回路ブロックＢ用信号線１０７、回路ブロックＣ
用信号線１１１）、及び接地線（回路ブロックＡ用ＧＮ
Ｄ線１０２、回路ブロックＢ用ＧＮＤ線１０６、回路ブ
ロックＣ用ＧＮＤ線１１０）を有し、それぞれ独立した
端子を備えている。なお、端子３はＩＣ１００の各外部
入出力端子を示す。
【０００６】パフォーマンスボード２００はＩＣテスタ
と被試験ＩＣ１００を電気的に接続するソケット等を装
備するテスト用治具であり、ＩＣの種類毎に異なるイン
ターフェース仕様に対応するための配線が施される。接
触子４はＩＣテスタとパフォーマンスボード２００を電
気的に接続するためのものである。
と被試験ＩＣ１００を電気的に接続するソケット等を装
備するテスト用治具であり、ＩＣの種類毎に異なるイン
ターフェース仕様に対応するための配線が施される。接
触子４はＩＣテスタとパフォーマンスボード２００を電
気的に接続するためのものである。
【０００７】被試験ＩＣ１００への電源電圧供給回路Ｐ
Ｓは、それぞれ、出力ＯＦＦ機能を有する電圧増幅回路
５及びＤ／Ａコンバータ６を備えている。被試験ＩＣ１
００への電気信号供給回路ＴＳは、それぞれ、高電圧と
低電圧の２条件を設定できる電圧増幅回路９、高電圧を
規定するＤ／Ａコンバータ１０、低電圧を設定するＤ／
Ａコンバータ１１、及び出力バッファ１２を備えてい
る。
Ｓは、それぞれ、出力ＯＦＦ機能を有する電圧増幅回路
５及びＤ／Ａコンバータ６を備えている。被試験ＩＣ１
００への電気信号供給回路ＴＳは、それぞれ、高電圧と
低電圧の２条件を設定できる電圧増幅回路９、高電圧を
規定するＤ／Ａコンバータ１０、低電圧を設定するＤ／
Ａコンバータ１１、及び出力バッファ１２を備えてい
る。
【０００８】電圧出力制御回路１３は、電源電圧供給回
路ＰＳの電圧出力を一括してＯＮ／ＯＦＦ制御する機能
を有し、信号出力制御回路１４は、電気信号供給回路Ｔ
Ｓの電気信号出力を一括してＯＮ／ＯＦＦ制御する機能
を有する回路である。そして、ＩＣテスタの動作はＣＰ
Ｕ等から構成される制御部１５により統括制御される。
なお、ＩＣテスタのその他の機能及び回路については、
ここでは省略する。
路ＰＳの電圧出力を一括してＯＮ／ＯＦＦ制御する機能
を有し、信号出力制御回路１４は、電気信号供給回路Ｔ
Ｓの電気信号出力を一括してＯＮ／ＯＦＦ制御する機能
を有する回路である。そして、ＩＣテスタの動作はＣＰ
Ｕ等から構成される制御部１５により統括制御される。
なお、ＩＣテスタのその他の機能及び回路については、
ここでは省略する。
【０００９】次に、図４から図６に基づいてＩＣテスト
の概要を説明する。
の概要を説明する。
【００１０】まず、図４に示すＩＣ及びＩＣテスタの概
略ブロック図において、一般的にＩＣテスタによる被試
験ＩＣ１００の電気的特性テストは、電源電圧供給回路
ＰＳ（電圧増幅回路５）によりＩＣ１００の電源電圧が
生成され、接触子４及びパフォーマンスボード２００を
経由してＩＣ１００の外部入出力端子３に供給される。
また、電気信号供給回路ＴＳ（電圧増幅回路９）により
ＩＣ１００の機能テストを実施する電気信号、詳しくは
図示しないテスト波形形成回路により予め規定した時間
に高電圧と低電圧が切り替わる電気信号が生成され、接
触子４及びパフォーマンスボード２００を経由してＩＣ
１００の外部入出力端子３に供給される。
略ブロック図において、一般的にＩＣテスタによる被試
験ＩＣ１００の電気的特性テストは、電源電圧供給回路
ＰＳ（電圧増幅回路５）によりＩＣ１００の電源電圧が
生成され、接触子４及びパフォーマンスボード２００を
経由してＩＣ１００の外部入出力端子３に供給される。
また、電気信号供給回路ＴＳ（電圧増幅回路９）により
ＩＣ１００の機能テストを実施する電気信号、詳しくは
図示しないテスト波形形成回路により予め規定した時間
に高電圧と低電圧が切り替わる電気信号が生成され、接
触子４及びパフォーマンスボード２００を経由してＩＣ
１００の外部入出力端子３に供給される。
【００１１】そして、ＩＣ１００は、所定の電源電圧の
基で、テスト条件に従った電気信号により所定の動作を
行ない、テスト条件により予想される動作結果を電気信
号として各回路ブロックの外部入出力端子３から出力す
る。そして、ＩＣテスタの電気信号判定回路（図示せ
ず）に取り込んで、任意の時間及び任意の電圧レベルに
て、電気信号の良／不良を判断している。
基で、テスト条件に従った電気信号により所定の動作を
行ない、テスト条件により予想される動作結果を電気信
号として各回路ブロックの外部入出力端子３から出力す
る。そして、ＩＣテスタの電気信号判定回路（図示せ
ず）に取り込んで、任意の時間及び任意の電圧レベルに
て、電気信号の良／不良を判断している。
【００１２】ここで、複数の回路ブロックを有するＩＣ
１００をテストする場合、回路ブロック毎に任意のテス
ト条件を設定して、順次テストを実行する。図５には、
３種類の回路ブロックをテスト場合のテストフローを記
載しており、図６には、図５のテストフローに記載して
いるイベント毎に電源電圧供給回路が出力する電圧レベ
ルの時間的変化を記載している。回路ブロックＡをテス
トする場合は、ＩＣテスタは制御部１５から回路ブロッ
クＡのテスト条件を各回路に設定し、次に、図４の電圧
出力制御回路１３によるパワー制御にて電圧出力をＯＮ
状態に設定し、回路ブロックＡのテストを実施する。回
路ブロックＡのテストが完了した後は、図４の電圧出力
制御回路１３によるパワー制御にて電圧出力をＯＦＦ状
態に設定し、回路ブロックＢのテスト条件を設定する。
これらの動作を回路ブロック分、繰り返すことで全ての
回路ブロックのテストを行ない、ＩＣ１００のテストを
完了するものである。
１００をテストする場合、回路ブロック毎に任意のテス
ト条件を設定して、順次テストを実行する。図５には、
３種類の回路ブロックをテスト場合のテストフローを記
載しており、図６には、図５のテストフローに記載して
いるイベント毎に電源電圧供給回路が出力する電圧レベ
ルの時間的変化を記載している。回路ブロックＡをテス
トする場合は、ＩＣテスタは制御部１５から回路ブロッ
クＡのテスト条件を各回路に設定し、次に、図４の電圧
出力制御回路１３によるパワー制御にて電圧出力をＯＮ
状態に設定し、回路ブロックＡのテストを実施する。回
路ブロックＡのテストが完了した後は、図４の電圧出力
制御回路１３によるパワー制御にて電圧出力をＯＦＦ状
態に設定し、回路ブロックＢのテスト条件を設定する。
これらの動作を回路ブロック分、繰り返すことで全ての
回路ブロックのテストを行ない、ＩＣ１００のテストを
完了するものである。
【００１３】
【発明が解決しようとする課題】以上のように、複数の
回路ブロックを有するＩＣ１００のテスト手法は、回路
ブロック毎にテストを順次実施することを念頭に設計さ
れているため、テスト条件を切り替える際、全ての電源
電圧供給回路ＰＳ及び電気信号供給回路ＴＳの電圧出力
を一括してＯＮ／ＯＦＦ制御できるようになっている。
これは、テスト条件を素早く切り替えるために必要な回
路であり、全ての条件を変更する場合には大変有効な回
路構成である。しかしながら、特定の回路ブロックの電
源電圧や電気信号を供給しつつ、その他の回路ブロック
のテスト条件を変更することは大変困難な回路構成にな
る。
回路ブロックを有するＩＣ１００のテスト手法は、回路
ブロック毎にテストを順次実施することを念頭に設計さ
れているため、テスト条件を切り替える際、全ての電源
電圧供給回路ＰＳ及び電気信号供給回路ＴＳの電圧出力
を一括してＯＮ／ＯＦＦ制御できるようになっている。
これは、テスト条件を素早く切り替えるために必要な回
路であり、全ての条件を変更する場合には大変有効な回
路構成である。しかしながら、特定の回路ブロックの電
源電圧や電気信号を供給しつつ、その他の回路ブロック
のテスト条件を変更することは大変困難な回路構成にな
る。
【００１４】更に、ＩＣの内部やパフォーマンスボード
上に特定の回路ブロックの自己診断回路を装備すること
で、自己診断回路による特定の回路ブロックと、ＩＣテ
スタによるその他の回路ブロックとのテストを時間的に
非同期で、かつ各回路ブロック毎に時間の異なるテスト
を時間的に並列に実施することは、テスト条件を変更す
る際に電圧出力を一括でＯＦＦしてしまうことから大変
困難になってくる。従って、図５に示すように、各回路
ブロックのテストは、時間的にタンデムに実施すること
になり、テスト時間短縮の一手段である並列テストを実
施できないという問題が発生する。
上に特定の回路ブロックの自己診断回路を装備すること
で、自己診断回路による特定の回路ブロックと、ＩＣテ
スタによるその他の回路ブロックとのテストを時間的に
非同期で、かつ各回路ブロック毎に時間の異なるテスト
を時間的に並列に実施することは、テスト条件を変更す
る際に電圧出力を一括でＯＦＦしてしまうことから大変
困難になってくる。従って、図５に示すように、各回路
ブロックのテストは、時間的にタンデムに実施すること
になり、テスト時間短縮の一手段である並列テストを実
施できないという問題が発生する。
【００１５】この発明は、上記のような問題点を解消す
るためになされたものであり、複数の回路ブロックを有
するＩＣのテスト方法において、自己診断回路を有する
所定の回路ブロックと、その他の回路ブロックとの時間
的な並列テストを実現することを目的とする。
るためになされたものであり、複数の回路ブロックを有
するＩＣのテスト方法において、自己診断回路を有する
所定の回路ブロックと、その他の回路ブロックとの時間
的な並列テストを実現することを目的とする。
【００１６】
【課題を解決するための手段】請求項１の発明は、複数
の回路ブロックを備えた半導体装置をテストする半導体
試験装置において、各回路ブロックへの電源電圧及び電
気信号の供給に関し、各回路ブロックへの電源電圧及び
電気信号の供給のＯＮ／ＯＦＦ制御を一括で行なう供給
制御手段と、この供給制御手段による一括ＯＮ／ＯＦＦ
制御を無効にして各回路ブロック毎への電源電圧及び電
気信号の供給のＯＮ／ＯＦＦ制御を個別で行なう個別供
給制御手段を備えたことを特徴とする。
の回路ブロックを備えた半導体装置をテストする半導体
試験装置において、各回路ブロックへの電源電圧及び電
気信号の供給に関し、各回路ブロックへの電源電圧及び
電気信号の供給のＯＮ／ＯＦＦ制御を一括で行なう供給
制御手段と、この供給制御手段による一括ＯＮ／ＯＦＦ
制御を無効にして各回路ブロック毎への電源電圧及び電
気信号の供給のＯＮ／ＯＦＦ制御を個別で行なう個別供
給制御手段を備えたことを特徴とする。
【００１７】請求項２の発明は、請求項１の発明におい
て、複数の回路ブロックの中に、所定回路ブロックとこ
の所定回路ブロックに対する自己診断回路とを備えた半
導体装置をテストする半導体試験装置において、各回路
ブロックへの電源電圧及び電気信号の供給に関し、少な
くとも自己診断回路及びこの自己診断回路がテストする
所定回路ブロックに対する供給と、その他の回路ブロッ
クに対する供給とを個別に制御することを特徴とする。
て、複数の回路ブロックの中に、所定回路ブロックとこ
の所定回路ブロックに対する自己診断回路とを備えた半
導体装置をテストする半導体試験装置において、各回路
ブロックへの電源電圧及び電気信号の供給に関し、少な
くとも自己診断回路及びこの自己診断回路がテストする
所定回路ブロックに対する供給と、その他の回路ブロッ
クに対する供給とを個別に制御することを特徴とする。
【００１８】請求項３の発明は、複数の回路ブロックを
備える半導体装置と、複数の回路ブロックの中の所定回
路ブロックに対する自己診断回路を実装しているテスト
ボードを備えた半導体試験システムにおいて、各回路ブ
ロックへの電源電圧及び電気信号の供給に関し、各回路
ブロックへの電源電圧及び電気信号の供給のＯＮ／ＯＦ
Ｆ制御を一括で行なう供給制御手段と、この供給制御手
段による一括ＯＮ／ＯＦＦ制御を無効にして各回路ブロ
ック毎への電源電圧及び電気信号の供給のＯＮ／ＯＦＦ
制御を個別で行なう個別供給制御手段を備え、少なくと
も自己診断回路及びこの自己診断回路がテストする所定
回路ブロックに対する供給と、その他の回路ブロックに
対する供給とを個別に制御することを特徴とする。
備える半導体装置と、複数の回路ブロックの中の所定回
路ブロックに対する自己診断回路を実装しているテスト
ボードを備えた半導体試験システムにおいて、各回路ブ
ロックへの電源電圧及び電気信号の供給に関し、各回路
ブロックへの電源電圧及び電気信号の供給のＯＮ／ＯＦ
Ｆ制御を一括で行なう供給制御手段と、この供給制御手
段による一括ＯＮ／ＯＦＦ制御を無効にして各回路ブロ
ック毎への電源電圧及び電気信号の供給のＯＮ／ＯＦＦ
制御を個別で行なう個別供給制御手段を備え、少なくと
も自己診断回路及びこの自己診断回路がテストする所定
回路ブロックに対する供給と、その他の回路ブロックに
対する供給とを個別に制御することを特徴とする。
【００１９】請求項４の発明は、請求項２又は請求項３
の発明において、所定回路ブロックがメモリ回路ブロッ
クであることを特徴とする。
の発明において、所定回路ブロックがメモリ回路ブロッ
クであることを特徴とする。
【００２０】請求項５の発明は、複数の回路ブロックを
備えると共に、複数の回路ブロックの中の所定回路ブロ
ックに対して自己診断を行なう手段を備えた半導体装置
を試験する方法において、少なくとも自己診断手段及び
この自己診断手段がテストする所定回路ブロックに対す
る電源電圧及び電気信号の供給と、その他の回路ブロッ
クに対する電源電圧及び電気信号の供給とを、個別に制
御することを特徴とする。
備えると共に、複数の回路ブロックの中の所定回路ブロ
ックに対して自己診断を行なう手段を備えた半導体装置
を試験する方法において、少なくとも自己診断手段及び
この自己診断手段がテストする所定回路ブロックに対す
る電源電圧及び電気信号の供給と、その他の回路ブロッ
クに対する電源電圧及び電気信号の供給とを、個別に制
御することを特徴とする。
【００２１】請求項６の発明は、請求項５の発明におい
て、各回路ブロックへの電源電圧及び電気信号の供給の
ＯＮ／ＯＦＦ制御を一括で行なうとともに、当該一括Ｏ
Ｎ／ＯＦＦ制御を無効にして、各回路ブロック毎への電
源電圧及び電気信号の供給のＯＮ／ＯＦＦ制御を個別で
行なうことを特徴とする。
て、各回路ブロックへの電源電圧及び電気信号の供給の
ＯＮ／ＯＦＦ制御を一括で行なうとともに、当該一括Ｏ
Ｎ／ＯＦＦ制御を無効にして、各回路ブロック毎への電
源電圧及び電気信号の供給のＯＮ／ＯＦＦ制御を個別で
行なうことを特徴とする。
【００２２】
【発明の実施の形態】実施の形態１．この発明の実施の
形態１は、複数の回路ブロックを有するＩＣの電気的特
性をテストするに当り、テスト時間の異なる回路ブロッ
クを時間的に並列にテストするＩＣテスタとそのテスト
手法を提供するものである。
形態１は、複数の回路ブロックを有するＩＣの電気的特
性をテストするに当り、テスト時間の異なる回路ブロッ
クを時間的に並列にテストするＩＣテスタとそのテスト
手法を提供するものである。
【００２３】図１は、実施の形態１による電源電圧や電
気信号の供給制御を非同期で行なえるＩＣ及びＩＣテス
タのブロック図を記載している。
気信号の供給制御を非同期で行なえるＩＣ及びＩＣテス
タのブロック図を記載している。
【００２４】図１において、被試験デバイス（ＤＵＴ）
であるＩＣ１は、複数の機能別の回路ブロックを備える
多機能ＩＣである。ここでは、具体的な例として、ＩＣ
１は、ロジック回路ブロック２０、アナログ回路ブロッ
ク２４、メモリ回路ブロック２８、及びメモリ回路ブロ
ック用の自己診断回路３４を備えている。自己診断回路
３４は、ＩＣテスタと非同期でメモリ回路ブロック２８
をテストするための電気信号を供給することができる。
であるＩＣ１は、複数の機能別の回路ブロックを備える
多機能ＩＣである。ここでは、具体的な例として、ＩＣ
１は、ロジック回路ブロック２０、アナログ回路ブロッ
ク２４、メモリ回路ブロック２８、及びメモリ回路ブロ
ック用の自己診断回路３４を備えている。自己診断回路
３４は、ＩＣテスタと非同期でメモリ回路ブロック２８
をテストするための電気信号を供給することができる。
【００２５】ＩＣ１は、各回路ブロック毎に、電源線
（ロジック回路ブロック用電源線２１、アナログ回路ブ
ロック用電源線２５、メモリ回路ブロック用電源線２
９、自己診断回路用電源線３５）、電気信号線（ロジッ
ク回路ブロック用信号線２３、アナログ回路ブロック用
信号線２７、メモリ回路ブロック用信号線３１、自己診
断回路用信号線３７）、及び接地線（ロジック回路ブロ
ック用ＧＮＤ線２２、アナログ回路ブロック用ＧＮＤ線
２６、メモリ回路ブロック用ＧＮＤ線３０、自己診断回
路用ＧＮＤ線３７）を有し、それぞれ独立した端子を備
えている。なお、端子３はＩＣ１の各外部入出力端子を
示す。
（ロジック回路ブロック用電源線２１、アナログ回路ブ
ロック用電源線２５、メモリ回路ブロック用電源線２
９、自己診断回路用電源線３５）、電気信号線（ロジッ
ク回路ブロック用信号線２３、アナログ回路ブロック用
信号線２７、メモリ回路ブロック用信号線３１、自己診
断回路用信号線３７）、及び接地線（ロジック回路ブロ
ック用ＧＮＤ線２２、アナログ回路ブロック用ＧＮＤ線
２６、メモリ回路ブロック用ＧＮＤ線３０、自己診断回
路用ＧＮＤ線３７）を有し、それぞれ独立した端子を備
えている。なお、端子３はＩＣ１の各外部入出力端子を
示す。
【００２６】パフォーマンスボード２はＩＣテスタと被
試験ＩＣ１を電気的に接続するソケット等を装備するテ
スト用治具であり、ＩＣの種類毎に異なるインターフェ
ース仕様に対応するための配線が施される。接触子４は
ＩＣテスタとパフォーマンスボード２を電気的に接続す
るためのものである。
試験ＩＣ１を電気的に接続するソケット等を装備するテ
スト用治具であり、ＩＣの種類毎に異なるインターフェ
ース仕様に対応するための配線が施される。接触子４は
ＩＣテスタとパフォーマンスボード２を電気的に接続す
るためのものである。
【００２７】ＩＣテスタの電源電圧供給回路ＰＳは、そ
れぞれ、出力ＯＦＦ機能を有する電圧増幅回路５、Ｄ／
Ａコンバータ６、個別電圧出力制御回路（ラッチ回路）
７、及びＯＲ回路８を備えている。個別電圧出力制御回
路７の出力信号は、ＯＲ回路８の１入力端子に入力さ
れ、ＯＲ回路８の出力信号は電圧増幅回路５に入力され
る。
れぞれ、出力ＯＦＦ機能を有する電圧増幅回路５、Ｄ／
Ａコンバータ６、個別電圧出力制御回路（ラッチ回路）
７、及びＯＲ回路８を備えている。個別電圧出力制御回
路７の出力信号は、ＯＲ回路８の１入力端子に入力さ
れ、ＯＲ回路８の出力信号は電圧増幅回路５に入力され
る。
【００２８】ＩＣテスタの電気信号供給回路ＴＳは、そ
れぞれ、高電圧と低電圧の２条件を設定できる電圧増幅
回路９、高電圧を規定するＤ／Ａコンバータ１０、低電
圧を設定するＤ／Ａコンバータ１１、出力バッファ１
２、個別信号出力制御回路（ラッチ回路）７０、及びＯ
Ｒ回路８０を備えている。個別信号出力制御回路７０の
出力信号は、ＯＲ回路８０の１入力端子に入力され、Ｏ
Ｒ回路８０の出力信号は出力バッファ１２に入力され
る。
れぞれ、高電圧と低電圧の２条件を設定できる電圧増幅
回路９、高電圧を規定するＤ／Ａコンバータ１０、低電
圧を設定するＤ／Ａコンバータ１１、出力バッファ１
２、個別信号出力制御回路（ラッチ回路）７０、及びＯ
Ｒ回路８０を備えている。個別信号出力制御回路７０の
出力信号は、ＯＲ回路８０の１入力端子に入力され、Ｏ
Ｒ回路８０の出力信号は出力バッファ１２に入力され
る。
【００２９】電圧出力制御回路（ラッチ回路）１３は、
電源電圧供給回路ＰＳの電圧出力を一括してＯＮ／ＯＦ
Ｆ制御する機能を有し、その出力信号は、各電源電圧供
給回路ＰＳのＯＲ回路８に入力される。
電源電圧供給回路ＰＳの電圧出力を一括してＯＮ／ＯＦ
Ｆ制御する機能を有し、その出力信号は、各電源電圧供
給回路ＰＳのＯＲ回路８に入力される。
【００３０】信号出力制御回路（ラッチ回路）１４は、
電気信号供給回路ＴＳの電気信号出力を一括してＯＮ／
ＯＦＦ制御する機能を有し、その出力信号は、各電気信
号供給回路ＴＳのＯＲ回路８０に入力される。
電気信号供給回路ＴＳの電気信号出力を一括してＯＮ／
ＯＦＦ制御する機能を有し、その出力信号は、各電気信
号供給回路ＴＳのＯＲ回路８０に入力される。
【００３１】そして、ＩＣテスタの動作はＣＰＵ等から
構成される制御部１５により統括制御される。なお、Ｉ
Ｃテスタのその他の機能及び回路については、ここでは
省略する。
構成される制御部１５により統括制御される。なお、Ｉ
Ｃテスタのその他の機能及び回路については、ここでは
省略する。
【００３２】ここで、実施の形態１（図１）において特
徴的な事項について説明する。ＩＣテスタの電源電圧供
給回路ＰＳの出力制御において、出力ＯＮ／ＯＦＦ制御
情報の生成手段が、従来は電圧出力制御回路（ラッチ回
路）１３のみにより、制御部１５から設定される制御情
報を保持し、電源電圧供給回路ＰＳに入力して一括ＯＮ
／ＯＦＦ制御を行なっていたのに対して、実施の形態１
では、上記出力ＯＮ／ＯＦＦ制御情報を無効にする情報
（電源電圧供給回路ＰＳ毎に設定が可能）を保持する個
別電圧出力制御回路（ラッチ回路）７の出力信号と、上
記電圧出力制御回路１３の出力信号とを論理和するＯＲ
回路８とを設けている。
徴的な事項について説明する。ＩＣテスタの電源電圧供
給回路ＰＳの出力制御において、出力ＯＮ／ＯＦＦ制御
情報の生成手段が、従来は電圧出力制御回路（ラッチ回
路）１３のみにより、制御部１５から設定される制御情
報を保持し、電源電圧供給回路ＰＳに入力して一括ＯＮ
／ＯＦＦ制御を行なっていたのに対して、実施の形態１
では、上記出力ＯＮ／ＯＦＦ制御情報を無効にする情報
（電源電圧供給回路ＰＳ毎に設定が可能）を保持する個
別電圧出力制御回路（ラッチ回路）７の出力信号と、上
記電圧出力制御回路１３の出力信号とを論理和するＯＲ
回路８とを設けている。
【００３３】その結果、従来電源のＯＮ／ＯＦＦが一括
でしか制御できなかったものが、回路ブロック毎に個別
に制御することが可能となる。また、従来の一括ＯＮ／
ＯＦＦ制御も可能であり、設定によっては、従来のＩＣ
テスタが持つ「電源電圧供給の一括制御によるＩＣテス
タ制御時間の短縮」というメリットも活用することがで
きる。
でしか制御できなかったものが、回路ブロック毎に個別
に制御することが可能となる。また、従来の一括ＯＮ／
ＯＦＦ制御も可能であり、設定によっては、従来のＩＣ
テスタが持つ「電源電圧供給の一括制御によるＩＣテス
タ制御時間の短縮」というメリットも活用することがで
きる。
【００３４】次に、図２及び図３に基づいて、実施の形
態１のＩＣのテスト方法の一例について説明する。図２
は実施の形態１のＩＣのテストを示すフローチャートで
あり、図３は実施の形態１のＩＣのテストのタイムチャ
ート図である。
態１のＩＣのテスト方法の一例について説明する。図２
は実施の形態１のＩＣのテストを示すフローチャートで
あり、図３は実施の形態１のＩＣのテストのタイムチャ
ート図である。
【００３５】ここでは、被試験ＩＣ１のうちメモリ回路
ブロック２８と自己診断回路３４に対する電源電圧及び
電気信号の供給を、他の回路ブロックに関する一括ＯＮ
／ＯＦＦ制御とは、独立して行なう場合について説明す
る。
ブロック２８と自己診断回路３４に対する電源電圧及び
電気信号の供給を、他の回路ブロックに関する一括ＯＮ
／ＯＦＦ制御とは、独立して行なう場合について説明す
る。
【００３６】まず、図２のＳ１０において、パワー一括
制御のＯＦＦ機能の設定を行なう。すなわち、制御部１
５は、電圧出力制御回路１３及び信号出力制御回路１４
に対して、“０（ＯＦＦ）”なる制御信号を設定する。
また、制御部１５は、各電源電圧供給回路ＰＳの個別電
圧出力制御回路７及び個別信号出力制御回路７０に対し
て“０（ＯＦＦ）”なる制御信号を設定する。
制御のＯＦＦ機能の設定を行なう。すなわち、制御部１
５は、電圧出力制御回路１３及び信号出力制御回路１４
に対して、“０（ＯＦＦ）”なる制御信号を設定する。
また、制御部１５は、各電源電圧供給回路ＰＳの個別電
圧出力制御回路７及び個別信号出力制御回路７０に対し
て“０（ＯＦＦ）”なる制御信号を設定する。
【００３７】次に、Ｓ１１において、メモリ回路ブロッ
ク２８のテストのためのコンディションの設定を行な
う。すなわち、制御部１５は、メモリ回路ブロック２８
及び自己診断回路３４に対応する電源電圧供給回路ＰＳ
に対して、テスト用の所定の電源電圧を設定すると共
に、メモリ回路ブロック２８及び自己診断回路３４に対
応する電気信号供給回路ＴＳに対して、テスト用の所定
の信号を設定する。
ク２８のテストのためのコンディションの設定を行な
う。すなわち、制御部１５は、メモリ回路ブロック２８
及び自己診断回路３４に対応する電源電圧供給回路ＰＳ
に対して、テスト用の所定の電源電圧を設定すると共
に、メモリ回路ブロック２８及び自己診断回路３４に対
応する電気信号供給回路ＴＳに対して、テスト用の所定
の信号を設定する。
【００３８】次に、Ｓ１２において、ロジック回路ブロ
ック２０のテストのためのコンディションの設定を行な
う。すなわち、制御部１５は、ロジック回路ブロック２
０に対応する電源電圧供給回路ＰＳに対して、テスト用
の所定の電源電圧を設定すると共に、ロジック回路ブロ
ック２０に対応する電気信号供給回路ＴＳに対して、テ
スト用の所定の信号を設定する。
ック２０のテストのためのコンディションの設定を行な
う。すなわち、制御部１５は、ロジック回路ブロック２
０に対応する電源電圧供給回路ＰＳに対して、テスト用
の所定の電源電圧を設定すると共に、ロジック回路ブロ
ック２０に対応する電気信号供給回路ＴＳに対して、テ
スト用の所定の信号を設定する。
【００３９】次に、Ｓ１３において、パワー一括制御の
ＯＮの設定を行なうと共に、Ｓ１４において、メモリ回
路ブロック用の個別パワー制御のＯＮの設定を行なう。
すなわち、制御部１５は、電圧出力制御回路１３及び信
号出力制御回路１４に対して、“１（ＯＮ）”なる制御
信号を設定すると共に、各電源電圧供給回路ＰＳ及び各
電気信号供給回路ＴＳの内、メモリ回路ブロック２８及
び自己診断回路３４に対応した個別電圧出力制御回路７
及び個別信号出力制御回路７０のみ“１（ＯＮ）”に設
定する。なお、各電源電圧供給回路ＰＳの他の回路ブロ
ックに対応する個別電圧出力制御回路７及び個別信号出
力制御回路７０は“０（ＯＦＦ）”設定のままである。
ＯＮの設定を行なうと共に、Ｓ１４において、メモリ回
路ブロック用の個別パワー制御のＯＮの設定を行なう。
すなわち、制御部１５は、電圧出力制御回路１３及び信
号出力制御回路１４に対して、“１（ＯＮ）”なる制御
信号を設定すると共に、各電源電圧供給回路ＰＳ及び各
電気信号供給回路ＴＳの内、メモリ回路ブロック２８及
び自己診断回路３４に対応した個別電圧出力制御回路７
及び個別信号出力制御回路７０のみ“１（ＯＮ）”に設
定する。なお、各電源電圧供給回路ＰＳの他の回路ブロ
ックに対応する個別電圧出力制御回路７及び個別信号出
力制御回路７０は“０（ＯＦＦ）”設定のままである。
【００４０】上記Ｓ１３及びＳ１４のステップ（設定）
により、通常のパワー制御によるロジック回路ブロック
２０に対する電源電圧や電気信号の供給がスタートさ
れ、ＩＣテスタを使用するロジック回路ブロック２０の
テストが実行される（Ｓ１６）。また、メモリ回路ブロ
ック２８及び自己診断回路３４に対して電源電圧及び電
気信号の供給が開始され、メモリ回路ブロック２８の自
己診断が可能となり、自己診断回路２４によるメモリ回
路ブロック３８のテストが実行される（Ｓ１５）。
により、通常のパワー制御によるロジック回路ブロック
２０に対する電源電圧や電気信号の供給がスタートさ
れ、ＩＣテスタを使用するロジック回路ブロック２０の
テストが実行される（Ｓ１６）。また、メモリ回路ブロ
ック２８及び自己診断回路３４に対して電源電圧及び電
気信号の供給が開始され、メモリ回路ブロック２８の自
己診断が可能となり、自己診断回路２４によるメモリ回
路ブロック３８のテストが実行される（Ｓ１５）。
【００４１】次に、Ｓ１７において、パワー一括制御の
ＯＦＦ機能の設定を行なう。すなわち、制御部１５は、
電圧出力制御回路１３及び信号出力制御回路１４に対し
て、“０（ＯＦＦ）”なる制御信号を設定し、ロジック
回路ブロック２０のテストを終了する。
ＯＦＦ機能の設定を行なう。すなわち、制御部１５は、
電圧出力制御回路１３及び信号出力制御回路１４に対し
て、“０（ＯＦＦ）”なる制御信号を設定し、ロジック
回路ブロック２０のテストを終了する。
【００４２】次に、Ｓ１８において、アナログ回路ブロ
ック２４のテストのためのコンディションの設定を行な
う。すなわち、制御部１５は、アナログ回路ブロック２
４に対応する電源電圧供給回路ＰＳに対して、テスト用
の所定の電源電圧を設定すると共に、アナログ回路ブロ
ック２４に対応する電気信号供給回路ＴＳに対して、テ
スト用の所定の信号を設定する。
ック２４のテストのためのコンディションの設定を行な
う。すなわち、制御部１５は、アナログ回路ブロック２
４に対応する電源電圧供給回路ＰＳに対して、テスト用
の所定の電源電圧を設定すると共に、アナログ回路ブロ
ック２４に対応する電気信号供給回路ＴＳに対して、テ
スト用の所定の信号を設定する。
【００４３】次に、Ｓ１９において、電圧出力制御回路
１３及び信号出力制御回路１４に対して、“１（Ｏ
Ｎ）”なる制御信号を設定することにより、パワー一括
制御のＯＮを行なう。そして、Ｓ２０において、通常の
パワー制御によるアナログ回路ブロック２４に対する電
源電圧や電気信号の供給がスタートされ、ＩＣテスタを
使用するアナログ回路ブロック２４のテストが実行され
る。そして、Ｓ２１において、電圧出力制御回路１３及
び信号出力制御回路１４に対して、“０（ＯＦＦ）”な
る制御信号を設定することにより、パワー一括制御をＯ
ＦＦし、アナログ回路ブロック２４のテストを終了す
る。
１３及び信号出力制御回路１４に対して、“１（Ｏ
Ｎ）”なる制御信号を設定することにより、パワー一括
制御のＯＮを行なう。そして、Ｓ２０において、通常の
パワー制御によるアナログ回路ブロック２４に対する電
源電圧や電気信号の供給がスタートされ、ＩＣテスタを
使用するアナログ回路ブロック２４のテストが実行され
る。そして、Ｓ２１において、電圧出力制御回路１３及
び信号出力制御回路１４に対して、“０（ＯＦＦ）”な
る制御信号を設定することにより、パワー一括制御をＯ
ＦＦし、アナログ回路ブロック２４のテストを終了す
る。
【００４４】このように、各回路ブロック（ロジック回
路ブロック２０、アナログ回路ブロック２４等）毎にテ
ストコンディションが異なるため、ロジック回路ブロッ
ク２０又はアナログ回路ブロック２４に対する電源電圧
や電気信号の供給を一旦ＯＦＦして、テスト条件の設定
を変更し、再度、設定をＯＮすることにより、ロジック
回路ブロック２０やアナログ回路ブロック２４のテスト
を開始する。これらの電源供給や電気信号供給をＯＮ／
ＯＦＦするに当っては、電圧出力制御回路１３及び信号
出力制御回路１４の設定を変更することで、一括制御す
ることができる。
路ブロック２０、アナログ回路ブロック２４等）毎にテ
ストコンディションが異なるため、ロジック回路ブロッ
ク２０又はアナログ回路ブロック２４に対する電源電圧
や電気信号の供給を一旦ＯＦＦして、テスト条件の設定
を変更し、再度、設定をＯＮすることにより、ロジック
回路ブロック２０やアナログ回路ブロック２４のテスト
を開始する。これらの電源供給や電気信号供給をＯＮ／
ＯＦＦするに当っては、電圧出力制御回路１３及び信号
出力制御回路１４の設定を変更することで、一括制御す
ることができる。
【００４５】一方、メモリ回路ブロック２８の自己診断
回路３４のテストにおいては、電源電圧供給回路ＰＳ及
び電気信号供給回路ＴＳの内、メモリ回路ブロック２８
及び自己診断回路３４に対応した個別電圧出力制御回路
７及び個別信号出力制御回路７０のみ“１（ＯＮ）”に
設定しているので、電圧出力制御回路１３及び信号出力
制御回路１４によるパワー一括ＯＮ／ＯＦＦ制御にかか
わらず、メモリ回路ブロック２８及び自己診断回路３４
への電源供給及び電気信号をＯＦＦすることなく、自己
診断テストを実行することができる。
回路３４のテストにおいては、電源電圧供給回路ＰＳ及
び電気信号供給回路ＴＳの内、メモリ回路ブロック２８
及び自己診断回路３４に対応した個別電圧出力制御回路
７及び個別信号出力制御回路７０のみ“１（ＯＮ）”に
設定しているので、電圧出力制御回路１３及び信号出力
制御回路１４によるパワー一括ＯＮ／ＯＦＦ制御にかか
わらず、メモリ回路ブロック２８及び自己診断回路３４
への電源供給及び電気信号をＯＦＦすることなく、自己
診断テストを実行することができる。
【００４６】次に、Ｓ２２において、制御部１５は、メ
モリ回路ブロック２８及び自己診断回路３４に対応した
個別電圧出力制御回路７及び個別信号出力制御回路７０
に対して“０（ＯＦＦ）”を設定することにより、メモ
リ回路ブロック２８及び自己診断回路３４への電源供給
及び電気信号をＯＦＦする。
モリ回路ブロック２８及び自己診断回路３４に対応した
個別電圧出力制御回路７及び個別信号出力制御回路７０
に対して“０（ＯＦＦ）”を設定することにより、メモ
リ回路ブロック２８及び自己診断回路３４への電源供給
及び電気信号をＯＦＦする。
【００４７】その後、Ｓ２３において、メモリ回路ブロ
ック２８の自己診断、ロジック回路ブロック２０、及び
アナログ回路ブロック２４のテスト結果は電気信号とし
て外部入出力端子３から出力し、ＩＣテスタの電気信号
判定回路１６に取り込まれ、任意の時間・任意の電圧レ
ベルにて電気信号の良／不良を判断する。
ック２８の自己診断、ロジック回路ブロック２０、及び
アナログ回路ブロック２４のテスト結果は電気信号とし
て外部入出力端子３から出力し、ＩＣテスタの電気信号
判定回路１６に取り込まれ、任意の時間・任意の電圧レ
ベルにて電気信号の良／不良を判断する。
【００４８】以上のように実施の形態１によれば、一般
的にテスト時間が長くなる大容量のメモリ回路ブロック
２８と、ロジック回路ブロック２０やアナログ回路ブロ
ック２４等の他の回路ブロックとの時間的な並列テスト
が実現でき、テスト時間の短縮に貢献できる。すなわ
ち、回路ブロック単位で、時間的に並行するＩＣテスト
及びテスト手法を提供できる。
的にテスト時間が長くなる大容量のメモリ回路ブロック
２８と、ロジック回路ブロック２０やアナログ回路ブロ
ック２４等の他の回路ブロックとの時間的な並列テスト
が実現でき、テスト時間の短縮に貢献できる。すなわ
ち、回路ブロック単位で、時間的に並行するＩＣテスト
及びテスト手法を提供できる。
【００４９】ここで、メモリ回路ブロック２８の自己診
断に関して、若干説明する。自己診断回路３４はメモリ
回路ブロック２８の良／不良判定に必要な電気信号を生
成するものであり、一般的にＩＣテストとは非同期に
て、ＩＣ１の内部のメモリ回路ブロック２８をテストす
ることが可能となっている。自己診断回路３４はメモリ
回路ブロック２８の良／不良判定を行なった上、ＩＣテ
スタに対して、接触子４及びパフォーマスボード２を経
由して、電気信号として判定結果を伝えてくるものであ
る。
断に関して、若干説明する。自己診断回路３４はメモリ
回路ブロック２８の良／不良判定に必要な電気信号を生
成するものであり、一般的にＩＣテストとは非同期に
て、ＩＣ１の内部のメモリ回路ブロック２８をテストす
ることが可能となっている。自己診断回路３４はメモリ
回路ブロック２８の良／不良判定を行なった上、ＩＣテ
スタに対して、接触子４及びパフォーマスボード２を経
由して、電気信号として判定結果を伝えてくるものであ
る。
【００５０】図２に示すように、全てのテストが終了し
た時点（メモリ回路ブロック２８のテストも理論的に完
了時間）で、ＩＣテスタはメモリ回路ブロック２８の判
定結果を読み出して、テスト結果に反映することにな
る。また、自己診断をしている際は、セレクト回路３２
及びセレクト回路３３により、メモリ回路ブロック２８
のアドレス・データラインは自己診断回路３４に接続さ
れるようになり、メモリ回路ブロック２８を他の回路ブ
ロックから切り離すことが可能な構成となっている。
た時点（メモリ回路ブロック２８のテストも理論的に完
了時間）で、ＩＣテスタはメモリ回路ブロック２８の判
定結果を読み出して、テスト結果に反映することにな
る。また、自己診断をしている際は、セレクト回路３２
及びセレクト回路３３により、メモリ回路ブロック２８
のアドレス・データラインは自己診断回路３４に接続さ
れるようになり、メモリ回路ブロック２８を他の回路ブ
ロックから切り離すことが可能な構成となっている。
【００５１】なお、上記実施の形態では、メモリ回路ブ
ロック２８をテストする自己診断回路３４を被試験デバ
イスであるＩＣ１内に装備したものについて説明した
が、ＩＣ１に自己診断回路が内蔵していない場合に、自
己診断回路をパフォーマンスボード（テストボード）上
に実装しているテスト環境においても、上記説明と同様
に適用可能である。
ロック２８をテストする自己診断回路３４を被試験デバ
イスであるＩＣ１内に装備したものについて説明した
が、ＩＣ１に自己診断回路が内蔵していない場合に、自
己診断回路をパフォーマンスボード（テストボード）上
に実装しているテスト環境においても、上記説明と同様
に適用可能である。
【００５２】
【発明の効果】以上のように、この発明によれば、複数
の回路ブロックのうち、自己診断回路を有する、例えば
一般的にテスト時間が長くなる大規模ｅＲＡＭ等の大容
量のメモリ回路ブロックと、その他の回路ブロック、例
えばロジック回路ブロックやアナログ回路ブロックとの
時間的な並列テストを実現することができ、テスト時間
の短縮を図ることができる。すなわち、各回路ブロック
単位で、時間的に並行するＩＣテスト及びテスト手法を
提供できる。
の回路ブロックのうち、自己診断回路を有する、例えば
一般的にテスト時間が長くなる大規模ｅＲＡＭ等の大容
量のメモリ回路ブロックと、その他の回路ブロック、例
えばロジック回路ブロックやアナログ回路ブロックとの
時間的な並列テストを実現することができ、テスト時間
の短縮を図ることができる。すなわち、各回路ブロック
単位で、時間的に並行するＩＣテスト及びテスト手法を
提供できる。
【図１】 この発明の実施の形態１によるＩＣ及びＩＣ
テスタを示す回路ブロック図である。
テスタを示す回路ブロック図である。
【図２】 この発明の実施の形態１によるＩＣのテスト
を示すフローチャートである。
を示すフローチャートである。
【図３】 この発明の実施の形態１によるＩＣのテスト
のタイムチャート図である。
のタイムチャート図である。
【図４】 従来のＩＣ及びＩＣテスタを示す回路ブロッ
ク図である。
ク図である。
【図５】 従来のＩＣのテストを示すフローチャートで
ある。
ある。
【図６】 従来のＩＣのテストのタイムチャート図であ
る。
る。
１ ＩＣ、２ パフォーマンスボード、３ 外部入出力
端子、４ 接触子、ＰＳ 電源電圧供給回路、５ 電圧
増幅回路、６ Ｄ／Ａコンバータ、７ 個別電圧出力制
御回路（ラッチ回路）、８ ＯＲ回路、ＴＳ 電気信号
供給回路、９電圧増幅回路、１０，１１ Ｄ／Ａコンバ
ータ、１２ 出力バッファ、７０ 個別信号出力制御回
路（ラッチ回路）、８０ ＯＲ回路、１３ 電圧出力制
御回路（ラッチ回路）、１４ 信号出力制御回路（ラッ
チ回路）、１５ 制御部、１６電気信号判定回路、２０
ロジック回路ブロック、２４ アナログ回路ブロッ
ク、２８ メモリ回路ブロック、３４ 自己診断回路、
３２，３３ セレクト回路。
端子、４ 接触子、ＰＳ 電源電圧供給回路、５ 電圧
増幅回路、６ Ｄ／Ａコンバータ、７ 個別電圧出力制
御回路（ラッチ回路）、８ ＯＲ回路、ＴＳ 電気信号
供給回路、９電圧増幅回路、１０，１１ Ｄ／Ａコンバ
ータ、１２ 出力バッファ、７０ 個別信号出力制御回
路（ラッチ回路）、８０ ＯＲ回路、１３ 電圧出力制
御回路（ラッチ回路）、１４ 信号出力制御回路（ラッ
チ回路）、１５ 制御部、１６電気信号判定回路、２０
ロジック回路ブロック、２４ アナログ回路ブロッ
ク、２８ メモリ回路ブロック、３４ 自己診断回路、
３２，３３ セレクト回路。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 29/00 ６５１ Ｈ０１Ｌ 21/66 Ｆ ５Ｌ１０６ ６７１ Ｇ０１Ｒ 31/28 Ｕ Ｈ０１Ｌ 21/66 Ｂ 27/04 Ｇ１１Ｃ 11/34 ３４１Ｄ 21/822 Ｈ０１Ｌ 27/04 Ｔ Ｆターム(参考） 2G032 AA07 AB01 AD06 AE08 AE11 AE14 AG01 AH04 AK12 AK19 4M106 AA04 AB07 AC02 AC08 AC09 5B015 HH05 KB74 KB91 MM07 RR03 5B048 AA20 BB00 CC11 DD10 5F038 BE09 CD02 CD16 DF03 DF05 DF11 DT08 DT15 DT18 EZ20 5L106 AA01 DD01 DD24 DD25 GG05 GG07
Claims (6)
- 【請求項１】 複数の回路ブロックを備えた半導体装置
をテストする半導体試験装置において、 各回路ブロックへの電源電圧及び電気信号の供給に関
し、各回路ブロックへの電源電圧及び電気信号の供給の
ＯＮ／ＯＦＦ制御を一括で行なう供給制御手段と、この
供給制御手段による一括ＯＮ／ＯＦＦ制御を無効にして
各回路ブロック毎への電源電圧及び電気信号の供給のＯ
Ｎ／ＯＦＦ制御を個別で行なう個別供給制御手段を備え
たことを特徴とする半導体試験装置。 - 【請求項２】 複数の回路ブロックの中に、所定回路ブ
ロックとこの所定回路ブロックに対する自己診断回路と
を備えた半導体装置をテストする半導体試験装置におい
て、 各回路ブロックへの電源電圧及び電気信号の供給に関
し、少なくとも自己診断回路及びこの自己診断回路がテ
ストする所定回路ブロックに対する供給と、その他の回
路ブロックに対する供給とを個別に制御することを特徴
とする請求項１に記載の半導体試験装置。 - 【請求項３】 複数の回路ブロックを備える半導体装置
と、複数の回路ブロックの中の所定回路ブロックに対す
る自己診断回路を実装しているテストボードを備えた半
導体試験システムにおいて、 各回路ブロックへの電源電圧及び電気信号の供給に関
し、各回路ブロックへの電源電圧及び電気信号の供給の
ＯＮ／ＯＦＦ制御を一括で行なう供給制御手段と、この
供給制御手段による一括ＯＮ／ＯＦＦ制御を無効にして
各回路ブロック毎への電源電圧及び電気信号の供給のＯ
Ｎ／ＯＦＦ制御を個別で行なう個別供給制御手段を備
え、少なくとも自己診断回路及びこの自己診断回路がテ
ストする所定回路ブロックに対する供給と、その他の回
路ブロックに対する供給とを個別に制御することを特徴
とする半導体試験システム。 - 【請求項４】 上記所定回路ブロックはメモリ回路ブロ
ックであることを特徴とする請求項２に記載の半導体試
験装置又は請求項３に記載の半導体試験システム。 - 【請求項５】 複数の回路ブロックを備えると共に、複
数の回路ブロックの中の所定回路ブロックに対して自己
診断を行なう手段を備えた半導体装置を試験する方法に
おいて、 少なくとも自己診断手段及びこの自己診断手段がテスト
する所定回路ブロックに対する電源電圧及び電気信号の
供給と、その他の回路ブロックに対する電源電圧及び電
気信号の供給とを、個別に制御することを特徴とする半
導体装置の試験方法。 - 【請求項６】 各回路ブロックへの電源電圧及び電気信
号の供給のＯＮ／ＯＦＦ制御を一括で行なうとともに、
当該一括ＯＮ／ＯＦＦ制御にかかわらず、各回路ブロッ
ク毎への電源電圧及び電気信号の供給のＯＮ／ＯＦＦ制
御を個別で行なうことを特徴とする請求項５に記載の半
導体装置の試験方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000319171A JP2002131380A (ja) | 2000-10-19 | 2000-10-19 | 半導体試験装置、半導体試験システム、及び半導体装置の試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000319171A JP2002131380A (ja) | 2000-10-19 | 2000-10-19 | 半導体試験装置、半導体試験システム、及び半導体装置の試験方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002131380A true JP2002131380A (ja) | 2002-05-09 |
Family
ID=18797679
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000319171A Pending JP2002131380A (ja) | 2000-10-19 | 2000-10-19 | 半導体試験装置、半導体試験システム、及び半導体装置の試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002131380A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5375946B2 (ja) * | 2009-03-04 | 2013-12-25 | 日本電気株式会社 | 電子回路、および試験システム |
| KR101551201B1 (ko) | 2014-02-17 | 2015-09-09 | 주식회사 에이디텍 | 집적회로 장치를 구분하기 위한 스플릿 회로 및 스플릿 장치 |
-
2000
- 2000-10-19 JP JP2000319171A patent/JP2002131380A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5375946B2 (ja) * | 2009-03-04 | 2013-12-25 | 日本電気株式会社 | 電子回路、および試験システム |
| KR101551201B1 (ko) | 2014-02-17 | 2015-09-09 | 주식회사 에이디텍 | 집적회로 장치를 구분하기 위한 스플릿 회로 및 스플릿 장치 |
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