JPH112660A - 半導体集積回路装置及びそのテスト方法 - Google Patents
半導体集積回路装置及びそのテスト方法Info
- Publication number
- JPH112660A JPH112660A JP9154069A JP15406997A JPH112660A JP H112660 A JPH112660 A JP H112660A JP 9154069 A JP9154069 A JP 9154069A JP 15406997 A JP15406997 A JP 15406997A JP H112660 A JPH112660 A JP H112660A
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- Japan
- Prior art keywords
- integrated circuit
- semiconductor integrated
- circuit device
- output terminals
- test
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- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】出力端子数の多い半導体集積回路装置を、少数
のテスト用のピンを持つＬＳＩテスタを用いてテストが
可能な半導体集積回路装置を提供する。 【解決手段】通常使用時においては、６のテスト信号は
０状態であり、出力端子１と出力端子３は短絡しない。
テスト時には６のテスト信号を１状態とし、出力端子１
と出力端子３を短絡し、ＬＳＩテスタにより片側の出力
端子の出力結果を判定するだけで出力端子１と出力端子
３のテストを実行する。 【効果】テスト時に観測する出力端子の数が大幅に減る
ため、少数のテスト用のピンを持つＬＳＩテスタを用い
てテストが可能となり、検査コストが大幅に減る。
のテスト用のピンを持つＬＳＩテスタを用いてテストが
可能な半導体集積回路装置を提供する。 【解決手段】通常使用時においては、６のテスト信号は
０状態であり、出力端子１と出力端子３は短絡しない。
テスト時には６のテスト信号を１状態とし、出力端子１
と出力端子３を短絡し、ＬＳＩテスタにより片側の出力
端子の出力結果を判定するだけで出力端子１と出力端子
３のテストを実行する。 【効果】テスト時に観測する出力端子の数が大幅に減る
ため、少数のテスト用のピンを持つＬＳＩテスタを用い
てテストが可能となり、検査コストが大幅に減る。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路装置
に関し、特に複数の出力端子を有する半導体集積回路装
置の技術に関するものである。
に関し、特に複数の出力端子を有する半導体集積回路装
置の技術に関するものである。
【０００２】
【従来の技術】例えば出力端子数の非常に多い半導体集
積回路装置をテストする場合、いくつかの方法がとられ
てきた。ひとつは、多数の出力端子のテストを行うため
に、多数のテスト用のピンを持つＬＳＩテスタ及びプロ
ーバを用いること、ひとつは、ＬＳＩテスタの治具上に
被測定出力端子を切り替えるためのリレーを設け、少数
のテスト用のピンを持つＬＳＩテスタを用いて、テスト
中にリレーを切り替えること、ひとつは、出力端子をい
くつかのグループに分け、そのグループの数だけのプロ
ーブカードを用意して、少数のテスト用のピンを持つＬ
ＳＩテスタを用いてプローブカードを切り替えながら複
数回テストする方法等である。
積回路装置をテストする場合、いくつかの方法がとられ
てきた。ひとつは、多数の出力端子のテストを行うため
に、多数のテスト用のピンを持つＬＳＩテスタ及びプロ
ーバを用いること、ひとつは、ＬＳＩテスタの治具上に
被測定出力端子を切り替えるためのリレーを設け、少数
のテスト用のピンを持つＬＳＩテスタを用いて、テスト
中にリレーを切り替えること、ひとつは、出力端子をい
くつかのグループに分け、そのグループの数だけのプロ
ーブカードを用意して、少数のテスト用のピンを持つＬ
ＳＩテスタを用いてプローブカードを切り替えながら複
数回テストする方法等である。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
方法には多くの問題がある。多数のテスト用のピンを持
つＬＳＩテスタ及びプローバは非常に高価であり、この
ＬＳＩテスタを用いることは、検査コストの大幅な増加
となる。ＬＳＩテスタの治具上に被測定出力端子を切り
替えるためのリレーを設けることは、リレーを設置する
スペースＬＳＩテスタ治具上に必要となり、リレーを実
装するスペースに制約を受け、さらにプローブカードの
プローブ本数は減らないため、高価なプローバが必要と
なりこれも検査コストの増加となる。出力端子をいくつ
かのグループに分け、そのグループの数だけのプローブ
カードを用意して、少数のテスト用のピンを持つＬＳＩ
テスタを用いてプローブカードを切り替えながら複数回
テストする場合は、半導体集積回路装置のテストを何回
もテストすること、及びプローブカードの切り替え時間
が必要なことから検査コストの大幅な増加となる。本発
明は上記の問題点を解決するためになされたもので、多
数の出力端子を持つ半導体集積回路を安価な少数のテス
ト用のピンを持つＬＳＩテスタでテストを行なえ、なお
かつテスト時間が増加することなくテストが可能な半導
体集積回路装置と、そのテスト方法を提供することを目
的とする。
方法には多くの問題がある。多数のテスト用のピンを持
つＬＳＩテスタ及びプローバは非常に高価であり、この
ＬＳＩテスタを用いることは、検査コストの大幅な増加
となる。ＬＳＩテスタの治具上に被測定出力端子を切り
替えるためのリレーを設けることは、リレーを設置する
スペースＬＳＩテスタ治具上に必要となり、リレーを実
装するスペースに制約を受け、さらにプローブカードの
プローブ本数は減らないため、高価なプローバが必要と
なりこれも検査コストの増加となる。出力端子をいくつ
かのグループに分け、そのグループの数だけのプローブ
カードを用意して、少数のテスト用のピンを持つＬＳＩ
テスタを用いてプローブカードを切り替えながら複数回
テストする場合は、半導体集積回路装置のテストを何回
もテストすること、及びプローブカードの切り替え時間
が必要なことから検査コストの大幅な増加となる。本発
明は上記の問題点を解決するためになされたもので、多
数の出力端子を持つ半導体集積回路を安価な少数のテス
ト用のピンを持つＬＳＩテスタでテストを行なえ、なお
かつテスト時間が増加することなくテストが可能な半導
体集積回路装置と、そのテスト方法を提供することを目
的とする。
【０００４】
【課題を解決するための手段】この問題を解決するため
に本発明の半導体集積回路装置は、 ａ）複数の出力端子を有する半導体集積回路装置におい
て、 ｂ）テスト時には、出力端子を短絡する機能を有するこ
とと、 ｃ）請求項１記載の半導体集積回路装置において、 ｄ）出力端子の短絡にＭＯＳによるＰチャンネルトラン
ジスタとＮチャンネルトランジスタを並列に配したアナ
ログスイッチを有し、 ｃ）前記ＰチャンネルトランジスタとＮチャンネルトラ
ンジスタのオン抵抗を、短絡する出力端子のＰチャンネ
ルトランジスタとＮチャンネルトランジスタのオン抵抗
と同じとしたアナログスイッチを有することを特徴とす
る。
に本発明の半導体集積回路装置は、 ａ）複数の出力端子を有する半導体集積回路装置におい
て、 ｂ）テスト時には、出力端子を短絡する機能を有するこ
とと、 ｃ）請求項１記載の半導体集積回路装置において、 ｄ）出力端子の短絡にＭＯＳによるＰチャンネルトラン
ジスタとＮチャンネルトランジスタを並列に配したアナ
ログスイッチを有し、 ｃ）前記ＰチャンネルトランジスタとＮチャンネルトラ
ンジスタのオン抵抗を、短絡する出力端子のＰチャンネ
ルトランジスタとＮチャンネルトランジスタのオン抵抗
と同じとしたアナログスイッチを有することを特徴とす
る。
【０００５】また、テスト方法は、 ｄ）請求項１と請求項２記載の半導体集積回路装置にお
いて、 ｅ）複数の出力端子の機能テストを、１つの出力端子の
動作を観測することによって実行することと、 ｆ）請求項１と請求項２記載の半導体集積回路装置にお
いて、 ｇ）複数の出力端子の出力電流テストを、１つの出力端
子の動作を観測することによって実行することを特徴と
する。
いて、 ｅ）複数の出力端子の機能テストを、１つの出力端子の
動作を観測することによって実行することと、 ｆ）請求項１と請求項２記載の半導体集積回路装置にお
いて、 ｇ）複数の出力端子の出力電流テストを、１つの出力端
子の動作を観測することによって実行することを特徴と
する。
【０００６】
【発明の実施の形態】以下、この発明の実施の形態を説
明する。図１は半導体集積回路装置の中の二つの出力端
子に、本発明を適用した図を示している。この図１にお
いて、１と３は出力ドライバとその出力端子であり、２
と４は出力ドライバを制御する論理回路である。５は本
発明による出力端子の短絡回路であり、６のテスト信号
が１状態の場合は出力端子が短絡、０状態の場合は非短
絡となる。７は半導体集積回路装置のプラス側の電源入
力端子であり、８は半導体集積回路装置のマイナス側の
電源入力端子である。図２は、出力端子３の出力電圧変
化の例を示している。図３は後述のテスト方法の例を示
しており、９はＬＳＩテスタにて出力電圧を１状態か０
状態に判定する境の電圧である。図４は後述のテスト方
法の例を示しており、１０はＬＳＩテスタにて出力電圧
を１状態か０状態に判定する境の電圧である。図５は後
述のテスト方法の例を示しており、１１はＬＳＩテスタ
にて出力電圧を１状態か０状態に判定する境の電圧であ
る。通常使用時においては、６は０状態となっており、
出力端子は短絡することはない。テスト時には６を１状
態とし、出力端子を短絡させ、出力端子１、もしくは出
力端子３の状態を観測する。この半導体集積回路装置に
て、７の電源が３Ｖ、８の電源が０Ｖ、出力ドライバと
短絡のためのアナログスイッチのトランジスタのオン抵
抗が等しい場合、出力端子１と出力端子３の状態を、表
１に示す。
明する。図１は半導体集積回路装置の中の二つの出力端
子に、本発明を適用した図を示している。この図１にお
いて、１と３は出力ドライバとその出力端子であり、２
と４は出力ドライバを制御する論理回路である。５は本
発明による出力端子の短絡回路であり、６のテスト信号
が１状態の場合は出力端子が短絡、０状態の場合は非短
絡となる。７は半導体集積回路装置のプラス側の電源入
力端子であり、８は半導体集積回路装置のマイナス側の
電源入力端子である。図２は、出力端子３の出力電圧変
化の例を示している。図３は後述のテスト方法の例を示
しており、９はＬＳＩテスタにて出力電圧を１状態か０
状態に判定する境の電圧である。図４は後述のテスト方
法の例を示しており、１０はＬＳＩテスタにて出力電圧
を１状態か０状態に判定する境の電圧である。図５は後
述のテスト方法の例を示しており、１１はＬＳＩテスタ
にて出力電圧を１状態か０状態に判定する境の電圧であ
る。通常使用時においては、６は０状態となっており、
出力端子は短絡することはない。テスト時には６を１状
態とし、出力端子を短絡させ、出力端子１、もしくは出
力端子３の状態を観測する。この半導体集積回路装置に
て、７の電源が３Ｖ、８の電源が０Ｖ、出力ドライバと
短絡のためのアナログスイッチのトランジスタのオン抵
抗が等しい場合、出力端子１と出力端子３の状態を、表
１に示す。
【０００７】
【表１】
【０００８】製造時のばらつき、及びトランジスタの直
線性等により若干の変動はあるが、ほぼ表１に示す４通
りの出力電圧が出力端子３から得られる。ここで、図２
のように出力端子３の出力電圧が変化する場合、テスト
方法は、図３の９のようにＬＳＩテスタの１状態と０状
態の判定電圧を設定し、機能テストを行い、続いて図４
の１０のようにＬＳＩテスタの１状態と０状態の判定電
圧を設定し、機能テストを行う。さらに続いて図５の１
１のようにＬＳＩテスタの１状態と０状態の判定電圧を
設定し、機能テストを行うことにより、出力端子３のテ
ストのみで出力端子１と出力端子３の機能テストを完了
できる。出力端子の出力電流をテストするには、図４の
１０の値と、図５の１１の値を出力ドライバに使用して
いるトランジスタのサイズに合わせて電圧降下分を考慮
して設定することにより、機能テストと同時にテストで
きる。なお本発明の実施の形態はあくまでも１例であ
り、出力端子を二つ以上短絡した場合でも、同様の考え
方により一つの出力端子の出力の観測によりすべての出
力端子のテストが可能である。また、ＬＳＩテスタが１
状態と０状態の判定電圧を別々に設定できる場合や、中
間電位を検定可能な場合にも、同様のテスト方法は容易
に実現できる。
線性等により若干の変動はあるが、ほぼ表１に示す４通
りの出力電圧が出力端子３から得られる。ここで、図２
のように出力端子３の出力電圧が変化する場合、テスト
方法は、図３の９のようにＬＳＩテスタの１状態と０状
態の判定電圧を設定し、機能テストを行い、続いて図４
の１０のようにＬＳＩテスタの１状態と０状態の判定電
圧を設定し、機能テストを行う。さらに続いて図５の１
１のようにＬＳＩテスタの１状態と０状態の判定電圧を
設定し、機能テストを行うことにより、出力端子３のテ
ストのみで出力端子１と出力端子３の機能テストを完了
できる。出力端子の出力電流をテストするには、図４の
１０の値と、図５の１１の値を出力ドライバに使用して
いるトランジスタのサイズに合わせて電圧降下分を考慮
して設定することにより、機能テストと同時にテストで
きる。なお本発明の実施の形態はあくまでも１例であ
り、出力端子を二つ以上短絡した場合でも、同様の考え
方により一つの出力端子の出力の観測によりすべての出
力端子のテストが可能である。また、ＬＳＩテスタが１
状態と０状態の判定電圧を別々に設定できる場合や、中
間電位を検定可能な場合にも、同様のテスト方法は容易
に実現できる。
【０００９】
【発明の効果】以上説明したように、この発明によれ
ば、多数のテスト用のピンを持つＬＳＩテスターを用い
ることなく、テスタ治具上のリレーも実装することな
く、複数のプローブカードも必要なく、少数のテスト用
のピンを持つＬＳＩテスタにて出力端子の多い半導体集
積回路装置のテストが可能となり、検査コストを大幅に
下げることが可能となる。
ば、多数のテスト用のピンを持つＬＳＩテスターを用い
ることなく、テスタ治具上のリレーも実装することな
く、複数のプローブカードも必要なく、少数のテスト用
のピンを持つＬＳＩテスタにて出力端子の多い半導体集
積回路装置のテストが可能となり、検査コストを大幅に
下げることが可能となる。
【図１】本発明の半導体集積回路装置の構成図。
【図２】本発明の半導体集積回路装置の出力電圧の例の
説明図。
説明図。
【図３】本発明のテスト方法の説明図。
【図４】本発明のテスト方法の説明図。
【図５】本発明のテスト方法の説明図。
１ 出力ドライバ及び出力端子 ２ 出力ドライバを制御する論理回路 ３ 出力ドライバ及び出力端子 ４ 出力ドライバを制御する論理回路 ５ 出力端子短絡用アナログスイッチ ６ テスト信号 ７ 半導体集積回路装置のプラス側電源 ８ 半導体集積回路装置のマイナス側電源 ９ ＬＳＩテスタの１状態と０状態の判定電圧 １０ ＬＳＩテスタの１状態と０状態の判定電圧 １１ ＬＳＩテスタの１状態と０状態の判定電圧
フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 27/092
Claims (4)
- 【請求項１】ａ）複数の出力端子を有する半導体集積回
路装置において、 ｂ）テスト時には、出力端子を短絡する機能を有する半
導体集積回路装置。 - 【請求項２】ａ）請求項１記載の半導体集積回路装置に
おいて、 ｂ）出力端子の短絡にＭＯＳによるＰチャンネルトラン
ジスタとＮチャンネルトランジスタを並列に配したアナ
ログスイッチを有し、 ｃ）前記ＰチャンネルトランジスタとＮチャンネルトラ
ンジスタのオン抵抗を、短絡する出力端子のＰチャンネ
ルトランジスタとＮチャンネルトランジスタのオン抵抗
と同じとしたアナログスイッチを有する半導体集積回路
装置。 - 【請求項３】ａ）請求項１と請求項２記載の半導体集積
回路装置において、 ｂ）複数の出力端子の機能テストを、１つの出力端子の
動作を観測することによって実行するテスト方法。 - 【請求項４】ａ）請求項１と請求項２記載の半導体集積
回路装置において、 ｂ）複数の出力端子の出力電流テストを、１つの出力端
子の動作を観測することによって実行するテスト方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9154069A JPH112660A (ja) | 1997-06-11 | 1997-06-11 | 半導体集積回路装置及びそのテスト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9154069A JPH112660A (ja) | 1997-06-11 | 1997-06-11 | 半導体集積回路装置及びそのテスト方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH112660A true JPH112660A (ja) | 1999-01-06 |
Family
ID=15576222
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9154069A Withdrawn JPH112660A (ja) | 1997-06-11 | 1997-06-11 | 半導体集積回路装置及びそのテスト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH112660A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6335887B1 (en) | 2000-05-29 | 2002-01-01 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device allowing switching of word configuration |
-
1997
- 1997-06-11 JP JP9154069A patent/JPH112660A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6335887B1 (en) | 2000-05-29 | 2002-01-01 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device allowing switching of word configuration |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040907 |