JPH112660A - 半導体集積回路装置及びそのテスト方法 - Google Patents

半導体集積回路装置及びそのテスト方法

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JPH112660A
JPH112660A JP9154069A JP15406997A JPH112660A JP H112660 A JPH112660 A JP H112660A JP 9154069 A JP9154069 A JP 9154069A JP 15406997 A JP15406997 A JP 15406997A JP H112660 A JPH112660 A JP H112660A
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JP
Japan
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integrated circuit
semiconductor integrated
circuit device
output terminals
test
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Withdrawn
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JP9154069A
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English (en)
Inventor
Shuji Hioki
修治 日置
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Seiko Epson Corp
Original Assignee
Seiko Epson Corp
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Publication date
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Abstract

(57)【要約】 【課題】出力端子数の多い半導体集積回路装置を、少数
のテスト用のピンを持つLSIテスタを用いてテストが
可能な半導体集積回路装置を提供する。 【解決手段】通常使用時においては、6のテスト信号は
0状態であり、出力端子1と出力端子3は短絡しない。
テスト時には6のテスト信号を1状態とし、出力端子1
と出力端子3を短絡し、LSIテスタにより片側の出力
端子の出力結果を判定するだけで出力端子1と出力端子
3のテストを実行する。 【効果】テスト時に観測する出力端子の数が大幅に減る
ため、少数のテスト用のピンを持つLSIテスタを用い
てテストが可能となり、検査コストが大幅に減る。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は半導体集積回路装置
に関し、特に複数の出力端子を有する半導体集積回路装
置の技術に関するものである。
【0002】
【従来の技術】例えば出力端子数の非常に多い半導体集
積回路装置をテストする場合、いくつかの方法がとられ
てきた。ひとつは、多数の出力端子のテストを行うため
に、多数のテスト用のピンを持つLSIテスタ及びプロ
ーバを用いること、ひとつは、LSIテスタの治具上に
被測定出力端子を切り替えるためのリレーを設け、少数
のテスト用のピンを持つLSIテスタを用いて、テスト
中にリレーを切り替えること、ひとつは、出力端子をい
くつかのグループに分け、そのグループの数だけのプロ
ーブカードを用意して、少数のテスト用のピンを持つL
SIテスタを用いてプローブカードを切り替えながら複
数回テストする方法等である。
【0003】
【発明が解決しようとする課題】しかしながら、従来の
方法には多くの問題がある。多数のテスト用のピンを持
つLSIテスタ及びプローバは非常に高価であり、この
LSIテスタを用いることは、検査コストの大幅な増加
となる。LSIテスタの治具上に被測定出力端子を切り
替えるためのリレーを設けることは、リレーを設置する
スペースLSIテスタ治具上に必要となり、リレーを実
装するスペースに制約を受け、さらにプローブカードの
プローブ本数は減らないため、高価なプローバが必要と
なりこれも検査コストの増加となる。出力端子をいくつ
かのグループに分け、そのグループの数だけのプローブ
カードを用意して、少数のテスト用のピンを持つLSI
テスタを用いてプローブカードを切り替えながら複数回
テストする場合は、半導体集積回路装置のテストを何回
もテストすること、及びプローブカードの切り替え時間
が必要なことから検査コストの大幅な増加となる。本発
明は上記の問題点を解決するためになされたもので、多
数の出力端子を持つ半導体集積回路を安価な少数のテス
ト用のピンを持つLSIテスタでテストを行なえ、なお
かつテスト時間が増加することなくテストが可能な半導
体集積回路装置と、そのテスト方法を提供することを目
的とする。
【0004】
【課題を解決するための手段】この問題を解決するため
に本発明の半導体集積回路装置は、 a)複数の出力端子を有する半導体集積回路装置におい
て、 b)テスト時には、出力端子を短絡する機能を有するこ
とと、 c)請求項1記載の半導体集積回路装置において、 d)出力端子の短絡にMOSによるPチャンネルトラン
ジスタとNチャンネルトランジスタを並列に配したアナ
ログスイッチを有し、 c)前記PチャンネルトランジスタとNチャンネルトラ
ンジスタのオン抵抗を、短絡する出力端子のPチャンネ
ルトランジスタとNチャンネルトランジスタのオン抵抗
と同じとしたアナログスイッチを有することを特徴とす
る。
【0005】また、テスト方法は、 d)請求項1と請求項2記載の半導体集積回路装置にお
いて、 e)複数の出力端子の機能テストを、1つの出力端子の
動作を観測することによって実行することと、 f)請求項1と請求項2記載の半導体集積回路装置にお
いて、 g)複数の出力端子の出力電流テストを、1つの出力端
子の動作を観測することによって実行することを特徴と
する。
【0006】
【発明の実施の形態】以下、この発明の実施の形態を説
明する。図1は半導体集積回路装置の中の二つの出力端
子に、本発明を適用した図を示している。この図1にお
いて、1と3は出力ドライバとその出力端子であり、2
と4は出力ドライバを制御する論理回路である。5は本
発明による出力端子の短絡回路であり、6のテスト信号
が1状態の場合は出力端子が短絡、0状態の場合は非短
絡となる。7は半導体集積回路装置のプラス側の電源入
力端子であり、8は半導体集積回路装置のマイナス側の
電源入力端子である。図2は、出力端子3の出力電圧変
化の例を示している。図3は後述のテスト方法の例を示
しており、9はLSIテスタにて出力電圧を1状態か0
状態に判定する境の電圧である。図4は後述のテスト方
法の例を示しており、10はLSIテスタにて出力電圧
を1状態か0状態に判定する境の電圧である。図5は後
述のテスト方法の例を示しており、11はLSIテスタ
にて出力電圧を1状態か0状態に判定する境の電圧であ
る。通常使用時においては、6は0状態となっており、
出力端子は短絡することはない。テスト時には6を1状
態とし、出力端子を短絡させ、出力端子1、もしくは出
力端子3の状態を観測する。この半導体集積回路装置に
て、7の電源が3V、8の電源が0V、出力ドライバと
短絡のためのアナログスイッチのトランジスタのオン抵
抗が等しい場合、出力端子1と出力端子3の状態を、表
1に示す。
【0007】
【表1】
【0008】製造時のばらつき、及びトランジスタの直
線性等により若干の変動はあるが、ほぼ表1に示す4通
りの出力電圧が出力端子3から得られる。ここで、図2
のように出力端子3の出力電圧が変化する場合、テスト
方法は、図3の9のようにLSIテスタの1状態と0状
態の判定電圧を設定し、機能テストを行い、続いて図4
の10のようにLSIテスタの1状態と0状態の判定電
圧を設定し、機能テストを行う。さらに続いて図5の1
1のようにLSIテスタの1状態と0状態の判定電圧を
設定し、機能テストを行うことにより、出力端子3のテ
ストのみで出力端子1と出力端子3の機能テストを完了
できる。出力端子の出力電流をテストするには、図4の
10の値と、図5の11の値を出力ドライバに使用して
いるトランジスタのサイズに合わせて電圧降下分を考慮
して設定することにより、機能テストと同時にテストで
きる。なお本発明の実施の形態はあくまでも1例であ
り、出力端子を二つ以上短絡した場合でも、同様の考え
方により一つの出力端子の出力の観測によりすべての出
力端子のテストが可能である。また、LSIテスタが1
状態と0状態の判定電圧を別々に設定できる場合や、中
間電位を検定可能な場合にも、同様のテスト方法は容易
に実現できる。
【0009】
【発明の効果】以上説明したように、この発明によれ
ば、多数のテスト用のピンを持つLSIテスターを用い
ることなく、テスタ治具上のリレーも実装することな
く、複数のプローブカードも必要なく、少数のテスト用
のピンを持つLSIテスタにて出力端子の多い半導体集
積回路装置のテストが可能となり、検査コストを大幅に
下げることが可能となる。
【図面の簡単な説明】
【図1】本発明の半導体集積回路装置の構成図。
【図2】本発明の半導体集積回路装置の出力電圧の例の
説明図。
【図3】本発明のテスト方法の説明図。
【図4】本発明のテスト方法の説明図。
【図5】本発明のテスト方法の説明図。
【符号の説明】
1 出力ドライバ及び出力端子 2 出力ドライバを制御する論理回路 3 出力ドライバ及び出力端子 4 出力ドライバを制御する論理回路 5 出力端子短絡用アナログスイッチ 6 テスト信号 7 半導体集積回路装置のプラス側電源 8 半導体集積回路装置のマイナス側電源 9 LSIテスタの1状態と0状態の判定電圧 10 LSIテスタの1状態と0状態の判定電圧 11 LSIテスタの1状態と0状態の判定電圧
フロントページの続き (51)Int.Cl.6 識別記号 FI H01L 27/092

Claims (4)

    【特許請求の範囲】
  1. 【請求項1】a)複数の出力端子を有する半導体集積回
    路装置において、 b)テスト時には、出力端子を短絡する機能を有する半
    導体集積回路装置。
  2. 【請求項2】a)請求項1記載の半導体集積回路装置に
    おいて、 b)出力端子の短絡にMOSによるPチャンネルトラン
    ジスタとNチャンネルトランジスタを並列に配したアナ
    ログスイッチを有し、 c)前記PチャンネルトランジスタとNチャンネルトラ
    ンジスタのオン抵抗を、短絡する出力端子のPチャンネ
    ルトランジスタとNチャンネルトランジスタのオン抵抗
    と同じとしたアナログスイッチを有する半導体集積回路
    装置。
  3. 【請求項3】a)請求項1と請求項2記載の半導体集積
    回路装置において、 b)複数の出力端子の機能テストを、1つの出力端子の
    動作を観測することによって実行するテスト方法。
  4. 【請求項4】a)請求項1と請求項2記載の半導体集積
    回路装置において、 b)複数の出力端子の出力電流テストを、1つの出力端
    子の動作を観測することによって実行するテスト方法。
JP9154069A 1997-06-11 1997-06-11 半導体集積回路装置及びそのテスト方法 Withdrawn JPH112660A (ja)

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JPH112660A true JPH112660A (ja) 1999-01-06

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6335887B1 (en) 2000-05-29 2002-01-01 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device allowing switching of word configuration

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