JP3031086B2 - 半導体装置の検査装置 - Google Patents
半導体装置の検査装置Info
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- JP3031086B2 JP3031086B2 JP4302086A JP30208692A JP3031086B2 JP 3031086 B2 JP3031086 B2 JP 3031086B2 JP 4302086 A JP4302086 A JP 4302086A JP 30208692 A JP30208692 A JP 30208692A JP 3031086 B2 JP3031086 B2 JP 3031086B2
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置の検査装置、
特に多数Ｉ／Ｏ（入力／出力）ピンを持ったメモリＩＣ
を検査するのに適した検査装置に関する。
特に多数Ｉ／Ｏ（入力／出力）ピンを持ったメモリＩＣ
を検査するのに適した検査装置に関する。
【０００２】
【従来の技術】従来のメモリＩＣの検査装置は、図３の
回路図に示すように、ドライバー１４とコンパレータ１
５とを内蔵している。しかして、検査対象のメモリＩＣ
１０に検査用の信号を入力するには、入力側のＩ／Ｏ転
換器１２と出力側のＩ／Ｏ転換器１３とをドライバー１
４側に切り換え、ドライバー１４を駆動することで被検
査メモリＩＣに書き込みデータを入力する。
回路図に示すように、ドライバー１４とコンパレータ１
５とを内蔵している。しかして、検査対象のメモリＩＣ
１０に検査用の信号を入力するには、入力側のＩ／Ｏ転
換器１２と出力側のＩ／Ｏ転換器１３とをドライバー１
４側に切り換え、ドライバー１４を駆動することで被検
査メモリＩＣに書き込みデータを入力する。
【０００３】逆に、書き込んだデータを読み出すために
は、Ｉ／Ｏ転換器１２と１３をコンパレータ１５側に切
り換えて、メモリＩＣ１０の格納データをコンパレータ
１５に入力し、基準電圧ＶｏＨ以上またはＶｏＬ以下の
判定と期待値と一致するかどうかを判定し、被検査メモ
リＩＣ１０の電気的動作が正しく行われるかどうかを確
認するのである。
は、Ｉ／Ｏ転換器１２と１３をコンパレータ１５側に切
り換えて、メモリＩＣ１０の格納データをコンパレータ
１５に入力し、基準電圧ＶｏＨ以上またはＶｏＬ以下の
判定と期待値と一致するかどうかを判定し、被検査メモ
リＩＣ１０の電気的動作が正しく行われるかどうかを確
認するのである。
【０００４】
【発明が解決しようとする課題】この従来の半導体装置
の検査装置では、検査装置のＩ／Ｏピンと被検査メモリ
ＩＣのＩ／Ｏピンが１対１で対応しているため、多数の
Ｉ／Ｏピンを持つメモリＩＣに対して検査装置にも同じ
数のＩ／Ｏピンが必要とされる。そのため検査装置のＩ
／Ｏピンの数によっては多数Ｉ／ＯピンメモリＩＣの同
時測定個数が限られてしまうという問題点があった。
の検査装置では、検査装置のＩ／Ｏピンと被検査メモリ
ＩＣのＩ／Ｏピンが１対１で対応しているため、多数の
Ｉ／Ｏピンを持つメモリＩＣに対して検査装置にも同じ
数のＩ／Ｏピンが必要とされる。そのため検査装置のＩ
／Ｏピンの数によっては多数Ｉ／ＯピンメモリＩＣの同
時測定個数が限られてしまうという問題点があった。
【０００５】
【課題を解決するための手段】上記課題に対して本発明
では、図３に示されていると同様な主検査装置の外部
に、多数Ｉ／Ｏピンを持つ被検査メモリＩＣと適合させ
るための付加回路を配置する。この付加回路は、二つの
固定接点に対して転換動作により交互にオン・オフする
共通接点をもつ単連転換器の多数が連動動作される連動
転換器と、この連動転換器の共通接続された一方の固定
接点群に出力側が接続されたドライバーと、前記連動転
換器の他方の固定接点群のそれぞれに入力端子が接続さ
れた、入力データを基準値と比較し合格、不合格を判定
する多数の比較判定回路と、この比較判定回路の出力が
それぞれ接続された多数の入力ピンをもつ多入力ＡＮＤ
回路と、この多入力ＡＮＤ回路の出力と前記ドライバー
の入力端子がそれぞれ接続された二つの固定接点と前記
主検査装置のＩ／Ｏピンが接続された共通接点をもつＩ
／Ｏ転換器で構成され、被検査メモリＩＣにデータ書き
込みの場合は前記ドライバーを通して全部のＩ／Ｏピン
同時に入力し、読み出しの場合は各Ｉ／Ｏピンと各比較
判定回路を通して独立に多入力ＡＮＤ回路の入力ピンに
入力することにより、多数Ｉ／Ｏピンからの同時読み出
しを可能にしている。
では、図３に示されていると同様な主検査装置の外部
に、多数Ｉ／Ｏピンを持つ被検査メモリＩＣと適合させ
るための付加回路を配置する。この付加回路は、二つの
固定接点に対して転換動作により交互にオン・オフする
共通接点をもつ単連転換器の多数が連動動作される連動
転換器と、この連動転換器の共通接続された一方の固定
接点群に出力側が接続されたドライバーと、前記連動転
換器の他方の固定接点群のそれぞれに入力端子が接続さ
れた、入力データを基準値と比較し合格、不合格を判定
する多数の比較判定回路と、この比較判定回路の出力が
それぞれ接続された多数の入力ピンをもつ多入力ＡＮＤ
回路と、この多入力ＡＮＤ回路の出力と前記ドライバー
の入力端子がそれぞれ接続された二つの固定接点と前記
主検査装置のＩ／Ｏピンが接続された共通接点をもつＩ
／Ｏ転換器で構成され、被検査メモリＩＣにデータ書き
込みの場合は前記ドライバーを通して全部のＩ／Ｏピン
同時に入力し、読み出しの場合は各Ｉ／Ｏピンと各比較
判定回路を通して独立に多入力ＡＮＤ回路の入力ピンに
入力することにより、多数Ｉ／Ｏピンからの同時読み出
しを可能にしている。
【０００６】
【実施例】つぎに図面を参照して本発明を説明する。図
１は、本発明の実施例１の、従来と同様の検査装置（主
検査装置という）と、主検査装置に対して特に付加され
た付加回路、および被検査メモリＩＣの回路図である。
図において、一点鎖線の大枠で囲まれた部分は付加回路
１であり、主検査装置１１と被検査メモリＩＣ１０との
間に配置されている。付加回路１は、ｎ連の連動転換器
Ｓ１を入力側に有し、出力側は単連Ｉ／Ｏ転換器Ｓ２を
介して主検査装置１１に接続される。
１は、本発明の実施例１の、従来と同様の検査装置（主
検査装置という）と、主検査装置に対して特に付加され
た付加回路、および被検査メモリＩＣの回路図である。
図において、一点鎖線の大枠で囲まれた部分は付加回路
１であり、主検査装置１１と被検査メモリＩＣ１０との
間に配置されている。付加回路１は、ｎ連の連動転換器
Ｓ１を入力側に有し、出力側は単連Ｉ／Ｏ転換器Ｓ２を
介して主検査装置１１に接続される。
【０００７】ｎ連の連動転換器Ｓ１の一方の固定接点群
Ｉｘ（Ｉ１，Ｉ２…Ｉｎ）は全部共通に接続されてドラ
イバー３の出力に接続され、ドライバー３の入力は単連
転換器Ｓ２に接続されている。また、連動転換器Ｓ１の
他方の固定接点群０ｘ（Ｏ１，Ｏ２…Ｏｎ）は付加回路
１内に有するｎ個の比較判定回路Ｄｘ（Ｄ１，Ｄ２…Ｄ
ｎ）の入力端子にそれぞれ接続されている。各比較判定
回路Ｄｘは、入力が並列に接続され、ＶｏＨ，ＶｏＬを
比較電圧とするコンパレータＣＯＨ，ＣＯＬと、コンパ
レータＣＯＨ，ＣＯＬの出力をそれぞれ一つの入力とす
るＡＮＤ回路ＡＧ１，ＡＧ２と、両ＡＮＤ回路の出力を
それぞれ一つの入力とする２入力ＯＲ回路ＯＲＧと、Ａ
ＮＤ回路ＡＧ１の他の入力端子を入力側とし、ＡＮＤ回
路ＡＧ２の他の入力端子を出力側として接続されたイン
バータＡとを含み構成されている。しかして、このよう
なｎ個の比較判定回路ＤｘのうちのＤ１の入力端子は転
換器Ｓ１の出力固定接点Ｏ１に、出力端子は多入力ＡＮ
Ｄ回路２の一つの入力Ｅ１に接続され、同様にして比較
判定回路Ｄ２の入力端子は転換器Ｓ１の固定接点Ｏ２
に、出力端子はＡＮＤ回路２の入力Ｅ２にそれぞれ接続
されている。また、連動転換器Ｓ１のｎ個の共通接点は
被検査メモリＩＣのＩ／ＯピンのＩ／Ｏ１，Ｉ／Ｏ２…
Ｉ／Ｏｎにそれぞれ接続されている。
Ｉｘ（Ｉ１，Ｉ２…Ｉｎ）は全部共通に接続されてドラ
イバー３の出力に接続され、ドライバー３の入力は単連
転換器Ｓ２に接続されている。また、連動転換器Ｓ１の
他方の固定接点群０ｘ（Ｏ１，Ｏ２…Ｏｎ）は付加回路
１内に有するｎ個の比較判定回路Ｄｘ（Ｄ１，Ｄ２…Ｄ
ｎ）の入力端子にそれぞれ接続されている。各比較判定
回路Ｄｘは、入力が並列に接続され、ＶｏＨ，ＶｏＬを
比較電圧とするコンパレータＣＯＨ，ＣＯＬと、コンパ
レータＣＯＨ，ＣＯＬの出力をそれぞれ一つの入力とす
るＡＮＤ回路ＡＧ１，ＡＧ２と、両ＡＮＤ回路の出力を
それぞれ一つの入力とする２入力ＯＲ回路ＯＲＧと、Ａ
ＮＤ回路ＡＧ１の他の入力端子を入力側とし、ＡＮＤ回
路ＡＧ２の他の入力端子を出力側として接続されたイン
バータＡとを含み構成されている。しかして、このよう
なｎ個の比較判定回路ＤｘのうちのＤ１の入力端子は転
換器Ｓ１の出力固定接点Ｏ１に、出力端子は多入力ＡＮ
Ｄ回路２の一つの入力Ｅ１に接続され、同様にして比較
判定回路Ｄ２の入力端子は転換器Ｓ１の固定接点Ｏ２
に、出力端子はＡＮＤ回路２の入力Ｅ２にそれぞれ接続
されている。また、連動転換器Ｓ１のｎ個の共通接点は
被検査メモリＩＣのＩ／ＯピンのＩ／Ｏ１，Ｉ／Ｏ２…
Ｉ／Ｏｎにそれぞれ接続されている。
【０００８】このような本発明の検査装置では、メモリ
ＩＣ１０にデータを書き込む場合は、図３に示すような
主検査装置１１のＩ／Ｏ転換器１２，１３をドライバー
１４側に切り換えると共に、付加回路１の連動転換器Ｓ
１とＩ／Ｏ転換器Ｓ２共にドライバー３側に切り換える
ことにより、連動転換器Ｓ１の共通接点は全部ドライバ
ー３の出力に共通に接続される。よって、ドライバー３
によりメモリＩＣの全てのＩ／Ｏピンを通して書き込み
される。つぎにデータが正しく書き込まれているかどう
かを確認するため、主検査装置のＩ／Ｏ転換器をコンパ
レータ１５側に、また、図１の付加回路の転換器Ｓ１，
Ｓ２を比較判定回路Ｄｘ側に切り換える。かくすること
により、メモリＩＣ１０の各Ｉ／Ｏピンは各比較回路Ｄ
ｘの入力端子にそれぞれ接続される。その結果、メモリ
ＩＣ１０の格納データは各比較判定回路Ｄｘのコンパレ
ータＣＯＨ，ＣＯＬに入力し、ＶｏＨ以上かＶｏＬ以下
であるかどうかを判定し、判定したデータを期待値Ｔと
一致しているかどうかＡＮＤ回路ＡＧ１，ＡＧ２とＯＲ
回路ＯＲＧで検出し、ＯＲＧの出力Ｅが“１”のときは
合格、“０”のときは不合格と判定する。かくして、Ｏ
ＲＧの出Ｅの全てが“１”であれば多入力ＡＮＤ回路２
の出力は当然“１”となり、この出力が主検査装置に入
力され、最終的なデータの判定を行う。
ＩＣ１０にデータを書き込む場合は、図３に示すような
主検査装置１１のＩ／Ｏ転換器１２，１３をドライバー
１４側に切り換えると共に、付加回路１の連動転換器Ｓ
１とＩ／Ｏ転換器Ｓ２共にドライバー３側に切り換える
ことにより、連動転換器Ｓ１の共通接点は全部ドライバ
ー３の出力に共通に接続される。よって、ドライバー３
によりメモリＩＣの全てのＩ／Ｏピンを通して書き込み
される。つぎにデータが正しく書き込まれているかどう
かを確認するため、主検査装置のＩ／Ｏ転換器をコンパ
レータ１５側に、また、図１の付加回路の転換器Ｓ１，
Ｓ２を比較判定回路Ｄｘ側に切り換える。かくすること
により、メモリＩＣ１０の各Ｉ／Ｏピンは各比較回路Ｄ
ｘの入力端子にそれぞれ接続される。その結果、メモリ
ＩＣ１０の格納データは各比較判定回路Ｄｘのコンパレ
ータＣＯＨ，ＣＯＬに入力し、ＶｏＨ以上かＶｏＬ以下
であるかどうかを判定し、判定したデータを期待値Ｔと
一致しているかどうかＡＮＤ回路ＡＧ１，ＡＧ２とＯＲ
回路ＯＲＧで検出し、ＯＲＧの出力Ｅが“１”のときは
合格、“０”のときは不合格と判定する。かくして、Ｏ
ＲＧの出Ｅの全てが“１”であれば多入力ＡＮＤ回路２
の出力は当然“１”となり、この出力が主検査装置に入
力され、最終的なデータの判定を行う。
【０００９】なお、図１において、転換器Ｓ１，Ｓ２と
しては、簡単のため共通接点が移動する機械的スイッチ
で示しているが、実際には接点移動と比べて動作速度が
極めて速いトランジスタスイッチング回路などの電子的
スイッチ回路が用いられる。
しては、簡単のため共通接点が移動する機械的スイッチ
で示しているが、実際には接点移動と比べて動作速度が
極めて速いトランジスタスイッチング回路などの電子的
スイッチ回路が用いられる。
【００１０】図２は本発明の実施例２の回路図である。
図において、本例では図１の例に対して、コンパレータ
ＣＯＨとＣＯＬに対するストローブ信号入力端子ＳＴを
設け、データを測定したいタイミングのときだけ取り込
める構成にし、さらに、多入力ＡＮＤ回路２の出力にラ
ッチ回路４を設けることで必要なタイミングのときのデ
ータのみを保持させて、一層正確なデータ判定を可能と
している。
図において、本例では図１の例に対して、コンパレータ
ＣＯＨとＣＯＬに対するストローブ信号入力端子ＳＴを
設け、データを測定したいタイミングのときだけ取り込
める構成にし、さらに、多入力ＡＮＤ回路２の出力にラ
ッチ回路４を設けることで必要なタイミングのときのデ
ータのみを保持させて、一層正確なデータ判定を可能と
している。
【００１１】
【発明の効果】以上説明したように本発明は、一応それ
だけで半導体装置の検査ができる機能を有する主検査装
置の外部にさらに付加回路を配置することにより、多数
Ｉ／ＯピンのメモリＩＣに対しても、Ｉ／Ｏピンの数に
制限されることなく同時検査が可能になるという効果が
得られる。
だけで半導体装置の検査ができる機能を有する主検査装
置の外部にさらに付加回路を配置することにより、多数
Ｉ／ＯピンのメモリＩＣに対しても、Ｉ／Ｏピンの数に
制限されることなく同時検査が可能になるという効果が
得られる。
【図１】本発明の実施例１と被検査メモリＩＣを示す回
路図である。
路図である。
【図２】本発明の実施例２と被検査メモリＩＣを示す回
路図である。
路図である。
【図３】従来の半導体装置の検査装置と被検査メモリＩ
Ｃを示す回路図である。
Ｃを示す回路図である。
１ 付加回路 ２ 多入力ＡＮＤ回路 ３ ドライバー Ｄｘ 比較判定回路 Ｓ１ 連動転換器 Ｓ２ Ｉ／Ｏ転換器 １０ 被検査メモリＩＣ １１ 主検査装置
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 29/00 G01R 31/28
Claims (2)
- 【請求項１】 被検査メモリＩＣのＩ／Ｏピンに検査用
の信号を入力するためのドライバーと、前記Ｉ／Ｏピン
を介して出力される前記メモリＩＣに書き込まれたデー
タを判定するためのコンパレータとを有する主検査装置
と、この主検査装置の外部に配置された付加回路を有す
る半導体装置の検査装置において、前記付加回路は、二
つの固定接点に対して転換動作により交互にオン・オフ
を行う共通接点をもつ単連転換器の多数が連動動作され
る連動転換器と、この連動転換器の共通接続された一方
の固定接点群に出力側が接続されたドライバーと、前記
転換器の他方の固定接点群のそれぞれに入力端子が接続
された、入力データを基準値および期待値と比較し合格
または不合格を判定する多数の比較判定回路と、この比
較判定回路の出力がそれぞれ接続された多数の入力ピン
を有する多入力ＡＮＤ回路と、このＡＮＤ回路の出力と
前記ドライバーの入力端子がそれぞれ接続された二つの
固定接点および主検査装置の入出力端子が接続された共
通接点を持つＩ／Ｏ転換器とから形成され、半導体装置
検査の際は、前記付加回路の連動転換器の多数の共通接
点が被検査メモリＩＣの個々のＩ／Ｏピンのそれぞれに
接続されることを特徴とする半導体装置の検査装置。 - 【請求項２】 上記付加回路の比較判定回路の比較タイ
ミングが任意のタイミングで行なえるようにされている
ことを特徴とする請求項１の半導体装置の検査装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4302086A JP3031086B2 (ja) | 1992-11-12 | 1992-11-12 | 半導体装置の検査装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4302086A JP3031086B2 (ja) | 1992-11-12 | 1992-11-12 | 半導体装置の検査装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06148277A JPH06148277A (ja) | 1994-05-27 |
| JP3031086B2 true JP3031086B2 (ja) | 2000-04-10 |
Family
ID=17904760
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4302086A Expired - Fee Related JP3031086B2 (ja) | 1992-11-12 | 1992-11-12 | 半導体装置の検査装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3031086B2 (ja) |
-
1992
- 1992-11-12 JP JP4302086A patent/JP3031086B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06148277A (ja) | 1994-05-27 |
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|---|---|---|---|
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