JP3164316B2 - Ｉｃ試験装置 - Google Patents
Ｉｃ試験装置Info
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- JP3164316B2 JP3164316B2 JP01797392A JP1797392A JP3164316B2 JP 3164316 B2 JP3164316 B2 JP 3164316B2 JP 01797392 A JP01797392 A JP 01797392A JP 1797392 A JP1797392 A JP 1797392A JP 3164316 B2 JP3164316 B2 JP 3164316B2
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- test
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は例えばＡＤ変換器のよ
うにアナログ回路を混載したＩＣを試験するＩＣ試験装
置に関する。
うにアナログ回路を混載したＩＣを試験するＩＣ試験装
置に関する。
【０００２】
【従来の技術】例えばＡＤ変換器のようなディジタル−
アナログ混載ＩＣを試験するには被試験ＩＣから出力さ
れるディジタルデータをメモリに取込み、メモリに取込
んだデータを信号処理等して解析し、その解析結果によ
り被試験ＩＣの良否を判定しなければならない。
アナログ混載ＩＣを試験するには被試験ＩＣから出力さ
れるディジタルデータをメモリに取込み、メモリに取込
んだデータを信号処理等して解析し、その解析結果によ
り被試験ＩＣの良否を判定しなければならない。
【０００３】図６に従来のこの種のＩＣ試験装置を示
す。図中１Ａ及び１Ｂは被試験ＩＣを示す。被試験ＩＣ
１Ａ及び１Ｂから出力されるディジタル信号はコンパレ
ータ群２Ａ，２Ｂによって所定のレベルをＨ論理レベル
及びＬ論理レベルとする矩形波に波形整形して取出され
る。波形整形されて取出されたディジタルデータはデー
タセレクタ３Ａ，３Ｂで所望のピン接続関係に整合さ
せ、被試験ＩＣ１Ａと１Ｂの各出力端子ピンから出力さ
れるディジタルデータをメモリ４Ａ及び４Ｂに与え、各
ディジタルデータをメモリ４Ａ，４Ｂに取込む。５はメ
モリ４Ａ，４Ｂにアドレス信号及びタイミングロジック
を与えるアドレスカウンタを示す。
す。図中１Ａ及び１Ｂは被試験ＩＣを示す。被試験ＩＣ
１Ａ及び１Ｂから出力されるディジタル信号はコンパレ
ータ群２Ａ，２Ｂによって所定のレベルをＨ論理レベル
及びＬ論理レベルとする矩形波に波形整形して取出され
る。波形整形されて取出されたディジタルデータはデー
タセレクタ３Ａ，３Ｂで所望のピン接続関係に整合さ
せ、被試験ＩＣ１Ａと１Ｂの各出力端子ピンから出力さ
れるディジタルデータをメモリ４Ａ及び４Ｂに与え、各
ディジタルデータをメモリ４Ａ，４Ｂに取込む。５はメ
モリ４Ａ，４Ｂにアドレス信号及びタイミングロジック
を与えるアドレスカウンタを示す。
【０００４】図６に示したように従来はテスト時間を短
縮するために同時に複数の被試験ＩＣを動作させて、そ
のディジタルデータ出力をそれぞれ個別に設けたメモリ
４Ａ，４Ｂに取込み、メモリ４Ａ，４Ｂに取込んだディ
ジタルデータを解析して被試験ＩＣ１Ａ，１Ｂの良否を
判定している。然し乍らこのように構成した場合は大容
量のメモリが被試験ＩＣの数と同数だけ必要となりコス
トが高くなる欠点がある。
縮するために同時に複数の被試験ＩＣを動作させて、そ
のディジタルデータ出力をそれぞれ個別に設けたメモリ
４Ａ，４Ｂに取込み、メモリ４Ａ，４Ｂに取込んだディ
ジタルデータを解析して被試験ＩＣ１Ａ，１Ｂの良否を
判定している。然し乍らこのように構成した場合は大容
量のメモリが被試験ＩＣの数と同数だけ必要となりコス
トが高くなる欠点がある。
【０００５】このため図７に示すように共通のメモリ４
に対して複数のテストステーションＳＴ１とＳＴ２を並
列に接続し、この複数のテストステーションＳＴ１とＳ
Ｔ２に交互に被試験ＩＣ１Ａと１Ｂ装着してテストする
方式のＩＣ試験装置が実用されている。この方式のＩＣ
試験装置はテストステーションＳＴ１とＳＴ２に対して
被試験ＩＣ１Ａと１Ｂの交換に時間が掛る場合に有効で
ある。つまりオートハンドラにより被試験ＩＣ１Ａと１
ＢをテストステーションＳＴ１とＳＴ２に装着し、また
テストが終るとテストステーションＳＴ１とＳＴ２から
試験済のＩＣ１Ａと１Ｂを取出して排除するが、ステト
時間よりＩＣの装着及び排除に時間が掛る場合には、一
方のテストステーションでＩＣの交換作業を行なってい
る間に、他方のテストステーションでテストを行ない、
これを交互に実行すれば１台のメモリで効率よくテスト
を行なうことができる。
に対して複数のテストステーションＳＴ１とＳＴ２を並
列に接続し、この複数のテストステーションＳＴ１とＳ
Ｔ２に交互に被試験ＩＣ１Ａと１Ｂ装着してテストする
方式のＩＣ試験装置が実用されている。この方式のＩＣ
試験装置はテストステーションＳＴ１とＳＴ２に対して
被試験ＩＣ１Ａと１Ｂの交換に時間が掛る場合に有効で
ある。つまりオートハンドラにより被試験ＩＣ１Ａと１
ＢをテストステーションＳＴ１とＳＴ２に装着し、また
テストが終るとテストステーションＳＴ１とＳＴ２から
試験済のＩＣ１Ａと１Ｂを取出して排除するが、ステト
時間よりＩＣの装着及び排除に時間が掛る場合には、一
方のテストステーションでＩＣの交換作業を行なってい
る間に、他方のテストステーションでテストを行ない、
これを交互に実行すれば１台のメモリで効率よくテスト
を行なうことができる。
【０００６】
【発明が解決しようとする課題】図７に示した交互テス
ト型のＩＣ試験装置では、ＩＣの交換時間よりテスト時
間が長くなると能率が悪くなる欠点がある。この発明の
目的はＩＣの交換時間がテスト時間より長い場合は交互
テスト型ＩＣ試験装置として動作させることができ、Ｉ
Ｃの交換時間がテスト時間より短かい場合は同時テスト
型ＩＣ試験装置として動作させることができる。然も同
時テスト型ＩＣ試験装置として動作させる場合でも１台
のメモリで済ませることができるＩＣ試験装置を提供し
ようとするものである。
ト型のＩＣ試験装置では、ＩＣの交換時間よりテスト時
間が長くなると能率が悪くなる欠点がある。この発明の
目的はＩＣの交換時間がテスト時間より長い場合は交互
テスト型ＩＣ試験装置として動作させることができ、Ｉ
Ｃの交換時間がテスト時間より短かい場合は同時テスト
型ＩＣ試験装置として動作させることができる。然も同
時テスト型ＩＣ試験装置として動作させる場合でも１台
のメモリで済ませることができるＩＣ試験装置を提供し
ようとするものである。
【０００７】
【課題を解決するための手段】この発明では複数のテス
トステーションを共通のメモリの入力端子に並列接続し
て構成したＩＣ試験装置において、一方のテストステー
ション側にピン切換手段を設け、このピン切換手段によ
って複数のテストステーションの各対応するピンをメモ
リの同一入力端子に接続する状態と、テストステーショ
ンの各対応するピンをメモリの別の入力端子に接続する
状態に切換え、複数のテストステーションの各対応する
ピンをメモリの同一入力端子に接続する状態に切換えた
状態では交互テスト型ＩＣ試験器として動作し、テスト
ステーションの各ピンをメモリの異なる入力端子に接続
した場合は同時テスト型ＩＣ試験装置として動作する。
トステーションを共通のメモリの入力端子に並列接続し
て構成したＩＣ試験装置において、一方のテストステー
ション側にピン切換手段を設け、このピン切換手段によ
って複数のテストステーションの各対応するピンをメモ
リの同一入力端子に接続する状態と、テストステーショ
ンの各対応するピンをメモリの別の入力端子に接続する
状態に切換え、複数のテストステーションの各対応する
ピンをメモリの同一入力端子に接続する状態に切換えた
状態では交互テスト型ＩＣ試験器として動作し、テスト
ステーションの各ピンをメモリの異なる入力端子に接続
した場合は同時テスト型ＩＣ試験装置として動作する。
【０００８】このように、この発明によればピン切換手
段を設けるだけの簡単な構成によって交互テスト型ＩＣ
試験装置と同時テスト型ＩＣ試験装置とに切換ることが
でき汎用性を持たせることができる。
段を設けるだけの簡単な構成によって交互テスト型ＩＣ
試験装置と同時テスト型ＩＣ試験装置とに切換ることが
でき汎用性を持たせることができる。
【０００９】
【実施例】図１はこの発明の一実施例を示す。この例で
は２組設けたテストステーションＳＴ１とＳＴ２の中の
ＳＴ２側にピン切換手段６を設けた例を示す。ピン切換
手段６はテストステーションＳＴ２側のピンの接続を奇
数ピンと偶数ピンとを入れ換える切換を行なう。
は２組設けたテストステーションＳＴ１とＳＴ２の中の
ＳＴ２側にピン切換手段６を設けた例を示す。ピン切換
手段６はテストステーションＳＴ２側のピンの接続を奇
数ピンと偶数ピンとを入れ換える切換を行なう。
【００１０】つまりテストステーションＳＴ１及びテス
トステーションＳＴ２では被試験ＩＣ１Ａの各端子１〜
ｎをピンエレクトロニクスＰＥ１及びＰＥ２の奇数番の
ピンに接続する。ピンエレクトロニクスＰＥ１及びＰＥ
２にはコンパレータ２Ａ，２Ｂが実装され、このコンパ
レータ２Ａ，２Ｂによって被試験ＩＣ１Ａ及び１Ｂから
出力される信号にＨ論理レベルと、Ｌ論理レベルが与え
られ正規の論理レベルを持つ矩形波に波形整形される。
トステーションＳＴ２では被試験ＩＣ１Ａの各端子１〜
ｎをピンエレクトロニクスＰＥ１及びＰＥ２の奇数番の
ピンに接続する。ピンエレクトロニクスＰＥ１及びＰＥ
２にはコンパレータ２Ａ，２Ｂが実装され、このコンパ
レータ２Ａ，２Ｂによって被試験ＩＣ１Ａ及び１Ｂから
出力される信号にＨ論理レベルと、Ｌ論理レベルが与え
られ正規の論理レベルを持つ矩形波に波形整形される。
【００１１】ピンエレクトロニクスＰＥ１の出力ピンは
直接論理和回路群７の各入力端子に接続される。これに
対しテストステーションＳＴ２の出力ピンはピン切換手
段６を通じて論理和回路群７の入力端子に接続される。
論理和回路群７の各入力端子は対応する番号同士が同一
の論理和回路に接続される。論理和回路群７の出力ピン
はデータセレクタ３の入力端子に接続される。データセ
レクタ３では入力端子の奇数ピンと偶数ピンとに振り分
けられ、データセレクタ３の奇数ピンは被試験ＩＣ１Ａ
に割当てたメモリ４の一方の領域４ＡＡ側の入力端子に
接続され、データセレクタ３の偶数ピンは被試験ＩＣ１
Ｂに割当てたメモリ４の他方の領域４ＢＢ側の入力端子
に接続される。
直接論理和回路群７の各入力端子に接続される。これに
対しテストステーションＳＴ２の出力ピンはピン切換手
段６を通じて論理和回路群７の入力端子に接続される。
論理和回路群７の各入力端子は対応する番号同士が同一
の論理和回路に接続される。論理和回路群７の出力ピン
はデータセレクタ３の入力端子に接続される。データセ
レクタ３では入力端子の奇数ピンと偶数ピンとに振り分
けられ、データセレクタ３の奇数ピンは被試験ＩＣ１Ａ
に割当てたメモリ４の一方の領域４ＡＡ側の入力端子に
接続され、データセレクタ３の偶数ピンは被試験ＩＣ１
Ｂに割当てたメモリ４の他方の領域４ＢＢ側の入力端子
に接続される。
【００１２】この構成において、交互テスト型ＩＣ試験
装置として動作させるにはパフォーマンスボード及びピ
ンエレクトロニクスＰＥ１，ＰＥ２に設けた全ての線路
を使用することができ、被試験ＩＣのピンをピン番号順
にパフォーマンスボードの線路に接続することができ
る。またピン切換回路６を点線の状態に切換える。この
切換状態では論理和回路群７の各オアゲートにテストス
テーションＳＴ１とＳＴ２に装着した被試験ＩＣ１Ａと
１Ｂの対応するピン同士が接続される。つまりテストス
テーションＳＴ１とＳＴ２に被試験ＩＣ１Ａと１Ｂが交
互に接続され交互にテストされる。被試験ＩＣ１Ａ及び
１Ｂから出力されるディジタル信号はどちらの被試験Ｉ
Ｃ１Ａ，１Ｂの出力も論理和回路群７で共通線路Ｌ1 〜
Ｌn に導出され、データセレクタ３を通じてメモリ４に
入力される。従ってこの場合はテストステーションＳＴ
１及びＳＴ２の何れの被試験メモリ１Ａ及び１Ｂから出
力されるディジタルデータもメモリ４の一方の領域４Ａ
Ａに書込まれる。
装置として動作させるにはパフォーマンスボード及びピ
ンエレクトロニクスＰＥ１，ＰＥ２に設けた全ての線路
を使用することができ、被試験ＩＣのピンをピン番号順
にパフォーマンスボードの線路に接続することができ
る。またピン切換回路６を点線の状態に切換える。この
切換状態では論理和回路群７の各オアゲートにテストス
テーションＳＴ１とＳＴ２に装着した被試験ＩＣ１Ａと
１Ｂの対応するピン同士が接続される。つまりテストス
テーションＳＴ１とＳＴ２に被試験ＩＣ１Ａと１Ｂが交
互に接続され交互にテストされる。被試験ＩＣ１Ａ及び
１Ｂから出力されるディジタル信号はどちらの被試験Ｉ
Ｃ１Ａ，１Ｂの出力も論理和回路群７で共通線路Ｌ1 〜
Ｌn に導出され、データセレクタ３を通じてメモリ４に
入力される。従ってこの場合はテストステーションＳＴ
１及びＳＴ２の何れの被試験メモリ１Ａ及び１Ｂから出
力されるディジタルデータもメモリ４の一方の領域４Ａ
Ａに書込まれる。
【００１３】一方同時テスト型ＩＣ試験装置として動作
させる場合はパフォーマンスボード及びピンエレクトロ
ニクスＰＥ１，ＰＥ２に設けられた線路はテストステー
ションの数に対応した数分の１が使用できることにな
る。つまりピン切換手段６を実線に示す状態に切換る。
この切換によりテストステーションＳＴ２側に装着され
る被試験ＩＣ１Ｂのピンは論理和回路群７の入力端子の
偶数ピンに接続される。論理和回路群７のテストステー
ションＳＴ１側の偶数ピンの入力端子は遊びとなってい
るから被試験ＩＣ１Ａの出力信号は奇数ピンの信号路Ｌ
1 ，Ｌ3 ，Ｌ5 …を通じてメモリ４の領域４ＡＡ側の入
力ピンに入力される。また被試験ＩＣ１Ｂの出力信号は
ピン切換手段６によって論理和回路群７には偶数入力ピ
ンに入力され、偶数信号路Ｌ2 ，Ｌ4 ，Ｌ6 を通じてメ
モリ４の領域４ＢＢ側の入力ピンに入力される。
させる場合はパフォーマンスボード及びピンエレクトロ
ニクスＰＥ１，ＰＥ２に設けられた線路はテストステー
ションの数に対応した数分の１が使用できることにな
る。つまりピン切換手段６を実線に示す状態に切換る。
この切換によりテストステーションＳＴ２側に装着され
る被試験ＩＣ１Ｂのピンは論理和回路群７の入力端子の
偶数ピンに接続される。論理和回路群７のテストステー
ションＳＴ１側の偶数ピンの入力端子は遊びとなってい
るから被試験ＩＣ１Ａの出力信号は奇数ピンの信号路Ｌ
1 ，Ｌ3 ，Ｌ5 …を通じてメモリ４の領域４ＡＡ側の入
力ピンに入力される。また被試験ＩＣ１Ｂの出力信号は
ピン切換手段６によって論理和回路群７には偶数入力ピ
ンに入力され、偶数信号路Ｌ2 ，Ｌ4 ，Ｌ6 を通じてメ
モリ４の領域４ＢＢ側の入力ピンに入力される。
【００１４】従って被試験ＩＣ１Ａの出力データはメモ
リ４の領域４ＡＡに記憶され、被試験ＩＣ１Ｂの出力デ
ータはメモリ４の領域４ＢＢに記憶される。領域４ＡＡ
及び４ＢＢに取込まれたデータは同時に読出すことがで
き信号処理して良否の判定が行なわれる。図２にテスト
ステーションを３組設けた実施例を示す。テストステー
ションを３組設けた場合はメモリ４は記憶領域を４Ａ
Ａ，４ＢＢ，４ＣＣの３分割とし、論理和回路群７の論
理和回路は３個を１組とし、ピンエレクトロニクスＰＥ
１，ＰＥ２，ＰＥ３の各線路は３本を１組とし、３本間
隔で被試験ＩＣ１Ａ，１Ｂ，１Ｃの各ピンに接続する。
ピン切換手段は第１のテストステーションＴＳ１を除い
て他の２つのテストステーションＳＴ２，ＳＴ３と論理
和回路群７との間に接続する。
リ４の領域４ＡＡに記憶され、被試験ＩＣ１Ｂの出力デ
ータはメモリ４の領域４ＢＢに記憶される。領域４ＡＡ
及び４ＢＢに取込まれたデータは同時に読出すことがで
き信号処理して良否の判定が行なわれる。図２にテスト
ステーションを３組設けた実施例を示す。テストステー
ションを３組設けた場合はメモリ４は記憶領域を４Ａ
Ａ，４ＢＢ，４ＣＣの３分割とし、論理和回路群７の論
理和回路は３個を１組とし、ピンエレクトロニクスＰＥ
１，ＰＥ２，ＰＥ３の各線路は３本を１組とし、３本間
隔で被試験ＩＣ１Ａ，１Ｂ，１Ｃの各ピンに接続する。
ピン切換手段は第１のテストステーションＴＳ１を除い
て他の２つのテストステーションＳＴ２，ＳＴ３と論理
和回路群７との間に接続する。
【００１５】ピン切換手段６Ａは交互テスト型ＩＣ試験
装置として動作させる場合は点線の状態に切換え、同時
テスト型ＩＣ試験装置として動作させる場合は、被試験
ＩＣ１Ｂのピンに接続した線路を隣接する２番目の線路
に接続する状態に切換る。ピン切換手段６Ｂは交互テス
ト型ＩＣ試験装置として動作させる場合は点線の状態に
切換え、同時テスト型ＩＣ試験装置として動作させる場
合は被試験ＩＣ１Ｃのピンに接続した線路を３番目の線
路に接続した状態に切換る。
装置として動作させる場合は点線の状態に切換え、同時
テスト型ＩＣ試験装置として動作させる場合は、被試験
ＩＣ１Ｂのピンに接続した線路を隣接する２番目の線路
に接続する状態に切換る。ピン切換手段６Ｂは交互テス
ト型ＩＣ試験装置として動作させる場合は点線の状態に
切換え、同時テスト型ＩＣ試験装置として動作させる場
合は被試験ＩＣ１Ｃのピンに接続した線路を３番目の線
路に接続した状態に切換る。
【００１６】図３乃至図５にピン切換手段６の実施例を
示す。図３の例は各テストステーションＳＴ１及びＳＴ
２に設けたピンエレクトロニクスＰＥにリレー６Ａ，６
Ｂを設け、このリレー６Ａ，６Ｂの何れか一方をオンに
制御することによって被試験ＩＣ１Ａ（又は１Ｂ）のピ
ンを奇数信号路に接続するか、又は偶数信号路に接続す
るかの切換を行なうことができる。
示す。図３の例は各テストステーションＳＴ１及びＳＴ
２に設けたピンエレクトロニクスＰＥにリレー６Ａ，６
Ｂを設け、このリレー６Ａ，６Ｂの何れか一方をオンに
制御することによって被試験ＩＣ１Ａ（又は１Ｂ）のピ
ンを奇数信号路に接続するか、又は偶数信号路に接続す
るかの切換を行なうことができる。
【００１７】図３の例では被試験ＩＣ１Ａ（又は１Ｂ）
を支持するパフォーマンスボードにリレー６Ａ，６Ｂを
実装し、ピン切換手段６を構成した場合を示す。図４の
例ではピンエレクトロニクスＰＥのコンパレータ２Ａ及
び２Ｂの出力側にマルチプレクサ６ＡＡと６ＢＢを設
け、これらマルチプレクサ６ＡＡ及び６ＢＢによってピ
ン切換手段６を構成した場合を示す。
を支持するパフォーマンスボードにリレー６Ａ，６Ｂを
実装し、ピン切換手段６を構成した場合を示す。図４の
例ではピンエレクトロニクスＰＥのコンパレータ２Ａ及
び２Ｂの出力側にマルチプレクサ６ＡＡと６ＢＢを設
け、これらマルチプレクサ６ＡＡ及び６ＢＢによってピ
ン切換手段６を構成した場合を示す。
【００１８】
【発明の効果】以上説明したように、この発明によれば
ピン切換手段６を切換ることにより、交互テスト型ＩＣ
試験装置及び同時テスト型ＩＣ試験装置として動作させ
ることができる。従ってピン数がパフォーマンスボード
上の線路数に近いような多ピン型ＩＣの場合、或は被試
験ＩＣの交換に時間が掛る場合には交互テスト型ＩＣ試
験装置として動作させ、またピン数が少ないＩＣで試験
に要する時間がＩＣの交換時間が長く掛るＩＣの場合に
は同時テスト型ＩＣ試験装置として動作させることによ
り、それぞれのＩＣを効率よく試験することができる。
ピン切換手段６を切換ることにより、交互テスト型ＩＣ
試験装置及び同時テスト型ＩＣ試験装置として動作させ
ることができる。従ってピン数がパフォーマンスボード
上の線路数に近いような多ピン型ＩＣの場合、或は被試
験ＩＣの交換に時間が掛る場合には交互テスト型ＩＣ試
験装置として動作させ、またピン数が少ないＩＣで試験
に要する時間がＩＣの交換時間が長く掛るＩＣの場合に
は同時テスト型ＩＣ試験装置として動作させることによ
り、それぞれのＩＣを効率よく試験することができる。
【図１】この発明の一実施例を示すブロック図。
【図２】この発明の他の実施例を示すブロック図。
【図３】この発明に用いたピン切換手段の一例を示す接
続図。
続図。
【図４】図２と同様の接続図。
【図５】図２と同様の接続図。
【図６】従来の技術を説明するブロック図。
【図７】図６と同様のブロック図。
１Ａ，１Ｂ 被試験ＩＣ ２Ａ，２Ｂ コンパレータ ３ データセレクタ ４ メモリ ６ ピン切換手段 ７ 論理和回路群
Claims (1)
- 【請求項１】 Ａ．複数のテストステーションの各対応
するピン番号の線路が接続され、上記テストステーショ
ンの数に対応する数の論理和回路を１組とし、この１組
の論理和回路が複数組設けられて構成された論理和回路
群と、 Ｂ．上記テストステーションの個数に対応する数で記憶
領域が分割され、この分割された各記憶領域に上記組を
構成する各論理和回路の出力が与えられるメモリと、 Ｃ．上記テストステーションと上記論理和回路群との間
に挿入され、被試験ＩＣのピンに接続される線路を上記
組内の同一番号の線路に接続する状態と、異なる番号の
線路に接続する状態に切換るピン切換手段と、によって
構成したＩＣ試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01797392A JP3164316B2 (ja) | 1992-02-04 | 1992-02-04 | Ｉｃ試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01797392A JP3164316B2 (ja) | 1992-02-04 | 1992-02-04 | Ｉｃ試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05215815A JPH05215815A (ja) | 1993-08-27 |
| JP3164316B2 true JP3164316B2 (ja) | 2001-05-08 |
Family
ID=11958677
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01797392A Expired - Fee Related JP3164316B2 (ja) | 1992-02-04 | 1992-02-04 | Ｉｃ試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3164316B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE60001254T2 (de) * | 2000-06-16 | 2003-07-10 | Agilent Technologies Inc | Testgerät für integrierte Schaltungen mit Multiportprüffunktionalität |
| US8547125B2 (en) * | 2010-01-26 | 2013-10-01 | Advantest Corporation | Test apparatus and test module |
-
1992
- 1992-02-04 JP JP01797392A patent/JP3164316B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05215815A (ja) | 1993-08-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010123 |
|
| R250 | Receipt of annual fees |
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