JPH05256914A - テスト回路 - Google Patents
テスト回路Info
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- JPH05256914A JPH05256914A JP4053504A JP5350492A JPH05256914A JP H05256914 A JPH05256914 A JP H05256914A JP 4053504 A JP4053504 A JP 4053504A JP 5350492 A JP5350492 A JP 5350492A JP H05256914 A JPH05256914 A JP H05256914A
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- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 テストに要する時間とコストを低減させる。
【構成】 選択信号に応じて、半導体集積回路装置に内
蔵されている各々が同一機能の複数個の機能ブロックの
うちの１個の機能ブロックを選択できるとともに同一機
能のすべての機能ブロックを同時に選択することのでき
る選択手段Ｓと、選択された機能ブロックにデータ信号
を入力するためのデータ入力手段６と、１個の機能ブロ
ックが選択されている時にこの機能ブロックにデータ信
号を入力した際に得られる機能ブロックからの出力デー
タ信号を出力するためのデータ出力手段６と、同一機能
のすべての機能ブロックが選択されている時に、同一機
能のすべての機能ブロックに同一のデータ信号を入力し
た際に得られる機能ブロックからの出力データ信号の値
がすべて同一かどうかを判定する判定手段ＶＣｉ（ｉ＝
０，…７）と、を備え、選択手段及び判定手段はともに
半導体集積回路装置に内蔵されていることを特徴とす
る。
蔵されている各々が同一機能の複数個の機能ブロックの
うちの１個の機能ブロックを選択できるとともに同一機
能のすべての機能ブロックを同時に選択することのでき
る選択手段Ｓと、選択された機能ブロックにデータ信号
を入力するためのデータ入力手段６と、１個の機能ブロ
ックが選択されている時にこの機能ブロックにデータ信
号を入力した際に得られる機能ブロックからの出力デー
タ信号を出力するためのデータ出力手段６と、同一機能
のすべての機能ブロックが選択されている時に、同一機
能のすべての機能ブロックに同一のデータ信号を入力し
た際に得られる機能ブロックからの出力データ信号の値
がすべて同一かどうかを判定する判定手段ＶＣｉ（ｉ＝
０，…７）と、を備え、選択手段及び判定手段はともに
半導体集積回路装置に内蔵されていることを特徴とす
る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置に
内蔵されている同一機能の複数の機能ブロックをテスト
するテスト回路に関する。
内蔵されている同一機能の複数の機能ブロックをテスト
するテスト回路に関する。
【０００２】
【従来の技術】従来のテスト回路の構成を図６に示す。
このテスト回路は、半導体集積回路装置に内蔵されてい
る複数（図面上で３個）の同一機能の機能ブロックＡｉ
（ｉ＝１，２，３）が正しい機能を有しているかどうか
をテストするものであって、セレクタ６１とセレクタ６
２とを有している。これらの機能ブロックＡ１，Ａ２，
Ａ３をテストする場合は、まずセレクタ６１及び６２に
よってテストすべき１個の機能ブロック、例えば機能ブ
ロックＡ１を選択する。そして半導体集積回路装置（Ｌ
ＳＩ）の入力端子ＩＮを介してテストデータを、選択さ
れた機能ブロックＡ１に送って動作させ、この機能ブロ
ックＡ１の出力をセレクタ６２及び半導体集積回路装置
の出力端子ＯＵＴを介して出力し、この出力を図示しな
い外部のＬＳＩテスタ等で期待値と比較することによっ
て、選択された機能ブロックＡ１の機能が正常かどうか
を判断する。これを順次各々機能ブロックＡ２，Ａ３に
対しても行って機能確認を終了する。
このテスト回路は、半導体集積回路装置に内蔵されてい
る複数（図面上で３個）の同一機能の機能ブロックＡｉ
（ｉ＝１，２，３）が正しい機能を有しているかどうか
をテストするものであって、セレクタ６１とセレクタ６
２とを有している。これらの機能ブロックＡ１，Ａ２，
Ａ３をテストする場合は、まずセレクタ６１及び６２に
よってテストすべき１個の機能ブロック、例えば機能ブ
ロックＡ１を選択する。そして半導体集積回路装置（Ｌ
ＳＩ）の入力端子ＩＮを介してテストデータを、選択さ
れた機能ブロックＡ１に送って動作させ、この機能ブロ
ックＡ１の出力をセレクタ６２及び半導体集積回路装置
の出力端子ＯＵＴを介して出力し、この出力を図示しな
い外部のＬＳＩテスタ等で期待値と比較することによっ
て、選択された機能ブロックＡ１の機能が正常かどうか
を判断する。これを順次各々機能ブロックＡ２，Ａ３に
対しても行って機能確認を終了する。
【０００３】
【発明が解決しようとする課題】このような従来のテス
ト回路においては、機能ブロックを個々にテストするた
め、機能ブロックの数が増加すればするほど、テストに
要する時間も増加し、テストに要するコストも増加する
という問題があった。
ト回路においては、機能ブロックを個々にテストするた
め、機能ブロックの数が増加すればするほど、テストに
要する時間も増加し、テストに要するコストも増加する
という問題があった。
【０００４】又、今後は半導体集積回路装置に内蔵され
る機能ブロックの個数も増えて行くと予想され、従来の
テスト回路ではテストに要する時間が増大し、テストに
要するコストも増大することになる。
る機能ブロックの個数も増えて行くと予想され、従来の
テスト回路ではテストに要する時間が増大し、テストに
要するコストも増大することになる。
【０００５】本発明は上記事情を考慮してなされたもの
であって、テストに要する時間を可及的に低減させるこ
とのできるテスト回路を提供することを目的とする。
であって、テストに要する時間を可及的に低減させるこ
とのできるテスト回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】第１の発明によるテスト
回路は、選択信号に応じて、半導体集積回路装置に内蔵
されている各々が同一機能の複数個の機能ブロックのう
ちの１個の機能ブロックを選択できるとともに同一機能
のすべての機能ブロックを同時に選択することのできる
選択手段と、選択された機能ブロックにデータ信号を入
力するためのデータ入力手段と、１個の機能ブロックが
選択されている時にこの機能ブロックにデータ信号を入
力した際に得られる前記機能ブロックからの出力データ
信号を出力するためのデータ出力手段と、同一機能のす
べての機能ブロックが選択されている時に前記同一機能
のすべての機能ブロックに同一のデータ信号を入力した
際に得られる前記機能ブロックからの出力データ信号の
値がすべて同一かどうかを判定する判定手段と、を備
え、前記選択手段及び判定手段はともに前記半導体集積
回路装置に内蔵されていることを特徴とする。
回路は、選択信号に応じて、半導体集積回路装置に内蔵
されている各々が同一機能の複数個の機能ブロックのう
ちの１個の機能ブロックを選択できるとともに同一機能
のすべての機能ブロックを同時に選択することのできる
選択手段と、選択された機能ブロックにデータ信号を入
力するためのデータ入力手段と、１個の機能ブロックが
選択されている時にこの機能ブロックにデータ信号を入
力した際に得られる前記機能ブロックからの出力データ
信号を出力するためのデータ出力手段と、同一機能のす
べての機能ブロックが選択されている時に前記同一機能
のすべての機能ブロックに同一のデータ信号を入力した
際に得られる前記機能ブロックからの出力データ信号の
値がすべて同一かどうかを判定する判定手段と、を備
え、前記選択手段及び判定手段はともに前記半導体集積
回路装置に内蔵されていることを特徴とする。
【０００７】第２の発明によるテスト回路は、選択信号
に応じて、半導体集積回路装置に内蔵されている、同一
機能の機能ブロックからなる複数組の集合のうち１組の
集合を選択し、選択された集合内のすべての機能ブロッ
クをイネーブルにする選択手段と、前記選択された集合
内のすべての機能ブロックにデータ信号を入力するため
のデータ入力手段と、前記選択された集合内の少なくと
も１つの機能ブロックからの出力データ信号を出力する
ためのデータ出力手段と、前記選択された集合内のすべ
ての機能ブロックからの出力データ信号の値がすべて同
一かどうかを判定する判定手段と、を備え、前記選択手
段及び判定手段はともに前記半導体集積回路装置内に内
蔵されていることを特徴とする。
に応じて、半導体集積回路装置に内蔵されている、同一
機能の機能ブロックからなる複数組の集合のうち１組の
集合を選択し、選択された集合内のすべての機能ブロッ
クをイネーブルにする選択手段と、前記選択された集合
内のすべての機能ブロックにデータ信号を入力するため
のデータ入力手段と、前記選択された集合内の少なくと
も１つの機能ブロックからの出力データ信号を出力する
ためのデータ出力手段と、前記選択された集合内のすべ
ての機能ブロックからの出力データ信号の値がすべて同
一かどうかを判定する判定手段と、を備え、前記選択手
段及び判定手段はともに前記半導体集積回路装置内に内
蔵されていることを特徴とする。
【０００８】
【作用】このように構成された第１の発明のテスト回路
によれば、まず、選択手段に１個の機能ブロックを選択
し、この選択された機能ブロックにデータ入力手段を介
してデータを入力し、この時得られる出力信号を、出力
手段を介して半導体集積回路装置の外部に出力し、この
出力と期待値とを比較することによって選択された機能
ブロックが正常であるかどうかを外部のテスタ等によっ
て判定する。
によれば、まず、選択手段に１個の機能ブロックを選択
し、この選択された機能ブロックにデータ入力手段を介
してデータを入力し、この時得られる出力信号を、出力
手段を介して半導体集積回路装置の外部に出力し、この
出力と期待値とを比較することによって選択された機能
ブロックが正常であるかどうかを外部のテスタ等によっ
て判定する。
【０００９】正常な場合は、選択手段によって同一機能
のすべての機能ブロックを同時に選択し、この選択され
たすべての機能ブロックにデータ入力手段を介して同一
のデータ信号を入力する。この時得られる機能ブロック
の出力信号がすべて同一かどうかを判定手段によって判
定する。同一と判定されれば、同一機能のすべての機能
ブロックは正常であり、同一でないと判定されれば不良
の機能ブロックが存在していることになる。これによ
り、同一機能の機能ブロックをすべて同時にテストする
ことが可能となり、テストに要する時間とコストを可及
的に減少させることができる。
のすべての機能ブロックを同時に選択し、この選択され
たすべての機能ブロックにデータ入力手段を介して同一
のデータ信号を入力する。この時得られる機能ブロック
の出力信号がすべて同一かどうかを判定手段によって判
定する。同一と判定されれば、同一機能のすべての機能
ブロックは正常であり、同一でないと判定されれば不良
の機能ブロックが存在していることになる。これによ
り、同一機能の機能ブロックをすべて同時にテストする
ことが可能となり、テストに要する時間とコストを可及
的に減少させることができる。
【００１０】又このように構成された第２の発明のテス
ト回路によれば、選択手段によって同一機能の機能ブロ
ックからなる１組の集合が選択され、選択された集合内
の機能ブロックすべてがイネーブルにされる。この時、
データ信号（テスト信号）がデータ入力手段を少なくし
て外部から入力されると、このデータ信号はイネーブル
にされた機能ブロックに送られる。すなわち、イネーブ
ルにされた機能ブロックには同一のデータ信号が送られ
ることになる。そして、イネーブルにされた機能ブロッ
クからの出力データ信号の値が同一かどうかが判定手段
によって判定される。同一と判定されれば同一機能のす
べての機能ブロックはすべて正常であるか、すべて異常
であるかのどちらかである。この時、イネーブルにされ
た同一機能の機能ブロックの中から少なくとも１つの機
能ブロックの出力データ信号がデータ出力手段を介して
外部出力されるから、この出力データ信号を外部に設け
られているＬＳＩテスタ等によって期待値と比較するこ
とによって、同一機能のすべての機能ブロックが正常で
あるか異常であるかを判定することができる。又、判定
手段によって同一でないと判定された場合は、不良の機
能ブロックが存在していることになる。
ト回路によれば、選択手段によって同一機能の機能ブロ
ックからなる１組の集合が選択され、選択された集合内
の機能ブロックすべてがイネーブルにされる。この時、
データ信号（テスト信号）がデータ入力手段を少なくし
て外部から入力されると、このデータ信号はイネーブル
にされた機能ブロックに送られる。すなわち、イネーブ
ルにされた機能ブロックには同一のデータ信号が送られ
ることになる。そして、イネーブルにされた機能ブロッ
クからの出力データ信号の値が同一かどうかが判定手段
によって判定される。同一と判定されれば同一機能のす
べての機能ブロックはすべて正常であるか、すべて異常
であるかのどちらかである。この時、イネーブルにされ
た同一機能の機能ブロックの中から少なくとも１つの機
能ブロックの出力データ信号がデータ出力手段を介して
外部出力されるから、この出力データ信号を外部に設け
られているＬＳＩテスタ等によって期待値と比較するこ
とによって、同一機能のすべての機能ブロックが正常で
あるか異常であるかを判定することができる。又、判定
手段によって同一でないと判定された場合は、不良の機
能ブロックが存在していることになる。
【００１１】これにより、同一機能の機能ブロックをす
べて同時にテストすることが可能となり、テストに要す
る時間とコストを可及的に減少させることができる。
べて同時にテストすることが可能となり、テストに要す
る時間とコストを可及的に減少させることができる。
【００１２】
【実施例】第１の発明によるテスト回路の一実施例の構
成を図１に示す。この実施例のテスト回路はセレクタ３
と、電圧比較回路ＶＣｉ（ｉ＝０，…７）と、ＯＲ回路
とを備えており、テストすべき複数個（この実施例では
３個）のメモリブロックＡ１，Ａ２，Ａ３とともに半導
体集積回路装置に内蔵されている。
成を図１に示す。この実施例のテスト回路はセレクタ３
と、電圧比較回路ＶＣｉ（ｉ＝０，…７）と、ＯＲ回路
とを備えており、テストすべき複数個（この実施例では
３個）のメモリブロックＡ１，Ａ２，Ａ３とともに半導
体集積回路装置に内蔵されている。
【００１３】セレクタ３は、選択信号Ｓ０，Ｓ１に基づ
いて３個のメモリブロックＡ１，Ａ２，Ａ３のうちの１
個を選択するか又は全てのメモリブロックＡ１，Ａ２，
Ａ３を選択する。すなわち、例えばメモリブロックＡ
１，Ａ２，Ａ３のうちＡ１が選択される場合はメモリブ
ロックＡ１に入力されるチップ・セレクト入力信号バー
ＣＳをアクティブにし、全てのメモリブロックＡ１，Ａ
２，Ａ３が選択される場合は各メモリブロックＡｉ（ｉ
＝１，２，３）に入力されるチップ・セレクト入力信号
バーＣＳをアクティブにする。選択された各メモリブロ
ックＡｉはライトイネーブル入力信号バーＷＲがアクテ
ィブの時に、データバス１０を介して８ビットのデータ
Ｄ０，Ｄ１，…Ｄ７が入力されると、アドレスバス（図
示せず）を介して入力されたアドレス信号に対応するメ
モリセルに上記データを記憶する。又、選択された各メ
モリブロックＡｉは出力イネーブル入力信号バーＯＥが
アクティブの時にアドレスバスを介して入力されたアド
レス信号に対応するメモリセルに記憶されている８ビッ
トのデータＤ０，Ｄ１，…，Ｄ７をデータバス１０に送
る。
いて３個のメモリブロックＡ１，Ａ２，Ａ３のうちの１
個を選択するか又は全てのメモリブロックＡ１，Ａ２，
Ａ３を選択する。すなわち、例えばメモリブロックＡ
１，Ａ２，Ａ３のうちＡ１が選択される場合はメモリブ
ロックＡ１に入力されるチップ・セレクト入力信号バー
ＣＳをアクティブにし、全てのメモリブロックＡ１，Ａ
２，Ａ３が選択される場合は各メモリブロックＡｉ（ｉ
＝１，２，３）に入力されるチップ・セレクト入力信号
バーＣＳをアクティブにする。選択された各メモリブロ
ックＡｉはライトイネーブル入力信号バーＷＲがアクテ
ィブの時に、データバス１０を介して８ビットのデータ
Ｄ０，Ｄ１，…Ｄ７が入力されると、アドレスバス（図
示せず）を介して入力されたアドレス信号に対応するメ
モリセルに上記データを記憶する。又、選択された各メ
モリブロックＡｉは出力イネーブル入力信号バーＯＥが
アクティブの時にアドレスバスを介して入力されたアド
レス信号に対応するメモリセルに記憶されている８ビッ
トのデータＤ０，Ｄ１，…，Ｄ７をデータバス１０に送
る。
【００１４】各電圧比較回路ＶＣｉ（ｉ＝０，１，…
７）は３個のメモリブロックＡ１，Ａ２，Ａ３から送ら
れてくるｉ番目のデータＤｉが全て同じ場合には“Ｌ”
レベルの信号を出力し、１つでも異なる場合（この時の
電圧比較回路ＶＣｉの入力は“Ｈ”レベルと“Ｌ”レベ
ルと中間レベルとなる。）は“Ｈ”レベルの信号を出力
する。この電圧比較回路ＶＣｉの一具体例を図２に示
す。この図２に示す電圧比較回路ＶＣｉはコンパレータ
Ｃ１，Ｃ２と、Exclusive ＮＯＲ回路ＥＸＮＯＲとを有
しており、入力データＤｉのレベルが４．５Ｖよりも大
きいか、又は０．４Ｖよりも小さい場合（メモリブロッ
クＡ１，Ａ２，Ａ３からの信号がすべて同じ場合）に、
その出力Ｅｉのレベルを“Ｌ”とし、入力データＤｉの
レベルが０．４Ｖと４．５Ｖの間にある場合（メモリブ
ロックＡ１，Ａ２，Ａ３からの信号が１つでも異なる場
合）に、その出力Ｅｉのレベルを“Ｈ”とする。ＯＲ回
路は電圧比較回路ＶＣ０，ＶＣ１，…ＶＣ７の出力の論
理和演算を行う。
７）は３個のメモリブロックＡ１，Ａ２，Ａ３から送ら
れてくるｉ番目のデータＤｉが全て同じ場合には“Ｌ”
レベルの信号を出力し、１つでも異なる場合（この時の
電圧比較回路ＶＣｉの入力は“Ｈ”レベルと“Ｌ”レベ
ルと中間レベルとなる。）は“Ｈ”レベルの信号を出力
する。この電圧比較回路ＶＣｉの一具体例を図２に示
す。この図２に示す電圧比較回路ＶＣｉはコンパレータ
Ｃ１，Ｃ２と、Exclusive ＮＯＲ回路ＥＸＮＯＲとを有
しており、入力データＤｉのレベルが４．５Ｖよりも大
きいか、又は０．４Ｖよりも小さい場合（メモリブロッ
クＡ１，Ａ２，Ａ３からの信号がすべて同じ場合）に、
その出力Ｅｉのレベルを“Ｌ”とし、入力データＤｉの
レベルが０．４Ｖと４．５Ｖの間にある場合（メモリブ
ロックＡ１，Ａ２，Ａ３からの信号が１つでも異なる場
合）に、その出力Ｅｉのレベルを“Ｈ”とする。ＯＲ回
路は電圧比較回路ＶＣ０，ＶＣ１，…ＶＣ７の出力の論
理和演算を行う。
【００１５】次に本実施例の作用を説明する。まず、各
々のメモリブロックＡｉの入出力線が切れていないかど
うかを確認するために、個々に１アドレスのみ、書込み
及び読出しを行う。その後、選択信号Ｓ０，Ｓ１を入力
して３個のメモリブロックＡ１，Ａ２，Ａ３の中から一
つのメモリブロック例えばＡ１をセレクタＳによって選
択する。すると選択されたメモリブロックＡ１へのチッ
プ・セレクト入力信号バーＣＳがアクティブになる。こ
の時、ライトイネーブル信号バーＷＲをアクティブにし
て選択されたメモリブロックＡ１のアドレス信号に対応
するセルに８ビットのデータを書込む。次にライトイネ
ーブル信号バーＷＲを非アクティブにし、出力イネーブ
ル信号バーＯＥをアクティブにして上記セルに記憶され
ているデータを読出す。このデータの読出しは、データ
入出力ピン６を介して行われる。そして読出したデータ
を図示しないＬＳＩテスタ等によって期待値と比較する
ことにより、選択されたメモリブロックＡ１が正常であ
ることを確認する。
々のメモリブロックＡｉの入出力線が切れていないかど
うかを確認するために、個々に１アドレスのみ、書込み
及び読出しを行う。その後、選択信号Ｓ０，Ｓ１を入力
して３個のメモリブロックＡ１，Ａ２，Ａ３の中から一
つのメモリブロック例えばＡ１をセレクタＳによって選
択する。すると選択されたメモリブロックＡ１へのチッ
プ・セレクト入力信号バーＣＳがアクティブになる。こ
の時、ライトイネーブル信号バーＷＲをアクティブにし
て選択されたメモリブロックＡ１のアドレス信号に対応
するセルに８ビットのデータを書込む。次にライトイネ
ーブル信号バーＷＲを非アクティブにし、出力イネーブ
ル信号バーＯＥをアクティブにして上記セルに記憶され
ているデータを読出す。このデータの読出しは、データ
入出力ピン６を介して行われる。そして読出したデータ
を図示しないＬＳＩテスタ等によって期待値と比較する
ことにより、選択されたメモリブロックＡ１が正常であ
ることを確認する。
【００１６】次に、所定の選択信号Ｓ０，Ｓ１を入力す
ることにより、セレクタＳによって全てのメモリブロッ
クＡ１，Ａ２，Ａ３のチップ・セレクト信号バーＣＳを
アクティブにする。その後、バーＯＥ信号を非アクティ
ブ、バーＷＲ信号をアクティブにして、データ入出力ピ
ン６から８ビットのデータＤ０，Ｄ１，…Ｄ８を入力し
て、各メモリブロックＡｉのアドレス信号に対応する８
個のセルに上記データＤ０，Ｄ１，…Ｄ７を書込む。そ
して、バーＷＲ信号を非アクティブ、バーＯＥをアクテ
ィブにして上記各メモリブロックＡｉの各々の上記８個
のセルからデータを読み出し、この読出したデータをデ
ータバス１０上に出力する。すると、メモリブロックＡ
１，Ａ２，Ａ３から出力された各ｉ番目のデータＤｉが
データバス１０上でショートした状態となる。このショ
ートした状態のｉ番目のデータＤｉはデータバス１０を
介して電圧比較回路ＶＣｉに送られる。
ることにより、セレクタＳによって全てのメモリブロッ
クＡ１，Ａ２，Ａ３のチップ・セレクト信号バーＣＳを
アクティブにする。その後、バーＯＥ信号を非アクティ
ブ、バーＷＲ信号をアクティブにして、データ入出力ピ
ン６から８ビットのデータＤ０，Ｄ１，…Ｄ８を入力し
て、各メモリブロックＡｉのアドレス信号に対応する８
個のセルに上記データＤ０，Ｄ１，…Ｄ７を書込む。そ
して、バーＷＲ信号を非アクティブ、バーＯＥをアクテ
ィブにして上記各メモリブロックＡｉの各々の上記８個
のセルからデータを読み出し、この読出したデータをデ
ータバス１０上に出力する。すると、メモリブロックＡ
１，Ａ２，Ａ３から出力された各ｉ番目のデータＤｉが
データバス１０上でショートした状態となる。このショ
ートした状態のｉ番目のデータＤｉはデータバス１０を
介して電圧比較回路ＶＣｉに送られる。
【００１７】この時、全てのメモリブロックＡ１，Ａ
２，Ａ３が正常であればデータバス１０上の各ｉ番目の
データＤｉのレベルは“Ｈ”レベルもしくは“Ｌ”レベ
ルとなるが、１つでもメモリブロックが不良であれば、
データバス１０上にあるデータのレベルが“Ｌ”レベル
と“Ｈ”レベルの中間レベルとなる。
２，Ａ３が正常であればデータバス１０上の各ｉ番目の
データＤｉのレベルは“Ｈ”レベルもしくは“Ｌ”レベ
ルとなるが、１つでもメモリブロックが不良であれば、
データバス１０上にあるデータのレベルが“Ｌ”レベル
と“Ｈ”レベルの中間レベルとなる。
【００１８】したがって、すべてのメモリブロックＡ
１，Ａ２，Ａ３が正常であれば各電圧比較回路ＶＣｉ
（ｉ＝０，…７）に入力されるデータＤｉは“Ｈ”レベ
ル又は“Ｌ”レベルとなり、電圧比較回路ＶＣｉの出力
Ｅｉは“Ｌ”レベルとなる。又、あるメモリブロックの
セルが不良であれば、ある電圧比較回路ＶＣｊに入力さ
れるデータＤｊが“Ｌ”と“Ｈ”の中間レベルとなるか
ら、この電圧比較回路ＶＣｊの出力Ｅｊは“Ｈ”レベル
となる。これにより全てのメモリブロックＡ１，Ａ２，
Ａ３が正常であれば、電圧比較回路ＶＣｉ（ｉ＝０，
１，…７）からの出力信号Ｅｉがすべて“Ｌ”レベルと
なるからＯＲ回路ＯＲの出力も“Ｌ”レベルとなり、
又、あるメモリブロックのセルが不良であれば、ＯＲ回
路ＯＲの出力は“Ｈ”となる。
１，Ａ２，Ａ３が正常であれば各電圧比較回路ＶＣｉ
（ｉ＝０，…７）に入力されるデータＤｉは“Ｈ”レベ
ル又は“Ｌ”レベルとなり、電圧比較回路ＶＣｉの出力
Ｅｉは“Ｌ”レベルとなる。又、あるメモリブロックの
セルが不良であれば、ある電圧比較回路ＶＣｊに入力さ
れるデータＤｊが“Ｌ”と“Ｈ”の中間レベルとなるか
ら、この電圧比較回路ＶＣｊの出力Ｅｊは“Ｈ”レベル
となる。これにより全てのメモリブロックＡ１，Ａ２，
Ａ３が正常であれば、電圧比較回路ＶＣｉ（ｉ＝０，
１，…７）からの出力信号Ｅｉがすべて“Ｌ”レベルと
なるからＯＲ回路ＯＲの出力も“Ｌ”レベルとなり、
又、あるメモリブロックのセルが不良であれば、ＯＲ回
路ＯＲの出力は“Ｈ”となる。
【００１９】以上述べたように本実施例によればすべて
のメモリブロックＡ１，Ａ２，Ａ３を同時にテストする
ことが可能となり、従来の場合に比べてテストに要する
時間及びコストを低減させることができる。
のメモリブロックＡ１，Ａ２，Ａ３を同時にテストする
ことが可能となり、従来の場合に比べてテストに要する
時間及びコストを低減させることができる。
【００２０】次に第２の発明によるテスト回路の第１の
実施例の構成を図３に示す。この実施例のテスト回路は
テスト選択回路３１と、セレクタ３３と、データ比較回
路３５と、セレクタ３７とを備えており、テストすべき
複数個の機能ブロック（例えばメモリ）Ａ１，Ａ２，Ａ
３，Ｂ１，Ｂ２，Ｃ１，Ｃ２とともに半導体集積回路装
置に内蔵されている。なお、機能ブロックＡ１，Ａ２，
Ａ３は各々同一機能を有しており、機能ブロックＢ１と
Ｂ２、及び機能ブロックＣ１とＣ２は各々同一機能を有
している。
実施例の構成を図３に示す。この実施例のテスト回路は
テスト選択回路３１と、セレクタ３３と、データ比較回
路３５と、セレクタ３７とを備えており、テストすべき
複数個の機能ブロック（例えばメモリ）Ａ１，Ａ２，Ａ
３，Ｂ１，Ｂ２，Ｃ１，Ｃ２とともに半導体集積回路装
置に内蔵されている。なお、機能ブロックＡ１，Ａ２，
Ａ３は各々同一機能を有しており、機能ブロックＢ１と
Ｂ２、及び機能ブロックＣ１とＣ２は各々同一機能を有
している。
【００２１】テスト選択回路３１は、テスト指示信号に
基づいて動作し、機能ブロック選択信号に応じて同一機
能の機能ブロック、例えば機能ブロックＡ１，Ａ２，Ａ
３をイネーブル状態にする。セレクタ３３はイネーブル
状態にされた機能ブロックに入力データを送る。データ
比較回路３５は例えば図４に示すようにインバータ回路
４１，ＡＮＤ回路４２ａ，４２ｂ，４２ｃ，４２ｄ，４
２ｅ，４２ｆ，ＯＲ回路４３ａ，４３ｂ，４３ｃ、及び
Exclusive ＯＲ回路４５を有しており、送信されるデー
タ比較回路テスト指示信号に基づいて動作し、イネーブ
ル状態にされた各機能ブロック（例えばＡ１，Ａ２，Ａ
３）からの出力データ信号（例えばＡＯ１，ＡＯ２，Ａ
Ｏ３）の値が同一かどうかを比較し、同一でない場合に
不良検知信号を外部に出力する。なお、このデータ比較
回路３５においては、データ比較回路テスト用データ
（各種のパターンデータ）はセレクタ３３を介して入力
され、セレクタ３７を介して出力されるデータ比較回路
テスト用データ出力と不良検知信号とに基づいて図示し
ない外部のＬＳＩテスタ等によってデータ比較回路３５
が正常に動作するかどうかを検出するのに用いられる。
セレクタ３７はテスト選択回路３１からの指令信号に基
づいて動作し、イネーブル状態にされた機能ブロックの
うち１つの機能ブロックからの出力データ信号を外部に
出力する。
基づいて動作し、機能ブロック選択信号に応じて同一機
能の機能ブロック、例えば機能ブロックＡ１，Ａ２，Ａ
３をイネーブル状態にする。セレクタ３３はイネーブル
状態にされた機能ブロックに入力データを送る。データ
比較回路３５は例えば図４に示すようにインバータ回路
４１，ＡＮＤ回路４２ａ，４２ｂ，４２ｃ，４２ｄ，４
２ｅ，４２ｆ，ＯＲ回路４３ａ，４３ｂ，４３ｃ、及び
Exclusive ＯＲ回路４５を有しており、送信されるデー
タ比較回路テスト指示信号に基づいて動作し、イネーブ
ル状態にされた各機能ブロック（例えばＡ１，Ａ２，Ａ
３）からの出力データ信号（例えばＡＯ１，ＡＯ２，Ａ
Ｏ３）の値が同一かどうかを比較し、同一でない場合に
不良検知信号を外部に出力する。なお、このデータ比較
回路３５においては、データ比較回路テスト用データ
（各種のパターンデータ）はセレクタ３３を介して入力
され、セレクタ３７を介して出力されるデータ比較回路
テスト用データ出力と不良検知信号とに基づいて図示し
ない外部のＬＳＩテスタ等によってデータ比較回路３５
が正常に動作するかどうかを検出するのに用いられる。
セレクタ３７はテスト選択回路３１からの指令信号に基
づいて動作し、イネーブル状態にされた機能ブロックの
うち１つの機能ブロックからの出力データ信号を外部に
出力する。
【００２２】次に、この第１の実施例の動作を説明す
る。先ず、テスト指示信号が入力されるとテスト選択回
路３１が動作する。次に機能ブロック選択信号としてデ
ータ比較回路３５を選択する選択信号がテスト選択回路
３１に入力されると、テスト選択回路３１からデータ比
較回路３５にテスト指示信号（この時の値は“Ｈ”）が
送られて、データ比較回路３５がテストモードとなる。
この時、セレクタ３３にテストデータが入力される。こ
のテストデータはデータ比較回路３５に送られて、デー
タ比較回路３５が正常かどうかテストされる。このテス
トはテストデータのパターンを色々変えることによって
セレクタ３７を介して出力されるデータ比較回路３５の
出力データとExclusive ＯＲ回路４５の出力とに基づい
て行われる。
る。先ず、テスト指示信号が入力されるとテスト選択回
路３１が動作する。次に機能ブロック選択信号としてデ
ータ比較回路３５を選択する選択信号がテスト選択回路
３１に入力されると、テスト選択回路３１からデータ比
較回路３５にテスト指示信号（この時の値は“Ｈ”）が
送られて、データ比較回路３５がテストモードとなる。
この時、セレクタ３３にテストデータが入力される。こ
のテストデータはデータ比較回路３５に送られて、デー
タ比較回路３５が正常かどうかテストされる。このテス
トはテストデータのパターンを色々変えることによって
セレクタ３７を介して出力されるデータ比較回路３５の
出力データとExclusive ＯＲ回路４５の出力とに基づい
て行われる。
【００２３】次にデータ比較回路３５が正常であると検
出された後、機能ブロックＡ１，Ａ２，Ａ３が選択され
る機能ブロック選択信号をテスト選択回路３１に入力す
るとともに、テストデータをセレクタ３３に入力する
と、機能ブロックＡ１，Ａ２，Ａ３がイネーブル状態に
なるとともに入力されたテストデータはセレクタ３３を
介して機能ブロックＡ１，Ａ２，Ａ３に送られる。この
時、機能ブロックＡ１，Ａ２，Ａ３には同一テストデー
タが送られたことになる。
出された後、機能ブロックＡ１，Ａ２，Ａ３が選択され
る機能ブロック選択信号をテスト選択回路３１に入力す
るとともに、テストデータをセレクタ３３に入力する
と、機能ブロックＡ１，Ａ２，Ａ３がイネーブル状態に
なるとともに入力されたテストデータはセレクタ３３を
介して機能ブロックＡ１，Ａ２，Ａ３に送られる。この
時、機能ブロックＡ１，Ａ２，Ａ３には同一テストデー
タが送られたことになる。
【００２４】一方、機能ブロックＡ１，Ａ２，Ａ３から
出力されるデータ信号Ａ０１，Ａ０２，Ａ０３はデータ
比較回路３５に送られて、それらの値がすべて等しいか
どうかを比較され、同一でない場合に不良検知信号を外
部に出力する。この時、機能ブロックＡ１，Ａ２，Ａ３
のうち少なくとも１個もしくは２個が正常でないと判断
される。しかし、イネーブル状態にされた機能ブロック
すべてが正常でない場合には不良検知信号は出力されな
いため、イネーブル状態にされた機能ブロックのうち、
１つの機能ブロック、例えばＡ１の出力データをセレク
タ３７を介して外部に出力し、ＬＳＴテスタ等によって
機能ブロックＡ１が正常かどうかを判定することによっ
てイネーブル状態にされた機能ブロックＡ１，Ａ２，Ａ
３がすべて正常かどうかを判定する。同様にして機能ブ
ロックＢ１，Ｂ２及び機能ブロックＣ１，Ｃ２が正常か
どうかをテストすることができる。
出力されるデータ信号Ａ０１，Ａ０２，Ａ０３はデータ
比較回路３５に送られて、それらの値がすべて等しいか
どうかを比較され、同一でない場合に不良検知信号を外
部に出力する。この時、機能ブロックＡ１，Ａ２，Ａ３
のうち少なくとも１個もしくは２個が正常でないと判断
される。しかし、イネーブル状態にされた機能ブロック
すべてが正常でない場合には不良検知信号は出力されな
いため、イネーブル状態にされた機能ブロックのうち、
１つの機能ブロック、例えばＡ１の出力データをセレク
タ３７を介して外部に出力し、ＬＳＴテスタ等によって
機能ブロックＡ１が正常かどうかを判定することによっ
てイネーブル状態にされた機能ブロックＡ１，Ａ２，Ａ
３がすべて正常かどうかを判定する。同様にして機能ブ
ロックＢ１，Ｂ２及び機能ブロックＣ１，Ｃ２が正常か
どうかをテストすることができる。
【００２５】なお、上記実施例においては、機能ブロッ
クがテストされる時は、テスト選択回路３１からデータ
比較回路３５に送出されるデータ比較回路テスト指示信
号の値は“Ｌ”となっているものとする。
クがテストされる時は、テスト選択回路３１からデータ
比較回路３５に送出されるデータ比較回路テスト指示信
号の値は“Ｌ”となっているものとする。
【００２６】以上述べたように本実施例によれば同一機
能の機能ブロックを同時にテストすることが可能とな
り、テストに要する時間を短縮することができるととも
にコストを低減させることができる。
能の機能ブロックを同時にテストすることが可能とな
り、テストに要する時間を短縮することができるととも
にコストを低減させることができる。
【００２７】次に第２の発明のテスト回路の第２の実施
例の構成を図５に示す。この実施例のテスト回路は図３
に示す第１の実施例のテスト回路において、テスト選択
回路３１及びセレクタ３７の代りにテスト選択回路３１
Ａ及びセレクタ３７Ａを設けたものである。図５におい
てテスト選択回路３１Ａに入力されるテスト方式選択信
号は、同一機能の機能ブロックすべてをテストするか、
又は個々にテストするかを選択する信号である。同一機
能の機能ブロックのすべてをテストする場合の動作は図
３に示す第１の実施例と同一の動作をする。同一機能の
機能ブロックを個々にテストする場合を意味するテスト
方式選択信号がテスト選択回路３１Ａに入力されると、
選択指令信号がセレクタ３７Ａに送られて、イネーブル
にされて同一機能の機能ブロックの中から１つの機能ブ
ロックが選択されて、この選択された機能ブロックから
の出力データ信号がセレクタ３７Ａを介して外部に出力
される。この出力された出力データ信号に基づいてＬＳ
Ｔテスタ等によって選択された機能ブロックが正常かど
うかが判定される。なお、１つの機能ブロックを選択す
るための信号としては機能ブロック選択信号を利用して
も良いし、新たに外部から入力しても良い。
例の構成を図５に示す。この実施例のテスト回路は図３
に示す第１の実施例のテスト回路において、テスト選択
回路３１及びセレクタ３７の代りにテスト選択回路３１
Ａ及びセレクタ３７Ａを設けたものである。図５におい
てテスト選択回路３１Ａに入力されるテスト方式選択信
号は、同一機能の機能ブロックすべてをテストするか、
又は個々にテストするかを選択する信号である。同一機
能の機能ブロックのすべてをテストする場合の動作は図
３に示す第１の実施例と同一の動作をする。同一機能の
機能ブロックを個々にテストする場合を意味するテスト
方式選択信号がテスト選択回路３１Ａに入力されると、
選択指令信号がセレクタ３７Ａに送られて、イネーブル
にされて同一機能の機能ブロックの中から１つの機能ブ
ロックが選択されて、この選択された機能ブロックから
の出力データ信号がセレクタ３７Ａを介して外部に出力
される。この出力された出力データ信号に基づいてＬＳ
Ｔテスタ等によって選択された機能ブロックが正常かど
うかが判定される。なお、１つの機能ブロックを選択す
るための信号としては機能ブロック選択信号を利用して
も良いし、新たに外部から入力しても良い。
【００２８】機能ブロック選択信号を利用する場合はテ
スト選択回路３１Ａに入力される機能ブロック選択信号
は個々の機能ブロック（例えば機能ブロックＡ２）を選
択するための信号であって、テスト選択回路３１Ａはこ
の信号を受けると、選択された機能ブロックと同一機能
を有する機能ブロックすべて（例えば、機能ブロックＡ
１，Ａ２，Ａ３）をイネーブルにすることになる。
スト選択回路３１Ａに入力される機能ブロック選択信号
は個々の機能ブロック（例えば機能ブロックＡ２）を選
択するための信号であって、テスト選択回路３１Ａはこ
の信号を受けると、選択された機能ブロックと同一機能
を有する機能ブロックすべて（例えば、機能ブロックＡ
１，Ａ２，Ａ３）をイネーブルにすることになる。
【００２９】この第２の実施例のテスト回路も第１の実
施例のテスト回路と同様の効果を有することは言うまで
もない。
施例のテスト回路と同様の効果を有することは言うまで
もない。
【００３０】
【発明の効果】本発明によれば、すべての機能ブロック
を同時にテストすることが可能となり、テストに要する
時間及びコストを可及的に低減させることができる。
を同時にテストすることが可能となり、テストに要する
時間及びコストを可及的に低減させることができる。
【図１】第１の発明の実施例の構成を示すブロック図
【図２】第１の発明にかかる電圧比較回路の一具体例を
示す回路図
示す回路図
【図３】第２の発明の第１の実施例の構成を示すブロッ
ク図。
ク図。
【図４】第２の発明の第１の実施例にかかるデータ比較
回路の一具体例を示す回路図。
回路の一具体例を示す回路図。
【図５】第２の発明の第２の実施例の構成を示すブロッ
ク図。
ク図。
【図６】従来のテスト回路を示すブロック図
３ セレクタ ６ データ入出力ピン １０ データバス Ａｉ（ｉ＝１，…３） メモリブロック ＯＲ ＯＲ回路 ＶＣｉ（ｉ＝０，…７） 電圧比較回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 Ｔ 8427−4Ｍ (72)発明者 田 中 信 行 東京都渋谷区千駄ヶ谷三丁目50番11号 東 芝情報システム株式会社内 (72)発明者 藤 森 雅 文 神奈川県川崎市幸区堀川町580番１号 株 式会社東芝半導体システム技術センター内 (72)発明者 吉 田 典 弘 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会社内 (72)発明者 森 田 常 正 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会社内
Claims (2)
- 【請求項１】選択信号に応じて、半導体集積回路装置に
内蔵されている各々が同一機能の複数個の機能ブロック
のうちの１個の機能ブロックを選択できるとともに同一
機能のすべての機能ブロックを同時に選択することので
きる選択手段と、 選択された機能ブロックにデータ信号を入力するための
データ入力手段と、 １個の機能ブロックが選択されている時にこの機能ブロ
ックにデータ信号を入力した際に得られる前記機能ブロ
ックからの出力データ信号を出力するためのデータ出力
手段と、 同一機能のすべての機能ブロックが選択されている時に
前記同一機能のすべての機能ブロックに同一のデータ信
号を入力した際に得られる前記機能ブロックからの出力
データ信号の値がすべて同一かどうかを判定する判定手
段と、を備え、前記選択手段及び判定手段はともに前記
半導体集積回路装置に内蔵されていることを特徴とする
テスト回路。 - 【請求項２】選択信号に応じて、半導体集積回路装置に
内蔵されている、同一機能の機能ブロックからなる複数
組の集合のうち１組の集合を選択し、選択された集合内
のすべての機能ブロックをイネーブルにする選択手段
と、 前記選択された集合内のすべての機能ブロックにデータ
信号を入力するためのデータ入力手段と、 前記選択された集合内の少なくとも１つの機能ブロック
からの出力データ信号を出力するためのデータ出力手段
と、 前記選択された集合内のすべての機能ブロックからの出
力データ信号の値がすべて同一かどうかを判定する判定
手段と、 を備え、前記選択手段及び判定手段はともに前記半導体
集積回路装置内に内蔵されていることを特徴とするテス
ト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4053504A JPH05256914A (ja) | 1992-03-12 | 1992-03-12 | テスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4053504A JPH05256914A (ja) | 1992-03-12 | 1992-03-12 | テスト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05256914A true JPH05256914A (ja) | 1993-10-08 |
Family
ID=12944660
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4053504A Withdrawn JPH05256914A (ja) | 1992-03-12 | 1992-03-12 | テスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05256914A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10144098A (ja) * | 1996-11-11 | 1998-05-29 | Oki Electric Ind Co Ltd | 半導体集積回路 |
| WO2004086070A1 (ja) * | 2003-03-25 | 2004-10-07 | Semiconductor Energy Laboratory Co. Ltd. | 半導体装置の検査回路、および検査方法 |
| US7205986B2 (en) | 2002-12-18 | 2007-04-17 | Semiconductor Energy Laboratory Co., Ltd. | Image display device and testing method of the same |
| US7518602B2 (en) | 2004-12-06 | 2009-04-14 | Semiconductor Energy Laboratory Co., Ltd. | Test circuit and display device having the same |
-
1992
- 1992-03-12 JP JP4053504A patent/JPH05256914A/ja not_active Withdrawn
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10144098A (ja) * | 1996-11-11 | 1998-05-29 | Oki Electric Ind Co Ltd | 半導体集積回路 |
| US7205986B2 (en) | 2002-12-18 | 2007-04-17 | Semiconductor Energy Laboratory Co., Ltd. | Image display device and testing method of the same |
| US7528817B2 (en) | 2002-12-18 | 2009-05-05 | Semiconductor Energy Laboratory Co., Ltd. | Image display device and testing method of the same |
| US7834838B2 (en) | 2002-12-18 | 2010-11-16 | Semiconductor Energy Laboratory Co., Ltd. | Image display device and testing method of the same |
| US8203519B2 (en) | 2002-12-18 | 2012-06-19 | Semiconductor Energy Laboratory Co., Ltd. | Image display device and testing method of the same |
| WO2004086070A1 (ja) * | 2003-03-25 | 2004-10-07 | Semiconductor Energy Laboratory Co. Ltd. | 半導体装置の検査回路、および検査方法 |
| US7187204B2 (en) | 2003-03-25 | 2007-03-06 | Semiconductor Energy Laboratory Co., Ltd. | Circuit for inspecting semiconductor device and inspecting method |
| US7554359B2 (en) | 2003-03-25 | 2009-06-30 | Semiconductor Energy Laboratory Co., Ltd. | Circuit for inspecting semiconductor device and inspecting method |
| US7518602B2 (en) | 2004-12-06 | 2009-04-14 | Semiconductor Energy Laboratory Co., Ltd. | Test circuit and display device having the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |