JP2654604B2 - 論理回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は論理回路に関し、特にレ
ジスタファイルを含み、そのレジスタファイルの特性試
験機能を有する論理回路に関する。

【０００２】

【従来の技術】従来、論理回路内に設けられたレジスタ
ファイルにおいては、図６に示すように、マスタラッチ
群６１〜６４で制御信号及びデータをラッチし、その制
御信号をデコーダ５，６及びアンドゲート７−１〜７−
ｎを介してスレーブラッチ群８に供給することで、スレ
ーブラッチ群８に対するデータの読出し書込みを行って
いる。

【０００３】マスタラッチ群６１は入力端子１０から入
力される読出しアドレス信号をラッチし、マスタラッチ
群６２は入力端子１１から入力される書込みアドレス信
号をラッチする。

【０００４】また、マスタラッチ群６３は入力端子１２
から入力される書込み指示信号をラッチし、マスタラッ
チ群６４は入力端子１３から入力される入力データをラ
ッチする。

【０００５】デコーダ５はマスタラッチ群６１にラッチ
された読出しアドレス信号をデコードしてスレーブラッ
チ群８に出力する。このデコーダ５の出力によって、読
出し時にスレーブラッチ群８の中のどのスレーブラッチ
にアクセスするのかが決定される。

【０００６】デコーダ６はマスタラッチ群６２にラッチ
された書込みアドレス信号をアンドゲート７−１〜７−
ｎに出力する。アンドゲート７−１〜７−ｎはデコーダ
６の出力と、マスタラッチ群６３にラッチされた書込み
指示信号と、入力端子１４から入力されるクロック信号
との論理積演算を行い、その演算結果をスレーブラッチ
群８に出力する。このアンドゲート７−１〜７−ｎの出
力によって、書込み時にスレーブラッチ群８の中のどの
スレーブラッチにアクセスするのかが決定される。

【０００７】入力端子１４から入力されるクロック信号
が論理“０”のとき、マスタラッチ群６１〜６４は全て
通過状態となっており、マスタラッチ群６１〜６４の各
マスタラッチへの入力がそのまま出力される。

【０００８】このとき、スレーブラッチ群８は全てデー
タ保持状態となっているので、読出しアドレス信号がデ
コーダ５に入力されると、デコーダ５でデコードされた
ときに論理“１”となる信号が入力されるスレーブラッ
チが読出し対象となる。このスレーブラッチに保持され
ている内部データが出力端子１５にレジスタファイル出
力信号として出力される。

【０００９】一方、入力端子１４から入力されるクロッ
ク信号が論理“１”のとき、マスタラッチ群６１〜６４
は全てデータ保持状態となる。このとき、マスタラッチ
群６１〜６４に入力端子１０〜１３から信号が入力され
ると、当該信号はマスタラッチ群６１〜６４に夫々保持
される。

【００１０】上記のように構成されたレジスタファイル
への書込みは以下のようにして行われる。すなわち、入
力端子１２から入力される書込み指示信号が論理“１”
になると、入力端子１４から入力されるクロック信号が
論理“０”のときに、その書込み指示信号の論理“１”
がマスタラッチ群６３を介してアンドゲート７−１〜７
−ｎ各々に供給される。

【００１１】上記の書込み指示信号と同時に、入力端子
１１から入力される書込みアドレス信号はマスタラッチ
群６２を介してデコーダ６に入力され、デコーダ６から
アンドゲート７−１〜７−ｎへの出力のうち一つが論理
“１”となる。よって、デコーダ６からの出力が論理
“１”となったアンドゲート７−１〜７−ｎからスレー
ブラッチ群８に論理“１”が出力される。

【００１２】入力端子１３から入力される書込みデータ
信号はマスタラッチ群６４を介してスレーブラッチ群８
の各スレーブラッチの入力端子に与えられる。この状態
で、入力端子１４からのクロック信号が論理“０”から
論理“１”に変化すると、書込みアドレス信号や書込み
指示信号がマスタラッチ群６２，６３に保持される。

【００１３】このとき、上記の如く、アンドゲート７−
１〜７−ｎのうち一つだけが論理“１”を出力するの
で、スレーブラッチ群８のうち論理“１”が入力された
スレーブラッチが通過状態となる。これによって、マス
タラッチ群６４からの書込みデータ信号が当該スレーブ
ラッチを通過するので、当該スレーブラッチへの書込み
動作が行われる。

【００１４】上述したレジスタファイルを含む論理回路
において、特に論理回路が１つのＬＳＩ上に搭載されて
いるような場合の試験は以下のようにして行われる。

【００１５】一般に、ゲート及びレジスタで構成される
論理回路装置の機能試験は、試験時に対象順序回路を疑
似的な組み合わせ回路に変換することで容易に行うこと
ができる。

【００１６】すなわち、試験対象回路内の各レジスタに
ついて、本来の制御信号以外に入力される制御信号によ
って全てのレジスタがシフトレジスタとなるような回路
構成とし、試験時にそのシフトレジスタを介して全ての
レジスタに任意の値を設定する。

【００１７】全てのレジスタに任意の値を設定した後に
試験対象回路を動作させ、その動作後に再びシフトレジ
スタを介して全てのレジスタの内容を読出すことで、試
験対象回路の試験を行っている。

【００１８】この試験方法をレジスタファイルを含む論
理回路に適用しようとしても、レジスタファイルには上
記のように同時に複数アドレスのスレーブラッチに異な
る値を書込むことができず、全てのスレーブラッチをシ
フトレジスタ構成とすることはできない。

【００１９】そのため、図６に示す回路構成において、
デコーダ５，６の前にアンドゲートを配置し、そのアン
ドゲートにマスタラッチ群６１，６２の出力の他に制御
信号を入力させるようにしたものがある。

【００２０】この制御信号としてはシフト動作指示信号
と試験動作指示信号とのノア（ＮＯＲ）をとった信号が
用いられる。この場合、デコーダ５の前に配置したアン
ドゲートには上記の制御信号がマスタラッチを介して与
えられる。また、マスタラッチ群６３の前にオアゲート
を配置し、書込み指示信号の他にシフト動作指示信号も
入力させるようにしてある。

【００２１】上記のような構成にすることで、試験動作
時にアドレスを０番地に固定し、スレーブラッチ群８を
１つのレジスタのように扱うことによって、レジスタフ
ァイルをシフト経路に組み込み、レジスタファイルの機
能試験を容易に行えるようにしている。

【００２２】このような構成をとってレジスタファイル
の機能試験の容易化を図る技術は、特公昭６１−２２１
８号公報に詳述されている。

【００２３】

【発明が解決しようとする課題】近年、ＬＳＩは高集積
化及び高速度化が進み、そのＬＳＩのタイミング設計に
おけるマージンが狭くなってきているので、今まで問題
とならなかったレジスタファイルの特性の設計とのずれ
やばらつきが問題となってきている。

【００２４】しかしながら、従来のレジスタファイルを
含む論理回路においては、機能試験については考慮され
ていても、レジスタファイルの特性試験については考慮
されていない。

【００２５】このため、レジスタファイルの特性試験は
レジスタファイルへの入出力経路の遅延を測定するか、
あるいはシミュレーションで求めるかして、テスタを高
速動作させて測定したレジスタファイルの特性からその
遅延を差し引くという方法で行われている。

【００２６】したがって、ゲートアレイのような場合に
は何品種にもわたってレジスタファイルへの入出力経路
の遅延を求めなければならず、その手間は膨大なものと
なっている。また、その場合には高速動作させることが
できるテスタが必要となる。

【００２７】そこで、本発明の目的は上記問題点を解消
し、レジスタファイルの特性試験を簡易にかつ確実に行
うことができる論理回路を提供することにある。

【００２８】

【課題を解決するための手段】本発明による論理回路
は、制御情報及び書込みデータを保持するマスタラッチ
と前記制御情報に基づいて前記書込みデータを格納する
スレーブラッチとからなるレジスタファイルを含む論理
回路であって、前記レジスタファイルに対して外部から
直接アクセスするために設けられたテスト用入力線と、
前記レジスタファイルの通常時の入力経路と前記テスト
用入力線による入力経路とを切換える手段と、前記マス
タラッチの通常時の出力経路とは独立に設けられた第１
のテスト用出力経路と前記スレーブラッチの通常時の出
力経路とは独立に設けられた第２のテスト用出力経路と
を切換える手段と、その切換えられた前記第１のテスト
用出力経路と前記第２のテスト用出力経路とのうち一方
を外部に直接出力するために設けられたテスト用出力線
とを備え、前記マスタラッチが、前記通常時の入力経路
と前記テスト用入力線による入力経路とを切換える手段
を含んで構成されている。

【００２９】

【実施例】次に、本発明の一実施例について図面を参照
して説明する。

【００３０】図１は本発明の一実施例の構成を示すブロ
ック図である。図において、マスタラッチ群１には入力
端子１０からの通常の読出しアドレス信号と、入力端子
１６からのテスト用の読出しアドレス信号とが入力され
ている。

【００３１】マスタラッチ群１は入力端子２０からのテ
スト指示信号に応じて、これら通常の入力信号とテスト
用の入力信号とのうち一方を入力端子１４からのクロッ
ク信号に応答してラッチする。

【００３２】また、マスタラッチ群１はそのラッチした
内容をデコーダ５に出力するとともに、当該内容をセレ
クタ９に出力する。マスタラッチ群１はその出力先を入
力端子２０からのテスト指示信号に応じて選択する。

【００３３】マスタラッチ群２には入力端子１１からの
通常の書込みアドレス信号と、入力端子１７からのテス
ト用の書込みアドレス信号とが入力されている。マスタ
ラッチ群２は入力端子２０からのテスト指示信号に応じ
て、これら通常の入力信号とテスト用の入力信号とのう
ち一方を入力端子１４からのクロック信号に応答してラ
ッチする。

【００３４】また、マスタラッチ群２はそのラッチした
内容をデコーダ６に出力するとともに、当該内容をセレ
クタ９に出力する。マスタラッチ群２はその出力先を入
力端子２０からのテスト指示信号に応じて選択する。

【００３５】マスタラッチ群３には入力端子１２からの
通常の書込み指示信号と、入力端子１８からのテスト用
の書込み指示信号とが入力されている。マスタラッチ群
３は入力端子２０からのテスト指示信号に応じて、これ
ら通常の入力信号とテスト用の入力信号とのうち一方を
入力端子１４からのクロック信号に応答してラッチす
る。

【００３６】また、マスタラッチ群３はそのラッチした
内容をアンドゲート７−１〜７−ｎに夫々出力するとと
もに、当該内容をセレクタ９に出力する。マスタラッチ
群３はその出力先を入力端子２０からのテスト指示信号
に応じて選択する。

【００３７】マスタラッチ群４には入力端子１３からの
通常の書込みデータと、入力端子１９からのテスト用の
書込みデータとが入力されている。マスタラッチ群４は
入力端子２０からのテスト指示信号に応じて、これら通
常の入力信号とテスト用の入力信号とのうち一方を入力
端子１４からのクロック信号に応答してラッチする。

【００３８】また、マスタラッチ群４はそのラッチした
内容をスレーブラッチ群８に出力するとともに、当該内
容をセレクタ９に出力する。マスタラッチ群４はその出
力先を入力端子２０からのテスト指示信号に応じて選択
する。

【００３９】デコーダ５はマスタラッチ群１にラッチさ
れた読出しアドレス信号をデコードしてスレーブラッチ
群８に出力し、読出し時にスレーブラッチ群８の中のど
のスレーブラッチにアクセスするのかを決定する。

【００４０】このデコーダ５の出力によって決定された
スレーブラッチ群８の中の一つのスレーブラッチに格納
されている内部データは、出力端子１５に通常のレジス
タファイル出力信号として出力されるとともに、セレク
タ９にテスト用のレジスタファイル出力信号として出力
される。

【００４１】デコーダ６はマスタラッチ群２にラッチさ
れた書込みアドレス信号をアンドゲート７−１〜７−ｎ
に出力する。アンドゲート７−１〜７−ｎはデコーダ６
の出力と、マスタラッチ群３にラッチされた書込み指示
信号と、入力端子１４から入力されるクロック信号との
論理積演算を行い、その演算結果をスレーブラッチ群８
に出力する。このアンドゲート７−１〜７−ｎの出力に
よって、書込み時にスレーブラッチ群８の中のどのスレ
ーブラッチにアクセスするのかが決定される。

【００４２】セレクタ９は入力端子２１からのテスト出
力セレクト信号に応じて、マスタラッチ群１〜４のテス
ト用出力とスレーブラッチ群８のテスト用出力との中か
ら一つを選択して出力端子２２にテスト出力信号として
出力する。

【００４３】尚、マスタラッチ群１〜４からセレクタ９
への配線は実際のレイアウトにおいて、その配線遅延が
無視できるくらいに短くしておく。

【００４４】上記の構成において、通常時とテスト時と
の違いは入力端子１０〜１３からの通常の入力信号と入
力端子１６〜１９からのテスト用の入力信号とのうちど
ちらを入力として使用するかということと、出力端子１
５への通常の出力信号と出力端子２２へのテスト用の出
力信号とのうちどちらをスレーブラッチ群８の出力とし
て使用するかということであり、レジスタファイル自体
の動作に差はない。

【００４５】通常の動作時には、まず入力端子２０から
のテスト指示信号の論理が、入力端子１０〜１３からの
通常の入力信号をマスタラッチ群１〜４に入力するよう
な値に設定される。

【００４６】入力端子１４から入力されるクロック信号
が論理“０”のとき、マスタラッチ群１〜４は全て通過
状態となっており、マスタラッチ群１〜４の各マスタラ
ッチへの入力がそのまま出力される。

【００４７】このとき、スレーブラッチ群８は全てデー
タ保持状態となっているので、読出しアドレス信号がデ
コーダ５に入力されると、デコーダ５でデコードされた
ときに論理“１”となる信号が入力されるスレーブラッ
チが読出し対象となる。このスレーブラッチに保持され
ている内部データが出力端子１５にレジスタファイル出
力信号として出力される。

【００４８】一方、入力端子１４から入力されるクロッ
ク信号が論理“１”のとき、マスタラッチ群１〜４は全
てデータ保持状態となる。このとき、マスタラッチ群１
〜４に入力端子１０〜１３から信号が入力されると、当
該信号はマスタラッチ群１〜４に夫々保持される。

【００４９】上記のように構成されたレジスタファイル
へのデータの書込みは以下のようにして行われる。すな
わち、入力端子１２から入力される書込み指示信号が論
理“１”になると、入力端子１４から入力されるクロッ
ク信号が論理“０”のときに、論理“１”がマスタラッ
チ群３を介してアンドゲート７−１〜７−ｎ各々に供給
される。

【００５０】上記の書込み指示信号と同時に、入力端子
１１から入力される書込みアドレス信号はマスタラッチ
群２を介してデコーダ６に入力され、デコーダ６からア
ンドゲート７−１〜７−ｎへの出力のうち一つが論理
“１”となる。よって、デコーダ６からの出力が論理
“１”となったアンドゲート７−１〜７−ｎからスレー
ブラッチ群８に論理“１”が出力される。

【００５１】入力端子１３から入力される書込みデータ
信号はマスタラッチ群４を介してスレーブラッチ群８の
各スレーブラッチの入力端子に与えられる。この状態
で、入力端子１４からのクロック信号が論理“０”から
論理“１”に変化すると、書込みアドレス信号や書込み
指示信号がマスタラッチ群２，３に保持される。

【００５２】このとき、上記の如く、アンドゲート７−
１〜７−ｎのうち一つだけが論理“１”を出力するの
で、スレーブラッチ群８のうち論理“１”が入力された
スレーブラッチを通過状態とする。これによって、マス
タラッチ群４からの書込みデータ信号が当該スレーブラ
ッチを通過するので、当該スレーブラッチへの書込み動
作が行われる。

【００５３】テスト動作時には、まず入力端子２０から
のテスト指示信号の論理が、入力端子１６〜１９からの
テスト用の入力信号をマスタラッチ群１〜４に入力する
ような値に設定される。

【００５４】すなわち、入力端子１６からのテスト用読
出しアドレスと、入力端子１７からのテスト用書込みア
ドレスと、入力端子１８からのテスト用書込み指示信号
と、入力端子１９からのテスト用書込みデータと、入力
端子１４からのクロック信号とを用いてスレーブラッチ
群８への読出し及び書込みを行う。

【００５５】また、入力端子２１からのテスト出力セレ
クト信号によって、マスタラッチ群１〜４の出力のいず
れか、あるいはスレーブラッチ群８の出力をセレクタ９
で選択して出力端子２２にテスト出力信号として出力す
る。

【００５６】図２は図１のマスタラッチ群１〜４の構成
を示す回路構成図である。図において、マスタラッチ群
１〜４はトランジスタ３３〜４３と、抵抗３１，３２，
４４，４５とから構成されている。

【００５７】ここで、１００は通常入力、１０１はテス
ト入力、１０２はテスト指示入力、１０３はテスト指示
入力の反転値、１０４はクロック入力、１０５はクロッ
ク入力の反転値、１０６，１０７はラッチ出力、１０
８，１０９は基準電位、１１０は電源を夫々示してい
る。

【００５８】このマスタラッチ群１〜４のトランジスタ
３５，３６，３９，４０を除去し、トランジスタ４１の
コレクタをトランジスタ３９のコレクタが接続されてい
たところに接続すると、マスタラッチ群１〜４は普通の
ラッチ回路となる。

【００５９】通常時にはテスト指示入力１０２が論理
“０”つまりレベルハイであり、テスト指示入力の反転
値１０３が論理“１”つまりレベルロウである。このと
き、図１の入力端子１４からのクロック信号が論理
“０”であれば、クロック入力１０４は論理“０”つま
りレベルハイであり、クロック入力の反転値１０５は論
理“１”つまりレベルロウである。

【００６０】トランジスタ４３及び抵抗４４，４５は電
流源を構成しているので、通常入力１００がレベルハイ
であるとすると、トランジスタ３３，３９，４１，４３
がオンになり、グランドから抵抗３１とトランジスタ３
３，３９，４１，４３とを通って電流が流れる。したが
って、ラッチ出力１０６は抵抗３１の分だけ電圧降下が
生じてロウレベルとなり、ラッチ出力１０７はハイレベ
ルとなる。

【００６１】このとき、通常入力１００のレベルがハイ
からロウに変化すると、トランジスタ３３がオフとな
り、トランジスタ３４がオンとなるため、ラッチ出力１
０６がハイレベルに変わるとともに、ラッチ出力１０７
がロウレベルに変わる。

【００６２】テスト時にはテスト指示入力１０２が論理
“１”つまりレベルロウであり、テスト指示入力の反転
値１０３が論理“０”つまりレベルハイである。また、
トランジスタ３９がオフとなり、トランジスタ４０がオ
ンとなる。

【００６３】これによって、通常入力１００のレベルに
関係なく、テスト入力１０１のレベルによってラッチ出
力１０６，１０７のレベルが決定される。これが通過状
態の動作である。

【００６４】図１の入力端子１４からのクロック信号が
論理“０”から論理“１”に変わると、クロック入力１
０４は論理“０”から論理“１”に、つまりレベルハイ
からレベルロウに変わり、クロック入力の反転値１０５
は論理“１”から論理“０”に、つまりレベルロウから
レベルハイに変わる。そして、トランジスタ４１がオフ
し、トランジスタ４２がオンする。

【００６５】今、ラッチ出力１０６がハイレベル、ラッ
チ出力１０７がロウレベルであるとすると、トランジス
タ３８がオン状態となり、トランジスタ３７がオフ状態
となる。

【００６６】よって、電流はグランドから抵抗３２とト
ランジスタ３８，４２，４３と、抵抗４５とを通って電
源１１０に流れ込み、ラッチ出力１０６，１０７のレベ
ルを保持する。

【００６７】このとき、通常入力１００のレベルとテス
ト入力１０１のレベルとが変化しても、トランジスタ３
３，３４，３５，３６のどれにも電流が流れていないの
で、ラッチ出力１０６，１０７に変化は起きない。これ
が保持状態である。

【００６８】上記の選択機能を持ったラッチ回路をマス
タラッチ群１〜４に用いることによって、通常のラッチ
回路に比べた遅延時間の増加はラッチ回路内でのトラン
ジスタの増加による浮遊容量増加によるものであり、ラ
ッチ回路の前段にセレクタ回路を用いるのに比べてごく
僅かで済む。

【００６９】図３は本発明の一実施例による論理回路の
構成例を示すブロック図である。図において、本発明の
一実施例による論理回路は、図１に示す構成のレジスタ
ファイル５０と、内部にレジスタファイルを含まない論
理回路５１とから構成されている。

【００７０】ここで、１１１は論理回路５１への入力線
群、１１２はレジスタファイル５０へのテスト用入力線
群、１１３はクロック信号線、１１４はテスト指示信号
線、１１５はテスト出力セレクト信号線、１１６はレジ
スタファイル５０からのテスト用出力線群、１１７は論
理回路５１からの出力線群、１１８はレジスタファイル
５０への通常時の入力線群、１１９はレジスタファイル
５０からの通常時の出力線群である。

【００７１】通常時には、テスト指示信号線１１４の信
号がレジスタファイル５０への入力線群１１８が選択さ
れるように設定されている。レジスタファイル５０から
の出力線群１１９は論理回路５１に入力しているので、
テスト用の信号や回路が影響を及ぼすことはない。

【００７２】テスト時には、テスト指示信号線１１４の
信号がレジスタファイル５０へのテスト用入力線群１１
２を選択するように設定される。そして、テスト用入力
線群１１２とクロック信号線１１４とを用いてレジスタ
ファイル５０に対して書込み読出しが行われる。

【００７３】このとき、テスト出力セレクト信号線１１
５の信号を切換えることでテスト用出力線群１１６に観
測したい部位の波形を出力させることで、レジスタファ
イル５０をレジスタファイル単体のときと同様にテスト
することができる。

【００７４】図４及び図５は本発明の一実施例における
特性試験時の動作を示すタイムチャートである。図４は
アドレスアクセスタイムの測定時の動作を示し、図５は
ライトアクセスタイムの測定時の動作を示している。

【００７５】これら図１と図４と図５とを用いて本発明
の一実施例による特性試験の方法について説明する。

【００７６】まず、アドレスアクセスタイムを測定する
場合、入力端子２０からのテスト指示信号によって、マ
スタラッチ群１〜４に入力端子１６〜１９からのテスト
用の入力信号が入力するようにする。また、入力端子２
１からのテスト出力セレクト信号によって、マスタラッ
チ群１の出力がテスト出力として出力端子２２に現れる
ようにする。

【００７７】この後に、入力信号を読出し用に設定して
おいて、入力端子１６からテスト用の読出しアドレス信
号「Ａ」を与えるとともに、入力端子１４からクロック
信号を与える。

【００７８】これによって、マスタラッチ群１からはテ
スト用の読出しアドレス信号「Ａ」が出力され、このテ
スト用の読出しアドレス信号「Ａ」がセレクタ９を介し
て出力端子２２に現れる。

【００７９】このとき、入力端子１４からのクロック信
号が論理“１”から論理“０”に変化した点から、テス
ト用の読出しアドレス信号「Ａ」が出力端子２２に現れ
るまでの遅延時間ＴRMを測定する。この遅延時間ＴRM
は、入力端子１４〜マスタラッチ群１〜セレクタ９〜出
力端子２２の遅延時間である。

【００８０】次に、入力端子２１からのテスト出力セレ
クト信号によって、スレーブラッチ群８の出力がテスト
出力として出力端子２２に現れるようにして、入力端子
１４からのクロック信号が論理“１”から論理“０”に
変化した点から、テスト用の読出しアドレス信号「Ａ」
によってスレーブラッチ群８から読出されたデータ
「Ｄ」が出力端子２２に現れるまでの遅延時間ＴRSを測
定する。この遅延時間ＴRSは、入力端子１４〜マスタラ
ッチ群１〜デコーダ５〜スレーブラッチ群８〜セレクタ
９〜出力端子２２の遅延時間である。

【００８１】本実施例ではマスタラッチ群１からセレク
タ９までの配線が非常に短いので、その配線による遅延
時間を無視することができるため、遅延時間ＴRSから遅
延時間ＴRMを差し引くことによってマスタラッチ群１の
出力〜デコーダ５〜スレーブラッチ群８〜セレクタ９入
力の間の時間、つまりアドレスアクセスタイムを算出す
ることができる。

【００８２】一方、ライトアクセスタイムを測定する場
合、上述したアドレスアクセスタイムの測定と同様に、
入力端子２０からのテスト指示信号によって、マスタラ
ッチ群１〜４に入力端子１６〜１９からのテスト用の入
力信号が入力するようにする。また、入力端子２１から
のテスト出力セレクト信号によって、マスタラッチ群２
の出力がテスト出力として出力端子２２に現れるように
する。

【００８３】この後に、入力信号を書込み用に設定して
おいて、入力端子１７からテスト用の書込みアドレス信
号「Ａ」を与えるとともに、入力端子１４からクロック
信号を与える。

【００８４】これによって、マスタラッチ群２からはテ
スト用の書込みアドレス信号「Ａ」が出力され、このテ
スト用の書込みアドレス信号「Ａ」がセレクタ９を介し
て出力端子２２に現れる。

【００８５】このとき、入力端子１４からのクロック信
号が論理“１”から論理“０”に変化した点から、テス
ト用の書込みアドレス信号「Ａ」が出力端子２２に現れ
るまでの遅延時間ＴWMを測定する。この遅延時間ＴWM
は、入力端子１４〜マスタラッチ群２〜セレクタ９〜出
力端子２２の遅延時間である。

【００８６】次に、入力端子２１からのテスト出力セレ
クト信号によって、スレーブラッチ群８の出力がテスト
出力として出力端子２２に現れるようにして書込み動作
を行うとともに、入力端子１６からテスト用の読出しア
ドレス信号「Ａ」を入力させ、スレーブラッチ群８の書
込み動作を行う。

【００８７】この書込み動作においては入力端子１９か
らテスト用の入力データ「Ｄ」が入力され、このテスト
用の入力データ「Ｄ」がマスタラッチ群４を介してスレ
ーブラッチ群８に書込まれるものとする。

【００８８】これによって、スレーブラッチ群８ではマ
スタラッチ群２からのテスト用の書込みアドレス信号
「Ａ」によって指定されるスレーブラッチに、マスタラ
ッチ群４からのテスト用の入力データ「Ｄ」が書込ま
れ、その後にデータ「Ｄ」がマスタラッチ群１からのテ
スト用の読出しアドレス信号「Ａ」によって読出され
る。

【００８９】このとき、入力端子１４からのクロック信
号が論理“０”から論理“１”に変化した点から、テス
ト用の書込みアドレス信号「Ａ」によってスレーブラッ
チ群８に書込まれたデータ「Ｄ」が出力端子２２に現れ
るまでの遅延時間ＴWSを測定する。

【００９０】この遅延時間ＴWSは、入力端子１４〜アン
ドゲート７−１〜７−ｎ〜スレーブラッチ群８〜セレク
タ９〜出力端子２２の遅延時間である。尚、この遅延時
間ＴWSにはスレーブラッチ群８のデータが不定の部分が
含まれている。図５においてはそのデータが不定の部分
をハッチング部分で示している。

【００９１】本実施例ではマスタラッチ群１からセレク
タ９までの配線が非常に短いので、その配線による遅延
時間が無視できる。また、通常、レジスタファイルの入
力端子１４〜アンドゲート７−１〜７−ｎ〜スレーブラ
ッチ群８の間の遅延時間は、入力端子１４〜マスタラッ
チ群２〜デコーダ６〜アンドゲート７−１〜７−ｎ〜ス
レーブラッチ群８の間の遅延時間よりもやや長く設計し
てあり、その差のばらつきはスレーブラッチ群８におけ
る書込み動作時のばらつきよりも小さい。

【００９２】したがって、遅延時間ＴWSから遅延時間Ｔ
WMを差し引くと、［入力端子１４入力〜アンドゲート７
−１〜７−ｎ〜スレーブラッチ群８〜セレクタ９出力］
−［入力端子１４入力〜マスタラッチ群２〜セレクタ９
出力］となる。

【００９３】これはスレーブラッチ群８における遅延時
間＋αであり、αのばらつきはスレーブラッチ群８にお
ける遅延時間に比べて非常に小さい。よって、遅延時間
ＴWSから遅延時間ＴWMを差し引いた値はライトアクセス
タイムそのものではないが、その特性と同様のものとな
る。

【００９４】このように、テスト用入力線を設けてレジ
スタファイルに対して外部から直接アクセス可能とし、
レジスタファイルの通常時の入力経路とテスト用入力線
による入力経路とを切換えるとともに、マスタラッチ群
１〜４のテスト用出力経路各々とスレーブラッチ群８の
テスト用出力経路とを切換えてその切換信号を外部に直
接出力することによって、若干のハードウェア量の増加
だけで、レジスタファイルの特性試験を簡易にかつ確実
に行うことができる。

【００９５】例えば、この論理回路が１つの集積回路で
あった場合、その集積回路をボード等に実装して装置全
体で試験をするはるか前の集積回路の段階で特性不良品
を取除くことができる。

【００９６】

【発明の効果】以上説明したように本発明によれば、テ
スト用入力線を設けてレジスタファイルに対して外部か
ら直接アクセス可能とし、レジスタファイルの通常時の
入力経路とテスト用入力線による入力経路とを切換える
とともに、制御情報及び書込みデータを保持するマスタ
ラッチの通常時の出力経路とは独立に設けられた第１の
テスト用出力経路と書込みデータを格納するスレーブラ
ッチの通常時の出力経路とは独立に設けられた第２のテ
スト用出力経路とを切換え、その切換信号を外部に直接
出力することによって、レジスタファイルの特性試験を
簡易にかつ確実に行うことができるという効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例の構成を示すブロック図であ
る。

【図２】図１のマスタラッチ群の構成を示す回路構成図
である。

【図３】本発明の一実施例による論理回路の構成例を示
すブロック図である。

【図４】本発明の一実施例における特性試験時の動作を
示すタイムチャートである。

【図５】本発明の一実施例における特性試験時の動作を
示すタイムチャートである。

【図６】従来例の構成を示すブロック図である。

【符号の説明】

１〜４ マスタラッチ群 ５，６ デコーダ ７−１〜７−ｎ アンドゲート ８ スレーブラッチ ９ セレクタ １０〜１４ 入力端子 １５ 出力端子 １６〜２１ テスト用の入力端子 ２２ テスト用の出力端子

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 制御情報及び書込みデータを保持するマ
   スタラッチと前記制御情報に基づいて前記書込みデータ
   を格納するスレーブラッチとからなるレジスタファイル
   を含む論理回路であって、前記レジスタファイルに対し
   て外部から直接アクセスするために設けられたテスト用
   入力線と、前記レジスタファイルの通常時の入力経路と
   前記テスト用入力線による入力経路とを切換える手段
   と、前記マスタラッチの通常時の出力経路とは独立に設
   けられた第１のテスト用出力経路と前記スレーブラッチ
   の通常時の出力経路とは独立に設けられた第２のテスト
   用出力経路とを切換える手段と、その切換えられた前記
   第１のテスト用出力経路と前記第２のテスト用出力経路
   とのうち一方を外部に直接出力するために設けられたテ
   スト用出力線とを有し、前記マスタラッチが、前記通常
   時の入力経路と前記テスト用入力線による入力経路とを
   切換える手段を含んで構成されたことを特徴とする論理
   回路。