JPH0933611A - Ｉｃ試験装置 - Google Patents

Abstract

(57)【要約】 【課題】通常動作時でも倍速動作時でも測定可能な被測
定ＩＣの個数を減少させることなく同じように検査でき
るようにする。 【解決手段】ドライバ手段は試験信号発生手段の発生す
る指定アドレス及び書込データに基づいた信号を複数の
被測定ＩＣの各端子に印加し、それに基づいた所定のテ
ストパターンを各被測定ＩＣに書き込む。比較手段は指
定アドレスに基づいて各被測定ＩＣから出力される信号
を所定の基準電圧と比較し、書き込まれていたテストパ
ターンを読み出す。分割手段は複数の比較手段から出力
される読出データをそれぞれ少なくとも２系列に分割す
る。判定手段は比較手段の１個に対して少なくとも２個
設けられており、分割手段によって分割された２系列の
読出データに対して、期待値データと一致するかどうか
を判定し、その判定結果を出力する。検査手段は複数の
判定手段からの判定結果に基づいて各被測定ＩＣの電気
的特性を同時に検査する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＩＣ（集積回路）
の電気的特性を検査するＩＣ試験装置に係り、特に装置
内の最高動作速度の倍速で検査することのできるＩＣ試
験装置に関する。

【０００２】

【従来の技術】性能や品質の保証されたＩＣを最終製品
として出荷するためには、製造部門、検査部門の各工程
でＩＣ製品の全部又は一部を抜き取り、その電気的特性
を検査する必要がある。ＩＣ試験装置はこのような電気
的特性を検査する装置である。ＩＣ試験装置は、被測定
ＩＣに所定の試験用パターンデータを与え、それによる
被測定ＩＣの出力データを読み取り、被測定ＩＣの基本
的動作及び機能に問題が無いかどうかを被測定ＩＣの出
力データから不良情報を解析し、電気的特性を検査して
いる。

【０００３】ＩＣ試験装置における試験は直流試験（Ｄ
Ｃ測定試験）とファンクション試験（ＦＣ測定試験）と
に大別される。直流試験は被測定ＩＣの入出力端子にＤ
Ｃ測定手段から所定の電圧又は電流を印加することによ
り、被測定ＩＣの基本的動作に不良が無いかどうかを検
査するものである。一方、ファンクション試験は被測定
ＩＣの入力端子にパターン発生手段から所定の試験用パ
ターンデータを与え、それによる被測定ＩＣの出力デー
タを読み取り、被測定ＩＣの基本的動作及び機能に問題
が無いかどうかを検査するものである。

【０００４】図２は従来のＩＣ試験装置の概略構成を示
すブロック図である。ＩＣ試験装置は大別してテスタ部
５０とＩＣ取付装置７０とから成る。テスタ部５０は制
御手段５１、ＤＣ測定手段５２、タイミング発生手段５
３、パターン発生手段５４、ピン制御手段５５、ピンエ
レクトロニクス５６、フェイルメモリ５７及び入出力切
替手段５８から構成される。実際のテスタ部５０には、
この他にも種々の構成部品が存在するが本明細書中では
必要な部分のみが示してある。

【０００５】テスタ部５０とＩＣ取付装置７０との間
は、ＩＣ取付装置７０の全入出力端子数（ｍ個）に対応
する複数本（ｍ本）の同軸ケーブル等から成る信号線に
よって接続され、端子−同軸ケーブル間の接続関係は図
示していないリレーマトリックスによって対応付けられ
ており、各種信号の伝送が所定の端子−同軸ケーブル間
で行なわれるように構成されている。なお、この信号線
は、物理的にはＩＣ取付装置７０の全入出力端子数ｍと
同じ数だけ存在する。

【０００６】ＩＣ取付装置７０は、複数個の被測定ＩＣ
７１をソケットに搭載できるように構成されている。被
測定ＩＣ７１の入出力端子とＩＣ取付装置７０の入出力
端子とはそれぞれ１対１に対応付けられて接続されてい
る。例えば、入出力端子数２８個の被測定ＩＣ７１を１
０個搭載可能なＩＣ取付装置７０の場合は、全体で２８
０個の入出力端子を有することになる。制御手段５１は
ＩＣ試験装置全体の制御、運用及び管理等を行うもので
あり、マイクロプロセッサ構成になっている。従って、
図示していないが、システムプログラムを格納するＲＯ
Ｍや各種データ等を格納するＲＡＭ等を有している。

【０００７】制御手段５１は、ＤＣ測定手段５２、タイ
ミング発生手段５３、パターン発生手段５４、ピン制御
手段５５及びフェイルメモリ５７にバス（データバス、
アドレスバス、制御バス）６５を介して接続されてい
る。制御手段５１は、直流試験用のデータをＤＣ測定手
段５２に、ファンクション試験開始用の信号をタイミン
グ発生手段５３に、テストパターン発生用のデータ等を
パターン発生手段５４に、期待値データ等をピン制御手
段５５に、それぞれ出力する。この他にも制御手段５１
は各種データをバスを介してそれぞれの構成要素に出力
している。また、制御手段５１は、フェイルメモリ５７
及びＤＣ測定手段５２から試験結果（フェイルデータ及
び直流データ）を読み出して種々のデータ処理等を行
い、試験データを解析し、ＩＣの良否を判定する。

【０００８】ＤＣ測定手段５２は、制御手段５１からの
直流試験データを受け取り、これに基づいてＩＣ取付装
置７０の被測定ＩＣ７１に対して直流試験を行う。ＤＣ
測定手段５２は制御手段５１から測定開始信号を入力す
ることによって、直流試験を開始し、その試験結果を示
すデータを内部レジスタへ書込む。ＤＣ測定手段５２は
試験結果データの書込みを終了するとエンド信号を制御
手段５１に出力する。ＤＣ測定手段５２の内部レジスタ
に書き込まれた試験結果を示すデータはバス６５を介し
て制御手段５１に読み取られ、そこで解析される。この
ようにして直流試験は行われる。また、ＤＣ測定手段５
２は、ピンエレクトロニクス５６のドライバ６３及びコ
ンパレータ６４に対して基準電圧ＶＩＨ，ＶＩＬ，ＶＯ
Ｈ，ＶＯＬを出力する。

【０００９】タイミング発生手段５３は、ピン制御手段
５５に所定のクロックを出力し、データセレクタ５９、
フォーマッタ６０、Ｉ／Ｏフォーマッタ６１及びコンパ
レータロジック回路６２の動作速度等を制御する。従っ
て、フォーマッタ６０からピンエレクトロニクス５６に
出力される試験信号Ｐ２、及びＩ／Ｏフォーマッタ６１
から入出力切替手段５８に出力される切替信号Ｐ６の出
力タイミングもタイミング発生手段５３からの高速クロ
ックに応じて制御される。パターン発生手段５４は、制
御手段５１からのパターンデータを入力し、それに基づ
いたパターンデータをピン制御手段５５のデータセレク
タ５９に出力する。

【００１０】ピン制御手段５５はデータセレクタ５９、
フォーマッタ６０、Ｉ／Ｏフォーマッタ６１及びコンパ
レータロジック回路６２から構成される。データセレク
タ５９は、各種の試験信号作成データ（アドレスデータ
・書込データ）Ｐ１、切替信号作成データＰ５及び期待
値データＰ４を記憶したメモリで構成されており、パタ
ーン発生手段５４からのパターンデータをアドレスとし
て入力し、そのアドレスに応じた試験信号作成データＰ
１及び切替信号作成データＰ５をフォーマッタ６０及び
Ｉ／Ｏフォーマッタ６１に、期待値データＰ４をコンパ
レータロジック回路６２にそれぞれ出力する。

【００１１】フォーマッタ６０は、フリップフロップ回
路及び論理回路が多段構成されたものであり、データセ
レクタ５９からの試験信号作成データ（アドレスデータ
・書込データ）Ｐ１を加工して所定の印加波形を作成
し、それを試験信号Ｐ２としてタイミング発生手段５３
からのタイミング信号（レート信号ＲＡＴＥ又はエッジ
信号ＥＤＧＥ）に同期してピンエレクトロニクス５６の
ドライバ６３に出力する。Ｉ／Ｏフォーマッタ６１もフ
ォーマッタ６０と同様にフリップフロップ回路及び論理
回路の多段構成されたものであり、データセレクタ５９
からの切替信号作成データＰ５を加工して所定の印加波
形を作成し、それを切替信号Ｐ６としてタイミング発生
手段５３からのタイミング信号に同期して入出力切替手
段５８に出力する。

【００１２】コンパレータロジック回路６２は、ピンエ
レクトロニクス５６のコンパレータ６４からの読出デー
タＰ３と、データセレクタ５９からの期待値データＰ４
とを比較判定し、その判定結果をフェイルデータＦＤと
してフェイルメモリ５７に出力する。ピンエレクトロニ
クス５６は、複数のドライバ６３及びコンパレータ６４
から構成される。ドライバ６３及びコンパレータ６４は
ＩＣ取付装置７０のそれぞれの入出力端子に対して１個
ずつ設けられており、入出力切替手段５８を介していず
れか一方が接続されるようになっている。入出力切替手
段５８は、Ｉ／Ｏフォーマッタ６１からの切替信号Ｐ５
に応じてドライバ６３及びコンパレータ６４のいずれか
一方と、ＩＣ取付装置７０の入出力端子との間の接続状
態を切り替えるものである。すなわち、ＩＣ取付装置７
０の入出力端子の数がｍ個の場合、ドライバ６３、コン
パレータ６４及び入出力切替手段５８はそれぞれｍ個で
構成される。但し、メモリＩＣ等を測定する場合には、
アドレス端子やチップセレクト端子等に対してはコンパ
レータは必要ないので、コンパレータ及び入出力切替手
段の数が少ない場合もある。

【００１３】ドライバ６３は、ＩＣ取付装置７０の入出
力端子、すなわち被測定ＩＣ７１のアドレス端子、デー
タ入力端子、チップセレクト端子、ライトイネーブル端
子等の信号入力端子に、入出力切替手段５８を介して、
ピン制御手段５５のフォーマッタ６０からの試験信号Ｐ
２に応じたハイレベル“１”又はローレベル“０”の信
号を印加し、所望のテストパターンを被測定ＩＣ７１に
書き込む。コンパレータ６４は、被測定ＩＣ７１のデー
タ出力端子から入出力切替手段５８を介して出力される
信号を入力し、それを制御手段５１からのストローブ信
号のタイミングで基準電圧ＶＯＨ，ＶＯＬと比較し、そ
の比較結果をハイレベル“１”又はローレベル“０”の
読出データＰ３としてコンパレータロジック回路６２に
出力する。

【００１４】フェイルメモリ５７は、コンパレータロジ
ック回路６２から出力されるフェイルデータＦＤを記憶
するものであり、被測定ＩＣ７１と同程度の記憶容量を
有する随時読み書き可能なＲＡＭで構成されている。フ
ェイルメモリ５７は、ＩＣ取付装置７０のデータ出力端
子に固定的に対応するデータ入出力端子を有する。例え
ば、ＩＣ取付装置７０の全入出力端子数が２８０個であ
り、その中の１６０個がデータ出力端子である場合に
は、フェイルメモリ５７はこのデータ出力端子数と同じ
か又はそれ以上のデータ入力端子を有するメモリで構成
される。このフェイルメモリ５７に記憶されたフェイル
データＦＤは制御手段５１によって読み出され、図示し
ていないデータ処理用のメモリに転送され、解析され
る。このようにしてファンクション試験は行われる。

【００１５】

【発明が解決しようとする課題】上述のような従来のＩ
Ｃ試験装置は、最高動作速度の倍速で検査することがで
きるような構成になっている。図３は、倍速検査可能な
ＩＣ試験装置の構成の一部、すなわちピン制御手段５５
内のフォーマッタ６０、Ｉ／Ｏフォーマッタ６１及びコ
ンパレータロジック回路６２と、ピンエレクトロニクス
５６内のドライバ６３及びコンパレータ６４と、入出力
切替手段５８との間の接続関係を示す図である。

【００１６】図では、簡単のために通常の動作速度で同
時に検査可能な被測定ＩＣ７１の数を８個の場合につい
て説明する。通常の動作速度の検査時においては、フォ
ーマッタＦＭ１は、データセレクタ５９からの試験信号
作成データ（アドレスデータ・書込データ）Ｐ１Ａを加
工して所定の印加波形を作成し、それを試験信号Ｐ２Ａ
としてタイミング発生手段５３からのタイミング信号
（レート信号ＲＡＴＥ又はエッジ信号ＥＤＧＥ）に同期
して出力する。フォーマッタＭＦ２は、データセレクタ
５９からの試験信号作成データ（アドレスデータ・書込
データ）Ｐ１Ｂを加工して所定の印加波形を作成し、そ
れを試験信号Ｐ２Ｂとしてタイミング発生手段５３から
のタイミング信号（レート信号ＲＡＴＥ又はエッジ信号
ＥＤＧＥ）に同期して出力する。倍速動作の検査時にお
いては、フォーマッタＦＭ１及びＦＭ２によって別々に
加工された試験信号Ｐ２Ａ及びＰ２Ｂをオアし、それを
倍速の試験信号ＤＰ２として出力する。Ｉ／Ｏフォーマ
ッタＩ／ＯＦＭ１及びＩ／ＯＦＭ２も同様に動作する。

【００１７】従って、通常の動作速度による検査時にお
いては、フォーマッタＦＭ１は４個のドライバＤ１，Ｄ
３，Ｄ５，Ｄ７に対して試験信号Ｐ２Ａを出力し、フォ
ーマッタＦＭ２は他の４個のドライバＤ２，Ｄ４，Ｄ
６，Ｄ８に対してはドライバ側セレクタＤＳＬ１を介し
て試験信号Ｐ２Ｂを出力する。同様に、Ｉ／Ｏフォーマ
ッタＩ／ＯＦＭ１は４個の入出力切替手段ＣＨ１，ＣＨ
３，ＣＨ５，ＣＨ７に対して切替信号Ｐ６Ａを出力し、
Ｉ／ＯフォーマッタＩ／ＯＦＭ２は他の４個の入出力切
替手段ＣＨ２，ＣＨ４，ＣＨ６，ＣＨ８に対してはドラ
イバ側セレクタＤＳＬ２を介して切替信号Ｐ６Ｂを出力
する。これによって、ドライバＤ１〜Ｄ８は試験信号Ｐ
２Ａ及びＰ２Ｂに応じたハイレベル“１”又はローレベ
ル“０”の信号を８個の被測定ＩＣ７１の各ピンに印加
し、所望のテストパターンを８個の被測定ＩＣ７１にそ
れぞれ同時に書き込む。

【００１８】また、コンパレータＣ１〜Ｃ８は８個の被
測定ＩＣ７１のデータ出力端子から入出力切替手段ＣＨ
１〜ＣＨ８を介して出力される信号を入力し、それを制
御手段５１からのストローブ信号のタイミングで基準電
圧ＶＯＨ，ＶＯＬと比較し、その比較結果をハイレベル
“１”又はローレベル“０”の読出データＰ３１〜Ｐ３
８として、コンパレータ側セレクタＣＳＬ１〜ＣＳＬ８
を介して、それぞれの対応するコンパレータロジック回
路ＣＬ１〜ＣＬ８に出力する。コンパレータロジック回
路ＣＬ１〜ＣＬ８は、コンパレータ側セレクタＣＳＬ１
〜ＣＳＬ８を介して入力される読出データＰ３１〜Ｐ３
８と、データセレクタ５９からの期待値データＰ４１〜
Ｐ４８とを比較判定し、その判定結果をフェイルデータ
ＦＤとしてフェイルメモリ５７に出力する。なお、８個
の被測定ＩＣ７１を同時に検査する場合には、期待値デ
ータＰ４１〜Ｐ４８は同じものとなる。このようにし
て、従来のＩＣ試験装置は同時に８個の被測定ＩＣに対
して一連のファンクション試験を行うことができる。

【００１９】一方、倍速動作による検査時においては、
フォーマッタＦＭ１及びＦＭ２が４個のドライバＤ１，
Ｄ３，Ｄ５，Ｄ７に対して倍速試験信号ＤＰ２を出力
し、他の４個のドライバＤ２，Ｄ４，Ｄ６，Ｄ８に対し
てドライバ側セレクタＤＳＬ１を介して倍速試験信号Ｄ
Ｐ２を出力する。同様に、Ｉ／ＯフォーマッタＩ／ＯＦ
Ｍ１及びＩ／ＯＦＭ２が４個の入出力切替手段ＣＨ１，
ＣＨ３，ＣＨ５，ＣＨ７に対して倍速切替信号ＤＰ６を
出力し、他の４個の入出力切替手段ＣＨ２，ＣＨ４，Ｃ
Ｈ６，ＣＨ８に対してドライバ側セレクタＤＳＬ２を介
して倍速切替信号ＤＰ６を出力する。倍速試験信号ＤＰ
２は１サイクル内の異なるタイミングでドライバＤ１〜
Ｄ８にそれぞれ印加されるので、倍速試験信号ＤＰ２に
応じたハイレベル“１”又はローレベル“０”の倍速の
信号が８個の被測定ＩＣ７１の各ピンに印加されるよう
になり、通常の動作速度の２倍すなわち倍速動作で試験
が行われるようになる。

【００２０】ところが、コンパレータロジック回路ＣＬ
１〜ＣＬ８は、各コンパレータＣ１〜Ｃ８に対してそれ
ぞれ１個しか存在しないため、倍速動作による検査時に
は、全コンパレータの約半分は非動作状態となる。なぜ
なら、コンパレータＣ１の比較結果がコンパレータ側セ
レクタＣＳＬ１及びＣＳＬ２を介してコンパレータロジ
ック回路ＣＬ１及びＣＬ２に取り込まれた場合、コンパ
レータＣ２の比較結果を取り込むコンパレータロジック
回路が存在しないからである。同様のことがコンパレー
タＣ３〜Ｃ８ついても言える。従って、コンパレータＣ
１，Ｃ３，Ｃ５，Ｃ７が倍速で動作している間は、コン
パレータＣ２，Ｃ４，Ｃ６，Ｃ８が非動作状態となる。
逆に、コンパレータＣ２，Ｃ４，Ｃ６，Ｃ８が倍速で動
作している間は、コンパレータＣ１，Ｃ３，Ｃ５，Ｃ７
が非動作状態となる。すなわち、従来のＩＣ試験装置で
は、倍速動作による検査時は、通常動作で同時に検査可
能な個数の約半分の被測定ＩＣに対してしか同時に検査
できないという欠点があり、倍速動作による検査時に
は、最大測定個数を減少させて検査しなければならなか
った。

【００２１】本発明は上述の点に鑑みてなされたもので
あり、通常動作時でも倍速動作時でも測定可能な個数を
減少させることなく同じように検査することのできるＩ
Ｃ試験装置を提供することを目的とする。

【００２２】

【課題を解決するための手段】本発明のＩＣ試験装置
は、複数の被測定ＩＣの電気的特性を同時に検査するＩ
Ｃ試験装置において、前記被測定ＩＣの指定アドレス、
前記指定アドレスに書き込まれるべき書込データ及び前
記指定アドレスから読み出されるであろう期待値データ
などの試験信号を発生する試験信号発生手段と、前記指
定アドレス及び前記書込データに基づいた信号を前記複
数の被測定ＩＣの各端子に印加し、それに基づいた所定
のテストパターンを前記複数の被測定ＩＣのそれぞれに
書き込む複数のドライバ手段と、前記指定アドレスに基
づいて前記複数の被測定ＩＣの各端子から出力される信
号を所定の基準電圧と比較することによって前記複数の
被測定ＩＣに書き込まれたテストパターンを読み出し、
それを読出データとして出力する複数の比較手段と、前
記複数の比較手段から出力される前記読出データをそれ
ぞれ少なくとも２系列に分割する分割手段と、前記比較
手段の１個に対して少なくとも２個設けられており、前
記分割手段によって分割された２系列の前記読出データ
に対して、前記期待値データと一致するかどうかを判定
し、その判定結果を出力する複数の判定手段と、前記複
数の判定手段からの前記判定結果に基づいて前記複数の
被測定ＩＣの電気的特性を同時に検査する検査手段とか
らなるものである。比較手段の１個に対して少なくとも
２個の判定手段を設けているので、倍速動作による検査
時でも非動作状態となるコンパレータがなくなるので、
通常動作時でも倍速動作時でも測定可能な被測定ＩＣの
個数を同じにすることができる。

【００２３】

【発明の実施の形態】以下、図面を用いて本発明の実施
の形態を説明する。図１は、本発明に係るＩＣ試験装置
の構成の一部を示す図であり、図３の従来技術に対応し
ている。図では、簡単のために通常の動作速度で同時に
検査可能な被測定ＩＣ７１の数を８個の場合について説
明する。図１において図３と同じ構成のものには同一の
符号が付してあるので、その説明は省略する。

【００２４】本発明に係るＩＣ試験装置が図３の従来の
ものと異なる点は、１個のコンパレータに対してそれぞ
れセレクタを介して２個相当のコンパレータロジック回
路が設けられている点である。すなわち、２個のコンパ
レータＣ１及びＣ２に対してコンパレータ側セレクタＣ
ＳＬ１Ａ，ＣＳＬ１Ｂ，ＣＳＬ２Ａ，ＣＳＬ２Ｂを介し
て、４個のコンパレータロジック回路ＣＬ１Ａ，ＣＬ１
Ｂ，ＣＬ２Ａ，ＣＬ２Ｂが設けられている。同様に、２
個のコンパレータＣ３及びＣ４に対してコンパレータ側
セレクタＣＳＬ３Ａ，ＣＳＬ３Ｂ，ＣＳＬ４Ａ，ＣＳＬ
４Ｂを介して、４個のコンパレータロジック回路ＣＬ３
Ａ，ＣＬ３Ｂ，ＣＬ４Ａ，ＣＬ４Ｂが設けられている。
なお、この実施の態様では動作速度の最高４倍速の動作
速度で検査可能な場合について図示しているが、倍速の
動作速度で検査する場合だけであれば、セレクタを省略
して、１個のコンパレータＣ１に対して２個のコンパレ
ータロジック回路ＣＬ１Ａ，ＣＬ１Ｂを設け、１個のコ
ンパレータＣ２に対して２個のコンパレータロジック回
路ＣＬ２Ａ，ＣＬ２Ｂを設ければよい。

【００２５】コンパレータロジック回路ＣＬ１Ａ，ＣＬ
１Ｂ，ＣＬ２Ａ，ＣＬ２Ｂは、コンパレータ側セレクタ
ＣＳＬ１Ａ，ＣＳＬ１Ｂ，ＣＳＬ２Ａ，ＣＳＬ２Ｂを介
して入力される読出データＰ３１又はＰ３２と、データ
セレクタ５９からの期待値データＰ４１Ａ，Ｐ４１Ｂ，
Ｐ４２Ａ，Ｐ４２Ｂとを比較判定し、その判定結果をフ
ェイルデータＦＤとしてフェイルメモリ５７に出力す
る。コンパレータロジック回路ＣＬ３Ａ，ＣＬ３Ｂ，Ｃ
Ｌ４Ａ，ＣＬ４Ｂは、コンパレータ側セレクタＣＳＬ３
Ａ，ＣＳＬ３Ｂ，ＣＳＬ４Ａ，ＣＳＬ４Ｂを介して入力
される読出データＰ３３又はＰ３４と、データセレクタ
５９からの期待値データＰ４３Ａ，Ｐ４３Ｂ，Ｐ４４
Ａ，Ｐ４４Ｂとを比較判定し、その判定結果をフェイル
データＦＤとしてフェイルメモリ５７に出力する。な
お、コンパレータＣ５〜Ｃ８と、これに対応してそれぞ
れ設けられるコンパレータ側セレクタ及びコンパレータ
ロジック回路の構成についてはコンパレータＣ１〜Ｃ４
の場合と同じなので、図示を省略する。

【００２６】次のに通常の動作速度で８個の被測定ＩＣ
７１に対して検査を行う場合について説明する。通常の
動作速度による検査時においては、フォーマッタＦＭ１
は４個のドライバＤ１，Ｄ３，Ｄ５，Ｄ７に対して直接
試験信号Ｐ２Ａを出力し、フォーマッタＦＭ２は他の４
個のドライバＤ２，Ｄ４，Ｄ６，Ｄ８に対してはドライ
バ側セレクタＤＳＬ１を介して試験信号Ｐ２Ｂを出力す
る。同様に、Ｉ／ＯフォーマッタＩ／ＯＦＭ１は４個の
入出力切替手段ＣＨ１，ＣＨ３，ＣＨ５，ＣＨ７に対し
て直接切替信号Ｐ６Ａを出力し、Ｉ／ＯフォーマッタＩ
／ＯＦＭ２は他の４個の入出力切替手段ＣＨ２，ＣＨ
４，ＣＨ６，ＣＨ８に対してはドライバ側セレクタＤＳ
Ｌ２を介して切替信号Ｐ６Ｂを出力する。これによっ
て、ドライバＤ１〜Ｄ８は試験信号Ｐ２Ａ及びＰ２Ｂに
応じたハイレベル“１”又はローレベル“０”の信号を
８個の被測定ＩＣ７１の各ピンに印加し、所望のテスト
パターンを８個の被測定ＩＣ７１にそれぞれ同時に書き
込むができる。

【００２７】また、コンパレータＣ１〜Ｃ８は８個の被
測定ＩＣ７１のデータ出力端子から入出力切替手段ＣＨ
１〜ＣＨ８を介して出力される信号を入力し、それを制
御手段５１からのストローブ信号のタイミングで基準電
圧ＶＯＨ，ＶＯＬと比較し、その比較結果をハイレベル
“１”又はローレベル“０”の読出データＰ３１〜Ｐ３
８として、コンパレータ側セレクタＣＳＬ１Ａ〜ＣＳＬ
８Ｂを介して、それぞれの対応するコンパレータロジッ
ク回路ＣＬ１Ａ〜ＣＬ８Ｂに出力する。

【００２８】例えば、コンパレータ側セレクタＣＳＬ１
ＡがコンパレータＣ１を、コンパレータ側セレクタＣＳ
Ｌ２ＡがコンパレータＣ２を、コンパレータ側セレクタ
ＣＳＬ３ＡがコンパレータＣ３を、コンパレータ側セレ
クタＣＳＬ４ＡがコンパレータＣ４を、コンパレータ側
セレクタＣＳＬ５ＡがコンパレータＣ５を、コンパレー
タ側セレクタＣＳＬ６ＡがコンパレータＣ６を、コンパ
レータ側セレクタＣＳＬ７ＡがコンパレータＣ７を、コ
ンパレータ側セレクタＣＳＬ８ＡがコンパレータＣ８
を、それぞれ選択する。残りのコンパレータ側セレクタ
ＣＳＬ１Ｂ〜ＣＳＬ８Ｂはいずれのコンパレータを選択
するかは任意である。

【００２９】このとき、コンパレータロジック回路ＣＬ
１Ａ，ＣＬ２Ａ，ＣＬ３Ａ，ＣＬ４Ａ，ＣＬ５Ａ，ＣＬ
６Ａ，ＣＬ７Ａ，ＣＬ８Ａが各コンパレータ側セレクタ
ＣＳＬ１Ａ，ＣＳＬ２Ａ，ＣＳＬ３Ａ，ＣＳＬ４Ａ，Ｃ
ＳＬ５Ａ，ＣＳＬ６Ａ，ＣＳＬ７Ａ，ＣＳＬ８Ａを介し
て入力される読出データＰ３１〜Ｐ３８と、データセレ
クタ５９からの期待値データＰ４１Ａ，Ｐ４２Ａ，Ｐ４
３Ａ，Ｐ４４Ａ，Ｐ４５Ａ，Ｐ４６Ａ，Ｐ４７Ａ，Ｐ４
８Ａとを比較判定し、その判定結果をフェイルデータＦ
Ｄとしてフェイルメモリ５７に出力する。なお、８個の
被測定ＩＣ７１を同時に検査する場合なので、期待値デ
ータＰ４１Ａ，Ｐ４２Ａ，Ｐ４３Ａ，Ｐ４４Ａ，Ｐ４５
Ａ，Ｐ４６Ａ，Ｐ４７Ａ，Ｐ４８Ａは共に同じデータで
ある。このようにして、本発明に係るＩＣ試験装置は同
時に８個の被測定ＩＣに対して一連のファンクション試
験を通常の動作速度で行う。

【００３０】次に、倍速動作による検査について説明す
る。倍速動作検査時には、フォーマッタＦＭ１及びＦＭ
２が４個のドライバＤ１，Ｄ３，Ｄ５，Ｄ７に対して倍
速試験信号ＤＰ２を出力し、他の４個のドライバＤ２，
Ｄ４，Ｄ６，Ｄ８に対してドライバ側セレクタＤＳＬ１
を介して倍速試験信号ＤＰ２を出力する。同様に、Ｉ／
ＯフォーマッタＩ／ＯＦＭ１及びＩ／ＯＦＭ２は４個の
入出力切替手段ＣＨ１，ＣＨ３，ＣＨ５，ＣＨ７に対し
て倍速切替信号ＤＰ６を出力し、他の４個の入出力切替
手段ＣＨ２，ＣＨ４，ＣＨ６，ＣＨ８に対してドライバ
側セレクタＤＳＬ２を介して倍速切替信号ＤＰ６を出力
する。このとき、倍速試験信号ＤＰ２は１サイクル内の
異なるタイミングでドライバＤ１〜Ｄ８に印加される。
従って、倍速試験信号ＤＰ２に応じたハイレベル“１”
又はローレベル“０”の倍速の信号が８個の被測定ＩＣ
７１の各ピンに印加されるようになり、通常の動作速度
の２倍で所望のテストパターンが８個の被測定ＩＣ７１
にそれぞれ同時に書き込まれると共に２倍の速度で読み
出されるようになる。

【００３１】このとき、コンパレータロジック回路は、
各コンパレータＣ１〜Ｃ８に対して２個相当分存在する
ため、倍速動作による検査時でも、全コンパレータが動
作することができる。なぜなら、コンパレータＣ１の比
較結果はコンパレータ側セレクタＣＳＬ１Ａ及びＣＳＬ
２Ａを介してコンパレータロジック回路ＣＬ１Ａ及びＣ
Ｌ２Ａに取り込まれ、コンパレータＣ２の比較結果はコ
ンパレータ側セレクタＣＳＬ１Ｂ及びＣＳＬ２Ｂを介し
てコンパレータロジック回路ＣＬ１Ｂ及びＣＬ２Ｂに取
り込まれる。コンパレータＣ３〜Ｃ８の比較結果も同様
に各コンパレータ側セレクタを介してそれぞれのコンパ
レータロジック回路に取り込まれる。従って、この実施
の形態によれば倍速動作であっても全てのコンパレータ
Ｃ１〜Ｃが動作状態にあり、同時に検査可能な被測定Ｉ
Ｃ７１の個数を半減することなく、通常の動作モードと
同じ数の被測定ＩＣ７１を検査することができる。

【００３２】なお、上述の実施の態様では、倍速で動作
させる場合について説明したが、３倍速、４倍速で動作
させる場合には、適宜コンパレータ側セレクタＣＳＬ１
Ａ〜ＣＳＬ８Ｂの選択状態を変更することによって、対
応することができる。ただし、このような３倍速、４倍
速で動作させると、最大測定個数が減少することは言う
までもない。ただし、この場合には１個のコンパレータ
に対して３個以上のコンパレータロジックを設ければよ
い。

【００３３】

【発明の効果】本発明によれば、通常動作時でも倍速動
作時でも測定可能な個数を減少させることなく同じよう
に検査することができるという効果がある。

【図面の簡単な説明】

【図１】 本発明に係るＩＣ試験装置の構成の一部を示
す図である。

【図２】 従来のＩＣ試験装置の全体構成を示すブロッ
ク図である。

【図３】 従来の倍速検査可能なＩＣ試験装置の構成の
一部を示す図である。

【符号の説明】

５０…テスタ部、５１…制御手段、５２…ＤＣ測定手
段、５３…タイミング発生手段、５４…パターン発生手
段、５５…ピン制御手段、５６…ピンエレクトロニク
ス、５７…フェイルメモリ、５８…入出力切替手段、５
９…データセレクタ、６０，ＦＭ１，ＦＭ２…フォーマ
ッタ、６１，Ｉ／ＯＦＭ１，Ｉ／ＯＦＭ２…Ｉ／Ｏフォ
ーマッタ、６２，ＣＬ１Ａ〜ＣＬ４Ｂ…コンパレータロ
ジック回路、６３，Ｄ１〜Ｄ８…ドライバ、６４，Ｃ１
〜Ｃ４…コンパレータ、６５…バス、７０…ＩＣ取付装
置、７１…被測定ＩＣ、ＤＳＬ１，ＤＳＬ２…ドライバ
側セレクタ、ＣＳＬ１〜ＣＳＬ４，ＣＳＬ１Ａ〜ＣＳＬ
４Ｂ…コンパレータ側セレクタ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 複数の被測定ＩＣの電気的特性を同時に
   検査するＩＣ試験装置において、 前記被測定ＩＣの指定アドレス、前記指定アドレスに書
   き込まれるべき書込データ及び前記指定アドレスから読
   み出されるであろう期待値データなどの試験信号を発生
   する試験信号発生手段と、 前記指定アドレス及び前記書込データに基づいた信号を
   前記複数の被測定ＩＣの各端子に印加し、それに基づい
   た所定のテストパターンを前記複数の被測定ＩＣのそれ
   ぞれに書き込む複数のドライバ手段と、 前記指定アドレスに基づいて前記複数の被測定ＩＣの各
   端子から出力される信号を所定の基準電圧と比較するこ
   とによって前記複数の被測定ＩＣに書き込まれたテスト
   パターンを読み出し、それを読出データとして出力する
   複数の比較手段と、 前記複数の比較手段から出力される前記読出データをそ
   れぞれ少なくとも２系列に分割する分割手段と、 前記比較手段の１個に対して少なくとも２個設けられて
   おり、前記分割手段によって分割された２系列の前記読
   出データに対して、前記期待値データと一致するかどう
   かを判定し、その判定結果を出力する複数の判定手段
   と、 前記複数の判定手段からの前記判定結果に基づいて前記
   複数の被測定ＩＣの電気的特性を同時に検査する検査手
   段とを具えたことを特徴とするＩＣ試験装置。
2. 【請求項２】 前記分割手段が前記複数の比較手段から
   出力される前記読出データをそれぞれ４系列に分割する
   場合に、さらに、前記比較手段の２個に対して４個設け
   られており、前記分割手段によって分割された４系列の
   前記読出データを選択的に出力する選択手段を設け、 前記選択手段によって選択された前記読出データに対し
   て、前記期待値データと一致するかどうかを前記判定手
   段によって判定し、その判定結果を出力するようにした
   ことを特徴とする請求項１に記載のＩＣ試験装置。