JP2001221829A - 半導体試験装置の基準電位設定装置及び方法 - Google Patents

Abstract

(57)【要約】 【目的】 被測定半導体デバイスの多数個取りによって
装置全体が大型化した場合でも、各基板にバラツキのな
い基準電位を設定できるようにする。 【構成】 ｍ＝３枚の基板１０〜３０を用いてｎ＝８個
の被測定半導体デバイスＤＵＴ１〜ＤＵＴ８に対して各
種信号の印加及び測定を行う場合、被測定半導体デバイ
スＤＵＴ１〜ＤＵＴ３の基準電位を基板１０に取り込
み、被測定半導体デバイスＤＵＴ４〜ＤＵＴ６の基準電
位を基板２０に取り込み、被測定半導体デバイスＤＵＴ
７，ＤＵＴ８の基準電位を基板３０に取り込む。各基板
１０〜３０に取り込まれた基準電位は平均電位加算され
る。各基板で平均電位加算された電位は更に接続され、
３枚の基板１０〜３０によって基準電位が作られる。こ
の基準電位をレベル発生手段の基準電位とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体デバイスの
電気的特性を検査する際に印加信号や測定信号の基準と
なる電位の設定を行う半導体試験装置の基準電位設定方
式に関する。

【０００２】

【従来の技術】性能や品質の保証された半導体デバイス
を最終製品として出荷するためには、製造部門、検査部
門の各工程で半導体デバイスの全部又は一部を抜き取
り、その電気的特性を検査する必要がある。半導体試験
装置はこのような電気的特性を検査するものであり、被
測定半導体デバイスに所定の試験用パターンデータを与
え、それによる被測定半導体デバイスの出力データを読
み取り、被測定半導体デバイスの基本的動作及び機能に
問題が無いかどうかを被測定半導体デバイスの出力デー
タに基づいて不良情報を解析し、電気的特性を検査して
いる。

【０００３】半導体試験装置における試験は、直流試験
とファンクション試験とに大別される。直流試験は被測
定半導体デバイスの入出力端子にＤＣ測定回路から所定
の電圧又は電流を印加することにより、被測定半導体デ
バイスの基本的動作に不良が無いかどうかを検査するも
のである。一方、ファンクション試験は被測定半導体デ
バイスの入力端子にパターン発生器から所定の試験用パ
ターンデータを与え、それによる被測定半導体デバイス
の出力データを読み取り、被測定半導体デバイスの基本
的動作及び機能に問題が無いかどうかを検査するもので
ある。すなわち、ファンクション試験は、アドレス、デ
ータ、書込みイネーブル信号、チップセレクト信号など
の被測定半導体デバイスの各入力信号の入力タイミング
や振幅などの入力条件などを変化させて、その出力タイ
ミングや出力振幅などを試験したりするものである。

【０００４】

【発明が解決しようとする課題】従来の半導体試験装置
の基準電位設定装置は、信号印加用のドライバや信号測
定用のコンパレータなどを備えたピンエレクトロニクス
基板やこの基板が実装されるテストヘッドのバックボー
ドが小型であったため、印加信号や測定信号の基準とな
るグランドレベルをテストヘッド内に一箇所だけ設け、
そこを基準として基準電位の設定を行っていた。

【０００５】従来の半導体試験装置の基準電位設定装置
は、テストヘッドのバックボードが比較的小型の場合に
は、構造が単純であり、組み立て性や調整が容易である
という利点を有する。ところが、同時に検査可能な被測
定半導体デバイスの数が多くなる多数個取りを行うよう
になり、装置全体が大型化されると、基板自体の構成も
大きくなり、基板内のバラツキやテストヘッド内のバラ
ツキがそのまま装置全体のバラツキとなり、基準電位を
一箇所にすることによって各基板間で基準電位にバラツ
キが生じるようになってきた。各基板間で基準電位がバ
ラツクと、被測定半導体デバイスに供給される信号レベ
ルにもバラツキが生じることとなり、問題となってい
た。

【０００６】本発明は、上述の点に鑑みてなされたもの
であり、被測定半導体デバイスの多数個取りによって装
置全体が大型化した場合でも、各基板にバラツキのない
基準電位を設定することのできる半導体試験装置の基準
電位設定方法及び装置を提供することを目的とする。

【０００７】

【課題を解決するための手段】請求項１に記載された半
導体試験装置の基準電位設定装置は、複数の被測定半導
体デバイス群のそれぞれに対して信号を印加する複数の
ドライバ手段群や前記複数の被測定半導体デバイス群の
それぞれから出力される信号を測定する複数のコンパレ
ータ手段群などを備えた複数の基板群のそれぞれに設け
られ、前記複数の被測定半導体デバイス群の中の所定数
の被測定半導体デバイス群に対応した基準電位群をそれ
ぞれ取り込み、取り込んだ基準電位群の平均電位加算さ
れた電位を出力する複数のレベル発生手段群と、前記各
基板に設けられた前記レベル発生手段群から出力される
電位の合成電位を半導体試験装置の基準電位として出力
する基準電位発生手段とを備えたものである。

【０００８】例えば、第１〜第３の３枚の基板が第１〜
第８の８個の被測定半導体デバイスに対して各種信号の
印加及び測定を行う場合、この発明では、第１〜第３の
３個の被測定半導体デバイスの基準電位は第１の基板に
取り込まれ、第４〜第６の３個の被測定半導体デバイス
の基準電位は第２の基板に取り込まれ、第７、第８の２
個の被測定半導体デバイスの基準電位は第３の基板に取
り込まれるように配線される。第１の基板に取り込まれ
た第１〜第３の被測定半導体デバイスの基準電位は第１
の基板上の第１のレベル発生手段によって平均電位加算
される。第２の基板に取り込まれた第４〜第６の被測定
半導体デバイスの基準電位は第２の基板上の第２のレベ
ル発生手段によって平均電位加算される。第３の基板に
取り込まれた第７、第８の被測定半導体デバイスの基準
電位は第３の基板上の第３のレベル発生手段によって平
均電位加算される。第１〜第３のレベル発生手段で平均
電位加算された電位は第１〜第３の基板間で接続される
ので、その接続点に合成電位が現れる。この合成電位を
半導体試験装置の基準電位とする。これによって、被測
定半導体デバイスの多数個取りによって装置全体が大型
化した場合でも、テストヘッド内で使用される基板間及
び基板内のバラツキを最小に留めることができる。ま
た、被測定半導体デバイスのレベル精度を向上させるた
めに常に被測定半導体デバイスの基準電位をテスタ部側
の基準とすることが可能となる。

【０００９】請求項２に記載された半導体試験装置の基
準電位設定装置は、請求項１において、前記基準電位発
生手段から出力される前記基準電位を電圧電流測定回路
用の基準電位とするものである。これによって、全ての
被測定半導体デバイスに対して同じ電圧を印加したり電
流を印加したりすることができ、正確な電圧電流測定を
行うことができるようになる。

【００１０】請求項３に記載された半導体試験装置の基
準電位設定装置は、請求項１において、前記被測定半導
体デバイス群の基準電位を前記基板内で前記レベル発生
手段群に供給する配線群のそれぞれを接地する抵抗群を
備え、前記被測定半導体デバイス群が未装着状態の場合
に前記抵抗群を介して検出された電位の合成電位を自己
診断モード時の基準電位とするものである。これによっ
て、自己診断モード時には被測定半導体デバイスが存在
しないが、この場合でも、基板の出力部に最も近い部分
の電位を基準電位とすることができるので、自己診断を
正確に行うことができるようになる。

【００１１】請求項４に記載された半導体試験装置の基
準電位設定装置は、請求項１において、前記被測定デバ
イスの個数をｎ個とし、前記基板の枚数をｍ枚とした場
合に、前記レベル発生手段群は、前記ｎを前記ｍで除し
た値の小数点以下を切り上げた数値に対応する個数の被
測定半導体デバイス群に対応した基準電位をそれぞれ取
り込み、取り込んだ基準電位の平均電位加算された電位
を出力するものである。例えば、基板の枚数がｍ＝３枚
でｎ＝８個の被測定半導体デバイスに対して各種信号の
印加及び測定を行う場合、ｎをｍで除した値（２．６６
・・）の小数点以下を切り上げた数値は３となる。従っ
て、第１〜第３、第４〜第６のそれぞれ３個の被測定半
導体デバイスの基準電位は第１及び第２の基板に、残り
の第７、第８の２個の被測定半導体デバイスの基準電位
は第３の基板に取り込まれる。このように、各基板に取
り込まれる基準電位の数を基板毎にほぼ同じ個数にする
ことによって、テストヘッド内で使用される基板間及び
基板内のバラツキを最小に留めることができる。

【００１２】請求項５に記載された半導体試験装置の基
準電位設定装置は、請求項１において、前記レベル発生
手段が、前記被測定半導体デバイス群の基準電位を各基
板上に設けられた配線手段群を介して取り込み、前記配
線手段群に取り込まれた前記基準電位を抵抗を介して１
の接続箇所に取り込むことによって前記接続箇所に前記
基準電位の平均電位加算された電位を出力するものであ
る。各被測定半導体デバイスの基準電位は配線手段を介
して基板上に取り込まれる。１のレベル発生手段によっ
て平均電位加算される。第２の基板に取り込まれた第４
〜第６の被測定半導体デバイスの基準電位は第２の基板
上の第２のレベル発生手段によって平均電位加算され
る。第３の基板に取り込まれた第７、第８の被測定半導
体デバイスの基準電位は第３の基板上の第３のレベル発
生手段によって平均電位加算される。第１〜第３のレベ
ル発生手段で平均電位加算された電位は第１〜第３の基
板間で接続されるので、その接続点に合成電位が現れ
る。この合成電位を半導体試験装置の基準電位とする。
これによって、被測定半導体デバイスの多数個取りによ
って装置全体が大型化した場合でも、テストヘッド内で
使用される基板間及び基板内のバラツキを最小に留める
ことができる。また、被測定半導体デバイスのレベル精
度を向上させるために常に被測定半導体デバイスの基準
電位をテスタ部側の基準とすることが可能となる。

【００１３】請求項６に記載された半導体試験装置の基
準電位設定装置は、請求項５において、前記基準電位発
生手段から出力される前記基準電位を電圧電流測定回路
用の基準電位とするものである。

【００１４】請求項７に記載された半導体試験装置の基
準電位設定装置は、請求項５において、前記配線手段群
のそれぞれを接地する抵抗群を備え、前記被測定半導体
デバイス群が未装着状態の場合に前記抵抗群を介して検
出された電位の合成電位を自己診断モード時の基準電位
とするものである。

【００１５】請求項８に記載された半導体試験装置の基
準電位設定装置は、請求項５において、前記被測定デバ
イスの個数をｎ個とし、前記基板の枚数をｍ枚とした場
合に、前記レベル発生手段群は、前記ｎを前記ｍで除し
た値の小数点以下を切り上げた数値に対応する個数の被
測定半導体デバイス群に対応した基準電位をそれぞれ取
り込み、取り込んだ基準電位の平均電位加算された電位
を出力するものである。請求項６〜８は、請求項２〜４
に対応したものである。

【００１６】請求項９に記載された半導体試験装置の基
準電位設定方法は、複数の被測定半導体デバイス群のそ
れぞれに対して信号を印加する複数のドライバ手段群や
前記複数の被測定半導体デバイス群のそれぞれから出力
される信号を測定する複数のコンパレータ手段群などを
備えた複数の基板群のそれぞれに、前記複数の被測定半
導体デバイス群の中の所定数の被測定半導体デバイス群
に対応した基準電位群をそれぞれ取り込み、前記取り込
まれた基準電位群を平均電位加算することによって得ら
れた電位を前記各基板毎に出力し、前記各基板から出力
される電位の合成電位を半導体試験装置の基準電位とし
て設定するものである。これは、請求項１に対応してお
り、被測定半導体デバイスに対応した基準電位を各基板
に取り込み、各基板で平均電位加算を行い、各基板で求
められた電位を合成するという一連の流れを示してい
る。

【００１７】請求項１０に記載された半導体試験装置の
基準電位設定方法は、請求項９において、前記各基板か
ら出力される電位の合成電位を電圧電流測定回路用の基
準電位とすることを特徴とする半導体試験装置の基準電
位設定方法。

【００１８】請求項１１に記載された半導体試験装置の
基準電位設定方法は、請求項９において、前記被測定半
導体デバイス群の基準電位を前記基板内に取り込むため
の配線群のそれぞれを抵抗群を介して接地し、前記被測
定半導体デバイス群が未装着状態の場合に前記抵抗群を
介して検出された電位の合成電位を自己診断モード時の
基準電位とするものである。

【００１９】請求項１２に記載された半導体試験装置の
基準電位設定方法は、請求項９において、前記被測定デ
バイスの個数をｎ個とし、前記基板の枚数をｍ枚とした
場合に、前記ｎを前記ｍで除した値の小数点以下を切り
上げた数値に対応する個数の被測定半導体デバイス群に
対応した基準電位をそれぞれ取り込み、取り込んだ基準
電位の平均電位加算された電位を前記各基板毎に出力す
るものである。

【００２０】請求項１０〜１３は、請求項２〜４に対応
したものである。

【００２１】

【発明の実施の形態】以下、添付図面に示された一例を
用いて詳細を説明する。図２は半導体試験装置の全体構
成の概略を示すブロック図である。半導体試験装置は大
別してテスタ部５０と半導体デバイス取付装置７０とか
ら構成される。テスタ部５０は制御回路５１、ＤＣ測定
回路５２、タイミング発生器５３、パターン発生器５
４、ピン制御回路５５、ピンエレクトロニクス基板５
６、フェイルメモリ５７及び入出力切替スイッチ５８か
ら構成される。テスタ部５０はこの他にも種々の構成部
品を有するが、本明細書中では必要な部分のみが示され
ている。

【００２２】図では、１枚のピンエレクトロニクス基板
５６と半導体デバイス取付装置７０に取り付けられた１
個の被測定半導体デバイス７１との接続関係を模式的に
示しているが、実際は、複数ｍ枚のピンエレクトロニク
ス基板５６の一組と、複数ｎ個の被測定半導体デバイス
７１とが所定の規則に従ってそれぞれ接続されている。
すなわち、テスタ部５０と半導体デバイス取付装置７０
との間は、半導体デバイス取付装置７０の全入出力端子
数（Ｙ個）に対応する複数本（Ｙ本）の同軸ケーブル等
から成る信号線によって接続され、端子と同軸ケーブル
との間の接続関係は図示していないリレーマトリックス
によって対応付けられており、各種信号の伝送が所定の
端子と同軸ケーブルとの間で行なわれるように構成され
ている。なお、この信号線は、物理的には半導体デバイ
ス取付装置７０の全入出力端子数ａと同じ数だけ存在す
る。半導体デバイス取付装置７０は、複数個の被測定半
導体デバイス７１をソケットに搭載できるように構成さ
れている。被測定半導体デバイス７１の入出力端子と半
導体デバイス取付装置７０の入出力端子とはそれぞれ１
対１に対応付けられて接続されている。例えば、入出力
端子数３０個の被測定半導体デバイス７１を８個搭載可
能な半導体デバイス取付装置７０の場合は、全体で２４
０個の入出力端子を有することになる。

【００２３】制御回路５１は半導体試験装置全体の制
御、運用及び管理等を行うものであり、マイクロプロセ
ッサ構成になっている。従って、図示していないが、制
御回路５１はシステムプログラムを格納するＲＯＭや各
種データ等を格納するＲＡＭ等を含んで構成される。制
御回路５１は、ＤＣ測定回路５２、タイミング発生器５
３、パターン発生器５４、ピン制御回路５５及びフェイ
ルメモリ５７にテスタバス（データバス、アドレスバ
ス、制御バス）６９を介して接続されている。制御回路
５１は、直流試験用のデータをＤＣ測定回路５２に、フ
ァンクション試験開始用のタイミングデータをタイミン
グ発生器５３に、テストパターン発生に必要なプログラ
ムや各種データ等をパターン発生器５４に、期待値デー
タ等をピン制御回路５５に、それぞれ出力する。この他
にも制御回路５１は各種のデータをテスタバス６９を介
してそれぞれの構成部品に出力している。また、制御回
路５１は、ＤＣ測定回路５２内の内部レジスタ、フェイ
ルメモリ５７及びピン制御回路５５内のパス／フェイル
（ＰＡＳＳ／ＦＡＩＬ）レジスタ６３から試験結果を示
すデータ（直流データやパス／フェイルデータＰＦＤ）
を読み出して、それらを解析し、被測定半導体デバイス
７１の良否を判定する。

【００２４】ＤＣ測定回路５２は、制御回路５１からの
直流試験データを受け取り、これに基づいて半導体デバ
イス取付装置７０の被測定半導体デバイス７１に対して
直流試験を行う。ＤＣ測定回路５２は制御回路５１から
測定開始信号を入力することによって、直流試験を開始
し、その試験結果を示すデータを内部レジスタへ書込
む。ＤＣ測定回路５２は試験結果データの書込みを終了
するとエンド信号を制御回路５１に出力する。内部レジ
スタに書き込まれたデータはテスタバス６９を介して制
御回路５１に読み取られ、そこで解析される。このよう
にして直流試験は行われる。また、ＤＣ測定回路５２は
ピンエレクトロニクス基板５６のドライバ６４及びアナ
ログコンパレータ６５に対して基準電圧ＶＩＨ，ＶＩ
Ｌ，ＶＯＨ，ＶＯＬを供給する。

【００２５】タイミング発生器５３は、制御回路５１か
らのタイミングデータを内部メモリに記憶し、それに基
づいてパターン発生器５４、ピン制御回路５５及びフェ
イルメモリ５７に高速の動作クロックＣＬＫを出力する
と共にデータの書込及び読出のタイミング信号ＰＨをピ
ン制御回路５５やフェイルメモリ５７に出力する。従っ
て、パターン発生器５４及びピン制御回路５５の動作速
度は、この高速動作クロックＣＬＫによって決定し、被
測定半導体デバイス７１に対するデータ書込及び読出の
タイミングはこのタイミング信号ＰＨによって決定す
る。また、フェイルメモリ５７に対するパス／フェイル
データＰＦＤの書込タイミングもこのタイミング信号Ｐ
Ｈによって決定する。従って、フォーマッタ６０からピ
ンエレクトロニクス基板５６に出力される試験信号Ｐ
２、及びＩ／Ｏフォーマッタ６１から入出力切替スイッ
チ５８に出力される切替信号Ｐ６の出力タイミングもタ
イミング発生器５３からの高速動作クロックＣＬＫ及び
タイミング信号ＰＨに応じて制御される。また、タイミ
ング発生器５３は、パターン発生器５４からのタイミン
グ切替用制御信号ＣＨを入力し、それに基づいて動作周
期や位相等を適宜切り替えるようになっている。

【００２６】パターン発生器５４は、制御回路５１から
のパターン作成用のパターンプログラム（マイクロプロ
グラム及びパターンデータ）を入力し、それに基づいた
パターンデータＰＤをピン制御回路５５のデータセレク
タ５９に出力する。すなわち、パターン発生器５４はマ
イクロプログラム方式に応じた種々の演算処理によって
規則的な試験パターンデータを出力するプログラム方式
と、被測定ＩＣ７１に書き込まれるデータと同じデータ
を内部メモリ（ランダムパターンメモリ）に予め書き込
んでおき、それを被測定半導体と同じアドレスで読み出
すことによって不規則（ランダム）なパターンデータ
（期待値データ）を出力するメモリストアド方式とで動
作する。メモリ混在型の半導体デバイスのメモリ部分の
試験はプログラム方式によって実行され、ロジック部分
の試験はメモリストアド方式によって実行される。

【００２７】ピン制御回路５５はデータセレクタ５９、
フォーマッタ６０、Ｉ／Ｏフォーマッタ６１、コンパレ
ータロジック回路６２及びパス／フェイル（ＰＡＳＳ／
ＦＡＩＬ）レジスタ６３から構成される。データセレク
タ５９は、各種の試験信号作成データ（アドレスデータ
・書込データ）Ｐ１、切替信号作成データＰ５及び期待
値データＰ４を記憶したメモリで構成されており、パタ
ーン発生器５４からのパターンデータをアドレスとして
入力し、そのアドレスに応じた試験信号作成データＰ１
及び切替信号作成データＰ５をフォーマッタ６０及びＩ
／Ｏフォーマッタ６１に、期待値データＰ４をコンパレ
ータロジック回路６２にそれぞれ出力する。フォーマッ
タ６０は、フリップフロップ回路及び論理回路が多段構
成されたものであり、データセレクタ５９からの試験信
号作成データ（アドレスデータ・書込データ）Ｐ１を加
工して所定の印加波形を作成し、それを試験信号Ｐ２と
してタイミング発生器５３からのタイミング信号ＰＨに
同期したタイミングでピンエレクトロニクス基板５６の
ドライバ６４に出力する。Ｉ／Ｏフォーマッタ６１もフ
ォーマッタ６０と同様にフリップフロップ回路及び論理
回路の多段構成されたものであり、データセレクタ５９
からの切替信号作成データＰ５を加工して所定の印加波
形を作成し、それを切替信号Ｐ６としてタイミング発生
器５３からのタイミング信号ＰＨに同期したタイミング
で入出力切替スイッチ５８に出力する。

【００２８】コンパレータロジック回路６２は、ピンエ
レクトロニクス基板５６のアナログコンパレータ６５か
らのデジタルの読出データＰ３と、データセレクタ５９
からの期待値データＰ４とを比較判定し、その判定結果
を示すパス／フェイルデータＰＦＤをパス／フェイルレ
ジスタ６３及びフェイルメモリ５７に出力する。パス／
フェイルレジスタ６３は、ファンクション試験において
コンパレータロジック回路６２によってフェイル（ＦＡ
ＩＬ）と判定されたかどうかを記憶するレジスタであ
り、半導体デバイス取付装置７０に搭載可能な被測定半
導体デバイス７１の個数に対応したビット数で構成され
ている。すなわち、被測定半導体デバイス７１が半導体
デバイス取付装置７０に最大３２個搭載可能な場合に
は、パス／フェイルレジスタ６３は３２ビット構成とな
る。このパス／フェイルレジスタ６３の対応するビット
がハイレベル"１"のパス（ＰＡＳＳ）の場合にはその被
測定半導体デバイス７１は良品であると判定され、ロー
レベル"０"のフェイル（ＦＡＩＬ）の場合にはその被測
定半導体デバイス７１には何らかの欠陥があり、不良品
であると判定される。従って、その不良箇所を詳細に解
析する場合にはフェイルメモリ５７を用いる必要があ
る。

【００２９】ピンエレクトロニクス基板５６は、複数の
ドライバ６４及びアナログコンパレータ６５を搭載して
いる。ドライバ６４及びアナログコンパレータ６５は半
導体デバイス取付装置７０のそれぞれの入出力端子に対
して１個ずつ設けられており、入出力切替スイッチ５８
を介していずれか一方が接続されるようになっている。
入出力切替スイッチ５８は、Ｉ／Ｏフォーマッタ６１か
らの切替信号Ｐ６に応じてドライバ６４及びアナログコ
ンパレータ６５のいずれか一方と、半導体デバイス取付
装置７０の入出力端子との間の接続状態を切り替えるも
のである。すなわち、半導体デバイス取付装置７０の入
出力端子の数がＸ個の場合、ドライバ６４、アナログコ
ンパレータ６５及び入出力切替スイッチ５８はそれぞれ
Ｘ個で構成される。但し、メモリ半導体等を測定する場
合には、アドレス端子やチップセレクト端子等に対して
はアナログコンパレータは必要ないので、アナログコン
パレータ及び入出力切替スイッチの数が少ない場合もあ
る。

【００３０】ドライバ６４は、半導体デバイス取付装置
７０の入出力端子、すなわち被測定半導体デバイス７１
のアドレス端子、データ入力端子、チップセレクト端
子、ライトイネーブル端子等の信号入力端子に、入出力
切替スイッチ５８を介して、ピン制御回路５５のフォー
マッタ６０からの試験信号Ｐ２に応じたハイレベル"Ｈ"
又はローレベル"Ｌ"の信号を印加し、所望のテストパタ
ーンを被測定半導体デバイス７１に書き込む。アナログ
コンパレータ６５は、被測定半導体デバイス７１のデー
タ出力端子から入出力切替スイッチ５８を介して出力さ
れる信号を入力し、それをタイミング発生器５３からの
ストローブ信号（図示せず）のタイミングで基準電圧Ｖ
ＯＨ，ＶＯＬと比較し、その比較結果をハイレベル"Ｐ
ＡＳＳ"又はローレベル"ＦＡＩＬ"のデジタルの読出デ
ータＰ３としてコンパレータロジック回路６２に出力す
る。通常、アナログコンパレータ６５は基準電圧ＶＯＨ
用と基準電圧ＶＯＬ用の２つのコンパレータから構成さ
れるが、図では省略してある。

【００３１】フェイルメモリ５７は、コンパレータロジ
ック回路６２から出力されるパス／フェイルデータＰＦ
Ｄをパターン発生器からのアドレス信号ＡＤに対応した
アドレス位置にタイミング発生器５３からのタイミング
信号ＰＨの入力タイミングで記憶するものである。フェ
イルメモリ５７は被測定半導体デバイス７１と同程度の
記憶容量を有する随時読み書き可能なＣＭＯＳのＳＲＡ
Ｍで構成されており、被測定半導体デバイス７１が不良
だと判定された場合にその不良箇所などを詳細に解析す
る場合に用いられるものである。従って、通常の簡単な
良否判定においては、このフェイルメモリ５７は使用さ
れることはない。また、フェイルメモリ５７は、半導体
デバイス取付装置７０のデータ出力端子に固定的に対応
するデータ入出力端子を有する。例えば、半導体デバイ
ス取付装置７０の全入出力端子数が２４０個であり、そ
の中の１６０個がデータ出力端子である場合には、フェ
イルメモリ５７はこのデータ出力端子数と同じか又はそ
れ以上のデータ入力端子を有するメモリで構成される。
このフェイルメモリ５７に記憶されたパス／フェイルデ
ータＰＦＤは制御回路５１によって読み出され、図示し
ていないデータ処理用のメモリに転送され、解析され
る。

【００３２】図１は、本発明による半導体試験装置の基
準電位設定装置の一例を示す。図では、複数ｍ枚として
３枚のピンエレクトロニクス基板１０〜３０と、複数ｎ
個として８個の被測定半導体デバイスＤＵＴ１〜ＤＵＴ
８が信号線によって接続されている状態が示されてい
る。すなわち、この実施の形態では、３枚のピンエレク
トロニクス基板１０〜３０によって８個の被測定半導体
デバイスＤＵＴ１〜ＤＵＴ８に対して信号印加及び信号
測定を行うように構成されている。なお、図では、ドラ
イバＳ１〜Ｓ８のみが示されており、アナログコンパレ
ータについては省略してある。

【００３３】ピンエレクトロニクス基板１０上のドライ
バＳ１から出力される信号は、信号線を介して被測定デ
バイスＤＵＴ１に供給される。同様にドライバＳ２〜Ｓ
８から出力される信号もそれぞれの信号線を介して被測
定半導体デバイスＤＵＴ２〜ＤＴＵ８に供給される。図
示してないが、ピンエレクトロニクス基板２０上にも同
様にドライバＴ１〜Ｔ８が存在し、これらのドライバＴ
１〜Ｔ８から出力される信号もそれぞれの信号線を介し
て被測定半導体デバイスＤＵＴ１〜ＤＴＵ８に供給さ
れ、ピンエレクトロニクス基板３０上にも同様にドライ
バＵ１〜Ｕ８が存在し、これらのドライバＵ１〜Ｕ８か
ら出力される信号もそれぞれの信号線を介して被測定半
導体デバイスＤＵＴ１〜ＤＴＵ８に供給されるようにな
っている。ピンエレクトロニクス基板１０〜３０と各被
測定半導体デバイスＤＵＴ１〜ＤＵＴ８を接続する信号
線はアース線を介して両端側で接地されている。

【００３４】一方、被測定半導体デバイスＤＵＴ１の基
準電位（アース）はピンエレクトロニクス基板１０のグ
ランド線Ｄ１に、被測定半導体デバイスＤＵＴ２の基準
電位はグランド線Ｄ２に、被測定半導体デバイスＤＵＴ
３の基準電位はグランド線Ｄ３にそれぞれ信号線を介し
て接続される。同様に、被測定半導体デバイスＤＵＴ４
の基準電位はピンエレクトロニクス基板２０のグランド
線Ｄ４に、被測定半導体デバイスＤＵＴ５の基準電位は
グランド線Ｄ５に、被測定半導体デバイスＤＵＴ６の基
準電位はグランド線Ｄ６にそれぞれ信号線を介して接続
される。また、被測定半導体デバイスＤＵＴ７の基準電
位はピンエレクトロニクス基板３０のグランド線Ｄ７
に、被測定半導体デバイスＤＵＴ８の基準電位はグラン
ド線Ｄ８にそれぞれ信号線を介して接続される。なお、
ピンエレクトロニクス基板３０のグランド線Ｄ９にはな
にも接続されない。

【００３５】ピンエレクトロニクス基板１０のグランド
線Ｄ１〜Ｄ３は抵抗１４〜１６を介して接続されること
によって、各グランド線Ｄ１〜Ｄ３の平均電位がピンエ
レクトロニクス基板１０の基準電位として得られるよう
になっている。同様に、ピンエレクトロニクス基板２０
のグランド線Ｄ４〜Ｄ６は抵抗２４〜２６を介して接続
されることによって、各グランド線Ｄ４〜Ｄ６の平均電
位がピンエレクトロニクス基板２０の基準電位として得
られ、ピンエレクトロニクス基板３０のグランド線Ｄ
７，Ｄ８は抵抗３４，３５を介して接続されることによ
って、グランド線Ｄ７，Ｄ８の平均電位がピンエレクト
ロニクス基板３０の基準電位として得られるようになっ
ている。さらに、これらの各ピンエレクトロニクス基板
１０〜３０の基準電位は、信号線を介して接続され、ピ
ンエレクトロニクス基板１０〜３０の間で更に平均化さ
れる。このように平均化された基準電位は、各ピンエレ
クトロニクス基板１０〜３０の電圧発生回路１１〜３１
にアンプ１２〜３２を介して供給される。これによっ
て、テストヘッド内で使用されるピンエレクトロニクス
基板間及び基板内のバラツキを最小に留めることができ
る。また、被測定半導体デバイスのレベル精度を向上さ
せるために常に被測定半導体デバイスの基準電位をテス
タ部側の基準とすることが可能となる。

【００３６】ピンエレクトロニクス基板１０のグランド
線Ｄ１〜Ｄ３は抵抗１７〜１９を介してピンエレクトロ
ニクス基板１０と各被測定半導体デバイスＤＵＴ１〜Ｄ
ＵＴ８を接続する信号線のアース線にそれぞれ接地され
ている。同様に、ピンエレクトロニクス基板２０のグラ
ンド線Ｄ４〜Ｄ６も抵抗２７〜２９を介してピンエレク
トロニクス基板２０と各被測定半導体デバイスＤＵＴ１
〜ＤＵＴ８を接続する信号線のアース線にそれぞれ接地
され、ピンエレクトロニクス基板３０のグランド線Ｄ
７，Ｄ８も抵抗３７，３８を介してピンエレクトロニク
ス基板３０と各被測定半導体デバイスＤＵＴ１〜ＤＵＴ
８を接続する信号線のアース線にそれぞれ接地されてい
る。このように各ピンエレクトロニクス基板１０〜３０
のグランド線Ｄ１〜Ｄ８を抵抗１７〜１９，２７〜２
９，３７，３８を介して信号線のアース線に接地するこ
とによって、自己診断モード時に、被測定半導体デバイ
スＤＵＴ１〜ＤＵＴ８が存在しない場合でも、ピンエレ
クトロニクス基板１０〜３０の出力部に最も近い部分の
電位を基準電位とすることができるので、自己診断を正
確に行うことができるようになる。

【００３７】さらに、被測定半導体デバイスＤＵＴ１〜
ＤＵＴ８にＤＣ測定回路５２から所定の電圧又は電流を
印加することにより、被測定半導体デバイスＤＵＴ１〜
ＤＵＴ８の電圧電流測定を行う場合には、各ピンエレク
トロニクス基板１０〜３０の間の平均化された基準電位
に基づいてアンプＰ１〜Ｐ８で電圧印加及び電流印加を
行う。これによって、全ての被測定半導体デバイスＤＵ
Ｔ１〜ＤＵＴ８に対して同じ電圧を印加したり同じ電流
を印加したりすることができるので、正確な電圧電流測
定を行うことができるようになる。

【００３８】なお、上述の実施の形態では、３枚のピン
エレクトロニクス基板１０〜３０で８個の被測定半導体
デバイスＤＵＴ１〜ＤＵＴ８に対して基準電位を設定す
る場合について説明したが、これに限らず、ｍ枚のピン
エレクトロニクス基板に対してｎ個の被測定半導体デバ
イスに対して基準電位を設定する場合には、ｎをｍで除
した値の小数点以下を切り上げた数値に対応する数Ｌ本
以上のグランド線をピンエレクトロニクス基板側に設け
て、Ｌ個の被測定半導体デバイスの基準電位をピンエレ
クトロニクス基板側のグランド線に接続するようにすれ
ばよい。

【００３９】また、上述の実施の形態では、ピンエレク
トロニクス基板３０に２個の被測定半導体デバイスＤＵ
Ｔ７，ＤＵＴ８の基準電位を接続する場合について説明
したが、これは一例であり、ピンエレクトロニクス基板
１０又は２０のいずれかに２個の被測定半導体デバイス
を接続するようにしてもよい。さらに、上述の実施の形
態では、各ピンエレクトロニクス基板に同じ数のグラン
ド線を設けた場合を示したが、グランド線の数は各ピン
エレクトロニクス基板間で同じでなくてもよい。例え
ば、ピンエレクトロニクス基板１０及び２０には、３本
のグランド線を設け、ピンエレクトロニクス基板３０に
は２本のグランド線を設けてもよい。

【００４０】上述の実施の形態では、グランド線はピン
エレクトロニクス基板の片側に設けてあるが、これは一
例であり、ピンエレクトロニクス基板毎に異なる位置に
設けてもよいし、各ピンエレクトロニクス基板で同じ位
置に設けるようにしてもよい。また、グランド線の数は
接続される被測定半導体デバイスの数ｍよりも多くても
よい。例えば、グランド線の数を４本として、その中の
３本だけを使うようにしてもよい。上述の実施の形態で
は、３枚のピンエレクトロニクス基板の基準電位を接続
する場合について説明したが、半導体試験装置を構成す
るピンエレクトロニクス基板の全ての基準電位を接続す
るようにしてもよい。

【００４１】

【発明の効果】本発明によれば、被測定半導体デバイス
の多数個取りによって装置全体が大型化した場合でも、
各基板にバラツキのない基準電位を設定することができ
るという効果がある。

【図面の簡単な説明】

【図１】 本発明による半導体試験装置の基準電位設定
装置の概略の一例を示す図である。

【図２】 半導体試験装置の全体構成の概略を示すブロ
ック図である。

【符号の説明】

１０，２０，３０…ピンエレクトロニクス基板 １１，２１，３１…レベル発生回路 １２，２２，３２…アンプ １４〜１９，２４〜２９，３４〜３９…抵抗 ＤＵＴ１〜ＤＵＴ８…被測定半導体デバイス

Claims (12)

【特許請求の範囲】
1. 【請求項１】 複数の被測定半導体デバイス群のそれぞ
   れに対して信号を印加する複数のドライバ手段群や前記
   複数の被測定半導体デバイス群のそれぞれから出力され
   る信号を測定する複数のコンパレータ手段群などを備え
   た複数の基板群のそれぞれに設けられ、前記複数の被測
   定半導体デバイス群の中の所定数の被測定半導体デバイ
   ス群に対応した基準電位群をそれぞれ取り込み、取り込
   んだ基準電位群の平均電位加算された電位を出力する複
   数のレベル発生手段群と、 前記各基板に設けられた前記レベル発生手段群から出力
   される電位の合成電位を半導体試験装置の基準電位とし
   て出力する基準電位発生手段とを備えたことを特徴とす
   る半導体試験装置の基準電位設定装置。
2. 【請求項２】 請求項１において、 前記基準電位発生手段から出力される前記基準電位を電
   圧電流測定回路用の基準電位とすることを特徴とする半
   導体試験装置の基準電位設定装置。
3. 【請求項３】 請求項１において、 前記被測定半導体デバイス群の基準電位を前記基板内で
   前記レベル発生手段群に供給する配線群のそれぞれを接
   地する抵抗群を備え、前記被測定半導体デバイス群が未
   装着状態の場合に前記抵抗群を介して検出された電位の
   合成電位を自己診断モード時の基準電位とすることを特
   徴とする半導体試験装置の基準電位設定装置。
4. 【請求項４】 請求項１において、前記被測定デバイス
   の個数をｎ個とし、前記基板の枚数をｍ枚とした場合
   に、前記レベル発生手段群は、前記ｎを前記ｍで除した
   値の小数点以下を切り上げた数値に対応する個数の被測
   定半導体デバイス群に対応した基準電位をそれぞれ取り
   込み、取り込んだ基準電位の平均電位加算された電位を
   出力することを特徴とする半導体試験装置の基準電位設
   定装置。
5. 【請求項５】 複数の被測定半導体デバイス群のそれぞ
   れに対して信号を印加する複数のドライバ手段群や前記
   複数の被測定半導体デバイス群のそれぞれから出力され
   る信号を測定する複数のコンパレータ手段群などを備え
   た複数の基板群のそれぞれに設けられ、前記複数の被測
   定半導体デバイス群の中の所定数の被測定半導体デバイ
   ス群のそれぞれに対応した基準電位をそれぞれ取り込む
   配線手段群と、 前記基板群のそれぞれに設けられ、前記配線手段群に取
   り込まれた前記基準電位を抵抗を介して１の接続箇所に
   取り込み、前記接続箇所に前記基準電位の平均電位加算
   された電位を出力させる複数のレベル発生手段群と、 前記各基板の前記接続箇所から出力される電位の合成電
   位を半導体試験装置の基準電位として出力する基準電位
   発生手段とを備えたことを特徴とする半導体試験装置の
   基準電位設定装置。
6. 【請求項６】 請求項５において、 前記基準電位発生手段から出力される前記基準電位を電
   圧電流測定回路用の基準電位とすることを特徴とする半
   導体試験装置の基準電位設定装置。
7. 【請求項７】 請求項５において、 前記配線手段群のそれぞれを接地する抵抗群を備え、前
   記被測定半導体デバイス群が未装着状態の場合に前記抵
   抗群を介して検出された電位の合成電位を自己診断モー
   ド時の基準電位とすることを特徴とする半導体試験装置
   の基準電位設定装置。
8. 【請求項８】 請求項５において、前記被測定デバイス
   の個数をｎ個とし、前記基板の枚数をｍ枚とした場合
   に、前記レベル発生手段群は、前記ｎを前記ｍで除した
   値の小数点以下を切り上げた数値に対応する個数の被測
   定半導体デバイス群に対応した基準電位をそれぞれ取り
   込み、取り込んだ基準電位の平均電位加算された電位を
   出力することを特徴とする半導体試験装置の基準電位設
   定装置。
9. 【請求項９】 複数の被測定半導体デバイス群のそれぞ
   れに対して信号を印加する複数のドライバ手段群や前記
   複数の被測定半導体デバイス群のそれぞれから出力され
   る信号を測定する複数のコンパレータ手段群などを備え
   た複数の基板群のそれぞれに、前記複数の被測定半導体
   デバイス群の中の所定数の被測定半導体デバイス群に対
   応した基準電位群をそれぞれ取り込み、 前記取り込まれた基準電位群を平均電位加算することに
   よって得られた電位を前記各基板毎に出力し、 前記各基板から出力される電位の合成電位を半導体試験
   装置の基準電位として設定することを特徴とする半導体
   試験装置の基準電位設定方法。
10. 【請求項１０】 請求項９において、 前記各基板から出力される電位の合成電位を電圧電流測
    定回路用の基準電位とすることを特徴とする半導体試験
    装置の基準電位設定方法。
11. 【請求項１１】 請求項９において、 前記被測定半導体デバイス群の基準電位を前記基板内に
    取り込むための配線群のそれぞれを抵抗群を介して接地
    し、前記被測定半導体デバイス群が未装着状態の場合に
    前記抵抗群を介して検出された電位の合成電位を自己診
    断モード時の基準電位とすることを特徴とする半導体試
    験装置の基準電位設定方法。
12. 【請求項１２】 請求項９において、前記被測定デバイ
    スの個数をｎ個とし、前記基板の枚数をｍ枚とした場合
    に、前記ｎを前記ｍで除した値の小数点以下を切り上げ
    た数値に対応する個数の被測定半導体デバイス群に対応
    した基準電位をそれぞれ取り込み、取り込んだ基準電位
    の平均電位加算された電位を前記各基板毎に出力するこ
    とを特徴とする半導体試験装置の基準電位設定方法。