JPH0251079A - 電子回路試験装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は集積回路および電子回路基板などの電子回路の
試験・検査・測定装置などの試験装置に係り、特に多数
の入出力信号を有する試験装置の小規模化および簡素化
に好適な構成の電子回路試験装置に関する。

［従来の技術〕 従来の電子回路の発展に伴って電子回路の高性能化およ
び高機能化が進行し、これに対応して電子回路の試験・
検査・測定などの試験を行う試験・検査・測定装置など
の試験装置も高性能化および高機能化して、大規模化お
よび複雑化する結果となっている。これは試験装置の価
格の上昇を招いて、エレクトロニクス産業における電子
回路の試験費用ならびに製造費用を増大させている。

従来のこの種の電子回路試験装置では、試験を行う電子
回路の動作速度と機能に応じて入出力端子および回路を
具備するが、これらの入出力端子および回路は同等の性
能のものを最大必要数だけ備えて、これらの入出力回路
に信号を供給する（または受は取る）回路もこれに対応
した性能および機能を有するものを使用する構成になっ
ているのが普通である。その−例として集積回路試験装
置（ＩＣテスタ）では、電源端子の他に入出力信号端子
としてドライバなる波形出力回路あるいはコンパレータ
なる波形入力回路あるいはその他の入出力回路またはそ
れらの組合せから成るピンエレクトロニクス（回路）を
持つが、同等の性能のものを必要数だけ例えば１２８端
子分具備した構成となっている。この事情は電子回路基
板試験装置（ボード・テスタ）などにおいても同様であ
る。かかる構成を持つ電子回路試験装置において、高速
化と高精度化と高機能化が要求されるために、ドライバ
やコンパレータその他の入出力回路が複雑な設計の高性
能のものとなると共に具備する数量も増大し、またこれ
らの入出力回路に供給する信号を発生する回路も同様の
結果を生じて、試験装置を大規模かつ複雑なものにして
いる。

従来これらの電子回路試験装置を小規模化および簡素化
する手法として、各入出力端子に接続される回路に機能
分化させた構成を採用するという手法が知られている。

試験装置を用いて電子回路の試験を実施する際には電子
回路に上記の入出力端子を接続するが、実際の電子回路
では信号を入力する専用の端子あるいは信号を出力する
専用の端子が存在するのが普通なので、これに対応して
試験装置も入力専用あるいは出力専用に機能を限定した
端子を設けることが可能である。入出力両用端子には入
力回路と出力回路の両方が必要であるのに対して、入力
専用端子あるいは出力専用端子には入力回路か出力回路
の片方のみでよいので、各端子に接続される回路の規模
が小さくてすむ。

これに呼応して、これらの入出力回路に供給する信号を
発生する回路も機能を限定して規模を縮少できる。この
ようにして電子回路試験装置の小規模化および簡素化を
実現することができる。

第４図は従来の電子回路試験装置の一例を示すＩＣテス
タのブロック図である。第４図において。

入出力端子は第１群と第２群とに分けられている。

第１群の端子Ｐｉｎｔ（〜Ｎ、）は入出力両用の機能を
持ち、ドライバＤおよびコンパレータＣから成るピンエ
レクトロニクスＰＥ（〜Ｎ□）と、これらに信号を供給
するタイミング発生器ＴＧ（〜Ｍ）と、ドライバＤおよ
びコンパレータＣに対応した数量だけのパターン発生器
ＰＧ（〜２Ｎよ）および波形フォーマツタωＦ（〜２Ｎ
１）とを具備している。第２群の端子Ｐｉｎ２（〜Ｎ　
Ｚ　）は出力だけの機能を持ち、ドライバＤから成るピ
ンエレクトロニクスＰＥ（〜Ｎ２）と、これに信号を供
給するタイミング発生器ＴＯ（〜Ｍ）と、パターン発生
器ＰＧ（〜Ｎ　２　）および波形フォーマツタωＦ（〜
Ｎ、）だけを具備している。また制御コンビ４−タＣＰ
Ｕを具備している。この構成のＩＣテスタニオイては、
第２群の端子Ｐｉｎ２はコンパレータＣおよびこれに対
応した回路を具備していないために、この分だけ装置が
小規模で単純なものとなる。このように入出力端子の機
能を分化し、機能を限定した入出力端子を採用した電子
回路試験装置では、装置を小規模化および簡素化するこ
とが可能となる。

上記の電子回路試験装置の具体例として、まず全入出力
端子に同性能かつ同機能の回路を具備させた例としては
、ロジックＩＣテスタを挙げることができる。また機能
を分化した入出力端子を有する例としては、メモリＩＣ
テスタを挙げることができる。後者では、試験対象とな
るメモリＩＣの端子がアドレスおよびクロックなどの入
力専用端子と、データなどの入出力共用端子、あるいは
データ入力専用端子およびデータ出力専用端子とに機能
分化しているため、これに対応して試験装置の入出力端
子を機能分化して該機能を限定している。この具体例は
試験装置の製造メーカのカタログなどで容易に確認でき
る。゛なお、この種の試験装置として関連するものには
、例えば論文「超ＬＳＩテストシステム」　（電子材料
（１９８３年９月）、工業調査会発行）がある。

第５図は従来の電子回路試験装置の他の例を示すＩＣテ
スタのブロック図である。第５図において、入出力端子
Ｐｉｎ　（〜Ｎ）に接続する入出力回路なるピンエレク
トロニクスＰＥ（〜Ｎ）と。

制御コンピュータＣＰＵに制御されるタイミング発生器
ＴＧ　（〜Ｍ）と、パターン発生器ＰＧ（〜２Ｎ）およ
び波形フォーマツタωＦ（〜２Ｎ）を具備するとともに
、入出力端子Ｐｉｎ　（〜Ｎ）に切替え回路ＭＵＸを介
して接続可能な直流特性測定ユニットＰＭＵを有する。

このＩＣテスタでＩＣ端子の直流特性を調べたい場合に
は、制御コンピュータＣＰＵの制御により直流特性測定
ユニットＰＭｔＪを切替え回路ＭＵＸ経由で接続して測
定できる。

〔発明が解決しようとする課題〕

上記従来技術は入出力端子の機能での分化が一部なされ
ているが、入出力端子の性能の点について配慮がされて
おらず、さらに試験装置の小規模化および簡単化を推進
しようとする場合には新たな手法が必要となり、エレク
トロニクス産業において試験・検査・測定などの費用を
低減することにより電子回路製品の価格低減をもたらし
、より高度な製品を普及させて産業を発展させる要求に
対応できないという問題があった。

本発明の目的は装置の小規模化および簡素化をさらに推
進しろる新たな手法による電子回路試験装置を提供する
にある。

〔課題を解決するための手段〕

上記目的は、試験装置の入出力端子に要求される性能に
着目して、一般に電子回路が全ての入出力端子に同等の
性能の信号を必要とするわけではないので、これに対応
して試験装置の入出力端子の性能分化を行なう手法をと
り、上記入出力端子を高性能の群と低性能の群に分けて
、該高性能の群の入出力端子には高性能のピンエレクト
ロニクス回路などの入出力回路を具備し、該低性能の群
の入出力端子には低性能のピンエレクトロニクス回路な
どの入出力回路を具備し、必要に応じて該高性能の入出
力回路および該低性能の入出力回路に信号を供給する回
路もそれぞれの入出力回路の性能に対応した性能および
機能の回路を具備して成る集積回路または電子回路基板
などの電子回路試験装置により達成され、また上記入出
力端子に接続可能に構成された直流特性測定ユニットを
具備し、該直流特性測定ユニットが高性能な直流特性？
ｌｌ’ｌ定回路と低回路な直流特性測定回路を有して成
る集積回路または電子回路基板などの電子回路試験装置
により達成される。

〔作用〕

上記電子回路試験装置は、一般に集積回路または電子回
路基板などの電子回路の入出力端子に要求される性能の
信号に対応して、試験装置の入出力端子の性能分化を行
なうことにより１例えば入出力端子の半数を高速な信号
を授受可能とし、残る半数を低速な信号のみ扱えるもの
とすると言う具合に、性能で分けて互いに異なる回路を
具備した構成を持つようにすれば、低性能の端子には低
い性能の入出力回路すなわち小規模で単純な入出力回路
を用いればよいため、これに信号を供給する回路も小規
模で単純な回路で済むようになるから装置全体の小規模
化および簡素化を推進することができ、また上記入出力
端子に接続可能な直流特性測定ユニットを具備した装置
では、該直流特性測定ユニットの性能分化を行うことに
より、高性能な直流特性測定回路と低性能な直流特性測
定回路を切替え回路を介して入出力端子に接続するよう
にすれば、同様にして装置全体の小規模化および簡素化
を推進することができる。

〔実施例〕

以下に本発明の実施例を第１図ないし第３図により説明
する。

第１図は本発明による電子回路試験装置の第１の実施例
を示すＩＣテスタのブロック図である。

第１図において、入出力端子はＡ群とＢ群とに性能分化
されている。Ａ群の端子ＰｉｎＡ（〜ＮＡ）は高性能の
入出力端子であって、高速素子で構成された高性能な入
出力回路をなすピンエレクトロニクスＰＥ＾（〜Ｎ＾）
と、これらに信号を供給するタイミング発生器ＴＧ　（
〜Ｍ）と、パターン発生器ＰＧ（〜２ＮＡ）および波形
フォーマツタ（波形発生器）ωＦ（〜２ＮＡ）とを具備
する。一方のＢ群の端子ＰｉｎＢ（〜Ｎｏ）は演算増幅
器を主体とした低速で単純な入出力回路をなすピンエレ
クトロニクスＰＥＲ（〜ＮＢ）とインタフェース回路Ｉ
Ｆとを具備する。また制御コンピュータＣＰＵを具備す
る。

この構成のＩＣテスタにおいて、制御コンピュータＣＰ
Ｕの信号によりタイミング発生器ＴＧ（〜Ｍ）で発生し
たタイミングとパターン発生器ＰＧ（〜２ＮＡ）で発生
したパターンの情報とが波形フォーマツタωＦ（〜２Ｎ
Ａ）で組み合わされて、高速素子で構成された高性能な
ピンエレクトロニクスＰ　Ｅ　Ａ　（〜ＮＡ）なる入出
力回路に信号が供給され、Ａ群の入出力端子Ｐｉｎ＾（
〜ＮＡ）に与えられる。一方で制御コンピュータＣＰ　
Ｕで発生した信号がインタフェース回路Ｉ／Ｆを経由し
て演算増幅器を主体とした低速で単純なピンエレクトロ
ニクスＦＥＢ（〜Ｎａ）なる入出力回路に供給され、Ｂ
群の入出力端子Ｐｉ、ｎＢ（〜ＮＢ）に与えられる。

このＩＣテスタの対象となる代表的な被試験回路の具体
例として、モード切替え機能を持つメモ、すｉＣが挙げ
られる。このモード切替え機能は例えば試験モードと１
データ入出力モードと４データ入出力モードと８人出力
モードなどを切り替えるもので、この例では４種のモー
ドを選択するために２本のモード切替え端子を持ってい
る。このメモリＩＣの試験は４種のモードにおいて順次
に行われるが、モードの切替えは一連の試験過程で４回
程度発生するにすぎないので、切替え信号は他の信号に
比べて極めて低速なもので事足り、この信号が低速であ
るための害は無視できる。このときＩＣテスタ側には、
１４本程度の出力端子と８本の入出力端子と２本のモー
ド切替え用信号出力端子の合計２４本の端子が必要であ
るが、このうち最後の２本は低速記号でよいので、試験
装置としてはＡ群の端子Ｐ　ｉ　ｎＡ（〜ＮＡ＝　２２
）　２２本とＢ群の端子Ｐｉ　ｎＢ　（−Ｎｅ＝２）２
本とで、１割弱を低性能で単純なり群の入出力端子にす
ることができる。この装置の規模および複雑さで評価す
ると、タイミング発生器ＴＧ　（〜Ｍ）と波形フォーマ
ツタωＦ（〜２Ｎ＾）なども約１制減るので、全体とし
て５％程度の小規模化および簡素化を計ることができる
。このように本実施例では、本発明によるＩＣテスタで
従来のＩＣテスタ（第４図）に比較して、装置の規模お
よび複雑さをさらに約５％低減させる効果がある。

第２図は本発明による電子回路試験装置の第２の実施例
を示すＩＣテスタのブロック図である。

第２図において、第１の実施例に類似した構成のＩＣテ
スタを示し、Ａ群とＢ群の２種の入出力端子を持ってい
る。Ａ群の入出力端子ＰｉｎＡ（〜ＮＡ）は第１図と同
様に高速素子で構成された高性能なピンエレクトロニク
スＰＥ（〜ＮＡ）と、制御コンピュータＣＰＵにより制
御されるタイミング発生器ＴＯ（〜Ｍ）と、同じくパタ
ーン発生ＷＰＧ（〜２ＮＡ）および波形フォーマツタω
Ｆ（〜２Ｎ＾）とを具備する。第１図の第１の実施例と
の相違点はＢ群の入出力端子Ｐｉｎｅ（〜Ｎｏ）のピン
エレクトロニクスＰＥ（〜ＮＢ）への信号発生カバター
ン発生器ＰＧに付加した回路で行われることである。

この構成のＩＣテスタにおいて、Ｂ群での信号発生の機
構と動作は次のとおりである。パターン発生器ＰＧが具
備するプログラムカウンタＰＣに新たにインタフェース
回路Ｉ／Ｆの比較器ＭＣＭＰとレジスタＲｓｇとブレイ
クカウンタＢＣとモードメモリＭＭが接続され、プログ
ラムカウンタＰＣのデータがレジスタＲａｇに等しくな
ったときに、ブレイクカウンタＢＣで指定されるモード
メモリＭＭの内容がＢ群の入出力端子Ｐｉｎｓ（〜Ｎａ
）の入出力回路をなすピンエレクトロニクスＰＥ（〜Ｎ
　ａ　）に供給される。この実施例ではＢ群の端子Ｐｉ
ｎｓ（〜Ｎｓ）のピンエレクトロニクスＰＥ（〜ＮＢ）
にＡ群の端子Ｐ　ｉ　ｎ　Ａ　（−ＮＡ）のピンエレク
トロニクスＰＥ（〜Ｎ　Ａ　）と同じものを用いている
。この構成のＩＣテスタにおいて、Ｂ群の入出力端子Ｐ
ｉｎＢは波形フォーマットωＦを有しない。また一般に
パターン発生器ＰＧは大規模かつ複雑なユニットで、出
力端子数にほぼ比例した規模となる性質を持っているが
、本実施例では簡単な回路を付加しただけでＢ群の信号
を発生させているので、これをＡ群の構成とした場合に
比べて小規模化および簡素化が実現されている。

この第２の実施例のＩＣテスタの対象となる被試験回路
の具体例として、第１の実施例と同じモード切替え機能
を持つメモリＩＣが挙げられるが、第２の実施例ではＢ
群の入出力端子ＰｉｎＢ（〜ＮＢ）にかなり高速な波形
を出力することが可能なので、対象範囲がより広いもの
となる。そのほか第２の実施例の効果は第１の実施例の
効果に準じたものとなる。

第３図は本発明による電子回路試験装置の第３の実施例
を示すＩＣテスタのブロック図である。

第３図において、工Ｃテスタの直流特性測定ユニットＰ
ＭｔＪに対して性能分化の手法を適用した例を示し、同
図中のＰＭＵ−Ａは測定レンジを多数持ち分解能および
精度の高い高性能の直流特性測定ユニットであり、ＰＭ
Ｕ−Ｂは測定レンジが少なくて分解能および精度の劣る
低性能の直流特性測定ユニットである。なお本実施例の
ＩＣテスタは例えば高性能の直流特性測定ユニットＰＭ
Ｕ−Ａを１個と低性能の直流特性測定ユニットＰＭＵ−
Ｂを複数個具備しており、各直流特性測定ユニットＰＭ
Ｕは各入出力端子Ｐｉｎ　（〜Ｎ）に接続可能に切替え
回路ＭｔＪＸが用意されている。そのほか第５図と同様
の構成である。

この構成のＩＣテスタの用途としては次のような場合に
効果が大である。ＩＣ端子の直流特性を詳細に調べたい
場合には、高性能な直流特性測定ユニットＰＭＵ−Ａを
用いて１端子ずつ高精度な測定を行う。また検査などで
構成度でなくともよい場合には、複数個用意された低性
能の直流特性測定ユニットＰＭＵ−Ｂを用いて複数端子
の特性を速やかに検査する。このような使用条件を想定
して本実施例のＩＣテスタでは１個の高性能な直流特性
測定ユニットＰＭＵ−Ａと複数個の低性能な直流特性測
定ユニットＰＭＵ−Ｂを具備し、各入出力端子Ｐｉｎ　
（〜Ｎ）への接続を切替え回路ＭＵＸで切り替えて使用
するようにしている。このような本実施例の直流特性測
定ユニットＰＭＵの性能分化により、直流特性測定ユニ
ットＰＭＵの多くを低性能なため小規模で簡単な回路に
置き換えた分だけ、従来の直流特性測定ユニットＰＭＵ
を分化しないＩＣテスタ（第５図）よりも装置が小規模
化および簡素化される効果がある。

本発明による電子回路試験装置の第４の実施例は第１図
の第１の実施例と同様の構成を持つボードテスタすなわ
ち電子回路基板試験装置である。

本実施例において、第１図と構成が同じなので本図は省
略する。ボードテスタの試験の際には回路を小さな部分
に分けて検査を実行することが多いため、通常の試験に
おいても低速信号でよい端子が存在し１本発明による入
出力端子の性能分化を適用できる場合が多く、その端子
数も多いから、本実施例のボードテスタの効果は第】図
の第１の実施例のＩＣテスタの場合よりも大きい。

本発明による電子回路試験装置の第５の実施例は第２図
の第２の実施例と同様の構成を持つボードテスタである
。本実施例において、第２図と構成が同じなので本図は
省略する。このボードテスタの試験対象となる回路が上
記の第４の実施例よりも広い範囲に及ぶことは第１図の
第１の実施例と第２図の第２の実施例の関係と同様であ
る。したがって本実施例の効果は第２の実施例と同等以
上である。

本発明による電子回路試験装置の第６の実施例は第３図
の第３の実施例と同様の構成を持つボードテスタである
。本実施例において、第３図と構成が同じなので本図は
省略する。本実施例の効果は第３の実施例と同等以上で
ある。

上記の電子回路試験装置の各実施例はＩＣテスタすなわ
ち集積回路試験装置またはボードテスタすなわち電子回
路基板試験装置について説明したが、本発明による電子
回路試験装置は上記に限定されるものではなく一般の電
子回路の試験・検査・測定装置などの試験装置に同様に
適用可能である。また上記実施例はいずれも性能を２種
に分化した例を示したが、当然これらの性能分化を３種
以上に拡張して適用することも可能である。また入出力
端子の入出力回路はピンエレクトロニクスに限定される
ものではない。

また本発明の手法は入出力端子の性能分化の概念に立脚
しているので、上記実施例において具体的に挙げた動作
速度での分化および測定精度での分化以外にも、各種の
性能の項目での分化を考えることが可能であり、この場
合にも上記実施例の性能分化の場合と同様な装置の小規
模化および簡素化を計ることが期待できる。なお本発明
の性能分化と従来の機能分化による小規模化および簡素
化の手法は両立するので、双方を同時に適用することが
可能である。

〔発明の効果〕

本発明によれば、従来技術による効果に加えてさらに集
積回路および電子回路基板などの電子回路の試験・検査
・測定装置などの試験装置の小規模化と簡素化を実現す
ることが可能となり、例えば第１および第２の実施例で
は従来よりもさらに５％程度の装置規模縮小化および簡
素化を実現する効果があり、また動作速度または測定精
度などのほか各種の性能の項目での複数分化による装置
の小規模化および簡素化を計れる効果が期待できる。

【図面の簡単な説明】

第１図は本発明による電子回路試験装置の第１の実施例
を示すブロック図、第２図は同じく第２の実施例を示す
ブロック図、第３図は同じく第３の実施例を示すブロッ
ク図、第４図は従来の電子回路試験装置の一例を示すブ
ロック図、第５図は同じく他の例を示すブロック図であ
る。 ＰｉｎＡ・・・Ａ群の高性能な入出力端子、ＰｉｎＢ・
・・Ｂ群の低性能な入出力端子、ＰＥ＾、ＰＥＢ、ＰＥ
・・・入出力回路をなすピンエレクトロニクス、ＴＧ・
・・タイミング発生器。 ＰＧ・・・パターン発生器、ωＦ・・・波形フォーマツ
タ（波形発生器）、Ｉ／Ｆ’・・・インタフェース回路
、ｃｐｕ・・・制御コンピュータ、 ＰＭＵ−Ａ、ＰＭＵ−Ｂ・・・直流特性測定ユニット、
ＭＵＸ・・・切替え回路。 −ｉ← 覧 　−一 快

Claims (1)

1. 【特許請求の範囲】 １、複数の入出力端子を有し、該入出力端子に入出力回
   路が接続され、該入出力回路に信号を供給する回路を具
   備して成る電子回路の試験装置において、上記入出力端
   子を高性能の群と低性能の群とに複数群に分け、該高性
   能の群の入出力端子には高性能の入出力回路を具備し、
   該低性能の群の入出力端子には低性能の入出力回路を具
   備し、必要に応じて該高性能の入出力回路および該低性
   能の入出力回路に信号を供給する回路もそれぞれの入出
   力回路の性能に対応した性能および機能の回路を具備し
   て成ることを特徴とする電子回路試験装置。 ２、上記電子回路は集積回路とすることを特徴とする請
   求項１記載の電子回路試験装置。 ３、上記電子回路は電子回路基板とすることを特徴とす
   る請求項１記載の電子回路試験装置。 ４、上記入出力回路はピンエレクトロニクス回路とし、
   該低性能のピンエレクトロニクス回路は制御コンピュー
   タにより制御される信号を供給する回路に接続して成る
   ことを特徴とする請求項１、２、３の何れかに記載の電
   子回路試験装置。 ５、上記入出力回路はピンエレクトロニクス回路とし、
   該高性能のピンエレクトロニクス回路はタイミング発生
   器とパターン発生器とから波形フォーマツタを経由して
   信号が供給され、該低性能のピンエレクトロニクス回路
   はパターン発生器から直接に信号が供給されることを特
   徴とする請求項１、２、３の何れかに記載の電子回路試
   験装置。 ６、複数の入出力端子を有し、該入出力端子に入出力回
   路が接続され、該入出力回路に信号を供給する回路を具
   備して成る電子回路の試験装置において、上記入出力端
   子に接続可能に構成された直流特性測定ユニットを具備
   し、該直流特性測定ユニットは高性能な直流特性測定回
   路と低性能な直流特性測定回路を有することを特徴とす
   る電子回路試験装置。 ７、上記電子回路は集積回路とすることを特徴とする請
   求項６記載の電子回路試験装置。 ８、上記電子回路は電子回路基板とすることを特徴とす
   る請求項６記載の電子回路試験装置。 ９、上記入出力回路はピンエレクトロニクス回路とする
   ことを特徴とする請求項６、７、８の何れかに記載の電
   子回路試験装置。