JP2001349927A - 半導体テストシステム - Google Patents

半導体テストシステム

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Abstract

(57)【要約】 【課題】半導体デバイスを試験するための半導体テスト
システムであり、特に各種の異なるタイプの試験装置を
モジュール化してそれらの複数個を組み合わせ、かつ被
試験デバイスに固有の機能に応じた測定モジュールをテ
スト・フィクスチャ内に設けることにより、低コストで
アプリケーションスペシフィックに構成した半導体テス
トシステムを提供する。 【解決手段】この半導体試験システムは、２以上の同一
または異なる種類の性能を有するテスタモジュールと、
そのテスタモジュールを２個以上組み合わせて搭載する
システム本体と、そのシステム本体上に設けられ、テス
タモジュールと被試験デバイスを電気的に接続するテス
ト・フィクスチャと、そのテスト・フィクスチャに設け
られ被試験デバイスの機能に応じてテスタモジュールと
被試験デバイス間の信号変換を行う測定モジュールと、
そのテストシステムに搭載された上記テスタモジュール
とシステムバスを介して通信することにより、システム
全体の動作を制御するホストコンピュータとにより構成
される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は超ＬＳＩ等の半導体
集積回路を試験するための半導体テストシステムに関
し、特に固有用途に特化（アプリケーション・スペシフ
ィック）して構成され、かつイベントテスタアーキテク
チャにより構成された低コスト半導体テストシステムに
関する。
【０００２】本発明のイベントベースによる半導体試験
システムは、同一または異なる性能のテスタモジュール
を複数個任意に組み合わせて、かつその用途に固有の測
定モジュールをテストフィクスチャ内に搭載して試験シ
ステムを構成し、各テスタモジュールは相互に独立して
並列に動作することにより、低コストで用途別のテスト
システムを実現する。
【０００３】
【従来の技術】超ＬＳＩ等の半導体集積回路（以後必要
に応じて「被試験デバイス」ともいう）を試験するため
の半導体テストシステム（ＩＣテスタと通称される）の
典型的な構成例を第１図に示す。
【０００４】第１図において、テストプロセッサ１１は
テストシステム内に設けられた専用プロセッサであり、
試験システム全体の動作をテスタバスを経由して制御す
る。パターン発生器１２はテストプロセッサからのパタ
ーンデータに基づき、タイミングデータと波形データ
を、それぞれタイミング発生器１３、波形整形器１４に
与える。パターン発生器１２からの波形データとタイミ
ング発生器１３からのタイミング信号により、試験パタ
ーン（テストパターン）が、波形整形器１４により形成
される。試験パターンは、ドライバ１５を経由して、被
試験デバイス（ＤＵＴ）１９に印加される。
【０００５】試験パターンが与えられた結果、被試験デ
バイス１９からはそれに対応する応答出力が生じる。こ
の応答出力は、アナログコンパレータ１６により、所定
のスレッショルドレベルで論理信号に変換され、ロジッ
クコンパレータ１７において、パターン発生器１２で形
成された期待値と論理比較される。比較結果はＤＵＴ１
９のアドレスに対応して、フェイルメモリ１８に記憶さ
れる。ドライバ１５、アナログコンパレータ１６およ
び、被試験デバイスのピンを切り替えるスイッチ（図示
せず）等はピンエレクトロニクス２０に設けられてい
る。
【０００６】上記のような回路構成は、半導体テストシ
ステムのテストピン毎に設けられる。したがって、大型
の半導体テストシステムでは例えば２５６テストピンか
ら２０４８テストピンのようにその数が大きいため、第
１図の回路構成をそれと同数備えることにより、非常に
大型の装置となる。第２図はそのような半導体テストシ
ステムの外観イメージを示している。半導体テストシス
テムはメインフレーム２２と、テストヘッド２４と、ワ
ークステーション２６で構成されている。
【０００７】ワークステーション２６は例えばグラフィ
ック・ユーザ・インタフェース（ＧＵＩ）を備え、使用
者とテストシステムのインタフェースをするためのコン
ピュータであり、テストシステムの操作やテストプログ
ラムの作成や実行の指示を行う。メインフレーム２２に
は、第１図におけるテストプロセッサ１１、パターン発
生器１２、タイミング発生器１３、波形整形器１４およ
びロジックコンパレータ１７等が各テストピン数に応じ
て搭載される。
【０００８】テストヘッド２４には第１図のピンエレク
トロニクス２０を搭載した回路基板が多数装備されてい
る。テストヘッド２４は例えば円筒状に形成されて、そ
の内部にピンエレクトロニクス回路基板が放射状に装備
されている。そのテストヘッドの上面には、被試験デバ
イス１９が、パフォーマンスボード２８上の中央部にお
いて、例えば試験ソケットに挿入される。
【０００９】ピンエレクトロニクス回路とパフォーマン
スボード２８間は、電気信号を伝達するための接触機構
であるピン（テスト）フィクスチャ２７が設けられてい
る。ピンフィクスチャ２７には多数の接続用コンタク
タ、例えばポゴピン等が設けられ、ピンエレクトロニク
ス２０とパフォーマンスボード２８を電気的に接続す
る。被試験デバイス１９は、ピンエレクトロニクスから
の試験パターンを受けて、それに対する応答信号を送出
する。
【００１０】ところで従来の半導体テストシステムで
は、被試験デバイスに印加するための試験パターンを形
成するために、いわゆるサイクルべース形式で記述され
た試験データを用いている。サイクルベース形式では、
テストパターンの各変数は、テスタの各試験サイクル
（テスタレート）との関係で定義されている。すなわ
ち、試験データに含まれる、試験サイクル（テスタレー
ト）記述、波形（波形種類、エッジタイミング）記述、
およびベクタ記述を用いて、所定のサイクルにおけるテ
ストパターンを形成している。
【００１１】一方、被試験デバイスの設計時において
は、コンピュータ支援による設計（ＣＡＤ）手法が用い
られ、その設計の検証にはテストベンチによる論理シミ
ュレーションが行われ、その検証データが得られる。こ
のテストベンチによるデータはいわゆるイベント形式で
記述されている。イベント形式においては、注目するテ
ストパターンが１から０にあるいは０から１にスイッチ
するときのその変化点（イベント）を、時間の経過との
関係で現している。時間の経過は、例えばある基準点か
らの連続した絶対的時間差として、あるいは直前のイベ
ントからの相対的時間差として現されることが一般であ
る。
【００１２】このようなサイクルベースの試験データに
よる試験パターン形成と、イベントベースの試験データ
による試験パターンの形成の比較については、本発明の
発明者等による米国特許出願番号０９／３４０、３７１
に記載されている。さらに、本出願の発明者等は新たな
形式の半導体試験装置としてイベント型テストシステム
を提案している。このイベント型テストシステムの構成
や動作については、米国特許出願番号０９／４０６，３
００に詳述されている。
【００１３】半導体テストシステムにおいては、上述の
ように多数の同一回路基板等がテストピン数と同数ある
いはそれ以上装備され、大規模なシステムを構成してい
る。従来の半導体テストシステムでは、これらの回路基
板等は全て同一構成、同一性能で構成されている。
【００１４】すなわち、高速高性能な試験システム、例
えば５００ＭＨｚのテストレートでタイミング確度８０
ピコセカンドの仕様による場合は、テストピンに対応す
る全ての回路基板がこの性能を満たすように同一に構成
される。このため半導体テストシステム全体としてのコ
ストが非常に高くなる。また全て同一の回路を各テスト
ピンに実装するので、テストシステムは画一的な試験内
容しか実施できない。
【００１５】被試験デバイスには、アナログ機能とデジ
タル機能の混在したタイプのものがある。その典型的な
例としては、オーディオ用ＩＣや通信機器用ＩＣのよう
なＡＤ変換器やＤＡ変換器とディジタル信号処理回路を
含む被試験デバイスがある。また被試験デバイス中に
は、自己の内部回路試験を行う機能（ＢＩＳＴ：ビルト
イン・セルフテスト）を組み込んだものもある。
【００１６】従来の半導体テストシステムでは、１のシ
ステムが１の機能試験のみをすることができるように構
成されている。したがって、上記のようなミクストシグ
ナル集積回路を試験する場合は、ＡＤ変換器の試験の後
にＤＡ変換器の試験を行い、さらにその後にディジタル
信号処理回路を試験する等、各機能ブロックについての
試験を個別に行う必要があった。またＢＩＳＴ機能を有
するデバイスについても、ＢＩＳＴ機能の試験を他の試
験と個別にする必要があった。
【００１７】被試験デバイスがロジックでのみ構成され
る場合であっても、全ての入出力ピンにおいて、最高性
能を要することはほとんどまれである。例えば、非常に
高速な動作をし、そのため高速な試験信号を与える必要
があるピンはわずか数ピンであり、他の数百ピンは低速
な動作のみを行うため、低速な試験信号を与えればよい
ようなＬＳＩデバイスが一般的である。
【００１８】このように、従来の半導体テストシステム
は、異なる種類の試験を同時に平行に行うことはできな
いため、特にミクストシグナル被試験デバイスの試験や
ＢＩＳＴ機能を有する被試験デバイスの試験のような特
定用途のデバイス試験に長時間を要する欠点があった。
また現実の被試験デバイスのわずかのピンでのみ必要と
する性能を全てのテストピンに備えているため、全体の
コストが高くならざるを得なかった。
【００１９】従来の半導体テストシステムにおいて、上
記のように同一回路構成を多数搭載する理由、すなわち
異なる回路構成を混在させて異なる複数の試験を並列に
行うようにしていない理由の１つは、上述したサイクル
ベースにより試験パターンを形成するようにシステムが
構成されているからである。サイクルベースにより試験
パターンを形成する方式では、ソフトウエアやハードウ
エアが複雑になり、異なる回路構成を混在させることは
実際上困難だからである。
【００２０】その理由を説明するために、ここでサイク
ルベースの試験データを用いて試験パターンを形成する
場合と、イベントベースの試験データを用いて同一の試
験パターンを形成する場合の比較を第３図の波形等を用
いて簡単に示す。より詳細には本出願と同じ譲受人の有
する上記の米国特許出願に記載されている。
【００２１】第３図の例では、半導体デバイスの設計段
階で得られた、論理シミュレーションの結果データを格
納したダンプファイル３７からのデータを利用して試験
パターンを形成する場合を示している。そのダンプ出力
データは、設計したＬＳＩデバイスの入出力信号変化と
その時間をイベントベースで現わしたデータであり、例
えば波形３１を表現するような場合、右下部の記述３８
のようになっている。
【００２２】その記述に基づいて、波形３１に示すよう
なテストパターンを形成することを想定する。この波形
３１では、ピン（テスタピンあるいはテストチャンネ
ル）ＳａとＳｂから発生されるテストパターンの波形が
描かれている。この波形を表現するための、イベントデ
ータは、記述３８に示すように、各イベントをセットエ
ッジＳａｎ，Ｓｂｎとそのタイミング（例えば基準点か
らの時間の経過）、およびリセットエッジＲａｎ、Ｒｂ
ｎとそのタイミングで記述されている。
【００２３】従来の半導体テストシステムで使用するサ
イクルベース方式によりテストパターンを形成するため
には、試験データを試験サイクル（テスタレート）、波
形（波形種類、エッジタイミング）、およびベクタの各
記述に分けて構成する必要がある。その記述例を第３図
中央部および左部に示す。サイクルベースのテストパタ
ーンの場合、左部の波形３３のように、テストパターン
を各試験サイクル（ＴＳ１，ＴＳ２，ＴＳ３）に分け
て、その試験サイクルの中で各波形とそのサイクル内で
の遅延時間を定義する。
【００２４】そのための波形、タイミングおよび試験サ
イクルのデータ記述例が、タイミングデータ（テストプ
ラン）３６に示されており、その波形の”１”または”
０”あるいは”Ｚ”等の論理がベクタデータ（パターン
データ）３５に示されている。例えばタイミングデータ
３６では、試験サイクルが”ｒａｔｅ”としてその時間
間隔が規定され、波形種類はＲＺ（リターンゼロ），Ｎ
ＲＺ（ノンリターンゼロ），ＸＯＲ（排他論理）等で規
定される。さらに各波形のタイミングが、該当する試験
サイクルのエッジからの遅延時間として規定される。
【００２５】このように従来の半導体テストシステムで
は、サイクルベースでテストパターンを形成するため、
パターン発生器、タイミング発生器あるいは波形整形回
路のハードウエア構成が複雑となっており、またそれら
ハードウエアで使用するソフトウエアも複雑となってい
る。また各ピン（上例のＳａとＳｂ）間が共通のテスト
サイクルで扱われるため、各ピン間で異なるサイクルの
テストパターンを同時に発生することは困難である。
【００２６】したがって、従来の半導体テストシステム
では、全てのテストピンについて同一の回路構成を採用
しており、異なる性能のボードを混在させることは困難
であった。このため、アナログ機能ブロックについての
試験とロジック機能ブロックについての試験を同時に平
行して行うことは困難であった。また例えば高速タイプ
の回路構成をとっていても、低速タイプで必要とする性
能（例えば高電圧大振幅やドライバの禁止機能等）を備
える必要があり、高速性能を直接的に実現するさまたげ
ともなっていた。
【００２７】一方イベントベースにより試験パターンを
形成する場合には、メモリに蓄積したセット・リセット
のデータとそのタイミングデータを読み出すのみでよ
く、そのハードウエアやソフトウエアの構成は極めて単
純である。また各ピンがサイクルではなく、イベントの
有無として独立に動作できるため、異なる機能や周波数
レンジのテストパターンを同時に形成することができ
る。
【００２８】上述のように、本発明の発明者等はイベン
ト方式の半導体テストシステムを提案している。この方
式ではハードウエアの構成もソフトウエアの内容も極め
て単純となるため、異なる性能の試験回路が混在しても
システム全体として機能できる。またテストピン間が相
互に独立して動作できるので、異なる機能や周波数レン
ジのテストを同時に平行して実施することができる。し
たがって、異なる試験を同時に平行に実施でき、かつ目
的別用途別に特化した低コストのイベント型テストシス
テムが構成できる。
【００２９】
【発明が解決しようとする課題】したがって、本発明の
目的は、テストピンに応じて異なる性能の試験回路をモ
ジュール形式で組み合わせて構成し、また特定用途用の
測定モジュールをテスト・フィクスチャに搭載すること
により、特定用途に特化した半導体テストシステムを提
供することにある。
【００３０】本発明の他の目的は、テストピンに応じて
異なる性能の試験回路をモジュール形式で組み合わせて
構成し、アナログ測定モジュールをテスト・フィクスチ
ャに搭載することにより、アナログ機能とディジタル機
能の混在した被試験デバイスについて、そのアナログ機
能とディジタル機能を同時に平行に試験することができ
る低コストの半導体テストシステムを提供することにあ
る。
【００３１】本発明のさらに他の目的は、テストピンに
応じて異なる性能の試験回路をモジュール形式で組み合
わせて構成し、ＢＩＳＴ（ビルトイン・セルフテスト）
用測定モジュールをテスト・フィクスチャに搭載するこ
とにより、被試験デバイスのＢＩＳＴ機能ブロックと他
のロジック部を同時に平行に試験することができる低コ
ストの半導体テストシステムを提供することにある。
【００３２】本発明の他の目的は、異なるピン数や性能
のモジュールを自由に組み合わせてテスタ本体に組み込
めるように、テスタ本体とモジュールとの接続部分の仕
様を標準化した半導体テストシステムを提供することに
ある。
【００３３】本発明のさらに他の目的は、複数の異なる
性能のテスタモジュールを組み合わせることにより、異
なる種類の複数の被試験デバイスまたは複数の機能ブロ
ックの試験を同時に実施できる半導体テストシステムを
提供することにある。
【００３４】本発明のさらに他の目的は、複数の異なる
性能のテスタモジュールを組み合わせることにより、被
試験デバイスで必要とする試験を全体として低コストで
実現できるとともに、将来の機能の向上を実現できる半
導体テストシステムを提供することにある。
【００３５】
【課題を解決するための手段】本発明の半導体テストシ
ステムは、２以上の同一または異なる種類の性能を有す
るテスタモジュールと、そのテスタモジュールを２個以
上組み合わせて搭載するテストシステム本体と、そのテ
ストシステム本体上に設けられ、テスタモジュールと被
試験デバイスを電気的に接続するテスト・フィクスチャ
と、そのテスト・フィクスチャに設けられ被試験デバイ
スの機能に応じてテスタモジュールと被試験デバイス間
の信号変換を行う測定モジュールと、そのテストシステ
ムに搭載された上記テスタモジュールとシステムバスを
介して通信することにより、システム全体の動作を制御
するホストコンピュータとにより構成される。
【００３６】本発明の半導体テストシステムにおいて
は、テスタモジュールと被試験デバイス間の電気的接続
を行うためのテスト・フィクスチャ内に各種の測定モジ
ュールを用途別に設け、試験対象に応じてテスト・フィ
クスチャを交換する。テスタモジュールは複数のイベン
トテスタボードからなり、それぞれそのイベントテスタ
ボードは、ホストコンピュータからの指令に基づき各ボ
ードから対応する被試験デバイスピンにテストパターン
を与えその被試験デバイスからの出力信号の検証を行
う。
【００３７】本発明のイベント型テストシステムでは、
特定用途に用いる測定モジュールをテスト・フィクスチ
ャ（ピン・フィクスチャ）に搭載することにより、シス
テム本体に組み込むテスタモジュールの構成をより単純
化している。このため、特定用途に専用として用意され
たテスト・フィクスチャを被試験対象に応じて取り替え
ることにより、簡易で低コストな半導体テストシステム
を実現できる。
【００３８】本発明の半導体テストシステムは、テスト
ピン間で相互に独立した動作が可能であり、所定テスト
ピンのグループと他のグループ間で異なる被試験デバイ
スや被試験ブロックを同時に担当することができる。し
たがって、上述のような用途別テスト・フィクスチャを
用いることにより、被試験デバイス内のアナログ回路と
ディジタル回路の試験を同時に平行して実施できる。ま
たＢＩＳＴ機能を有するデバイスの試験も、ＢＩＳＴ用
インタフェースを有するモジュールを備えたテスト・フ
ィクスチャを用いて、容易に実施できる。
【００３９】上述のように本発明の半導体試験システム
では、テスタモジュール（テスタボード）をテスト実行
に必要な情報を全て有するイベント形式で構成してい
る。このため各テストピンが独立して動作可能となり、
上述のように、アナログやディジタルのような異なる種
類のテストが同時に実施できる。
【００４０】本発明の半導体試験システムでは、完全な
モジュール化が達成できるので、被試験デバイスの種類
や試験目的等に応じた柔軟な構成とすることができる。
また必要とするハードウエア量を大幅に減少でき、かつ
各モジュールを制御するためのソフトウエアを大幅に単
純化できる。このために、全体としての物理的装置を小
型化でき、したがってコストの低下や設置フロアスペー
スの減少、それに伴う各種費用の減少が実現できる。
【００４１】
【発明の実施の形態】本発明の実施例を第４図ー第１１
図を参照して説明する。第４図のブロック図は、本発明
の半導体テストシステムによりアナログ・ディジタル混
成集積回路（以後「混成信号デバイス」または「ミクス
トシグナルＩＣ」ともいう）を試験する場合の概略構成
例を示している。ＢＩＳＴ機能デバイスの試験の場合の
半導体テストシステムの構成も、ＢＩＳＴ測定モジュー
ルを用いることを除いて同じである。
【００４２】この発明の半導体テストシステムでは、テ
ストヘッド（システム本体）にモジュール化したテスタ
（以後「テスタモジュール」）を複数個自由に搭載でき
るように構成している。テスタモジュールは例えば同一
のモジュールが必要なピン数に応じて複数搭載すること
も、異なる性能、例えば高速テスタモジュールＨＳＴＭ
と低速テスタモジュールＬＳＴＭを必要に応じて組み合
わせることも可能である。
【００４３】後で第６図に基づいて説明するが、この各
テスタモジュールには複数、例えば８枚の、イベントテ
スタボード４３が搭載されている。また各イベントテス
タボードには複数のテスタピン、例えば３２ピンに相当
するイベントテスタ６６が３２個搭載されている。した
がって第４図の例では、イベントテスタボード４３1に
より被試験デバイスのアナログ部分を担当し、他のテス
タボードで被試験デバイスのディジタル部分を担当して
いる。
【００４４】第４図の試験システムの概略を説明する。
この例では、複数のイベントテスタボードが、ホストコ
ンピュータであるテスタコントローラ４１によりシステ
ムバス６４を通して制御される。上述のようにイベント
テスタボードは、例えば８枚が１個のテスタモジュール
に格納されている。また第４図では示されていないが、
通常そのようなテスタモジュールを２個以上用いて試験
システムを構成する。
【００４５】この構成において、イベントテスタボード
４３は被試験デバイス１９にテストパターン（試験信
号）を与え、その結果としての被試験デバイスの応答信
号を評価する。被試験デバイスのアナログ機能の試験の
ために、ＤＡ変換器やＡＤ変換器あるいはフィルタ等の
機能を有したアナログ測定モジュール４８が必要に応じ
て用いられる。後で説明するように、このアナログ測定
モジュール４８は、テスト・フィクスチャ（ピン・フィ
クスチャ）内に搭載される。
【００４６】各イベントテスタボード４３は、例えば３
２チャンネルのイベントテスタ６６ 1ー６６32とインタ
フェース５３、プロセッサ６７およびメモリ６８により
構成されている。各イベントテスタは１のテスタピンに
対応し、その内部構成は同一ボード内ではそれぞれ同一
である。この例では各イベントテスタ６６は、イベント
メモリ６０、イベント実行ユニット４７、ドライバコン
パレータ６１およびフェイルメモリ５７により構成され
ている。
【００４７】イベントメモリ６０にはテストパターンを
形成するためのイベントデータが格納されており、この
イベントデータを用いてイベント実行ユニット４７によ
りテストパターンが形成される。テストパターンはドラ
イバコンパレータ６１を経由して被試験デバイスに与え
られる。被試験デバイスの入力ピンがアナログ入力であ
る場合には、上述したアナログ測定モジュール４８によ
りテストパターンをＤＡ変換器によりアナログ信号に変
換して被試験デバイスに入力する。被試験デバイス１９
の出力信号はドライバコンパレータ６１により期待値と
比較されて、その結果がフェイルメモリ５７に格納され
る。被試験デバイスの出力信号がアナログ信号の場合
は、必要に応じてアナログ測定モジュール４８内のＡＤ
変換器によりディジタル信号に変換する。
【００４８】第５図は、各イベントテスタボード４３内
のイベントテスタ６６の構成例をより詳細に示すブロッ
ク図である。このイベント方式による半導体試験装置の
詳細については、上記の米国特許出願のほか、同一譲受
人による米国特許出願番号０９／２５９４０１にも詳述
されている。第５図において第４図と共通部分は同一符
号で示している。
【００４９】インタフェース５３とプロセッサ６７は、
システムバス６４を経由してテスタコントローラ（ホス
トコンピュータ）４１に接続される。インタフェース５
３は、例えば被試験デバイスのピンに対応するイベント
テスタの割り当てを行うために、イベントテスタボード
内のレジスタ（図示せず）にテスタコントローラ４１か
らのデータを書き込む際に用いる。例えばホストコンピ
ュータからグループ指定アドレスがシステムバス６４に
出力された場合に、そのアドレスを解読して自己のテス
タ内のレジスタへデータの書き込みを可能にする。
【００５０】プロセッサ６７は例えば各イベントテスタ
ボード毎に設けられ、ボード内部の動作、例えばイベン
ト（テストパターン）の発生、デバイスピンの出力信号
の検証、フェイルデータの収集等を制御する。プロセッ
サ６７は各ボードごとに設けても良いし、複数のボード
単位で備えても良い。またプロセッサ６７はボードに備
える必要は必ずしもなく、テスタコントローラ４１から
各イベントテスタボードを直接的に制御してもよい。
【００５１】アドレス制御部５８は、例えば単純な形態
としてはプログラムカウンタであり、この図の場合、フ
ェイルメモリ５７やイベントメモリ６０のアドレスを制
御している。イベントタイミングデータは、テストプロ
グラムとして、ホストコンピュータからイベントメモリ
６０に転送される。
【００５２】上記のように、イベントメモリ６０は、各
イベント（１から０、０から１の変化点）のタイミング
を現すイベントタイミングデータを格納する。例えばイ
ベントタイミングデータ中の基本クロック周期の整数倍
のデータと、タイミングデータ中の基本クロック周期の
端数データとに分けて格納している。好ましくはこのよ
うなタイミングデータは、圧縮されてイベントメモリ６
０に格納される。
【００５３】第４図のイベント実行ユニット４７は第５
図の例では、デコンプレッション・ユニット６２、タイ
ミングカウント・スケーリング６３、およびイベント発
生器６９により構成されている。デコンプレッション・
ユニット６２は、イベントメモリ６０からの圧縮された
タイミングデータを伸張（復元）させる。タイミングカ
ウント・スケーリング６３は、イベントタイミングデー
タを加算しあるいは倍率変更して、各イベントのタイミ
ングを所定の基準時間からのタイミング（遅延時間）と
してあらわす。
【００５４】イベント発生器６９は、その結果としての
タイミングデータにより、テストパターンを発生し、ド
ライバコンパレータ６１を経由して、被試験デバイス１
９に与える。被試験デバイスの応答を検証することによ
り、被試験デバイス１９の所定ピンの試験が実行され
る。ドライバコンパレータ６１は、第４図のように、主
として対応するデバイスピンに与える試験パターンを駆
動するドライバと、デバイスピンからの応答出力信号を
受けてその電圧値を判定し、期待値と比較するためのコ
ンパレータで構成される。
【００５５】上記のイベント型テストシステムは、被試
験デバイスへの入力信号およびその出力比較用のストロ
ーブは、イベント形式で取り扱われている。上述のよう
にイベント形式では、入力信号や出力比較信号の変化情
報はアクション情報（セット・リセット）と時間情報
（基準点からの時間）により構成されている。
【００５６】従来技術による試験システムでは、イベン
ト形式で必要とするメモリ容量を低減するためにサイク
ルベースを採用していた。サイクルベースでは、上記時
間情報をサイクル情報（同期信号）と遅延時間情報とし
て、上記アクション情報を波形モードとパターンデータ
として構成している。この場合、遅延時間はそのデータ
数に制限があり、またパターンデータを柔軟に発生させ
るためにはループやサブルーチンのような機能を多用す
る必要があった。したがって、全体として複雑な構成と
動作が必要であった。
【００５７】本発明のイベントテスタでは、従来のサイ
クルベースの試験システムのような複雑な構成や動作を
要しないので、テストピンの増加や異なる性能のテスト
ピンの混在が容易に実現できる。一方、イベントテスタ
は大きなメモリ容量を必要とするが、メモリが急速に高
密度化低価格化する現在、メモリ容量の増大はさほど問
題ではない。
【００５８】上述のように、イベントテスタは個々のテ
ストピン毎に、あるいは所定数のテストピンのグループ
毎に独立した試験動作ができる。このためアナログ信号
とディジタル信号の混在した（ミクストシグナル）被試
験デバイスの試験のように、異なる種類の試験を必要と
する場合であっても、それらの試験を同時に平行して実
行することができる。これら複数の異なる試験の開始や
終了タイミングについても独立して設定することができ
る。
【００５９】第６図は、本発明によるテスタモジュール
をテストヘッドに組み込むことにより異なる性能にグル
ープ分けされたテストピンを有する半導体試験システム
を構成するための概念図である。
【００６０】テストヘッド１２４には複数のテスタモジ
ュールが、例えばそのテストヘッドに結合されるテスト
・フィクスチャ１２７のピン数や被試験デバイスの種類
やピン数に応じて組み合わされる。後述のように、テス
ト・フィクスチャ１２７とテスタモジュールのインタフ
ェースはその仕様を標準化しておき、テスタモジュール
をテストヘッド内のどの位置に組み込むことも可能とす
る。
【００６１】テスト・フィクスチャ１２７は、例えばポ
ゴピンのような伸縮可能なコネクタを多数搭載し、テス
タモジュールとパフォーマンスボード１２８を電気的か
つ機械的に結合する。第６図では示していないが、第７
図や第８図に示すように、本発明においては、用途別の
測定モジュール（例えばアナログ測定モジュール４８）
をテスト・フィクスチャ１２７に搭載する。したがっ
て、本発明におけるテスト・フィクスチャ１２７は、特
定用途に固定されたものとなる。
【００６２】テスト・フィクスチャ１２７上に、パフォ
ーマンスボード１２８が設けられる。被試験デバイス１
９は、パフォーマンスボード１２８上の例えばテストソ
ケットに挿入されて、半導体試験システムとの電気的接
続がされる。第４図に示した、アナログ試験用のアナロ
グ測定モジュール４８は、上述のようにテスト・フィク
スチャ１２７に搭載されるが、例えばパフォーマンスボ
ード１２８上に、被試験デバイスの仕様に応じて設けて
もよい。
【００６３】各テスタモジュール１２５は所定のテスト
ピン数のグループとされる。例えば１個の高速テスタモ
ジュールＨＳＴＭには１２８ピン（チャンネル）分のボ
ードが搭載され、１個の低速テスタモジュールＬＳＴＭ
には２５６（チャンネル）ピン分のボードが搭載され
る。これらの数値は単なる例であり、より小さなピン数
あるいは大きなピン数のグループでもよい。
【００６４】テスタモジュール内の各ボードは、上述し
たようなイベントテスタとして構成され、被試験デバイ
ス１９の対応するピンにテストパターンを、パフォーマ
ンスボード１２８を経由して与える。またテストパター
ンに対する被試験デバイス１９の応答出力がパフォーマ
ンスボード１２８を経由して対応するテスタモジュール
内のボードに与えられ、例えば期待値と比較されてその
正否が判定される。
【００６５】各テスタモジュールにはインタフェース
（接続部）１２６が設けられている。このインタフェー
ス１２６は、テスト・フィクスチャ１２７の標準仕様に
合致するように構成される。例えば対象とするテストヘ
ッドに用いられるテスト・フィクスチャ１２７の接続ピ
ンの構造、インピーダンス、ピン間距離（ピンピッチ）
あるいは相対位置等が標準仕様化される。この標準仕様
にマッチするインタフェース１２６をテスタモジュール
に備えることにより、テスタモジュールの自由な組み合
わせの試験システムを構成できる。
【００６６】このような本発明の構成により、被試験デ
バイスに合った最適のコストパフォーマンスの試験シス
テムを構成できる。また試験システムの性能を向上させ
る場合でも、１部のテスタモジュールを交換することに
より達成される場合が多いので、全体として試験設備の
長寿命化が実現できる。さらに複数の異なる性能のモジ
ュールの混在が可能なため、必要な性能を該当するモジ
ュールで直接的に実現することができるので、試験シス
テムの性能向上が容易になる。
【００６７】第７図は本発明による混成信号デバイスの
試験用に構成した半導体テストシステムの例を示すブロ
ック図であり、第８図は本発明によるＢＩＳＴ機能デバ
イスの試験用に構成した半導体テストシステムの例を示
すブロック図である。ここでは簡略のために、第６図に
おけるインタフェース１２６は示していない。またテス
タモジュール１２５は単にＴＭとして現しているが、そ
の各性能等は目的に応じてそれぞれ同一でも異なってい
てもよい。
【００６８】第７図は、アナログ部分を有する半導体回
路を被試験デバイスとして専用的に用いるように構成し
た半導体テストシステムを示している。このためアナロ
グ測定モジュール１３２および１３３が、テスト・フィ
クスチャ１２７内に搭載されている。例えば被試験デバ
イスの該当入力ピンがアナログ信号入力の場合には、テ
スタモジュール１２５からの試験信号をＤＡコンバータ
を有するアナログ測定モジュール１３３によりアナログ
信号に変換して、被試験デバイスの入力ピンに供給す
る。また被試験デバイスの該当出力ピンがアナログ信号
出力の場合には、ＡＤコンバータを有するアナログ測定
モジュール１３２によりディジタル信号に変換して、テ
スタモジュール１２５に与える。
【００６９】このように、テスト・フィクスチャは特定
用途に固定される（アプリケーション・スペシフィッ
ク）こととなるが、ディジタル信号を扱うテスタモジュ
ール１２５はアナログ回路と完全に分離できるので、単
純な構成をとる。したがって、全体のシステムとしては
大きなコストダウンとなる。またテスタモジュール１２
５とテスト・フィクスチャ１２７間のインタフェースも
単純化される。
【００７０】上記のようなアナログ測定モジュールの例
としては、オーディオ信号源、オーディオディジタイ
ザ、ビデオ信号源、ビデオディジタイザ、およびそれら
の付属回路（フィルタ等）がある。また例えばＩＣカー
ド（スマートカード）のような少数ピン素子を接続でき
るインタフェースをテスト・フィクスチャ１２７に備え
ても良い。その場合は、被試験デバイスであるＩＣカー
ドをパフォーマンスボード１２８を経ることなくテスト
することになる。
【００７１】第８図は、ＢＩＳＴ（ビルトイン・セルフ
テスト）機能を有するデバイスの試験に専用となるよう
に構成した半導体テストシステムを示している。このよ
うなＢＩＳＴ機能を備えたデバイスは、ＢＩＳＴコント
ローラを有し、試験の際にはこのコントローラを通じて
テストシステムとのインタフェースを行う。例としてＩ
ＥＥＥ１１４９．１基準に規定されるように（バウンダ
リスキャン用ＴＡＰコントローラ）、このＢＩＳＴコン
トローラとテストシステムとの通信は、５ピンのインタ
フェースによりなされる。
【００７２】このインタフェースは、高速動作を必要と
され、第８図の例では，インタフェース・ピン・グルー
プ（ＩＰＧ）モジュールをＢＩＳＴモジュール１３４と
して、テスト・フィクスチャ１２７内に設けた構成を示
している。このような構成により、ＢＩＳＴ機能を備え
たデバイスの試験を、本発明の低コストな用途別専用テ
ストシステムにより実施できる。
【００７３】第９図は、本発明の半導体テストシステム
により、アナログとディジタルの混成した被試験デバイ
ス１９内の異なる試験を並列に実行する概念を示すブロ
ック図である。この例において被試験デバイス１９は、
ＡＤ変換回路、ロジック回路、ＤＡ変換回路を有してい
る。上述のように、本発明の半導体テストシステムは、
例えば所定数テストピンのグループ毎に独立した試験動
作ができるので、このピングループをこれらの被試験回
路に割り当てて、並列に試験できる。
【００７４】第１０図（Ａ）と第１０図（Ｂ）は、従来
の半導体テストシステムによるミクストシグナルＩＣの
試験プロセスと、本発明の半導体テストシステムによる
ミクストシグナルＩＣの試験プロセスを比較して表示し
た概念図である。先に説明したように、従来の半導体テ
ストシステムにより、第９図のようなミクストシグナル
ＩＣを試験する場合、１の試験を終了後に他の試験を実
行するというプロセスを踏む必要がある。このため、試
験を完了するまでには、第１０図（Ａ）に示すように、
各試験時間の総和の時間が必要となる。
【００７５】これに対し、本発明の半導体テストシステ
ムにより、第９図のミクストシグナルＩＣを試験する場
合には、第１０図（Ｂ）に示すように、ＡＤ変換回路、
ロジック回路、ＤＡ変換回路について、それらを同時に
並列に試験することができる。このため、その試験に要
する時間を大幅に短縮できる。なお第９図の例におい
て、ＡＤ変換回路やＤＡ変換回路の試験の後に、その測
定値を所定式により演算等を行って評価することが一般
であるため、ソフトウエアによる演算（コンピュテーシ
ョン）時間を加えている。
【００７６】第１１図に本発明による半導体テストシス
テムの外観図例を示す。第１１図において、ホストコン
ピュータ（テスタコントローラ）４１は、例えばグラフ
ィック・ユーザ・インタフェース（ＧＵＩ）を有するワ
ークステーションであり、ユーザインタフェースとして
機能するとともに、試験システム全体の動作制御を行
う。ホストコンピュータ４１と試験システム内部のハー
ドウエアは、システムバス６４（第４図および第５図）
により接続される。
【００７７】本発明によるイベントテスタは、従来のサ
イクルベースで構成された半導体試験システムと異な
り、パターン発生器やタイミング発生器等に相当するハ
ードウエアを要しない。したがって、モジュール化した
イベントテスタを全てテストヘッド（システム本体）１
２４内に収容する構成として、全体の物理的サイズを大
幅に縮小できる。
【００７８】以上のように、本発明のイベント型テスト
システムでは、特定用途に用いる測定モジュールをテス
ト・フィクスチャ（ピン・フィクスチャ）に搭載するこ
とにより、システム本体に組み込むテスタモジュールの
構成をより単純化している。このため、特定用途に専用
として用意されたテスト・フィクスチャを被試験対象に
応じて取り替えることにより、簡易で低コストな半導体
テストシステムを実現できる。
【００７９】本発明の半導体テストシステムは、テスト
ピン間で相互に独立した動作が可能であり、所定テスト
ピンのグループと他のグループ間で異なる被試験デバイ
スや被試験ブロックを同時に担当することができる。し
たがって、上述のような用途別テスト・フィクスチャを
用いることにより、被試験デバイス内のアナログ回路と
ディジタル回路の試験を同時に平行して実施できる。ま
たＢＩＳＴ機能を有するデバイスの試験も、ＢＩＳＴ用
インタフェースを有するモジュールを備えたテスト・フ
ィクスチャを用いて、容易に実施できる。
【００８０】上述のように本発明の半導体テストシステ
ムでは、テスタモジュール（テスタボード）をテスト実
行に必要な情報を全て有するイベント形式で構成してい
る。このため各テストピンが独立して動作可能となり、
上述のように、アナログやディジタルのような異なる種
類のテストが同時に実施できる。
【００８１】
【発明の効果】本発明の半導体テストシステムでは、完
全なモジュール化が達成できるので、被試験デバイスの
種類や試験目的等に応じた柔軟な構成とすることができ
る。また必要とするハードウエア量を大幅に減少でき、
かつ各モジュールを制御するためのソフトウエアを大幅
に単純化できる。このために、全体としての物理的装置
を小型化でき、したがってコストの低下や設置フロアス
ペースの減少、それに伴う各種費用の減少が実現でき
る。
【図面の簡単な説明】
【図１】従来技術における半導体テストシステム（ＬＳ
Ｉテスタ）の基本的構成例を示すブロック図である。
【図２】従来技術における半導体テストシステムの一般
的な外観を示す概念図である。
【図３】従来の半導体テストシステムにおいて、サイク
ルベースによりテストパターンを形成するためのデータ
記述例と、それと同一のテストパターンをイベントベー
スでテストパターンを形成するためのデータ記述例を比
較するための図である。
【図４】本発明による特有用途用のイベント型テストシ
ステムにより混成信号デバイスを試験する場合の、テス
トシステムの構成例を示すブロック図である。
【図５】本発明によるイベントベースで形成され、テス
タモジュールに組み込まれるイベントテスタボード内に
構成される各イベントテスタの回路構成例を示すブロッ
ク図である。
【図６】本発明によるテスタモジュールをテストヘッド
に組み込むことにより、異なる性能にグループ分けされ
たテストピンを有する半導体テストシステムを構成する
ための概念図である。
【図７】本発明による混成信号デバイスの試験用に構成
した半導体テストシステムの構成例を示すブロック図で
ある。
【図８】本発明によるＢＩＳＴ機能デバイスの試験用に
構成した半導体テストシステムの構成例を示すブロック
図である。
【図９】被試験デバイスがアナログ信号とディジタル信
号の混成したミクストシグナルＩＣである場合のその内
部構成例と、その被試験デバイスを本発明の半導体テス
トシステムで並列に試験するための概念を示すブロック
図である。
【図１０】従来の半導体テストシステムによる混成信号
デバイスの試験プロセスと、本発明の半導体テストシス
テムによる混成信号デバイスの試験プロセスを比較して
表示した概念図である。
【図１１】本発明におけるモジュール形式半導体テスト
システムの外観を示す概念図である。
【符号の説明】
１９ 被試験デバイス １２４ テストヘッド １２５ テスタモジュール １２６ インタフェース １２７ テスト・フィクスチャ １２８ パフォーマンスボード

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 半導体テストシステムにおいて、 同一または異なる種類の性能を有するテスタモジュール
    と、 そのテスタモジュールを任意に組み合わせて搭載するシ
    ステム本体と、 そのテストシステム本体に設けられ、テスタモジュール
    と被試験デバイスを電気的に接続するテスト・フィクス
    チャと、 そのテスト・フィクスチャに設けられ被試験デバイスの
    機能に応じてテスタモジュールと被試験デバイス間の信
    号変換を行う測定モジュールと、 そのテストシステムに搭載された上記テスタモジュール
    とシステムバスを介して通信することにより、システム
    全体の動作を制御するホストコンピュータと、 により構成される半導体テストシステム。
  2. 【請求項２】 被試験デバイスに応じて異なるタイプの
    上記測定モジュールを搭載した複数種類のテスト・フィ
    クスチャが用意され、試験の実施において、被試験デバ
    イスの種類に応じて、該当テスト・フィクスチャがシス
    テム本体に取り付けられる請求項１に記載の半導体テス
    トシステム。
  3. 【請求項３】 上記テスト・フィクスチャ内に搭載され
    る測定モジュールは、被試験デバイスがアナログ・ディ
    ジタル混成集積回路であるときは、アナログ信号とディ
    ジタル信号間の変換を行う機能を有する請求項１に記載
    の半導体テストシステム。
  4. 【請求項４】 上記テスト・フィクスチャ内に搭載され
    る測定モジュールは、被試験デバイスがＢＩＳＴ（ビル
    トイン・セルフテスト）機能を有するときは、その被試
    験デバイス内のＢＩＳＴコントローラとのインタフェー
    スを行う機能を有する請求項１に記載の半導体テストシ
    ステム。
  5. 【請求項５】 上記テスタモジュールと被試験デバイス
    を電気的に接続するためのテスト・フィクスチャと上記
    テスタモジュールとの接続仕様が標準化された請求項１
    に記載の半導体テストシステム。
  6. 【請求項６】 上記テスタモジュールと被試験デバイス
    を電気的に接続するテスト・フィクスチャは、被試験デ
    バイスを搭載する機構を設けたパフォーマンスボード
    と、そのパフォーマンスボードと上記テスタモジュール
    間を電気的接続するための機構を有する請求項１に記載
    の半導体テストシステム。
  7. 【請求項７】 上記テスタモジュールは所定のテストピ
    ン数となるようにピン数の設定変更ができる請求項１に
    記載の半導体テストシステム。
  8. 【請求項８】 上記テスタモジュールは所定のテストピ
    ン数となるようにピン数の設定変更ができ、その設定や
    変更はホストコンピュータからのアドレス設定によりさ
    れる請求項１に記載の半導体テストシステム。
  9. 【請求項９】 上記テスタモジュールのそれぞれは複数
    のイベントテスタボードを有し、その各イベントテスタ
    ボードは１のテストピン用に構成されている請求項１に
    記載の半導体テストシステム。
  10. 【請求項１０】 上記テスタモジュールはそれぞれその
    内部にコントローラを有し、上記ホストコンピュータか
    らの指令に基づき各モジュールからテストパターンの発
    生と被試験デバイスからの出力信号の検証を行う請求項
    １に記載の半導体テストシステム。
  11. 【請求項１１】 上記テスタモジュールは複数のイベン
    トテスタボードからなり、それぞれそのイベントテスタ
    ボードはコントローラを有し、上記ホストコンピュータ
    からの指令に基づき各ボードから対応する被試験デバイ
    スピンにテストパターンを与えその被試験デバイスから
    の出力信号の検証を行う請求項９に記載の半導体テスト
    システム。
  12. 【請求項１２】 上記テスタモジュールのそれぞれは複
    数のイベントテスタボードを有し、その各イベントテス
    タボードは１のテストピン用に構成されており、かつそ
    の各イベントテスタボードは、 上記ホストコンピュータからの指令に基づき各テスタボ
    ードからテストパターンの発生と被試験デバイスからの
    出力信号の検証を行うコントローラと、 各イベントのタイミングデータを格納するためのイベン
    トメモリと、上記コントローラの制御のもとに、そのイ
    ベントメモリにアドレスデータを与えるアドレスシーケ
    ンサと、 そのイベントメモリからのタイミングデータに基づいて
    テストパターンを形成する手段と、 そのテストパターンを対応する被試験デバイスピンに与
    えその被試験デバイスからの応答出力信号を受けるドラ
    イバコンパレータと、 により構成される請求項１に記載の半導体テストシステ
    ム。
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TW (1) TW508449B (ja)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100487535B1 (ko) * 2002-08-14 2005-05-03 삼성전자주식회사 다른 종류의 반도체 장치들을 동시에 테스트하는 시스템
US6911815B2 (en) 2002-12-20 2005-06-28 Samsung Electronics Co. Ltd Semiconductor test system and method of operating the same
JP2007502434A (ja) * 2003-05-22 2007-02-08 テセダ コーポレーション 半導体集積回路を試験するための試験機アーキテクチャ
JP2007132755A (ja) * 2005-11-09 2007-05-31 Sharp Corp 回路検査方法及び回路検査システム
JP2009128328A (ja) * 2007-11-28 2009-06-11 Yokogawa Electric Corp Ｉｃテスタ
JP2017067555A (ja) * 2015-09-29 2017-04-06 新東工業株式会社 テストシステム
KR102319160B1 (ko) * 2020-07-14 2021-11-01 주식회사 엑시콘 반도체 디바이스 테스트 시스템
KR20220085978A (ko) * 2020-12-16 2022-06-23 와이아이케이 주식회사 반도체 소자 검사 장치

Families Citing this family (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6678643B1 (en) * 1999-06-28 2004-01-13 Advantest Corp. Event based semiconductor test system
US6629282B1 (en) * 1999-11-05 2003-09-30 Advantest Corp. Module based flexible semiconductor test system
US6536006B1 (en) * 1999-11-12 2003-03-18 Advantest Corp. Event tester architecture for mixed signal testing
US20040181731A1 (en) * 2000-04-12 2004-09-16 Advantest Corporation Semiconductor test system storing pin calibration data, commands and other data in non-volatile memory
US20030110427A1 (en) * 2000-04-12 2003-06-12 Advantest Corporation Semiconductor test system storing pin calibration data in non-volatile memory
US6512988B1 (en) * 2000-05-25 2003-01-28 Agilent Technologies, Inc. Fast test application switching method and system
JP2002022808A (ja) * 2000-07-12 2002-01-23 Mitsubishi Electric Corp Ｌｓｉ試験装置及び試験方法
WO2002014883A2 (en) 2000-08-10 2002-02-21 Xilinx, Inc. Analog signal testing circuit and -method
FR2812958B1 (fr) * 2000-08-11 2002-11-08 Thomson Csf Systeme de maintenance pour un ensemble d'equipements
JP2002131392A (ja) * 2000-10-24 2002-05-09 Ando Electric Co Ltd アナログ・ディジタル特性試験回路
US6868513B1 (en) * 2000-10-26 2005-03-15 International Business Machines Corporation Automated multi-device test process and system
JP2002236153A (ja) * 2001-02-08 2002-08-23 Mitsubishi Electric Corp 半導体試験装置および半導体装置の試験方法
JP2002236151A (ja) * 2001-02-08 2002-08-23 Mitsubishi Electric Corp 外部試験補助装置および半導体装置の試験方法
US7035755B2 (en) * 2001-08-17 2006-04-25 Credence Systems Corporation Circuit testing with ring-connected test instrument modules
US7032151B2 (en) * 2001-11-13 2006-04-18 Georgia Tech Research Corporation Systems and methods for testing integrated circuits
US7089135B2 (en) * 2002-05-20 2006-08-08 Advantest Corp. Event based IC test system
US7222261B2 (en) * 2002-06-19 2007-05-22 Teradyne, Inc. Automatic test equipment for design-for-test (DFT) and built-in-self-test circuitry
US6842022B2 (en) * 2002-09-20 2005-01-11 Agilent Technologies, Inc. System and method for heterogeneous multi-site testing
US6791316B2 (en) * 2002-09-24 2004-09-14 Advantest Corp. High speed semiconductor test system using radially arranged pin cards
DE602004013744D1 (de) * 2003-03-14 2008-06-26 Advantest Corp Testvorrichtung, programm für eine testvorrichtung und verfahren zur steuerung einer testvorrichtung
KR100717480B1 (ko) 2003-03-27 2007-05-14 주식회사 아도반테스토 시험 장치
US7194668B2 (en) * 2003-04-11 2007-03-20 Advantest Corp. Event based test method for debugging timing related failures in integrated circuits
US7587642B2 (en) * 2003-07-08 2009-09-08 Texas Instruments Incorporated System and method for performing concurrent mixed signal testing on a single processor
US7376917B1 (en) 2003-08-25 2008-05-20 Xilinx, Inc. Client-server semiconductor verification system
US7599299B2 (en) * 2004-04-30 2009-10-06 Xilinx, Inc. Dynamic reconfiguration of a system monitor (DRPORT)
US7102555B2 (en) * 2004-04-30 2006-09-05 Xilinx, Inc. Boundary-scan circuit used for analog and digital testing of an integrated circuit
US7248036B2 (en) * 2004-05-27 2007-07-24 Intel Corporation Method and apparatus to probe bus signals using repeaters
KR100548199B1 (ko) * 2004-07-15 2006-02-02 삼성전자주식회사 아날로그/디지털 혼합 신호 반도체 디바이스 테스트 장치
US8082541B2 (en) * 2004-12-09 2011-12-20 Advantest Corporation Method and system for performing installation and configuration management of tester instrument modules
US7373622B2 (en) * 2005-05-13 2008-05-13 Lsi Logic Corporation Relocatable built-in self test (BIST) elements for relocatable mixed-signal elements
US7307440B2 (en) * 2005-10-25 2007-12-11 Credence Systems Corporation Semiconductor integrated circuit tester with interchangeable tester module
JP4352053B2 (ja) * 2006-01-19 2009-10-28 パナソニック株式会社 半導体装置
ATE492885T1 (de) * 2006-05-18 2011-01-15 Dialog Semiconductor Gmbh Testvorrichtung für speicher
US7737715B2 (en) * 2006-07-31 2010-06-15 Marvell Israel (M.I.S.L) Ltd. Compensation for voltage drop in automatic test equipment
CN101119224B (zh) * 2006-08-01 2010-08-18 上海未来宽带技术及应用工程研究中心有限公司 基于atca机架的fru调试和测试装置
US7734976B2 (en) * 2006-11-30 2010-06-08 Electro Scientific Industries, Inc. Synchronizing control of test instruments
US7764079B1 (en) * 2007-01-31 2010-07-27 SemiProbe LLC Modular probe system
US20080238461A1 (en) * 2007-04-02 2008-10-02 Ken Skala Multi-type test interface system and method
KR100916762B1 (ko) * 2007-12-10 2009-09-14 주식회사 아이티엔티 반도체 디바이스 테스트 시스템
US9146277B2 (en) * 2008-11-07 2015-09-29 Infineon Technologies Ag Test board and test system
WO2011028248A2 (en) * 2009-08-24 2011-03-10 California Institute Of Technology Electronic self-healing methods for radio-frequency receivers
TW201249029A (en) * 2011-05-20 2012-12-01 Hon Hai Prec Ind Co Ltd Controller IC adapter tool
CN102955732A (zh) * 2011-08-29 2013-03-06 鸿富锦精密工业（深圳）有限公司 Cpu测试系统及其测试治具
US9129237B2 (en) * 2011-12-28 2015-09-08 Elitetech Technology Co., Ltd. Integrated interfacing system and method for intelligent defect yield solutions
FR3005745B1 (fr) * 2013-05-16 2016-10-14 Thales Sa Banc de test d'equipements electroniques
CN104570990B (zh) * 2013-10-29 2018-10-16 恩智浦美国有限公司 智能操作装置资源分配系统
DE102015102531A1 (de) 2015-02-23 2016-08-25 Göpel electronic GmbH Gbit-Schnittstellenadapter zum Adaptieren von Gbit-Schnittstellen während eines Leitungstests eines Hochgeschwindigkeitsbusses eines Prüfobjekts an eine Prüfeinrichtung
CN106526459B (zh) * 2016-12-28 2024-01-16 深圳市华力宇电子科技有限公司 高性能射频遥控自动化测试系统及其方法
CN109346119B (zh) * 2018-08-30 2021-07-23 武汉精鸿电子技术有限公司 一种半导体存储器老化测试核心板
CN109087686A (zh) * 2018-08-30 2018-12-25 武汉精鸿电子技术有限公司 一种半导体存储器老化测试系统及方法
CN112527690B (zh) * 2021-02-10 2021-05-18 武汉精鸿电子技术有限公司 一种针对半导体存储器老化测试的离线调试方法及装置
CN114355167A (zh) * 2022-01-11 2022-04-15 长鑫存储技术有限公司 电路的测试方法、装置、设备及存储介质
US20240310436A1 (en) * 2023-03-17 2024-09-19 Silicon Motion, Inc. Mechanism capable of performing on-chip test and verification
CN116699375B (zh) * 2023-07-28 2024-01-19 中科亿海微电子科技（苏州）有限公司 一种fpga芯片高温测试方法及装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4763066A (en) * 1986-09-23 1988-08-09 Huntron Instruments, Inc. Automatic test equipment for integrated circuits
US4965516A (en) * 1988-05-27 1990-10-23 Huntron Instruments, Inc. System for digitizing and displaying analog signatures of integrated circuits
JP2577495B2 (ja) * 1990-08-21 1997-01-29 株式会社東芝 半導体評価回路
US5216361A (en) * 1991-07-10 1993-06-01 Schlumberger Technologies, Inc. Modular board test system having wireless receiver
US5262716A (en) * 1992-04-21 1993-11-16 Hewlett-Packard Company Tester calibration procedure which includes fixturing
US5638383A (en) * 1992-07-24 1997-06-10 Trw Inc. Advanced integrated avionics testing system
JP2671817B2 (ja) * 1994-08-26 1997-11-05 日本電気株式会社 半導体集積回路の検査方法
KR100214308B1 (ko) * 1996-05-11 1999-08-02 윤종용 하드디스크 드라이브의 테스트장치
US5659312A (en) * 1996-06-14 1997-08-19 Logicvision, Inc. Method and apparatus for testing digital to analog and analog to digital converters
CA2239186A1 (en) * 1996-10-10 1998-04-16 Semiconductores Investigacion Y Diseno, S.A. - (Sidsa) Process for the prototyping of mixed signal applications and field programmable system on a chip for applying said process
JPH10332790A (ja) * 1997-06-05 1998-12-18 Mitsubishi Electric Corp 集積回路装置及びその検査方法
KR100246768B1 (ko) * 1997-06-30 2000-03-15 김영환 포맷가변형 데이터 전송 장치 및 방법

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100487535B1 (ko) * 2002-08-14 2005-05-03 삼성전자주식회사 다른 종류의 반도체 장치들을 동시에 테스트하는 시스템
US6911815B2 (en) 2002-12-20 2005-06-28 Samsung Electronics Co. Ltd Semiconductor test system and method of operating the same
JP2007502434A (ja) * 2003-05-22 2007-02-08 テセダ コーポレーション 半導体集積回路を試験するための試験機アーキテクチャ
JP2007132755A (ja) * 2005-11-09 2007-05-31 Sharp Corp 回路検査方法及び回路検査システム
JP4522352B2 (ja) * 2005-11-09 2010-08-11 シャープ株式会社 回路検査方法及び回路検査システム
JP2009128328A (ja) * 2007-11-28 2009-06-11 Yokogawa Electric Corp Ｉｃテスタ
JP2017067555A (ja) * 2015-09-29 2017-04-06 新東工業株式会社 テストシステム
US10816590B2 (en) 2015-09-29 2020-10-27 Sintokogio, Ltd. Test system
KR102319160B1 (ko) * 2020-07-14 2021-11-01 주식회사 엑시콘 반도체 디바이스 테스트 시스템
KR20220085978A (ko) * 2020-12-16 2022-06-23 와이아이케이 주식회사 반도체 소자 검사 장치
KR102440440B1 (ko) 2020-12-16 2022-09-06 와이아이케이 주식회사 반도체 소자 검사 장치

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