WO2005026758A1 - 試験装置 - Google Patents

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WO2005026758A1
WO2005026758A1 PCT/JP2004/013244 JP2004013244W WO2005026758A1 WO 2005026758 A1 WO2005026758 A1 WO 2005026758A1 JP 2004013244 W JP2004013244 W JP 2004013244W WO 2005026758 A1 WO2005026758 A1 WO 2005026758A1
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signal
supply unit
circuit
timing signal
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PCT/JP2004/013244
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Hiroshi Satou
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Advantest Corporation
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Definitions

  • the present invention relates to a test apparatus for testing an electronic device.
  • a test apparatus for testing an electronic device For those designated countries that are allowed to be incorporated by reference to the literature, the contents described in the following application shall be incorporated into this application by reference and shall be part of the description of this application.
  • a test apparatus for testing an electronic device such as a semiconductor circuit performs a test by applying a predetermined pattern to the electronic device.
  • the test apparatus includes a test module that applies a predetermined pattern, a test rate, and the like to the electronic device, and a timing control module that controls a timing at which the test module applies a pattern and the like to the electronic device.
  • a plurality of test modules are provided in accordance with the number of pins of an electronic device to be tested, and a timing control module is a module for generating test start timing and a module for generating pattern application timing. And so on. Conventionally, a timing control module is configured according to its function.
  • Patent documents and the like related to the present invention are not recognized at present, and thus description thereof is omitted.
  • timing control module is configured according to its function, it is necessary to manufacture a plurality of types of timing control modules, which leads to an increase in manufacturing cost.
  • versatility of each timing control module is low, which reduces the efficiency of testing electronic devices.
  • test modules manufactured by different manufacturers may have different characteristics such as the time from signal input to output, so that it is difficult to use these test modules simultaneously.
  • fail control data may be received from a plurality of test modules, and a plurality of data obtained by performing a logical operation on the plurality of fail data may be distributed to a plurality of test modules. Even in such a case, each aggregation process and each distribution process must be performed synchronously. As described above, when the test apparatus tests the electronic device using the plurality of signal supply units 30 and the plurality of test modules 14, it is necessary to synchronize by transmitting and receiving signals between these.
  • a test apparatus for testing an electronic device wherein a test module for supplying a test pattern used for testing the electronic device to the electronic device, Generates a first timing signal for controlling the timing of supplying the test pattern to the electronic device in accordance with the phase of the applied timing signal, and supplies the first timing signal to one or more predetermined pins of the test module.
  • the test module receives the timing signal from the main signal supply unit and the main signal supply unit, and A second timing signal for controlling the timing of supplying the test pattern to the electronic device is generated according to the phase of the timing signal received from the main signal supply unit.
  • a slave signal supply unit for supplying one or more different pins.
  • the slave signal supply unit delays the timing signal received by the main signal supply unit, so that the main signal supply unit supplies the first timing signal.
  • a test apparatus having a phase adjustment circuit that makes the output timing and the timing at which a slave signal supply unit outputs a second timing signal substantially the same.
  • the apparatus further includes a reference clock generation unit that generates a reference clock, wherein the phase adjustment circuit receives the timing signal from the main signal supply unit, and sequentially receives the received timing signal according to the reference clock generated by the reference clock generation unit.
  • a timing selection that receives a plurality of cascaded flip-flops to be delivered and a timing signal output from each flip-flop, selects one of the received timing signals, and outputs it as a second timing signal
  • the test apparatus further controls the timing selection section to select which timing signal, the main signal supply section outputs the first timing signal, and the slave signal supply section outputs the first timing signal. It may further include a control unit that makes the timing of outputting the two timing signals substantially the same.
  • the phase adjustment circuit has a phase adjustment variable delay circuit that delays the timing signal received from the main signal supply unit, and the control unit sequentially changes the delay amount of the phase adjustment variable delay circuit,
  • the timing at which the value of the signal changes is substantially the same as the timing at which one of the plurality of flip-flops takes in the value of the timing signal.
  • the delay amount of the variable delay circuit for phase adjustment may be set to the delay amount shifted by about a half cycle.
  • the control unit generates a timing signal
  • the main signal supply unit and the subordinate signal supply unit are circuits having the same configuration.
  • the main signal supply unit and the subordinate signal supply unit include a phase adjustment variable delay.
  • the control unit further includes a master-slave selection unit that selects which of the timing signal delayed by the circuit or the timing signal generated by the control unit is supplied to the plurality of flip-flops. Based on whether the signal supply unit functions as the main signal supply unit or the slave signal supply unit, the master / slave selection unit selects which timing signal The force may be controlled.
  • the control unit causes the timing selection unit of the main signal supply unit to select the timing signal output from the predetermined flip-flop as the first timing signal, and the timing selection unit of the slave signal supply unit checks the timing signal. By controlling whether to select the timing signal of the shift, the timing at which the main signal supply unit outputs the first timing signal and the timing at which the slave signal supply unit outputs the second timing signal may be substantially the same.
  • the control unit causes the timing selection unit of the main signal supply unit to select, as a first timing signal, a timing signal output from a flip-flop provided substantially at the center among a plurality of cascaded flip-flops. Shore ,.
  • a main signal supply unit that outputs a first timing signal according to a given timing signal, and outputs a second timing signal according to a timing signal supplied via the main signal supply unit
  • a slave signal supply unit it is possible to adjust the variation in the phase of the timing signal given to each signal supply unit.
  • FIG. 1 is a diagram showing an example of a configuration of a test apparatus 100 according to an embodiment of the present invention.
  • FIG. 2 is a diagram showing an example of the configuration of a switch matrix 20.
  • FIG. 3 is a diagram showing an example of a configuration of a signal supply unit 30 and a clock control circuit 70.
  • FIG. 4 is a diagram showing an example of a configuration of a loop circuit 110.
  • FIG. 5 is a diagram showing an example of a configuration of a reference clock distribution circuit 80.
  • FIG. 6 is a flowchart illustrating an example of a method of adjusting timing at which a plurality of signal supply units 30 output timing signals described with reference to FIGS. 3 to 5;
  • FIG. 7 is a diagram showing a relationship between a timing signal and a reference clock.
  • 7A shows an example in which the delay amount of the reference clock variable delay circuit 36 is not adjusted
  • FIG. 7B shows an example in which the delay amount of the reference clock variable delay circuit 36 is adjusted. An example is shown.
  • FIG. 8 is a diagram showing an example of a configuration of a phase adjustment circuit 50.
  • FIG. 9 is a diagram showing an example of a configuration of a generate circuit 48 and a timing signal distribution circuit 56.
  • FIG. 10 is a diagram showing an example of a configuration of an aggregation circuit 46 and a timing signal distribution circuit 56.
  • FIG. 11 is a diagram showing an example of the arrangement of a plurality of aggregation units 160 and a plurality of distribution units 140 on a semiconductor substrate (not shown).
  • FIGS. 11 (a) to 11 (c) are diagrams showing an example of the arrangement of a plurality of aggregation units 160 and a plurality of distribution units 140 on a semiconductor substrate.
  • FIG. 12 is a diagram showing an example of a configuration of a plurality of flip-flop units 186 and a plurality of selection units 188.
  • FIG. 13 is a diagram showing an example of a configuration of a write control circuit provided in the control section 12 and controlling a plurality of register sections 146.
  • FIG. 1 shows an example of a configuration of a test apparatus 100 according to an embodiment of the present invention.
  • the test apparatus 100 tests a plurality of electronic devices (200-1-200-n, hereinafter collectively referred to as 200).
  • the test apparatus 100 includes a reference clock generation unit 10, a control unit 12, a plurality of test modules (14-11, 14-48, hereinafter collectively referred to as 14), a device contact unit 16, and a switch matrix 20.
  • the device contact section 16 is, for example, a test head on which a plurality of electronic devices 200 are mounted, and electrically connects the plurality of test modules 14 and the plurality of electronic devices 200.
  • Each test module 14 is electrically connected to one or more electronic devices 200.
  • Each electronic device 200 is electrically connected to one or more test modules 14.
  • the test module 14 and the electronic device 200 each have a predetermined number of input / output pins, and the test module 14 and the electronic device 200 are connected according to the respective pin numbers.
  • the test module 14 may be a module that supplies a given test pattern to a corresponding electronic device 200.
  • each test module 14 receives a test pattern from the control unit 12 in advance, and converts the test pattern to the electronic device 200 at a timing corresponding to a timing signal given from the switch matrix 20. To supply.
  • the test module 14 may determine whether the electronic device 200 is good or not based on the signal output from the electronic device 200. In this case, the test module 14 may have a fail memory for storing the fail data of the electronic device 200, or may supply the fail data to the control unit 12.
  • the test module 14 distributes the fail data to the other plurality of test modules 14.
  • the fail data may be supplied to the switch matrix 20.
  • the switch matrix 20 distributes the fail data to one or more test modules 14 as desired.
  • the reference clock generator 10 generates a reference clock having a predetermined frequency. Each component of the test apparatus 100 operates according to the reference clock.
  • the switch matrix 20 generates a plurality of timing signals having different phases based on the reference clock, and supplies the generated timing signals to the respective test modules 14. That is, the switch matrix 20 controls the timing at which each test module 14 operates by supplying a timing signal to the test modules 14.
  • the control unit 12 controls a force of the switch matrix 20 to supply a timing signal of any phase to each test module 14. Further, the control unit 12 supplies a test pattern to each test module 14 in advance.
  • the control unit 12 may be a host computer such as a workstation, for example.
  • the control unit 12 may have a plurality of host computers. In this case, each host computer is assigned an electronic device 200 to be tested, and the test module 14 connected to the assigned electronic device 200 and the timing signal supplied to the test module 14 Control the phase.
  • FIG. 2 shows an example of the configuration of the switch matrix 20.
  • the switch matrix 20 has a plurality of test boards (22-1, 22-2, hereinafter collectively referred to as 22).
  • the test board 22 includes a reference clock distribution circuit 80, a clock control circuit 70, a plurality of signal supply units (30-1-130-16, hereinafter collectively referred to as 30), a plurality of output units 90, and a norape circuit 110. Provided.
  • the configuration and operation of the loop circuit 110 and the clock control circuit 70 will be described later with reference to FIG.
  • the test board 22 includes a reference clock distribution circuit 80, a clock control circuit 70, a plurality of signal supply units (30-1-130-16, hereinafter collectively referred to as 30), a plurality of output units 90, and a norape circuit 110.
  • the configuration and operation of the loop circuit 110 and the clock control circuit 70 will be described later with reference to FIG.
  • the test board 22 includes a reference clock distribution circuit 80, a clock control circuit 70,
  • the reference clock distribution circuit 80 receives the reference clock generated by the reference clock generator 10 and distributes it to each component of the switch matrix 20.
  • the signal supply unit 30 outputs an output signal for testing the electronic device 200 based on a reference clock input as an input signal.
  • the signal supply unit 30 includes a timing signal indicating a timing for applying a test pattern to the electronic device 200, a timing signal indicating a timing for starting a test of the electronic device 200, and a timing signal indicating a timing for stopping the test of the electronic device 200.
  • a timing signal indicating the timing at which the electronic device 200 takes in the fail data is supplied to the test module 14 via the output unit 90.
  • each signal supply unit 30 generates a plurality of timing signals having different phases as the above-described output signals based on the input reference clock. Then, the control unit 12 switches which of the plurality of timing signals generated by the signal supply unit 30 to supply to each test module 14 in each of the signal supply units 30. Thus, for example, the timing at which each test module 14 supplies a test pattern to the electronic device 200 can be controlled. Further, the signal supply unit 30 outputs a reference clock used for generating the timing signal in synchronization with the timing signal.
  • the plurality of signal supply units 30 control timing for applying a test pattern to the electronic device 200, control timing for starting the test of the electronic device 200, and control timing for stopping the test of the electronic device 200. Functions are assigned in advance, such as control and control of the timing at which the electronic device 200 receives fail data.
  • Each of the signal supply units 30 is an integrated circuit having the same configuration, and has a circuit configuration that executes all of the above-described functions by switching operation modes. The operation mode is controlled by a signal level applied to the test board 22. In this way, by making the configuration of each signal supply unit 30 the same, the versatility of the signal supply unit 30 can be improved.
  • the test apparatus 100 operates by combining the signal supply unit 30-1 and the signal supply unit 30-2.
  • the control unit 12 in the present example is operated by allocating any one of the functions described above to each combination of the signal supply units 30.
  • the plurality of output units 90 are provided corresponding to the plurality of test modules 14, and receive a timing signal from any of the plurality of signal supply units 30, and transmit the received timing signal to the corresponding test module 14. Supply.
  • the control unit 12 controls which signal supply unit 30 supplies the timing signal to each output unit 90 according to the function of each test module 14 and the function of each signal supply unit 30.
  • test apparatus 100 tests the electronic device 200 using the plurality of signal supply units 30 and the plurality of test modules 14, it is preferable to synchronize by transmitting and receiving signals between them.
  • the test apparatus 100 in this example performs the following adjustment.
  • FIG. 3 is a diagram showing an example of the configuration of the signal supply unit 30 and the clock control circuit 70.
  • the signal supply unit 30 includes a timing signal distribution circuit 56, an aggregation circuit 46, a generate circuit 48, a plurality of return circuits 40, a plurality of timing supply units 60, a phase adjustment circuit 50, a reference clock variable delay circuit 36, It has a flip-flop 38, a counter section 32 and a reference clock passage 234.
  • the clock control circuit 70 includes a flip-flop 72, a selection unit 74, a counter 76, and a logic circuit 78.
  • the reference clock passage 234 receives the reference clock from the reference clock generator 10 via the reference clock distribution circuit 80 and outputs the reference clock to the loop circuit 110.
  • the reference clock passage 234 has a plurality of distribution points for distributing the received reference clock to each block of the signal supply unit 30, and includes a flip-flop or the like provided in the signal supply unit 30. Operate according to the reference clock.
  • the reference clock variable delay circuit 36 is provided on the reference clock passage 234 and delays the reference clock.
  • the reference clock variable delay circuit 36 is preferably provided upstream of a plurality of distribution points on the reference clock passage 234.
  • the reference clock that has passed through the reference clock passage 234 is input to the loop circuit 110.
  • the loop circuit 110 loops the reference clocks output from the respective signal supply units 30, and inputs the reference clocks via the reference clock distribution circuit 80 to the signal supply units 30 that output the respective reference clocks as input signals. . It is preferable that the loop circuit 110 loops the sequentially selected reference clocks along substantially the same path and inputs the reference clocks to the signal supply unit 30.
  • the test apparatus 100 detects the variation in the timing at which each signal supply unit 30 outputs the timing signal by measuring the cycle of the loop. By adjusting the timing at which each signal supply unit 30 outputs a timing signal, even if a timing signal is supplied from a plurality of signal supply units 30 to a plurality of test modules 14, the plurality of test modules 14 are synchronized. Can be operated.
  • FIG. 4 is a diagram showing an example of the configuration of the loop circuit 110.
  • the loop circuit 110 has a plurality of reference clock selection units (112-1-1 112-4, 114-1-1 114-2), an OR circuit 116, an AND circuit 117, a flip-flop 119, and a distributor 118. .
  • the loop circuit 110 receives the reference clocks output from the plurality of signal supply units 30, and sequentially selects and loops the received reference clocks.
  • the plurality of reference clock selection units (112-1-112-4, 114-11-114-12) and the OR circuit 116 are connected to one of the plurality of reference clocks. Select in order.
  • the AND circuit 117 outputs the logical product of the selected reference clock and the signal output from the flip-flop 119 to the distributor 118.
  • the flip-flop 119 controls whether to loop the reference clock.
  • the flip-flop 119 is supplied with a signal for controlling whether or not to loop the reference clock from the control unit 12, and outputs the signal in accordance with an inverted signal of the reference clock supplied from the distributor 118.
  • the distributor 118 loops the reference clock output from the AND circuit 117 to the reference clock distribution circuit 80.
  • the loop circuit 110 divides each sequentially selected reference clock by the same route as the reference clock. Loop to distribution circuit 80. Thereby, the measurement error of the cycle of each signal supply unit 30 can be reduced.
  • FIG. 5 is a diagram showing an example of the configuration of the reference clock distribution circuit 80.
  • the reference clock distribution circuit 80 includes a distributor 82, an AND circuit 84, an OR circuit 86, and a distributor 88.
  • the distributor 82 receives the reference clock from the reference clock generator 10 and distributes the reference clock to components that operate according to the reference clock.
  • the AND circuit 84 receives the reference clock from the distributor 82, and outputs the logical product of a signal supplied from a clock control circuit 70 described later and the reference clock. That is, the AND circuit 84 selects whether or not to pass the reference clock based on the signal to which the clock control circuit 70 is also supplied.
  • the OR circuit 86 outputs the logical sum of the reference clock received from the AND circuit 84 and the reference clock looped from the loop circuit 110.
  • the clock control circuit 70 inputs L logic to the AND circuit 84 and controls so as not to pass the reference clock supplied from the reference clock generator 10.
  • the clock control circuit 70 inputs H logic to the AND circuit 84.
  • the distributor 88 supplies the reference clock output by the logical sum circuit 86 to the plurality of signal supply units 30.
  • the distributor 88 supplies the received reference clock to the signal supply unit 30 that measures the cycle of the loop.
  • the loop circuit 110 loops the reference clock received from one signal supply unit 30 continuously. That is, it is preferable to loop each reference clock a plurality of times within a predetermined time.
  • the counter unit 32 (see FIG. 3) counts how many times the reference clock has looped within a predetermined time, and based on the counting result, the signal supply unit 30 corresponding to the reference clock that the loop circuit 110 has sequentially looped. Is measured.
  • the counter unit 32 receives the reference clock from the distributor 82 and counts how many times the loop circuit 110 has looped the reference clock while counting the pulses of the reference clock a predetermined number of times.
  • the reference clock looped by the loop circuit 110 is input to the counter unit 32.
  • the counter unit 32 outputs a loop signal (reference clock) to the signal supply unit 30 after the input signal (reference clock) is input. Measure the cycle until input.
  • the loop circuit 1 arbitrary preferable be 4000 times about loops each reference clock.
  • the control unit 12 controls the delay time of the reference clock variable delay circuit 36 provided in each signal supply unit 30 based on the cycle in each signal supply unit 30 measured by the counter unit 32, The cycle of each signal supply unit 30 is made substantially the same. With such control, it is possible to reduce the deviation of the output timing of the timing signal, which is caused by the knock between the plurality of signal supply units 30.
  • the generate circuit 48 of the signal supply unit 30 receives the timing signal output from the phase adjustment circuit 50, and generates a plurality of timing signals having different phases based on the received timing signal.
  • the generate circuit 48 generates a plurality of timing signals having phases different from each other with a phase resolution equal to the cycle of the reference clock.
  • the timing signal distribution circuit 56 selects one of the plurality of timing signals generated by the generate circuit 48 for each of the timing supply units 60 and supplies the selected timing signal to each of the timing supply units 60. .
  • a plurality of timing supply units 60 are provided corresponding to one output unit 90 for every two, and supply a timing signal to the corresponding output unit 90.
  • Each timing supply unit 60 distributes the reference clock from the second distribution point 232 provided at the most downstream in the reference clock passage path 234, and the timing signal distribution circuit 56 synchronizes with the distributed reference clock. It has a synchronization circuit 66 that outputs the selected timing signal to the test module.
  • the loop circuit 110 receives the reference clock that has passed through the second distribution point 232, and loops the received reference clock.
  • the timing at which the reference clock is distributed to the synchronization circuits 66 of the plurality of signal supply units 30 can be made substantially the same. Therefore, the plurality of signal supply units 30 can output timing signals at substantially the same timing.
  • the reference clock passage 234 have the second distribution point 232 at the most downstream of the plurality of distribution points.
  • each signal supply unit 30 is In the formed semiconductor substrate, it is preferable that a reference clock be output to the loop circuit 110 from the vicinity of the second distribution point 232.
  • the reference clock received by the loop circuit 110 and the timing signal output by the signal supply unit 30 Can be reduced. For this reason, it is possible to further reduce the deviation of the timing at which each signal supply unit 30 outputs the timing signal.
  • the test apparatus 100 can supply a test pattern to one electronic device 200 from a plurality of test modules 14, and the control unit 12 supplies a plurality of test patterns to the one electronic device 200.
  • the delay amount of each of the reference clock variable delay circuits 36 may be controlled so that the cycle in the signal supply unit 30 that supplies the timing signal to the test module 14 is substantially the same.
  • FIG. 6 is a flowchart illustrating an example of the method of adjusting the timing at which the plurality of signal supply units 30 output the timing signals described with reference to FIGS. 3 to 5.
  • the loop circuit 110 selects any one of the plurality of reference clocks output from the plurality of signal supply units 30.
  • the reference clock selected by the loop circuit 110 is looped and input to the signal supply unit 30 that has output the reference clock.
  • the counter unit 32 determines whether a predetermined time has elapsed. If the predetermined time has not elapsed, the loop of the reference clock is continued. If the predetermined time has elapsed, in S1006, the cycle in the signal supply unit 30 is calculated based on the number of loops of the reference clock. Next, in S1008, it is determined whether or not all the reference clocks output by the plurality of signal supply units 30 have been selected. If all the reference clocks have not been selected, the next reference clock is selected (S1000). ), S1002—Repeat S1006.
  • the supply unit 60 is provided corresponding to the plurality of test modules 14.
  • the time from receiving a timing signal to outputting a test pattern is not necessarily the same.
  • the time varies depending on the characteristics of each test module 14. For this reason, even if a timing signal is input to a plurality of test modules 14 at the same time, a test pattern or the like may not be input to the electronic device 200 at the same time.
  • the test apparatus 100 in the present example adjusts the phase of the timing signal output from each signal supply unit 30 to compensate for the variation.
  • each timing supply unit 60 includes a plurality of flip-flops 62 cascaded, a timing signal selection unit 64, and a synchronization circuit 66. Further, each timing supply unit 60 is provided corresponding to the plurality of test modules 14, receives a timing signal from the timing signal distribution circuit 56, and supplies a timing signal to the corresponding test module 14.
  • the generate circuit 48 generates a timing signal having only one falling or rising edge at a predetermined time, and supplies the timing signal to the timing signal distribution circuit 56. It is preferable that the predetermined time is sufficiently longer than the period of the reference clock.
  • the plurality of flip-flops 62 receive the timing signal from the timing signal distribution circuit 56, and sequentially pass the timing signal to the next-stage flip-flop in accordance with the reference clock distributed from the reference clock passage 234. That is, each flip-flop of the plurality of flip-flops 62 sequentially passes the value of the timing signal to the next flip-flop in accordance with the reference clock.
  • the timing signal selection unit 64 receives the timing signals output from the flip-flops of the plurality of flip-flops 62, selects one of the received timing signals, and supplies the selected timing signal to the test module. This adjusts the phase of the timing signal supplied to the test module.
  • the control unit 12 controls the phase of the timing signal that the plurality of timing supply units 60 supply to each test module 14.
  • the control unit 12 controls the timing at which each test module 14 outputs a test pattern in response to a timing signal.
  • the timing signal selection unit 64 controls which of the plurality of timing signals is selected so that the timing signals are the same.
  • the test apparatus 100 preferably includes means for detecting the timing at which the test module 14 outputs a test pattern.
  • the timing at which the test module 14 outputs the test pattern is detected by the plurality of return circuits 40.
  • the plurality of return circuits 40 are provided corresponding to the plurality of test modules 14, similarly to the plurality of timing supply units 60, and the test module 14 responds to the signal whose value changes at the timing of outputting the test pattern. Input to the return circuit 40.
  • the return circuit 40 has a plurality of flip-flops 42 connected in cascade, so that the input signal is sequentially transferred to the next-stage flip-flop according to the reference clock.
  • the control unit 12 reads the values stored by the plurality of flip-flops 42 and detects the timing at which the test module 14 outputs the test pattern based on which stage the flip-flop changes the value. .
  • the control unit 12 may be given a phase of a timing signal to be supplied to each test module 14 based on the specifications of each test module 14 in advance.
  • FIG. 7 is a diagram showing a relationship between a timing signal and a reference clock.
  • 7A shows an example in which the delay amount of the reference clock variable delay circuit 36 is not adjusted
  • FIG. 7B shows an example in which the delay amount of the reference clock variable delay circuit 36 is adjusted. An example is shown.
  • the value of the timing signal may be captured at the timing when the value of the timing signal changes. In such a case, the flip-flop cannot stably capture the value of the timing signal.
  • control unit 12 in this example adjusts the delay amount of the reference clock variable delay circuit 36 as described above, and changes the value of the flip-flop force timing signal as shown in FIG. 7 (b). The fetch timing and the timing at which the value of the timing signal changes are shifted.
  • each return system circuit 40 is provided with an electronic circuit from a plurality of corresponding test modules 14.
  • the phase of the fail timing signal in each return system circuit 40 may be shifted due to the characteristics of each test module 14. In other words, the time from when each test module 14 generates a fail timing signal to when it supplies it to each return system circuit 40 may differ depending on the test module 14.
  • the test apparatus 100 supplies a signal from the test module 14 to the signal supply unit 30 so that, for example, when a failure is detected in any one of the test modules 14, the application of the test pattern in the plurality of test modules 14 is stopped.
  • the operation of the plurality of test modules 14 is controlled based on the signals received.
  • a plurality of test modules may be used.
  • Module 14 cannot be controlled synchronously.
  • the control unit 12 controls the plurality of return circuits 40 so that the timings at which the respective return circuits 40 output the fail timing signal are substantially the same, and compensates for the above-described deviation.
  • each return system circuit 40 includes a plurality of flip-flops 42 connected in cascade, a return system variable delay circuit 34, and a return signal selection unit 44.
  • Each flip-flop of the plurality of flip-flops 42 receives the fail timing signal, and sequentially passes the fail timing signal to the next-stage flip-flop according to the reference clock distributed from the reference clock passage 234.
  • the return signal selection unit 44 receives a fail timing signal output from each of the plurality of flip-flops 42, and selects one of the received fail timing signals. Then, by supplying the selected fail timing signal to the timing supply unit 60 via the aggregation circuit 46 and the timing signal distribution circuit 56, the timing of supplying the fail timing signal to the timing supply unit 60 is adjusted.
  • the control unit 12 supplies the plurality of return circuits 40 to the respective timing supply units 60. Controls the phase of the tail timing signal. In this example, the control unit 12 controls which of the plurality of fail timing signals the return signal selecting unit 44 selects. In this example, the control unit 12 reads out the values stored in the plurality of flip-flops 42 and detects in which stage the flip-flop changes the value. Then, it controls which of the fail timing signals is to be selected by the return signal selector 44 in accordance with the difference in the detected number of flip-flop stages in each of the return circuits 40.
  • the variable delay circuit for return system 34 is provided between the test module 14 and the plurality of flip-flops 42, and delays the fail timing signal and supplies the delayed timing signal to the plurality of flip-flops 42.
  • the control unit 12 sequentially changes the delay amount of the variable delay circuit 34 for the return system, and the timing force at which the value of the fail timing signal changes.
  • One of the plurality of flip-flops 42 outputs the value of the fail timing signal.
  • the delay amount of the variable delay circuit 34 for the return system which is almost the same as the timing for capturing the delay clock, is detected, and the delay amount of the variable delay circuit 34 for the return system is set to a delay amount that is half a cycle of the detected reference clock. .
  • the reference clock supplied from the reference clock distribution circuit 80 is stopped, and the plurality of flip-flops (42, 52, 62) are stopped. It is preferable to stop the operation of (42, 52, 62).
  • the clock control circuit 70 supplies a signal for stopping the reference clock to the reference clock distribution circuit 80.
  • the clock control circuit 70 has a flip-flop 72, a selection unit 74, a counter 76, and a logic circuit 78.
  • the flip-flop 72 receives the timing signals output from the plurality of signal supply units 30 and supplies the timing signals to the selection unit 74.
  • the selection unit 74 selects a timing signal output from the signal supply unit 30 that adjusts timing or phase from the plurality of timing signals received from the flip-flop 72, and supplies the selected timing signal to the counter 76.
  • the counter 76 starts counting the reference clock when the value of the received timing signal changes, and outputs a signal to the logic circuit 78 to stop the reference clock when the count reaches a predetermined number.
  • the logic circuit 78 supplies the signal received from the counter 76 to the AND circuit 84 of the reference clock distribution circuit 80, and stops the reference clock supplied to the signal supply unit 30.
  • the control unit 12 sets a predetermined number in the counter 76 and determines the timing for stopping the reference clock. Control. For example, the control unit 12 controls the counter 76 so as to detect a change in the value of the flip-flop force fail timing signal provided at substantially the center of the plurality of flip-flops 42.
  • the plurality of return circuits 40 supply a fail timing signal to each test module 14 via the aggregation circuit 46, the timing signal distribution circuit 56, and the timing supply unit 60.
  • the aggregating circuit 46 receives the fail timing signals output from the plurality of return circuits 40, performs a plurality of types of logical operations based on the plurality of fail timing signals, and supplies each operation result to the timing signal distribution circuit 56.
  • the timing signal distribution circuit 56 supplies each of the received operation results to any one or a plurality of timing supply units 60.
  • the configurations of the aggregation circuit 46 and the timing signal distribution circuit 56 will be described later with reference to FIGS.
  • one of the combined signal supply units 30 When a plurality of signal supply units 30 are combined, one of the combined signal supply units 30 outputs a first timing signal for controlling the timing at which the test module 14 supplies a test pattern to the electronic device 200. It functions as a main signal supply unit that generates the signal in accordance with the given timing signal and supplies it to one or more predetermined pins of the test module 14. Further, the other signal supply unit 30 receives a timing signal from the main signal supply unit, and receives a second timing signal for controlling the timing at which the test module 14 supplies the test pattern to the electronic device 200, and receives the received reference clock signal.
  • the signal supply unit 30-1 functions as a main signal supply unit and the signal supply unit 30-2 functions as a slave signal supply unit.
  • Each signal supply unit 30 includes a phase adjustment circuit 50 that delays the timing signal received from the main signal supply unit 30 when the signal supply unit 30 functions as the slave signal supply unit 30 .
  • the phase adjustment circuit 50 the timing signal generated by the control unit 12 is supplied through the main signal supply unit 30, and the reference clock is distributed from the reference clock passage 234. Is done.
  • the phase adjustment circuit 50 supplies the timing signal received from the control unit 12 to the phase adjustment circuit 50 of the slave signal supply unit.
  • Each signal supply unit 30 has a flip-flop 38 for supplying a timing signal to the slave signal supply unit when functioning as a main signal supply unit.
  • the flip-flop 38 supplies the received timing signal to the slave signal supply.
  • the phase adjustment circuit 50 receives a timing signal from the flip-flop 38 of the main signal supply unit.
  • the phase adjusting circuit 50 adjusts the phase of the received timing signal and supplies the adjusted timing signal to the generate circuit 48.
  • the generate circuit 48, the timing signal distribution circuit 56, and the timing supply unit 60 generate a timing signal based on the phase of the received timing signal, and supply the generated timing signal to the test module 14.
  • the phase adjustment circuit 50 of the slave signal supply unit delays the timing signal received from the main signal supply unit, so that the main signal supply unit outputs the first timing signal and the slave signal supply unit And the timing at which the second timing signal is output is substantially the same.
  • FIG. 8 is a diagram showing an example of the configuration of the phase adjustment circuit 50.
  • the phase adjustment circuit 50 includes a phase adjustment variable delay circuit 236, a plurality of cascade-connected flip-flops 52, a master / slave selector 258, and a timing selector 54.
  • the phase adjustment variable delay circuit 236 receives the timing signal from the main signal supply unit, delays the timing signal by a predetermined delay amount, and To supply.
  • the master-slave selection unit 258 selects which of the timing signal delayed by the phase adjustment variable delay circuit 236 or the timing signal received from the control unit 12 is supplied to the plurality of flip-flops 52.
  • the control unit 12 controls which of the timing signals the master / slave selection unit 258 selects based on whether the signal supply unit 30 functions as a main signal supply unit or a slave signal supply unit. In other words, when the signal supply unit 30 functions as a main signal supply unit, the master-slave selection unit 258 selects the timing signal received from the control unit 12, and when the signal supply unit 30 functions as the slave signal supply unit, the master-slave selection unit 258 Timing delayed by the variable delay circuit 236 for phase adjustment Select the switching signal.
  • the plurality of flip-flops 52 receive the timing signal selected by the master-slave selection unit 258, receive the timing signal generated by the reference clock generation unit 10, and receive the timing signal according to the reference clock distributed from the reference clock passage path 234.
  • the timing signals are sequentially transferred.
  • the timing selection unit 54 receives a timing signal output from each flip-flop of the plurality of flip-flops 52, selects one of the received timing signals, and generates a The signal is output as a second timing signal via the timing signal distribution circuit 56 and the timing supply unit 60.
  • the control unit 12 controls whether the timing selection unit 54 selects the timing signal of the shift or the shift, and determines whether the main signal supply unit outputs the first timing signal and the slave signal supply unit outputs the second timing signal.
  • the timing for outputting the timing signal is substantially the same.
  • the control unit 12 causes the timing selection unit 54 of the main signal supply unit to select a timing signal output from a predetermined flip-flop, and the timing selection unit 54 of the slave signal supply unit selects any of the timing signals.
  • the timing at which the main signal supply unit outputs the first timing signal is substantially the same as the timing at which the slave signal supply unit outputs the second timing signal.
  • the control unit 12 may cause the timing selection unit 54 of the main signal supply unit to select a timing signal output by a flip-flop provided at substantially the center from among the plurality of flip-flops 52 connected in cascade. I like it.
  • the clock control circuit 70 controls the reference clock distribution circuit 80 in the main signal supply unit and the sub signal supply unit so that the timing signal received from the control unit 12 can be held by the plurality of flip-flops 52.
  • the reference clock supplied to the supply unit and the slave signal supply unit is stopped at a predetermined timing.
  • the control unit 12 supplies the timing signal to the main signal supply unit, and which of the plurality of flip-flops 52 of the main signal supply unit detects the change in the value of the timing signal is In addition, any one of the plurality of flip-flops 52 of the slave signal supply unit obtains a force that detects a change point of the value of the timing signal received via the variable delay circuit 236 for phase adjustment.
  • the control unit 12 has means for detecting the value of the timing signal stored in each flip-flop of the plurality of flip-flops 52.
  • the delay amount of the phase adjustment variable delay circuit 236 of the slave signal supply unit is sequentially changed to change the value of the timing signal. Detects the delay amount that is almost the same as the timing of capturing the value of the timing signal. That is, each time the delay amount of the phase adjustment variable delay circuit 236 is changed, the above-described operation (2) is repeated, and the delay amount at which the values held by the plurality of flip-flops 52 are shifted is detected. Then, the control unit 12 sets the delay amount of the phase adjustment variable delay circuit 236 of the slave signal supply unit to a delay amount that is shifted from the detected delay amount by a half cycle of the reference clock. By such control, it is possible to adjust the timing of one cycle or less of the reference clock.
  • any of the plurality of flip-flops 52 of the main signal supply unit outputs the timing signal. It is determined whether a change in the value has been detected and which of the plurality of flip-flops 52 of the slave signal supply unit has detected a change point in the value of the timing signal received via the variable delay circuit 236 for phase adjustment. If there is a difference in which of the plurality of flip-flops 52 detects a change in the value of the timing signal between the main signal supply unit and the slave signal supply unit, the respective timing selection units 54 The difference is absorbed by adjusting the selected flip-flop. With such control, it is possible to perform timing adjustment of an integral multiple of the period of the reference clock.
  • FIG. 9 is a diagram showing an example of a configuration of the generate circuit 48 and the timing signal distribution circuit 56.
  • the generation circuit 48 has a plurality of buses (120-1 to 120-8, hereinafter collectively referred to as 120) and an arithmetic circuit 130.
  • the plurality of buses 120 are provided corresponding to the plurality of host computers of the control unit 12, and are controlled by the corresponding host computers.
  • the bus 120 has a flip-flop 122, a split circuit 124, and a plurality of flip-flops (126-1-126-64, hereinafter collectively referred to as 126).
  • the distribution circuit 124 has 64 output ports, and converts the rate signal supplied from the control unit 12 via the flip-flop 122 to 64 according to the reference clock supplied from the phase adjustment circuit 50. Output from one or more of the output ports. Further, the distribution circuit 124 is supplied with a control signal for controlling which output port outputs the rate signal from the control unit 12 via the flip-flop 122.
  • the rate signal is, for example, a signal indicating H logic.
  • the output signal from which the distribution circuit 124 outputs the rate signal is sequentially changed according to the reference clock to generate a plurality of timing signals having different phases. Can be output.
  • the distribution circuit 124 sequentially switches the output port from which the rate signal is output from 1 to 64, so that 64 types of timing signals having a phase resolution equal to the period of the reference clock and having different phases can be obtained. Can be generated.
  • a timing signal of an arbitrary cycle can be generated. For example, by changing the cycle for selecting an output port for each of the plurality of buses 120, it is possible to generate a plurality of timing signals having different cycles for each of the plurality of buses 120.
  • the cycle for selecting the output port can be easily changed by changing the cycle of the control signal provided from the control unit 12.
  • the arithmetic circuit 130 includes a plurality of flip-flops (132-1-132-64, hereinafter collectively referred to as 132), a plurality of OR circuits (134-1-134-64, hereinafter collectively referred to as 134), And a plurality of flip-flops (136-1-1 136-64; hereinafter collectively referred to as 136).
  • the plurality of flip-flops 132, the plurality of OR circuits 134, and the plurality of flip-flops 136 are provided corresponding to the output ports of the distribution circuit 124, and receive timing signals output from the corresponding output ports.
  • the OR circuit 134 is provided for each of the plurality of buses 120.
  • the timing signal output from the corresponding output port of the distribution circuit 124 is received, and the logical sum of the received timing signals is output.
  • the control unit 12 exclusively controls each of the distribution circuits 124 so that a plurality of distribution circuits 124 do not simultaneously output a timing signal from the same output port. For example, a plurality of host computers are assigned in advance which output port is to be controlled, out of the 1 1 64 output ports of the distribution circuit 124.
  • each host computer sequentially selects an output port for outputting a timing signal from the assigned output port in the distribution circuit 124 of the corresponding bus 120. Further, the plurality of flip-flops 136 synchronize the respective timing signals and supply them to the timing signal distribution circuit 56.
  • the timing signal distribution circuit 56 includes a plurality of distribution units (140-1 to 140-64, hereinafter collectively referred to as 140) and a plurality of OR circuits (150 to 1-150-96, hereinafter generally referred to as 150). , And a plurality of flip-flops (152-111-96, hereinafter collectively referred to as 152).
  • the plurality of distribution units 140 are provided corresponding to the plurality of output ports of the distribution circuit 124, and receive timing signals output from the corresponding output ports.
  • Each distribution unit 140 includes a flip-flop 142, a distributor 144, a register unit 146, and a plurality of AND circuits (148-111-148-96, hereinafter collectively referred to as 148).
  • the distributor 144 receives the timing signal via the flip-flop 142, and distributes the timing signal to each of the plurality of AND circuits 148.
  • the plurality of AND circuits 148 are provided corresponding to the plurality of timing supply units 60, and output the logical product of the received timing signal and the signal provided from the register unit 146.
  • the register section 146 stores command data indicating to which timing supply section 60 the timing signal is to be supplied.
  • the register section 146 stores a plurality of bits of command data, each bit corresponding to one of the plurality of timing supply sections 60.
  • the command data is supplied from the control unit 12 to the register unit 146.
  • the control unit 12 stores, in the register unit 146, command data in which a bit corresponding to the timing supply unit 60 to which the timing signal is to be supplied has H logic.
  • the plurality of OR circuits 150 are provided corresponding to the plurality of AND circuits 148, and the output timings of the corresponding AND circuits 148 in the plurality of distribution units 140, respectively. Outputs the logical sum of the signals.
  • the control unit 12 stores the command data in each of the register units 146 such that the AND circuits 148 corresponding to the same timing supply unit 60 do not simultaneously output a timing signal in each of the distribution units 140. That is, in the command data stored in each register unit 146, the command data is supplied to each register unit 146 such that the same bit does not simultaneously indicate the H logic.
  • the plurality of flip-flops 152 are provided corresponding to the plurality of OR circuits 150, synchronize the timing signals output from the plurality of OR circuits 150, and supply the synchronized timing signals to the corresponding timing supply units 60.
  • the generate circuit 48 in this example it is possible to generate a plurality of timing signals whose phases and frequencies can be arbitrarily set with a resolution equal to the cycle of the reference clock. Further, according to the timing signal distribution circuit 56, any one of the plurality of timing signals generated by the generate circuit 48 can be arbitrarily selected and supplied to each of the timing supply units 60.
  • FIG. 10 is a diagram showing an example of the configuration of the aggregation circuit 46 and the timing signal distribution circuit 56.
  • the timing signal distribution circuit 56 has the same configuration as the timing signal distribution circuit 56 described with reference to FIG.
  • the aggregation circuit 46 has a plurality of aggregation units (160-1 to 160-64, hereinafter collectively referred to as 160).
  • the plurality of aggregation units 160 are provided corresponding to the plurality of distribution units 140.
  • Each aggregating section 160 has a register section 162, a plurality of AND circuits (164-1-164-96, hereinafter collectively referred to as 164), an OR circuit 166, and a shift register section 168.
  • a fail timing signal output from the system circuit 40 is received, and a logical sum of two or more fail timing signals of a plurality of fail timing signals is output.
  • the plurality of distribution units 140 are provided corresponding to the plurality of aggregation units 160, and distribute the operation results of the corresponding aggregation units 160 to the plurality of test modules 14.
  • the plurality of AND circuits 164 are provided corresponding to the plurality of return circuits 40, and receive a fail timing signal or the like output from the corresponding return circuit 40. Then, it outputs the logical product of the received file timing signal and the signal provided from the register section 162.
  • the OR circuit 166 is connected to the fail timing signal output from the plurality of AND circuits 164. The logical sum of is output.
  • the register section 162 stores command data indicating whether the logical sum of the fail timing signals of the failure and the shift among the plurality of fail timing signals is output to the logical sum circuit 166.
  • the register section 162 stores a plurality of bits of command data, each bit corresponding to one of the plurality of return circuits 40.
  • the register section 162 receives the command data from the control section 12.
  • the control unit 12 stores command data in which the bit corresponding to the fail timing signal to be supplied to the OR circuit 166 is H logic, in the register unit 162.
  • control unit 12 transmits the same command data as the command data stored in the register unit 146 of each distribution unit 140 to the register unit 162 of the aggregation unit 160 corresponding to each distribution unit 140. To be stored. That is, when any of the plurality of test modules 14 grouped by the command data stored in the register unit 146 generates a fail timing signal, the control unit 12 generates a timing signal based on the fail timing signal. All of the plurality of test modules 14 are supplied.
  • the corresponding distribution unit 140 and aggregation unit 160 may have a common register unit.
  • the aggregation unit 160 may receive the command data from the register unit 146 of the corresponding distribution unit 140. As a result, the number of register elements of the test apparatus 100 can be reduced.
  • FIG. 11 is a diagram showing an example of the arrangement of the plurality of aggregation units 160 and the plurality of distribution units 140 on a semiconductor substrate (not shown).
  • FIGS. 11A to 11C are diagrams illustrating an example of the arrangement of a plurality of consolidation units 160 and a plurality of distribution units 140 on a semiconductor substrate.
  • the aggregation circuit 46 further includes a plurality of flip-flops (172-1-172-64, hereinafter collectively referred to as 172) provided corresponding to the plurality of aggregation units 160.
  • the plurality of flip-flops 172 supply the plurality of fail timing signals received from the return circuit 40 to the plurality of aggregation circuits 46 in synchronization.
  • the timing signal distribution circuit 56 includes a plurality of (174-1-174-64, hereinafter collectively referred to as 174).
  • the plurality of flip-flops 174 supply the plurality of fail timing signals received from the corresponding distribution unit 140 to the OR circuit 150 in synchronization with each other. With such a configuration, the processing of each of the aggregation unit 160 and the distribution unit 140 can be synchronously pipelined.
  • the aggregation circuit 46 includes a plurality of flip-flops (180-1 180-64, hereinafter referred to as 180) provided corresponding to the plurality of aggregation units 160. May be included).
  • the plurality of flip-flops 180 are cascaded, and sequentially supply a fail timing signal to the corresponding aggregation circuit 46. That is, a fail timing signal is supplied to each aggregation circuit 46 at a different timing.
  • a plurality of OR circuits may be provided in place of the OR circuit 150.
  • the plurality of OR circuits 250 are provided corresponding to the plurality of distribution units (140-2-140-64).
  • the respective OR circuits 250 are connected in cascade, and the OR circuit 250-2 outputs the logical sum of the fail timing signals output from the distributor 140-1 and the distributor 140-2.
  • the other OR circuit 250 outputs a logical sum of the logical sum output from the preceding logical OR circuit 250 and the corresponding fail timing signal output from the distribution unit 140.
  • the aggregation unit 160 and the corresponding distribution unit 140 are connected in series in the first direction on the semiconductor substrate.
  • the register unit 162 and the register unit 146 are provided in the aggregation unit 160 and the distribution unit 140, respectively.
  • the common register unit 146 is provided outside.
  • the plurality of register units 146 are provided corresponding to the plurality of aggregating units 160 and the plurality of distributing units 140.
  • the aggregating unit 160 performs a logical operation using any one of the plurality of fail timing signals.
  • a control signal of multiple bits for controlling which of the plurality of test modules 14 the logical operation result is distributed to the corresponding aggregation unit 160 and distribution unit 140.
  • Supply As shown in FIG. 11 (b), each register section 146, the corresponding aggregation section 160 and distribution section 14 Preferably, 0 is connected in the first direction.
  • the wiring connecting the aggregating section 160 and the test module 14 ie, the wiring connecting the aggregating section 160 and the return system circuit 40
  • at least a part is provided along a second direction perpendicular to the first direction.
  • at least a part of the wiring connecting the distribution unit 140 and the test module 14 that is, at least a part of the wiring connecting the distribution unit 140 and the timing supply unit 60 is perpendicular to the first direction. It is preferable to be provided along a suitable second direction.
  • the signal lines can be efficiently distributed in the horizontal and vertical directions.
  • FIG. 12 shows the configuration of a plurality of flip-flop units (186-1-186-7, hereinafter collectively referred to as 186) and a plurality of selection units (188-1-188-7, hereinafter collectively referred to as 188).
  • a plurality of flip-flop units 186-1-186-7, hereinafter collectively referred to as 186
  • a plurality of selection units 188-1-188-7, hereinafter collectively referred to as 188.
  • An example is shown.
  • Each of the plurality of flip-flops (42, 52, 62) described with reference to FIG. 3 has the same configuration as the plurality of flip-flop units 186 described with reference to FIG.
  • Each of the timing selection unit 54, the return signal selection unit 44, and the timing signal selection unit 64 described in relation to the above has the same configuration as the plurality of selection units 188 described in FIG.
  • the plurality of flip-flop units 186 are cascade-connected, and each flip-flop unit 186 has a cascade-connected flip-flop.
  • the flip-flop unit 186 receives the input reference clock, timing signal, fail timing signal, and the like, and the cascade-connected flip-flops sequentially pass the received signals to the next-stage flip-flop in accordance with the reference clock.
  • each flip-flop unit 186-m has flip-flops cascaded in 2 m - 1 stages.
  • the plurality of selection units 188 are provided corresponding to the plurality of flip-flop units 186, and output either a signal input to the corresponding flip-flop unit 186 or a signal output from the corresponding flip-flop unit 186. Select the next step Supply to lip flop section 186. Which signal is selected by each selection unit 188 is controlled by the control unit 12. With such a configuration, the reference clock, the timing signal, the fail timing signal, and the like can be easily controlled so as to pass through a desired number of flip-flops.
  • the return circuit 40, the phase adjustment circuit 50, and the timing supply unit 60 further include a means for reading a value stored in each of the plurality of flip-flops (42, 52, 62). Is preferred.
  • a plurality of AND circuits 190 are further provided. The plurality of AND circuits 190 receive the values stored in the respective flip-flops and supply the values stored in the respective flip-flops to the control unit 12 according to a control signal given from the control unit 12.
  • FIG. 13 shows an example of a configuration of a write control circuit provided in the control section 12 and controlling the plurality of register sections 146.
  • the write control circuit includes a plurality of request signal storage units (212-11-212-8, hereinafter collectively referred to as 212), a selector 202, a flip-flop 206, and a plurality of flip-flops (208-1—208—4, hereinafter 208).
  • the selector 202 is provided for selecting an internal clock (CLKA-CLKH) of a plurality of host computers provided in the control unit 12, selects one of the internal clocks, and uses the selected internal clock as a clock for a write control circuit. .
  • the selector 202 is supplied with a selection control signal from the flip-flop 206, and selects a clock according to the selection control signal.
  • the flip-flop 206 holds the selection control signal.
  • the selection control signal is a signal for selecting any one of the internal clocks supplied to the selector 202 from the host computer.
  • the plurality of request signal storage units 212 are provided corresponding to the plurality of host computers, and store write request signals from the corresponding host computers.
  • the write request signal is a ⁇ logic signal indicating that the command data of any of the register units 146 is rewritten.
  • Each request signal storage unit 212 receives a write request signal via the plurality of flip-flops 208 and the AND circuit 210.
  • the plurality of flip-flops (208-1 to 208-3) use a clock synchronized with the write request signal and a clock for the write control circuit. Eliminate metastables caused by mismatches. Therefore, the cycle of the input write request signal needs to be longer than the cycle of the internal clock (CLKA-CLKH).
  • the flip-flop 208-4 and the AND circuit 210 store the write control signal corresponding to the request signal for one cycle of the selected internal clock from the rising edge of the applied write control signal. It is provided for supplying to the unit 212.
  • the host selection unit 214 sequentially selects the plurality of request signal storage units 212, receives and outputs the storage data stored in the selected request signal storage unit 212.
  • the counter 222 sequentially generates a plurality of host identification signals indicating the plurality of request signal storage units 212 and supplies the host identification signals to the host selection unit 214.
  • the host selection unit 214 stores the request signal identified by the sequentially received host identification signals.
  • the part 212 is sequentially selected.
  • the counter 222 sequentially generates binary numbers from, for example, zero to twice the number of the plurality of request signal storage units 212, and removes the least significant bit from the generated binary numbers and converts the data into a host identification signal.
  • the write control circuit includes eight request signal storage units 212, and the counter 222 sequentially generates binary numbers from 0000 to 1111 in ascending order.
  • the host selection unit 214 sends command data (CS-ST1-CS-ST8) to be written in response to the write request signal and a register unit 146 to which the command data is to be written from each host computer. It receives the register unit specifying data (WDT-ST1-WDT_ST8) to be specified, and supplies the command data and the register unit specifying data received from the host computer corresponding to the selected request signal storage unit 212 to the writing unit 204.
  • the writing unit 204 receives the storage data output by the host selection unit 214, the command data to be written into the register unit 146, and the register unit specifying data for specifying the register unit 146 to which the command data is to be written. If the stored data is a write request signal, the command data is written to the register section 146 specified by the register section specifying data.
  • the flop 218 stores the command data in the register section 146 specified by the register section specifying data. And the flip-flop 220 outputs a write enable signal for permitting writing to the register section 146.
  • the reset unit 228 receives the stored data force write request signal received by the host selection unit 214.
  • the write request signal stored in the request signal storage unit 212 selected by the host selection unit 214 is reset.
  • the reset unit 228 receives a plurality of stored data stored in the plurality of request signal storage units 212 and a host identification signal generated by the counter unit, and receives the request signal storage unit 212 corresponding to the host identification signal.
  • the request signal storage unit 212 specified by the host specifying signal stores and resets the write request signal.
  • the reset unit 228 includes a selector 224 and an AND circuit 226.
  • the selector 224 receives an 8-bit signal in which the stored data stored in the plurality of request signal storage units 212 are each a bit, and in the received signal, the bit specified by the host specifying signal is H logic. In some cases, a reset signal with only the relevant bit set to H logic is supplied to the AND circuit 226.
  • the AND circuit 226 receives the least significant bit of the binary number generated by the counter 222, and, when the least significant bit of the binary number generated by the counter 222 is H logic, sends a reset signal to the request signal storage unit 212. Then, the request signal storage unit 212 is reset according to the position of the bit of the reset signal indicating H logic.
  • the AND circuit 216 stores the storage data output by the host selection unit 214 in the flip-flop 220 of the writing unit 204. To supply.
  • the command data of each register section 146 can be efficiently rewritten. Further, since the command data of the register section 146 can be rewritten by any one of the plurality of host computers, the register section 146 can be shared and used by the plurality of host computers. For example, for each test, which host computer uses each register section 146 can be assigned, and the number of register elements of the test apparatus 100 can be reduced.
  • a main signal supply unit that outputs a first timing signal in accordance with a given timing signal, and a sub signal that outputs a second timing signal in response to a timing signal provided through the main signal supply unit
  • the signal supply unit it is possible to adjust the variation in the phase of the timing signal given to each signal supply unit.

Abstract

　電子デバイスに供給するテストモジュールと、第１タイミング信号を、与えられるタイミング信号の位相に応じて生成し、テストモジュールに供給する主信号供給部と、主信号供給部からタイミング信号を受け取り、テストモジュールが試験パターンを電子デバイスに供給するタイミングを制御するための第２タイミング信号を生成し、テストモジュールに供給する従信号供給部とを備え、従信号供給部は、主信号供給部から受け取ったタイミング信号を遅延させることにより、主信号供給部が第１タイミング信号を出力するタイミングと、従信号供給部が第２タイミング信号を出力するタイミングとを略同一とする位相調整回路を有する試験装置を提供する。

Description

明 細 書
試験装置
技術分野
[0001] 本発明は、電子デバイスを試験する試験装置に関する。文献の参照による組み込 みが認められる指定国については、下記の出願に記載された内容を参照により本出 願に組み込み、本出願の記載の一部とする。
特願 2003— 322094 出願曰 平成 15年 9月 12曰
背景技術
[0002] 従来、半導体回路等の電子デバイスを試験する試験装置は、電子デバイスに所定 のパターンを印加することにより試験を行っている。試験装置は、予め与えられたパ ターンや、試験レート等を電子デバイスに印加するテストモジュールと、テストモジュ ールが電子デバイスにパターン等を印加するタイミングを制御するタイミング制御モ ジュールとを備えている。
[0003] テストモジュールは、試験するべき電子デバイスのピン数に応じて複数設けられ、ま たタイミング制御モジュールは、試験開始のタイミングを発生するためのモジュール、 パターン印加のタイミングを発生するためのモジュール等のように複数設けられてい る。従来、タイミング制御モジュールは、その機能に応じてそれぞれ構成される。
[0004] 本発明に関連する特許文献等は、現在認識していないため、その記載を省略する
発明の開示
発明が解決しょうとする課題
[0005] 前述したように、従来は、タイミング制御モジュールを、その機能に応じて構成して いるため、複数種類のタイミング制御モジュールを製造する必要があり、製造コストの 上昇を招いてしまう。また、それぞれのタイミング制御モジュールの汎用性が低ぐ電 子デバイスの試験の効率を低下させてしまう。このような問題を解消するために、全て の機能を実現できる構成をそれぞれのモジュールに設け、各モジュールの機能を切 り替え可能とすることが考えられる。これにより、同種のモジュールのみで、電子デバ イスの試験を行うことができる。
[0006] しかし、電子デバイスを試験するために必要な機能は多種に渡り、またそれぞれの 機能を実現するために多数のピンが必要であり、全ての機能を 1モジュールで実現し ようとすると、モジュールのピン数が膨大となってしまレ、、現実的でない。このため、同 一の構成を有する複数のモジュールによって、全ての機能を実現することが考えられ る。し力し、このような場合には、それぞれのモジュール間の同期を取らなければなら ないという問題が生じる。
[0007] また、他の課題として、異なる製造元で製造されたテストモジュール間では、信号の 入力から出力までの時間等の特性が異なる場合があるため、これらのテストモジユー ルは同時に使用することが困難であった。また、タイミング制御モジュール力 複数の テストモジュールから、それぞれフェイルデータ等を受け取り、複数のフェイルデータ を論理演算して集約した複数のデータを、複数のテストモジュールに分配する場合 がある。このような場合においても、それぞれの集約処理、それぞれの分配処理は、 同期して行う必要がある。以上のように、試験装置が複数の信号供給部 30、複数の テストモジュール 14を用いて電子デバイスの試験を行う場合、これらの間の信号の授 受で同期を取る必要がある。
[0008] また、複数のホストコンピュータから、それぞれの集約処理、分配処理を行うために は、多数のレジスタが必要となってしまレ、、回路規模やコストの増大を招いてしまう。こ のため、レジスタ数を低減する必要がある。また、集約処理、分配処理を行うために は、多数の信号線が必要となるが、半導体基板上に多数の信号線を形成する場合 には、回路配置を検討する必要がある。
課題を解決するための手段
[0009] 上記課題を解決するために、本発明の形態においては、電子デバイスを試験する 試験装置であって、電子デバイスの試験に用いる試験パターンを、電子デバイスに 供給するテストモジュールと、テストモジュールが試験パターンを電子デバイスに供 給するタイミングを制御するための第 1タイミング信号を、与えられるタイミング信号の 位相に応じて生成し、テストモジュールの予め定められた 1又は複数のピンに供給す る主信号供給部と、主信号供給部からタイミング信号を受け取り、テストモジュールが 試験パターンを電子デバイスに供給するタイミングを制御するための第 2タイミング信 号を、主信号供給部から受け取ったタイミング信号の位相に応じて生成し、テストモ ジュールのピンのうち、主信号供給部とは異なる 1又は複数のピンに供給する従信号 供給部とを備え、従信号供給部は、主信号供給部力 受け取ったタイミング信号を遅 延させることにより、主信号供給部が第 1タイミング信号を出力するタイミングと、従信 号供給部が第 2タイミング信号を出力するタイミングとを略同一とする位相調整回路を 有する試験装置を提供する。
[0010] 基準クロックを生成する基準クロック生成部を更に備え、位相調整回路は、主信号 供給部からタイミング信号を受け取り、基準クロック生成部が生成した基準クロックに 応じて、受け取ったタイミング信号を順次受け渡す縦続接続された複数のフリップフ ロップと、それぞれのフリップフロップが出力するタイミング信号を受け取り、受け取つ た複数のタイミング信号のうち、いずれ力を選択して第 2タイミング信号として出力す るタイミング選択部とを更に有し、試験装置は、タイミング選択部がいずれのタイミング 信号を選択するかを制御して、主信号供給部が第 1タイミング信号を出力するタイミン グと、従信号供給部が第 2タイミング信号を出力するタイミングとを略同一とする制御 部を更に備えてよい。
[0011] 位相調整回路は、主信号供給部から受け取ったタイミング信号を遅延させる位相 調整用可変遅延回路を有し、制御部は、位相調整用可変遅延回路の遅延量を順次 変化させ、当該タイミング信号の値が変化するタイミングが、いずれかの複数のフリツ プフロップがタイミング信号の値を取り込むタイミングと略同一となる位相調整用可変 遅延回路の遅延量を検出し、検出した遅延量から基準クロックの略半周期ずれた遅 延量に、位相調整用可変遅延回路の遅延量を設定してよい。
[0012] 制御部は、タイミング信号を生成し、主信号供給部及び従信号供給部は、同一の 構成を有する回路であって、主信号供給部及び従信号供給部は、位相調整用可変 遅延回路が遅延させたタイミング信号、又は制御部が生成したタイミング信号のいず れを複数のフリップフロップに供給するかを選択する主従選択部を更に有し、制御部 は、主信号供給部及び従信号供給部が、主信号供給部又は従信号供給部のいず れとして機能するかに基づいて、主従選択部にいずれのタイミング信号を選択させる 力を制御してよい。
[0013] 制御部は、主信号供給部のタイミング選択部に、予め定められたフリップフロップが 出力するタイミング信号を、第 1タイミング信号として選択させ、従信号供給部のタイミ ング選択部がレ、ずれのタイミング信号を選択するかを制御して、主信号供給部が第 1 タイミング信号を出力するタイミングと、従信号供給部が第 2タイミング信号を出力す るタイミングとを略同一としてよい。
[0014] 制御部は、主信号供給部のタイミング選択部に、縦続接続された複数のフリップフ ロップのうち、略中央に設けられたフリップフロップが出力するタイミング信号を、第 1 タイミング信号として選択させてょレ、。
[0015] なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなぐ これらの特徴群のサブコンビネーションもまた、発明となりうる。
発明の効果
[0016] 本発明によれば、与えられるタイミング信号に応じて第 1タイミング信号を出力する 主信号供給部と、主信号供給部を介して与えられるタイミング信号に応じて第 2タイミ ング信号を出力する従信号供給部とを備える場合に、それぞれの信号供給部に与え られるタイミング信号の位相のバラツキを調整することができる。
図面の簡単な説明
[0017] [図 1]本発明の実施形態に係る試験装置 100の構成の一例を示す図である。
[図 2]スィッチマトリクス 20の構成の一例を示す図である。
[図 3]信号供給部 30及びクロック制御回路 70の構成の一例を示す図である。
[図 4]ループ回路 110の構成の一例を示す図である。
[図 5]基準クロック分配回路 80の構成の一例を示す図である。
[図 6]図 3から図 5において説明した、複数の信号供給部 30がタイミング信号を出力 するタイミングの調整方法の一例を示すフローチャートである。
[図 7]タイミング信号と基準クロックとの関係を示す図である。図 7 (a)は、基準クロック 用可変遅延回路 36の遅延量を調整しない場合の一例を示し、図 7 (b)は、基準クロ ック用可変遅延回路 36の遅延量を調整した場合の一例を示す。
[図 8]位相調整回路 50の構成の一例を示す図である。 [図 9]ジェネレート回路 48及びタイミング信号分配回路 56の構成の一例を示す図で ある。
[図 10]集約回路 46及びタイミング信号分配回路 56の構成の一例を示す図である。
[図 11]複数の集約部 160及び複数の分配部 140の、半導体基板（図示しない）上に おける配置例を示す図である。図 11 (a)—図 11 (c)は、それぞれ、複数の集約部 16 0及び複数の分配部 140の、半導体基板上における配置の一例を示す図である。
[図 12]複数のフリップフロップ部 186及び複数の選択部 188の構成の一例を示す図 である。
[図 13]制御部 12に設けられる、複数のレジスタ部 146を制御する書込制御回路の構 成の一例を示す図である。
符号の説明
10···基準クロック生成部、 12···制御部、 14···テストモジュール、 16· "デバイス 接触部、 20·· 'スィッチマトリクス、 30·· '信号供給部、 32·· 'カウンタ部、 34·· '戻り 系用可変遅延回路、 36···基準クロック用可変遅延回路、 38···フリップフロップ、 4 0· · '戻り系回路、 42·· '複数のフリップフロップ、 44· · '戻り信号選択部、 46· · ·集 約回路、 48· · 'ジェネレート回路、 50· · '位相調整回路、 52· · '複数のフリップフロッ プ、 54· ··クロック選択部、 56·· 'タイミング信号分配回路、 60·· 'タイミング供給部、 62···複数のフリップフロップ、 64···タイミング信号選択部、 66···同期回路、 70·· 'クロック制御回路、 72· "フリップフロップ、 74···選択部、 76· "カウンタ、 78···論 理回路、 80· · 'クロック分配回路、 82· · '分配器、 84· · ·論理積回路、 86·· '論理和 回路、 88···分配器、 90···出力部、 100···試験装置、 110···ループ回路、 112· ··基準クロック選択部、 114···基準クロック選択部、 116···論理和回路、 117··· 論理積回路、 118···分配器、 119· "フリップフロップ、 120···バス、 122···フリツ プフロップ、 124···分配回路、 126· "フリップフロップ、 130···演算回路、 132··· フリップフロップ、 134···論理和回路、 136· "フリップフロップ、 140···分配部、 14 2···フリップフロップ、 144··分配器、 146···レジスタ部、 148···論理積回路、 15 0···論理和回路、 152· "フリップフロップ、 160···集約部、 162···レジスタ部、 16 4···論理積回路、 166···論理和回路、 168···シフトレジスタ部、 172···フリップフ 口ップ、 174· "フリップフロップ、 178· "フリップフロップ、 180· "フリップフロップ、 186···フロップフロップ部、 188···選択部、 190···論理積回路、 200···電子デ バイス、 202· "セレクタ、 204···書込部、 206· "フリップフロップ、 208···フリップ フロップ、 210·· ·論理積回路、 212· ··要求信号格納部、 214·· 'ホスト選択部、 21 6···論理積回路、 218· "フリップフロップ、 220· "フリップフロップ、 222· "カウン タ、 224· "セレクタ、 226…論理積回路、 230'"第1分配点、 232···第 2分配点 、 234···基準クロック通過経路、 236···位相調整用可変遅延回路、 250· "論理 和回路、 258···主従選択部
発明を実施するための最良の形態
[0019] 以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の 範囲にかかる発明を限定するものではなぐまた実施形態の中で説明されている特 徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
[0020] 図 1は、本発明の実施形態に係る試験装置 100の構成の一例を示す。試験装置 1 00は、複数の電子デバイス（200—1— 200— n、以下 200と総称する）を試験する。 試験装置 100は、基準クロック生成部 10、制御部 12、複数のテストモジュール（14一 1一 14—48、以下 14と総称する）、デバイス接触部 16、及びスィッチマトリクス 20を備 んる。
[0021] デバイス接触部 16は、例えば複数の電子デバイス 200を載置するテストヘッドであ つて、複数のテストモジュール 14と複数の電子デバイス 200とを電気的に接続する。 それぞれのテストモジュール 14は、 1又は複数の電子デバイス 200と電気的に接続 される。また、それぞれの電子デバイス 200は、 1又は複数のテストモジュール 14と電 気的に接続される。例えば、テストモジュール 14及び電子デバイス 200は、それぞれ 定められた数の入出力ピンを有し、それぞれのピン数に応じてテストモジュール 14と 電子デバイス 200とが接続される。
[0022] また、テストモジュール 14は、与えられる試験パターンを、対応する電子デバイス 2 00に供給するモジュールであってよい。本例において、それぞれのテストモジュール 14は、制御部 12から予め試験パターンが与えられ、スィッチマトリクス 20からそれぞ れ与えられるタイミング信号に応じたタイミングで、試験パターンを電子デバイス 200 に供給する。また、テストモジュール 14は、電子デバイス 200が出力する信号に基づ いて、電子デバイス 200の良否を判定してもよレ、。この場合、テストモジュール 14は、 電子デバイス 200のフェイルデータを格納するフェイルメモリを有していてもよぐまた フェイルデータを制御部 12に供給してもよい。
[0023] また、複数のテストモジュール 14のいずれかに電子デバイス 200力 フェイルデー タが戻ってきた場合、当該テストモジュール 14は、当該フェイルデータを他の複数の テストモジュール 14に分配するために、当該フェイルデータをスィッチマトリクス 20に 供給してもよい。この場合、スィッチマトリクス 20は、当該フェイルデータを、所望の一 つ又は複数のテストモジュール 14に分配する。
[0024] 基準クロック生成部 10は、予め定められた周波数の基準クロックを生成する。試験 装置 100の各構成要素は、当該基準クロックに応じて動作する。スィッチマトリクス 20 は、基準クロックに基づいて、位相の異なる複数のタイミング信号を生成し、それぞれ のテストモジュール 14に供給する。つまり、スィッチマトリクス 20は、タイミング信号を テストモジュール 14に供給することにより、それぞれのテストモジュール 14が動作す るタイミングを制御する。
[0025] 制御部 12は、スィッチマトリクス 20がいずれの位相のタイミング信号を、それぞれの テストモジュール 14に供給する力を制御する。また、制御部 12は、それぞれのテスト モジュール 14に、試験パターンを予め供給する。制御部 12は、例えばワークステー シヨン等のホストコンピュータであってよレ、。また制御部 12は、複数のホストコンビユー タを有していてもよレ、。この場合、それぞれのホストコンピュータは、それぞれ試験す るべき電子デバイス 200が割り当てられており、割り当てられた電子デバイス 200に 接続されたテストモジュール 14、及び当該テストモジュール 14に供給されるタイミン グ信号の位相を制御する。
[0026] 図 2は、スィッチマトリクス 20の構成の一例を示す。スィッチマトリクス 20は、複数の テストボード（22—1、 22-2,以下 22と総称する）を有する。テストボード 22には、基 準クロック分配回路 80、クロック制御回路 70、複数の信号供給部（30— 1一 30— 16、 以下 30と総称する）、複数の出力部 90、及びノレープ回路 110が設けられる。ループ 回路 110及びクロック制御回路 70の構成及び動作については、図 3において後述す る。
[0027] 基準クロック分配回路 80は、基準クロック生成部 10が生成した基準クロックを受け 取り、スィッチマトリクス 20の各構成要素に分配する。信号供給部 30は、入力信号と して入力される基準クロックに基づいて、電子デバイス 200を試験するための出力信 号を出力する。例えば、信号供給部 30は、電子デバイス 200に試験パターンを印加 するタイミングを示すタイミング信号、電子デバイス 200の試験を開始するタイミングを 示すタイミング信号、電子デバイス 200の試験を停止するタイミングを示すタイミング 信号、電子デバイス 200のフェイルデータを取りこむタイミングを示すタイミング信号 等を、出力部 90を介してテストモジュール 14に供給する。
[0028] 本例においてそれぞれの信号供給部 30は、入力される基準クロックに基づいて、 位相の異なる複数のタイミング信号を、前述した出力信号として生成する。そして、制 御部 12は、信号供給部 30が生成した複数のタイミング信号のうちいずれのタイミング 信号をそれぞれのテストモジュール 14に供給させるかを、それぞれの信号供給部 30 において切り替える。これにより、例えばそれぞれのテストモジュール 14が、電子デ ノくイス 200に試験パターンを供給するタイミングを制御することができる。また、信号 供給部 30は、タイミング信号と同期して、タイミング信号の生成に用いた基準クロック を出力する。
[0029] また、複数の信号供給部 30は、電子デバイス 200に試験パターンを印加するタイミ ングの制御、電子デバイス 200の試験を開始するタイミングの制御、電子デバイス 20 0の試験を停止するタイミングの制御、電子デバイス 200のフェイルデータを取りこむ タイミングの制御等のように、予め機能が割り当てられる。また、それぞれの信号供給 部 30は、同一の構成を有する集積回路であって、動作モードを切り替えることにより 、前述した機能の全てを実行する回路構成を有する。当該動作モードは、テストボー ド 22に与える信号レベルにより制御される。このように、それぞれの信号供給部 30の 構成を同一とすることにより、信号供給部 30の汎用性を向上させることができる。
[0030] また、信号供給部 30のピン数によっては、ひとつの信号供給部 30に前述した機能 の全てを実行できる回路構成を備えさせた場合、信号供給部 30の入出力ピン数が 不足する場合がある。このような場合、複数の信号供給部 30を組み合わせることによ り、入出力ピン不足を解消する。例えば、試験装置 100は、図 2に示すように、信号 供給部 30-1と信号供給部 30—2を組み合わせて動作させる。本例における制御部 1 2は、信号供給部 30のそれぞれの組み合わせに、上述した機能のいずれ力を割り当 てて動作させる。
[0031] 複数の出力部 90は、複数のテストモジュール 14と対応して設けられ、複数の信号 供給部 30のうち、いずれ力からタイミング信号を受け取り、受け取ったタイミング信号 を対応するテストモジュール 14に供給する。それぞれの出力部 90に、いずれの信号 供給部 30からタイミング信号を供給するかは、それぞれのテストモジュール 14の機 能、及びそれぞれの信号供給部 30の機能に応じて制御部 12が制御する。
[0032] 試験装置 100は、複数の信号供給部 30、複数のテストモジュール 14を用いて電子 デバイス 200の試験を行っているため、これらの間の信号の授受で同期を取ることが 好ましい。本例における試験装置 100は、以下の調整を行う。
(1)複数の信号供給部 30が、タイミング信号を出力するタイミングの調整
(2)テストモジュール 14の特性に応じた、タイミング信号の位相の調整
(3)複数の信号供給部 30を組み合わせた場合における、それぞれの信号供給部 30 に与えられる基準クロックの位相の調整
まず、複数の信号供給部 30が、タイミング信号を出力するタイミングの調整につい て、図 3から図 6を用いて説明する。
[0033] 図 3は、信号供給部 30及びクロック制御回路 70の構成の一例を示す図である。信 号供給部 30は、タイミング信号分配回路 56、集約回路 46、ジェネレート回路 48、複 数の戻り系回路 40、複数のタイミング供給部 60、位相調整回路 50、基準クロック用 可変遅延回路 36、フリップフロップ 38、カウンタ部 32及び基準クロック通過経路 234 を有する。また、クロック制御回路 70は、フリップフロップ 72、選択部 74、カウンタ 76 、及び論理回路 78を有する。
[0034] 基準クロック通過経路 234は、基準クロック生成部 10から、基準クロック分配回路 8 0を介して基準クロックを受け取り、ループ回路 110に出力する。基準クロック通過経 路 234は、受け取った基準クロックを信号供給部 30のそれぞれのブロックに分配す るための複数の分配点を有しており、信号供給部 30に設けられたフリップフロップ等 は、当該基準クロックに応じて動作する。
[0035] 基準クロック用可変遅延回路 36は、基準クロック通過経路 234に設けられ、基準ク ロックを遅延させる。基準クロック用可変遅延回路 36は、基準クロック通過経路 234 における複数の分配点より上流に設けられることが好ましい。基準クロック通過経路 2 34を通過した基準クロックは、ループ回路 110に入力される。
[0036] ループ回路 110は、それぞれの信号供給部 30が出力する基準クロックをループさ せ、基準クロック分配回路 80を介して、それぞれの基準クロックを出力した信号供給 部 30に入力信号として入力する。ループ回路 110は、順次選択したそれぞれの基準 クロックを、略同一の経路でループさせて信号供給部 30に入力することが好ましい。 試験装置 100は、当該ループの周期を測定することにより、それぞれの信号供給部 3 0がタイミング信号を出力するタイミングのバラツキを検出する。それぞれの信号供給 部 30がタイミング信号を出力するタイミングを調整することにより、複数の信号供給部 30から複数のテストモジュール 14にタイミング信号を供給しても、複数のテストモジュ ール 14を同期させて動作させることができる。
[0037] 図 4は、ループ回路 110の構成の一例を示す図である。ループ回路 110は、複数 の基準クロック選択部（112— 1一 112— 4、 114一 1一 114—2)、論理和回路 116、論 理積回路 117、フリップフロップ 119、及び分配器 118を有する。ループ回路 110は 、複数の信号供給部 30が出力する基準クロック受け取り、受け取った基準クロックを 順次選択してループさせる。
[0038] 本例においては、複数の基準クロック選択部（112—1— 112—4、 114一 1一 114一 2 )、及び論理和回路 116が、複数の基準クロックのうちのひとつの基準クロックを順次 選択する。論理積回路 117は、選択された基準クロックと、フリップフロップ 119が出 力する信号との論理積を分配器 118に出力する。フリップフロップ 119は、基準クロッ クのループを行うか否かを制御する。フリップフロップ 119には、制御部 12から、基準 クロックのループを行うか否かを制御する信号が与えられ、分配器 118から与えられ る基準クロックの反転信号に応じて、当該信号を出力する。分配器 118は、論理積回 路 117が出力する基準クロックを、基準クロック分配回路 80にループさせる。ループ 回路 110は、順次選択したそれぞれの基準クロックを、同一の経路で基準クロック分 配回路 80にループさせる。これにより、それぞれの信号供給部 30の周期の測定誤 差を低減することができる。
[0039] 図 5は、基準クロック分配回路 80の構成の一例を示す図である。基準クロック分配 回路 80は、分配器 82、論理積回路 84、論理和回路 86、及び分配器 88を有する。 分配器 82は、基準クロック生成部 10から基準クロックを受け取り、当該基準クロックに 応じて動作するべき構成要素に基準クロックを分配する。論理積回路 84は、分配器 82から基準クロックを受け取り、後述するクロック制御回路 70から与えられる信号と、 基準クロックとの論理積を出力する。つまり、論理積回路 84は、クロック制御回路 70 力も与えられる信号に基づレ、て、基準クロックを通過させるか否かを選択する。
[0040] 論理和回路 86は、論理積回路 84から受け取る基準クロックと、ループ回路 110か らループされた基準クロックとの論理和を出力する。ループの周期を測定する場合、 クロック制御回路 70は、論理積回路 84に L論理を入力し、基準クロック生成部 10か ら供給される基準クロックを通過させないように制御する。ループの周期を測定しない 場合、クロック制御回路 70は、論理積回路 84に H論理を入力する。分配器 88は、論 理和回路 86が出力した基準クロックを、複数の信号供給部 30に供給する。ループの 周期を測定する場合、分配器 88は、受け取った基準クロックを、ループの周期の測 定を行っている信号供給部 30に供給する。
[0041] また、ループ回路 110は、ひとつの信号供給部 30から受け取る基準クロックを連続 してループさせることが好ましい。つまり、それぞれの基準クロックを所定時間内で複 数回ループさせることが好ましい。カウンタ部 32 (図 3参照）は、所定時間内に基準ク ロックが何回ループしたかを計数し、計数結果に基づいて、ループ回路 110が順次 ループさせた基準クロックに対応する信号供給部 30における周期を測定する。
[0042] 例えば、カウンタ部 32は、分配器 82から基準クロックを受け取り、当該基準クロック のパルスを所定回数計数する間に、ループ回路 110が基準クロックを何回ループさ せたかを計数する。この場合、カウンタ部 32には、ループ回路 110によってループさ れた基準クロックが入力される。
[0043] そして、カウンタ部 32は、これらの計数結果に基づいて、それぞれの信号供給部 3 0において、入力信号 (基準クロック）が入力されてから、ループ信号 (基準クロック）が 入力されるまでの周期を測定する。基準クロックを複数回ループさせることにより、そ れぞれの信号供給部 30における周期をより精度よく測定することができる。例えば、 ループ回路 1 10は、それぞれの基準クロックを 4000回程度ループさせることが好ま しい。
[0044] 制御部 12は、カウンタ部 32が測定したそれぞれの信号供給部 30における周期に 基づいて、それぞれの信号供給部 30に設けられた基準クロック用可変遅延回路 36 の遅延時間を制御し、それぞれの信号供給部 30の周期を略同一にする。このような 制御により、複数の信号供給部 30間のノ ツキによって生じる、タイミング信号の出 力タイミングのずれを低減することができる。
[0045] また、信号供給部 30のジェネレート回路 48は、位相調整回路 50が出力するタイミ ング信号を受け取り、受け取ったタイミング信号に基づいて位相の異なる複数のタイ ミング信号を生成する。本例において、ジェネレート回路 48は、基準クロックの周期と 等しレ、位相分解能で、位相の異なる複数のタイミング信号を生成する。
[0046] タイミング信号分配回路 56は、ジェネレート回路 48が生成した複数のタイミング信 号のうち、いずれかのタイミング信号をタイミング供給部 60毎に選択し、それぞれのタ イミング供給部 60に供給する。複数のタイミング供給部 60は、 2つ毎に 1の出力部 90 に対応して設けられ、対応する出力部 90にタイミング信号を供給する。それぞれのタ イミング供給部 60は、基準クロック通過経路 234において最も下流に設けられた第 2 分配点 232から基準クロックが分配され、分配された基準クロックに同期して、タイミン グ信号分配回路 56が選択したタイミング信号をテストモジュールに出力する同期回 路 66を有する。
[0047] ループ回路 110は、第 2分配点 232を通過した基準クロックを受け取り、受け取った 基準クロックをループさせる。制御部 12が基準クロック用可変遅延回路 36の遅延量 を制御することにより、複数の信号供給部 30の同期回路 66に基準クロックが分配さ れるタイミングを略同一にすることができる。このため、複数の信号供給部 30は、タイ ミング信号を略同一のタイミングで出力することができる。
[0048] また、基準クロック通過経路 234は、第 2分配点 232を、複数の分配点のうち最も下 流に有することが好ましい。また、それぞれの信号供給部 30は、信号供給部 30が形 成された半導体基板において、第 2分配点 232の近傍から基準クロックをループ回 路 110に出力することが好ましい。第 2分配点 232から、ループ回路 110に出力する までの経路を短くして基準クロックのループの周期を測定することにより、ループ回路 110が受け取る基準クロックと、信号供給部 30が出力するタイミング信号との位相の ずれを低減することができる。このため、それぞれの信号供給部 30がタイミング信号 を出力するタイミングのずれをより低減することができる。
[0049] また、試験装置 100は、複数のテストモジュール 14から、ひとつの電子デバイス 20 0に試験パターンを供給可能であり、制御部 12は、ひとつの電子デバイス 200に試 験パターンを供給する複数のテストモジュール 14にタイミング信号を供給する信号供 給部 30における周期を略同一とするように、それぞれの基準クロック用可変遅延回 路 36の遅延量を制御してもよレ、。
[0050] 図 6は、図 3から図 5において説明した、複数の信号供給部 30がタイミング信号を出 力するタイミングの調整方法の一例を示すフローチャートである。まず、 S1000で、ル ープ回路 110が、複数の信号供給部 30が出力する複数の基準クロックのいずれか を選択する。次に、 S1002で、ループ回路 110が選択した基準クロックをループさせ 、当該基準クロックを出力した信号供給部 30に入力する。
[0051] そして、 S1004で、カウンタ部 32が、所定時間経過したかを判定し、所定時間が経 過していない場合、基準クロックのループを継続する。所定時間が経過した場合、 S1 006で、基準クロックのループ回数に基づいて、当該信号供給部 30における周期を 算出する。次に、 S1008で、複数の信号供給部 30が出力する全ての基準クロックを 選択したか否力を判定し、全ての基準クロックを選択していない場合、次の基準クロッ クを選択し（S1000)、 S1002— S1006の処理を繰り返す。
[0052] 全ての基準クロックを選択し、全ての信号供給部 30における周期を算出した場合、 S1010で、それぞれの信号供給部 30の基準クロック用可変遅延回路 36の遅延量を 調整し、それぞれの信号供給部 30がタイミング信号を出力するタイミングを略同一と し、調整を終了する。
[0053] 次に、テストモジュール 14の特性に応じた、タイミング信号の位相の調整について 、図 3及び図 7を用いて説明する。上述したように、信号供給部 30の複数のタイミング 供給部 60は、複数のテストモジュール 14に対応して設けられる。しかし、それぞれの テストモジュール 14において、タイミング信号を受け取つてから、試験パターンを出力 するまでの時間は必ずしも同一とはならなレ、。例えば、それぞれのテストモジュール 1 4の特性によって、当該時間にはバラツキが生じる。このため、複数のテストモジユー ル 14に同時にタイミング信号を入力しても、電子デバイス 200には同時に試験バタ ーン等が入力されない場合がある。本例における試験装置 100は、当該バラツキを 補償するために、それぞれの信号供給部 30が出力するタイミング信号の位相を調整 する。
[0054] 図 3に示すように、それぞれのタイミング供給部 60は、縦続接続された複数のフリツ プフロップ 62、タイミング信号選択部 64、及び同期回路 66を有する。また、それぞれ のタイミング供給部 60は、複数のテストモジュール 14に対応して設けられ、タイミング 信号分配回路 56からタイミング信号を受け取り、対応するテストモジュール 14にタイ ミング信号を供給する。
[0055] ジェネレート回路 48は、所定時間において立ち下がり又は立ち上がりのエッジを一 つのみ有するタイミング信号を生成し、タイミング信号分配回路 56に供給する。当該 所定時間は、基準クロックの周期より十分大きいことが好ましい。複数のフリップフロッ プ 62は、タイミング信号分配回路 56からタイミング信号を受け取り、基準クロック通過 経路 234から分配される基準クロックに応じて、タイミング信号を次段のフリップフロッ プに順次受け渡す。つまり、複数のフリップフロップ 62のそれぞれのフリップフロップ は、基準クロックに応じてタイミング信号の値を次段のフリップフロップに順次受け渡 す。
[0056] タイミング信号選択部 64は、複数のフリップフロップ 62の、それぞれのフリップフロ ップが出力するタイミング信号を受け取り、受け取った複数のタイミング信号のうち、 いずれかを選択してテストモジュールに供給することにより、テストモジュールに供給 するタイミング信号の位相を調整する。
[0057] 制御部 12は、複数のタイミング供給部 60がそれぞれのテストモジュール 14に供給 するタイミング信号の位相を制御する。本例においては、制御部 12は、それぞれの テストモジュール 14がタイミング信号に応じて試験パターンを出力するタイミングが略 同一となるように、タイミング信号選択部 64が複数のタイミング信号のうちいずれを選 択するかを制御する。試験装置 100は、テストモジュール 14が試験パターンを出力 するタイミングを検出する手段を備えることが好ましい。
[0058] 本例においては、複数の戻り系回路 40によって、テストモジュール 14が試験パタ ーンを出力したタイミングを検出する。複数の戻り系回路 40は、複数のタイミング供給 部 60と同様に、複数のテストモジュール 14と対応して設けられ、テストモジュール 14 は、試験パターンを出力したタイミングで値の変化する信号を、対応する戻り系回路 40に入力する。戻り系回路 40は、縦続接続された複数のフリップフロップ 42を有す から入力された信号を、基準クロックに応じて次段のフリップフロップに順次受け渡す
[0059] 制御部 12は、複数のフリップフロップ 42が格納した値を読み出し、いずれの段のフ リップフロップで値が変化するかに基づいて、テストモジュール 14が試験パターンを 出力するタイミングを検出する。また、制御部 12には、それぞれのテストモジュール 1 4の仕様に基づいて、それぞれのテストモジュール 14に供給するべきタイミング信号 の位相が予め与えられてレ、てもよレ、。
[0060] 図 7は、タイミング信号と基準クロックとの関係を示す図である。図 7 (a)は、基準クロ ック用可変遅延回路 36の遅延量を調整しない場合の一例を示し、図 7 (b)は、基準 クロック用可変遅延回路 36の遅延量を調整した場合の一例を示す。
[0061] 基準クロック用可変遅延回路 36の遅延量を調整しない場合、複数のフリップフロッ プ 62のいずれかのフリップフロップ力 基準クロックに応じてタイミング信号の値を取 り込んだ場合に、図 7 (a)に示すように、タイミング信号の値が変化するタイミングでタ イミング信号の値を取り込んでしまう場合がある。このような場合、当該フリップフロッ プは、タイミング信号の値を安定して取り込むことができない。
[0062] このため、本例における制御部 12は、上述したように基準クロック用可変遅延回路 36の遅延量を調整し、図 7 (b)に示すように、フリップフロップ力タイミング信号の値を 取り込むタイミングと、タイミング信号の値が変化するタイミングをずらしている。
[0063] また、それぞれの戻り系回路 40は、対応する複数のテストモジュール 14から、電子 デバイス 200が出力する出力パターンにフェイルが生じたタイミングを示すフェイルタ イミング信号等のような、テストモジュール 14からの信号を受け取り、フェイルタイミン グ信号を、集約回路 46及びタイミング信号分配回路 56を介してタイミング供給部 60 に供給する。このとき、それぞれのテストモジュール 14の特性により、それぞれの戻り 系回路 40におけるフェイルタイミング信号の位相にずれが生じる場合がある。つまり 、それぞれのテストモジュール 14が、フェイルタイミング信号を生成してから、それぞ れの戻り系回路 40に供給するまでの時間力 テストモジュール 14によって異なる場 合がある。
[0064] 試験装置 100は、例えばいずれかのテストモジュール 14でフェイルを検出した場合 に、複数のテストモジュール 14における試験パターンの印加を停止するというように、 テストモジュール 14から信号供給部 30に供給される信号に基づいて、複数のテスト モジュール 14の動作を制御する場合がある。このような動作を行う場合に、それぞれ のテストモジュール 14が、例えばフェイルタイミング信号を生成してから、それぞれの 戻り系回路 40に供給するまでの時間が、テストモジュール 14によって異なると、複数 のテストモジュール 14を同期して制御できない。制御部 12は、それぞれの戻り系回 路 40がフェイルタイミング信号を出力するタイミングが略同一となるように複数の戻り 系回路 40を制御し、前述したずれを補償する。
[0065] 本例においては、それぞれの戻り系回路 40は、縦続接続された複数のフリップフロ ップ 42、戻り系用可変遅延回路 34、及び戻り信号選択部 44を有する。複数のフリツ プフロップ 42のそれぞれのフリップフロップは、フェイルタイミング信号を受け取り、基 準クロック通過経路 234から分配される基準クロックに応じて、フェイルタイミング信号 を次段のフリップフロップに順次受け渡す。
[0066] 戻り信号選択部 44は、複数のフリップフロップ 42のそれぞれのフリップフロップが出 力するフェイルタイミング信号を受け取り、受け取った複数のフェイルタイミング信号 のうち、いずれかを選択する。そして、選択したフェイルタイミング信号を、集約回路 4 6及びタイミング信号分配回路 56を介してタイミング供給部 60に供給することにより、 タイミング供給部 60にフェイルタイミング信号を供給するタイミングを調整する。
[0067] 制御部 12は、複数の戻り系回路 40がそれぞれのタイミング供給部 60に供給するフ エイルタイミング信号の位相を制御する。本例においては、制御部 12は、戻り信号選 択部 44が複数のフェイルタイミング信号のうちいずれを選択するかを制御する。本例 において、制御部 12は、複数のフリップフロップ 42が格納した値を読み出し、いずれ の段のフリップフロップで値が変化するかを検出する。そして、検出したフリップフロッ プの段数の、それぞれの戻り系回路 40における差異に応じて、戻り信号選択部 44 にいずれのフェイルタイミング信号を選択させるかを制御する。
[0068] また、戻り系用可変遅延回路 34は、テストモジュール 14と、複数のフリップフロップ 42との間に設けられ、フェイルタイミング信号を遅延させて複数のフリップフロップ 42 に供給する。制御部 12は、戻り系用可変遅延回路 34の遅延量を順次変化させ、フ エイルタイミング信号の値が変化するタイミング力 複数のフリップフロップ 42のいず れかのフリップフロップがフェイルタイミング信号の値を取り込むタイミングと略同一と なる戻り系用可変遅延回路 34の遅延量を検出し、検出した遅延量力 基準クロック の半周期ずれた遅延量に、戻り系用可変遅延回路 34の遅延量を設定する。
[0069] また、複数のフリップフロップ（42、 52、 62)のそれぞれのフリップフロップが格納し た値を検出する場合、基準クロック分配回路 80から供給される基準クロックを停止し 、複数のフリップフロップ（42、 52、 62)の動作を停止することが好ましい。本例にお いては、クロック制御回路 70が、基準クロック分配回路 80に、基準クロックを停止する ための信号を供給する。
[0070] クロック制御回路 70は、フリップフロップ 72、選択部 74、カウンタ 76、及び論理回 路 78を有する。フリップフロップ 72は、複数の信号供給部 30が出力するタイミング信 号を受け取り、選択部 74に供給する。選択部 74は、フリップフロップ 72から受け取つ た複数のタイミング信号のうち、タイミング又は位相の調整を行う信号供給部 30が出 力したタイミング信号を選択し、カウンタ 76に供給する。カウンタ 76は、受け取ったタ イミング信号の値が変化した場合に基準クロックの計数を開始し、所定の数となった 場合に、論理回路 78に基準クロックを停止する旨の信号を出力する。論理回路 78は 、カウンタ 76から受け取った信号を基準クロック分配回路 80の論理積回路 84に供給 し、信号供給部 30に供給される基準クロックを停止する。
[0071] 制御部 12は、カウンタ 76に所定の数を設定し、基準クロックを停止するタイミングを 制御する。例えば、制御部 12は、複数のフリップフロップ 42のうち、略中央に設けら れたフリップフロップ力 フェイルタイミング信号の値の変化を検出するように、カウン タ 76を制御する。
[0072] また、複数の戻り系回路 40は、集約回路 46、タイミング信号分配回路 56、及びタイ ミング供給部 60を介してフェイルタイミング信号をそれぞれのテストモジュール 14に 供給する。集約回路 46は、複数の戻り系回路 40が出力するフェイルタイミング信号 を受け取り、複数のフェイルタイミング信号に基づいて複数種類の論理演算を行い、 それぞれの演算結果をタイミング信号分配回路 56に供給する。タイミング信号分配 回路 56は、受け取った演算結果のそれぞれを任意の 1又は複数のタイミング供給部 60に供給する。集約回路 46及びタイミング信号分配回路 56の構成については、図 8及び図 9において後述する。
[0073] 次に、複数の信号供給部 30を組み合わせた場合における、それぞれの信号供給 部 30に与えられる基準クロックの位相の調整について、図 3及び図 8を用いて説明す る。複数の信号供給部 30を組み合わせた場合、組み合わされた信号供給部 30のい ずれかが、テストモジュール 14が試験パターンを電子デバイス 200に供給するタイミ ングを制御するための第 1タイミング信号を、与えられるタイミング信号に応じて生成 し、テストモジュール 14の予め定められた 1又は複数のピンに供給する、主信号供給 部として機能する。また、他の信号供給部 30は、主信号供給部からタイミング信号を 受け取り、テストモジュール 14が試験パターンを電子デバイス 200に供給するタイミ ングを制御するための第 2タイミング信号を、受け取った基準クロックの位相に応じて 生成し、テストモジュール 14のピンのうち、主信号供給部とは異なる 1又は複数のピ ンに供給する、従信号供給部として機能する。本例においては、信号供給部 30 - 1 が主信号供給部として機能し、信号供給部 30 - 2が従信号供給部として機能する場 合について説明する。
[0074] それぞれの信号供給部 30には、当該信号供給部 30が従信号供給部 30として機 能する場合に、主信号供給部 30から受け取ったタイミング信号を遅延させる位相調 整回路 50を有する。位相調整回路 50は、制御部 12が生成したタイミング信号が、主 信号供給部 30を介して供給され、基準クロック通過経路 234から基準クロックが分配 される。
[0075] また、位相調整回路 50は、信号供給部 30が主信号供給部として機能する場合に は、制御部 12から受け取ったタイミング信号を、従信号供給部の位相調整回路 50に 供給する。それぞれの信号供給部 30は、主信号供給部として機能する場合に、従信 号供給部にタイミング信号を供給するためのフリップフロップ 38を有する。フリップフ ロップ 38は、受け取ったタイミング信号を従信号供給部に供給する。
[0076] また、信号供給部 30が従信号供給部として機能する場合、位相調整回路 50は、 主信号供給部のフリップフロップ 38から、タイミング信号を受け取る。位相調整回路 5 0は、受け取ったタイミング信号の位相を調整して、ジェネレート回路 48に供給する。 ジェネレート回路 48、タイミング信号分配回路 56、及びタイミング供給部 60は、受け 取ったタイミング信号の位相に基づいてタイミング信号を生成し、テストモジュール 14 に供給する。ここで、従信号供給部の位相調整回路 50は、主信号供給部から受け 取ったタイミング信号を遅延させることにより、主信号供給部が第 1タイミング信号を出 力するタイミングと、従信号供給部が第 2タイミング信号を出力するタイミングとを略同 一とする。
[0077] 図 8は、位相調整回路 50の構成の一例を示す図である。位相調整回路 50は、位 相調整用可変遅延回路 236、縦続接続された複数のフリップフロップ 52、主従選択 部 258、及びタイミング選択部 54を有する。位相調整用可変遅延回路 236は、当該 信号供給部 30が従信号供給部として機能する場合に、主信号供給部からタイミング 信号を受け取り、当該タイミング信号を所定の遅延量遅延させて主従選択部 258に 供給する。主従選択部 258は、位相調整用可変遅延回路 236が遅延させたタイミン グ信号、又は制御部 12から受け取ったタイミング信号のいずれを複数のフリップフロ ップ 52に供給するかを選択する。
[0078] 制御部 12は、信号供給部 30が、主信号供給部又は従信号供給部のいずれとして 機能するかに基づいて、主従選択部 258にいずれのタイミング信号を選択させるか を制御する。つまり、信号供給部 30が主信号供給部として機能する場合、主従選択 部 258は、制御部 12から受け取ったタイミング信号を選択し、従信号供給部として機 能する場合、主従選択部 258は、位相調整用可変遅延回路 236が遅延させたタイミ ング信号を選択する。
[0079] 複数のフリップフロップ 52は、主従選択部 258が選択したタイミング信号を受け取り 、基準クロック生成部 10が生成し、基準クロック通過経路 234から分配される基準クロ ックに応じて、受け取ったタイミング信号を順次受け渡す。タイミング選択部 54は、複 数のフリップフロップ 52のそれぞれのフリップフロップが出力するタイミング信号を受 け取り、受け取った複数の前記タイミング信号のうち、いずれかを選択して、ジヱネレ ート回路 48、タイミング信号分配回路 56、及びタイミング供給部 60を介して第 2タイミ ング信号として出力する。
[0080] 制御部 12は、タイミング選択部 54がレ、ずれのタイミング信号を選択するかを制御し て、主信号供給部が第 1タイミング信号を出力するタイミングと、従信号供給部が第 2 タイミング信号を出力するタイミングとを略同一とする。例えば、制御部 12は、主信号 供給部のタイミング選択部 54に、予め定められたフリップフロップが出力するタイミン グ信号を選択させ、従信号供給部のタイミング選択部 54がいずれのタイミング信号を 選択するかを制御して、主信号供給部が第 1タイミング信号を出力するタイミングと、 従信号供給部が第 2タイミング信号を出力するタイミングとを略同一とする。この場合 、制御部 12は、主信号供給部のタイミング選択部 54に、縦続接続された複数のフリ ップフロップ 52のうち、略中央に設けられたフリップフロップが出力するタイミング信 号を選択させることが好ましレ、。
[0081] このような構成により、複数の信号供給部 30を組み合わせた場合における、それぞ れの信号供給部 30に与えられるタイミング信号の位相のバラツキを調整することがで きる。
[0082] 次に、主信号供給部と従信号供給部におけるタイミング信号の位相の調整方法に ついて説明する。 （1)まず、クロック制御回路 70は、主信号供給部及び従信号供給 部において、制御部 12から受け取ったタイミング信号を複数のフリップフロップ 52で 保持できるように、基準クロック分配回路 80が主信号供給部及び従信号供給部に供 給する基準クロックを所定のタイミングで停止する。
[0083] (2)このとき、制御部 12は、主信号供給部にタイミング信号を供給し、主信号供給 部の複数のフリップフロップ 52のいずれでタイミング信号の値の変化を検出したか、 及び従信号供給部の複数のフリップフロップ 52のいずれで位相調整用可変遅延回 路 236を介して受け取ったタイミング信号の値の変化点を検出した力を得る。制御部 12は、複数のフリップフロップ 52のそれぞれのフリップフリップが格納するタイミング 信号の値を検出する手段を有することが好ましい。
[0084] (3)そして、従信号供給部の位相調整用可変遅延回路 236の遅延量を順次変化さ せ、タイミング信号の値が変化するタイミング力 複数のフリップフロップ 52のいずれ 力のフリップフロップがタイミング信号の値を取り込むタイミングと略同一となる遅延量 を検出する。つまり、位相調整用可変遅延回路 236の遅延量を変化させる毎に、上 述した（2)の動作を繰り返し、複数のフリップフロップ 52の保持する値がシフトする遅 延量を検出する。そして、制御部 12は、従信号供給部の位相調整用可変遅延回路 236の遅延量を、検出した遅延量から基準クロックの半周期ずれた遅延量に設定す る。このような制御により、基準クロックの 1周期以下のタイミング調整を行うことができ る。
[0085] (4)次に、位相調整用可変遅延回路 236の遅延量を設定した後、 （2)において説 明したように、主信号供給部の複数のフリップフロップ 52のいずれでタイミング信号 の値の変化を検出したか、及び従信号供給部の複数のフリップフロップ 52のいずれ で位相調整用可変遅延回路 236を介して受け取ったタイミング信号の値の変化点を 検出したかを得る。そして、主信号供給部と従信号供給部とで、複数のフリップフロッ プ 52のいずれでタイミング信号の値の変化を検出したかに差が生じている場合、そ れぞれのタイミング選択部 54が選択するフリップフロップを調整することにより、当該 差を吸収する。このような制御により、基準クロックの周期の整数倍のタイミング調整 を行うことができる。
[0086] 以上、図 3—図 8において説明したように、本例における試験装置 100によれば、 複数の信号供給部 30がタイミング信号を出力するタイミングの調整、テストモジユー ル 14の特性に応じたタイミング信号の位相の調整、複数の信号供給部 30を組み合 わせた場合におけるそれぞれの信号供給部 30に与えられる基準クロックの位相の調 整を行うことができ、複数のテストモジュール 14を同期して動作させ、電子デバイス 2 00の試験を精度よく行うことができる。 [0087] 図 9は、ジェネレート回路 48及びタイミング信号分配回路 56の構成の一例を示す 図である。ジェネレート回路 48は、複数のバス（120—1— 120—8、以下 120と総称 する）、及び演算回路 130を有する。
[0088] 複数のバス 120は、制御部 12の複数のホストコンピュータと対応して設けられてお り、それぞれ対応するホストコンピュータによって制御される。バス 120は、フリップフ 口ップ 122、分酉己回路 124、及び複数のフリップフロップ（126—1— 126—64、以下 1 26と総称する）を有する。
[0089] 分配回路 124は、 64個の出力ポートを有しており、フリップフロップ 122を介して制 御部 12から与えられるレート信号を、位相調整回路 50から与えられる基準クロックに 応じて、 64個の出力ポートのうち 1又は複数の出力ポートから出力する。また、分配 回路 124には、フリップフロップ 122を介して制御部 12から、いずれの出力ポートか らレート信号を出力するかを制御する制御信号が与えられる。レート信号は、例えば H論理を示す信号であって、分配回路 124がレート信号を出力する出力ポートを、基 準クロックに応じて順次変化させることにより、位相の異なる複数のタイミング信号を 生成して出力することができる。例えば、基準クロックに応じて、分配回路 124がレー ト信号を出力する出力ポートを、 1から 64まで順次切り替えることにより、位相分解能 が基準クロックの周期と等しい、位相の異なる 64種類のタイミング信号を生成すること ができる。また、それぞれの出力ポートを所望の周期で選択することにより、任意の周 期のタイミング信号を生成することができる。例えば、複数のバス 120毎に、出力ポー トを選択する周期を変化させることにより、複数のバス 120毎に、周期の異なる複数の タイミング信号を生成することができる。出力ポートを選択する周期は、制御部 12から 与えられる制御信号の周期を変更することによって容易に変更することができる。
[0090] 演算回路 130は、複数のフリップフロップ（132—1— 132—64、以下 132と総称す る）、複数の論理和回路（134—1— 134—64、以下 134と総称する）、及び複数のフリ ップフロップ（136— 1一 136— 64、以下 136と総称する）を有する。
[0091] 複数のフリップフロップ 132、複数の論理和回路 134、及び複数のフリップフロップ 136は、分配回路 124の出力ポートと対応して設けられ、対応する出力ポートが出力 するタイミング信号を受け取る。論理和回路 134は、複数のバス 120のそれぞれの分 配回路 124の対応する出力ポートが出力するタイミング信号を受け取り、受け取った それぞれのタイミング信号の論理和を出力する。制御部 12は、複数の分配回路 124 力 同時に同一の出力ポートからタイミング信号を出力しないように、それぞれの分配 回路 124を排他的に制御する。例えば、複数のホストコンピュータは、分配回路 124 の 1一 64の出力ポートのうち、いずれの出力ポートの制御を行うかが予め割り当てら れる。そして、それぞれのホストコンピュータは、対応するバス 120の分配回路 124に おいて、割り当てられた出力ポートから、タイミング信号を出力する出力ポートを順次 選択する。また、複数のフリップフロップ 136は、それぞれのタイミング信号を同期し て、タイミング信号分配回路 56に供給する。
[0092] タイミング信号分配回路 56は、複数の分配部（140-1— 140-64、以下 140と総 称する）、複数の論理和回路（150— 1一 150-96、以下 150と総称する）、及び複数 のフリップフロップ（152— 1一 152— 96、以下 152と総称する）を有する。
[0093] 複数の分配部 140は、分配回路 124の複数の出力ポートに対応して設けられ、対 応する出力ポートが出力するタイミング信号を受け取る。それぞれの分配部 140は、 フリップフロップ 142、分配器 144、レジスタ部 146、及び複数の論理積回路（148— 1 一 148— 96、以下 148と総称する）を有する。
[0094] 分配器 144は、フリップフロップ 142を介してタイミング信号を受け取り、複数の論理 積回路 148のそれぞれにタイミング信号を分配する。複数の論理積回路 148は、複 数のタイミング供給部 60と対応して設けられ、受け取ったタイミング信号と、レジスタ 部 146から与えられる信号との論理積を出力する。
[0095] レジスタ部 146には、当該タイミング信号を、いずれのタイミング供給部 60に供給す るかを示すコマンドデータを格納する。本例において、レジスタ部 146は、それぞれ のビットが、複数のタイミング供給部 60のいずれかと対応する、複数ビットのコマンド データを格納する。レジスタ部 146には、制御部 12から当該コマンドデータが与えら れる。制御部 12は、当該タイミング信号を供給するべきタイミング供給部 60に対応す るビットを H論理としたコマンドデータをレジスタ部 146に格納する。
[0096] また、複数の論理和回路 150は、複数の論理積回路 148と対応して設けられ、複 数の分配部 140において、それぞれ対応する論理積回路 148が出力するタイミング 信号の論理和を出力する。制御部 12は、それぞれの分配部 140において、同一の タイミング供給部 60に対応する論理積回路 148が同時にタイミング信号を出力しな いように、それぞれのレジスタ部 146にコマンドデータを格納する。つまり、それぞれ のレジスタ部 146が格納するコマンドデータにおいて、同一のビットが同時に H論理 を示さないように、それぞれのレジスタ部 146にコマンドデータを供給する。
[0097] 複数のフリップフロップ 152は、複数の論理和回路 150と対応して設けられ、複数 の論理和回路 150が出力するタイミング信号を同期させ、対応するタイミング供給部 60に供給する。
[0098] 上述したように本例におけるジェネレート回路 48によれば、基準クロックの周期と等 しい分解能で、位相及び周波数が任意に設定可能な複数のタイミング信号を生成す ることができる。また、タイミング信号分配回路 56によれば、それぞれのタイミング供 給部 60に、ジェネレート回路 48が生成した複数のタイミング信号のうちのいずれかを 任意に選択して供給することができる。
[0099] 図 10は、集約回路 46及びタイミング信号分配回路 56の構成の一例を示す図であ る。本例において、タイミング信号分配回路 56は、図 9において説明したタイミング信 号分配回路 56と同一の構成を有する。
[0100] 集約回路 46は、複数の集約部（160-1— 160-64、以下 160と総称する）を有す る。複数の集約部 160は、複数の分配部 140と対応して設けられる。それぞれの集 約部 160は、レジスタ部 162、複数の論理積回路（164— 1— 164—96、以下 164と 総称する）、論理和回路 166、及びシフトレジスタ部 168を有し、複数の戻り系回路 4 0が出力するフェイルタイミング信号を受け取り、複数のフェイルタイミング信号のうち の 2以上のフェイルタイミング信号の論理和を出力する。また、複数の分配部 140は、 複数の集約部 160に対応して設けられ、対応する集約部 160の演算結果を複数の テストモジュール 14に分配する。
[0101] 複数の論理積回路 164は、複数の戻り系回路 40と対応して設けられ、対応する戻 り系回路 40が出力するフェイルタイミング信号等を受け取る。そして、受け取ったフエ ィルタイミング信号と、レジスタ部 162から与えられる信号との論理積を出力する。そ して、論理和回路 166は、複数の論理積回路 164が出力するフェイルタイミング信号 の論理和を出力する。
[0102] レジスタ部 162には、複数のフェイルタイミング信号のうち、レ、ずれのフェイルタイミ ング信号の論理和を論理和回路 166に出力させるかを示すコマンドデータを格納す る。本例において、レジスタ部 162は、それぞれのビットが、複数の戻り系回路 40の いずれかと対応する、複数ビットのコマンドデータを格納する。レジスタ部 162には、 制御部 12から当該コマンドデータが与えられる。制御部 12は、論理和回路 166に供 給するべきフェイルタイミング信号に対応するビットを H論理としたコマンドデータをレ ジスタ部 162に格納する。
[0103] 本例においては、制御部 12は、それぞれの分配部 140のレジスタ部 146に格納し たコマンドデータと同一のコマンドデータを、それぞれの分配部 140に対応する集約 部 160のレジスタ部 162に格納する。つまり、制御部 12は、レジスタ部 146が格納し たコマンドデータによってグループ化される複数のテストモジュール 14のいずれかが フェイルタイミング信号を生成した場合に、当該フェイルタイミング信号に基づくタイミ ング信号を当該複数のテストモジュール 14の全てに供給させる。
[0104] また、対応する分配部 140と集約部 160とは、共通のレジスタ部を有していてもよい 。例えば、集約部 160は、対応する分配部 140のレジスタ部 146からコマンドデータ を受け取ってもよい。これにより、試験装置 100のレジスタ素子の数を低減することが できる。
[0105] 図 11は、複数の集約部 160及び複数の分配部 140の、半導体基板（図示しない） 上における配置例を示す図である。図 11 (a)—図 11 (c)は、それぞれ、複数の集約 部 160及び複数の分配部 140の、半導体基板上における配置の一例を示す図であ る。
[0106] 図 11 (a)に示すように、集約部 160及び対応する分配部 140の複数の組み合わせ は、半導体基板上において並列に設けられる。また、集約回路 46は、複数の集約部 160に対応して設けられた複数のフリップフロップ（172—1— 172—64、以下 172と 総称する）を更に有する。複数のフリップフロップ 172は、戻り系回路 40から受け取つ た複数のフェイルタイミング信号を、複数の集約回路 46に同期させて供給する。
[0107] また、タイミング信号分配回路 56は、複数の分配部 140に対応して設けられた複数 のフリップフロップ（174-1— 174-64、以下 174と総称する）を更に有する。複数の フリップフロップ 174は、対応する分配部 140から受け取った複数のフェイルタイミン グ信号を、論理和回路 150に同期させて供給する。このような構成により、それぞれ の集約部 160及び分配部 140の処理を、同期してパイプライン処理することができる
[0108] また、図 11 (b)に示すように、集約回路 46は、複数の集約部 160に対応して設けら れた複数のフリップフロップ（180— 1— 180—64、以下 180と総称する）を有していて もよい。複数のフリップフロップ 180は縦続接続され、それぞれ対応する集約回路 46 に順次フェイルタイミング信号を供給する。すなわち、それぞれの集約回路 46に異な るタイミングでフェイルタイミング信号を供給する。
[0109] また、図 11 (b)に示すように、論理和回路 150に代えて、複数の論理和回路（250 一 2— 250— 64、以下 250と総称する）を備えてもよい。複数の論理和回路 250は、複 数の分配部（140-2— 140-64)に対応して設けられる。それぞれの論理和回路 25 0は縦続接続され、論理和回路 250-2は、分配部 140-1及び分配部 140-2が出 力するフェイルタイミング信号の論理和を出力する。また、他の論理和回路 250は、 前段の論理和回路 250が出力した論理和と、対応する分配部 140が出力するフェイ ルタイミング信号との論理和を出力する。このような構成により、複数の集約回路 46 及び複数のタイミング信号分配回路 56の動作の遅延を低減することができる。
[0110] また、集約部 160及び対応する分配部 140は、半導体基板上における第 1の方向 で直列に接続される。また、図 10においては、レジスタ部 162及びレジスタ部 146は それぞれ集約部 160及び分配部 140に設けられている力 本例においては、共通の レジスタ部 146が外部に設けられる。
[0111] 複数のレジスタ部 146は、複数の集約部 160及び複数の分配部 140に対応して設 けられ、集約部 160において複数のフェイルタイミング信号のうちいずれのフェイルタ イミング信号を用いて論理演算を行うか、及び分配部 140において複数のテストモジ ユール 14のうちいずれのテストモジュール 14に論理演算結果を分配するかを制御す る複数ビットの制御信号を、対応する集約部 160及び分配部 140に供給する。図 11 (b)に示すように、それぞれのレジスタ部 146と、対応する集約部 160及び分配部 14 0とは、第 1の方向で接続されることが好ましい。
[0112] また、図 11 (c)に示すように、半導体基板上において、集約部 160とテストモジユー ル 14とを接続する配線、即ち集約部 160と戻り系回路 40とを接続する配線のうちの 少なくとも一部は、第 1の方向と垂直な第 2の方向に沿って設けられることが好ましい 。また、半導体基板上において、分配部 140と、テストモジュール 14とを接続する配 線、即ち分配部 140とタイミング供給部 60とを接続する配線のうちの少なくとも一部 は、第 1の方向と垂直な第 2の方向に沿って設けられることが好ましい。
[0113] このような構成により、信号線が多数必要な配線が、半導体基板上における横方向 又は縦方向に偏ることを防ぐことができる。半導体基板上において、同一方向の信号 線数は一定数以上作成することができないが、本例における構成によれば、横方向 及び縦方向に効率よく信号線を配分することができる。
[0114] 図 12は、複数のフリップフロップ部（186—1— 186—7、以下 186と総称する）及び 複数の選択部（188-1— 188-7、以下 188と総称する）の構成の一例を示す。図 3 に関連して説明した複数のフリップフロップ (42、 52、 62)のそれぞれは、図 12にお レ、て説明する複数のフリップフロップ部 186と同一の構成を有してよぐ図 3に関連し て説明したタイミング選択部 54、戻り信号選択部 44、及びタイミング信号選択部 64 のそれぞれは、図 12において説明する複数の選択部 188と同一の構成を有してよ レ、。
[0115] 複数のフリップフロップ部 186は縦続接続されており、それぞれのフリップフロップ 部 186は、縦続接続されたフリップフロップを有する。フリップフロップ部 186は、 入力される基準クロック、タイミング信号、フェイルタイミング信号等を受け取り、縦続 接続されたフリップフロップは、基準クロックに応じて、受け取った信号を順次次段の フリップフロップに受け渡す。
[0116] また、それぞれのフリップフロップ部 186におけるフリップフロップの縦続数は異なる ことが好ましい。例えば、それぞれのフリップフロップ部 186-mは、 2m— 1段縦続接続 されたフリップフロップを有する。そして、複数の選択部 188は、複数のフリップフロッ プ部 186と対応して設けられ、対応するフリップフロップ部 186に入力される信号、又 は対応するフリップフロップ部 186が出力する信号のいずれかを選択して、次段のフ リップフロップ部 186に供給する。それぞれの選択部 188がいずれの信号を選択す るかは、制御部 12により制御される。このような構成により、基準クロック、タイミング信 号、フェイルタイミング信号等力 所望の数のフリップフロップを通過するように、容易 に制卸すること力 Sできる。
[0117] また、戻り系回路 40、位相調整回路 50、及びタイミング供給部 60は、複数のフリツ プフロップ（42、 52、 62)のそれぞれのフリップフロップが格納した値を読み出す手 段を更に有することが好ましい。例えば、図 12に示すように、複数の論理積回路 190 を更に有してよレ、。複数の論理積回路 190は、それぞれのフリップフロップが格納し た値を受け取り、制御部 12から与えられる制御信号に応じて、それぞれのフリップフ 口ップが格納した値を制御部 12に供給する。
[0118] 図 13は、制御部 12に設けられる、複数のレジスタ部 146を制御する書込制御回路 の構成の一例を示す。書込制御回路は、複数の要求信号格納部（212 - 1一 212 - 8 、以下 212と総称する）、セレクタ 202、フリップフロップ 206、複数のフリップフロップ（ 208-1— 208— 4、以下 208と総称する）、複数の論理積回路 210、カウンタ 222、リ セット部 228、論理積回路 216、及び書込部 204を備える。
[0119] セレクタ 202は、制御部 12に設けられた複数のホストコンピュータの内部クロック（ CLKA— CLKH)の選択用に設けられ、いずれかの内部クロックを選択し、書込制御 回路用クロックとして用いる。セレクタ 202には、フリップフロップ 206から選択制御信 号が与えられ、選択制御信号に応じてレ、ずれかのクロックを選択する。
[0120] フリップフロップ 206は、フリップフロップ 206は、選択制御信号を保持している。当 該選択制御信号は、ホストコンピュータからセレクタ 202に与えられる内部クロックのう ちから、いずれかを選択させる信号である。
[0121] 複数の要求信号格納部 212は、複数のホストコンピュータに対応して設けられ、対 応するホストコンピュータからの書込要求信号を格納する。本例において、書込要求 信号とは、いずれかのレジスタ部 146のコマンドデータを書き換える旨を示す Η論理 の信号である。それぞれの要求信号格納部 212は、複数のフリップフロップ 208及び 論理積回路 210を介して書込要求信号を受け取る。複数のフリップフロップ（208-1 一 208— 3)は、書込要求信号に同期しているクロックと、書込制御回路用クロックとが 一致していないために生じるメタステーブルを除去する。従って、入力される書込要 求信号の周期は、内部クロック（CLKA— CLKH)の周期よりも長くする必要がある。
[0122] また、フリップフロップ 208— 4及び論理積回路 210は、与えられる書込制御信号の 立ち上がりエッジから、選択された内部クロックの 1サイクルの間だけ、書込制御信号 を対応する要求信号格納部 212に供給するために設けられる。
[0123] ホスト選択部 214は、複数の要求信号格納部 212を順次選択し、選択した要求信 号格納部 212が格納している格納データを受け取り、出力する。カウンタ 222は、複 数の要求信号格納部 212を示す複数のホスト特定信号を順次生成し、ホスト選択部 214に供給し、ホスト選択部 214は、順次受け取るホスト特定信号で特定される要求 信号格納部 212を順次選択する。カウンタ 222は、例えば零から、複数の要求信号 格納部 212の数の 2倍の数までの 2進数を順次生成し、生成した 2進数から最下位ビ ットを除去したデータを、ホスト特定信号として出力する。本例においては、書込制御 回路は 8個の要求信号格納部 212を備えており、カウンタ 222は、 0000— 1111まで の 2進数を昇順に順次生成する。
[0124] また、ホスト選択部 214は、それぞれのホストコンピュータから、書込要求信号に対 応して書き込むべきコマンドデータ（CS— ST1— CS— ST8)、及びコマンドデータを 書き込むべきレジスタ部 146を特定するレジスタ部特定データ（WDT— ST1— WD T_ST8)を受け取り、選択した要求信号格納部 212に対応するホストコンピュータか ら受け取ったコマンドデータ及びレジスタ部特定データを、書込部 204に供給する。
[0125] 書込部 204は、ホスト選択部 214が出力した格納データ、レジスタ部 146に書き込 むべきコマンドデータ、及びコマンドデータを書き込むべきレジスタ部 146を特定する レジスタ部特定データを受け取り、受け取った格納データが書込要求信号である場 合に、レジスタ部特定データで特定されるレジスタ部 146に、コマンドデータを書き込 フロップ 218は、レジスタ部特定データで特定されるレジスタ部 146にコマンドデータ を供給し、フリップフロップ 220は、レジスタ部 146への書込を許可するライトイネーブ ル信号を出力する。
[0126] リセット部 228は、ホスト選択部 214が受け取った格納データ力 書込要求信号で ある場合に、ホスト選択部 214が選択した要求信号格納部 212が格納している書込 要求信号をリセットする。例えば、リセット部 228は、複数の要求信号格納部 212が格 納してレ、る複数の格納データ、及びカウンタ部が生成するホスト特定信号を受け取り 、ホスト特定信号に応じた要求信号格納部 212が格納している格納データが、書込 要求信号である場合に、ホスト特定信号で特定される要求信号格納部 212が格納し てレ、る書込要求信号をリセットする。
[0127] リセット部 228は、セレクタ 224及び論理積回路 226を有する。セレクタ 224は、複 数の要求信号格納部 212が格納している格納データをそれぞれのビットとした 8ビッ トの信号を受け取り、受け取った信号において、ホスト特定信号で特定されるビットが H論理である場合に、当該ビットのみを H論理としたリセット信号を論理積回路 226に 供給する。論理積回路 226は、カウンタ 222が生成した 2進数の最下位ビットを受け 取り、カウンタ 222が生成した 2進数の最下位ビットが H論理である場合に、リセット信 号を要求信号格納部 212に供給し、 H論理を示すリセット信号のビットの位置に応じ た要求信号格納部 212をリセットする。
[0128] また、論理積回路 216は、カウンタ 222が生成した 2進数の最下位ビットが H論理を 示す場合に、ホスト選択部 214が出力した格納データを、書込部 204のフリップフロ ップ 220に供給する。
[0129] 本例における書込制御回路によれば、それぞれのレジスタ部 146のコマンドデータ を効率よく書き換えることができる。また、複数のホストコンピュータのいずれ力らもレ ジスタ部 146のコマンドデータを書き換えることができるため、複数のホストコンビユー タでレジスタ部 146を共有して使用することができる。例えば、試験毎に、それぞれの レジスタ部 146をいずれのホストコンピュータが使用するかを割り当てることができ、 試験装置 100のレジスタ素子の数を低減することができる。
[0130] 以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実 施の形態に記載の範囲には限定されなレ、。上記実施の形態に、多様な変更または 改良を加えることが可能であることが当業者に明らかである。その様な変更または改 良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から 明らかである。 産業上の利用可能性
本発明によれば、与えられるタイミング信号に応じて第 1タイミング信号を出力する 主信号供給部と、主信号供給部を介して与えられるタイミング信号に応じて第 2タイミ ング信号を出力する従信号供給部とを備える場合に、それぞれの信号供給部に与え られるタイミング信号の位相のバラツキを調整することができる。

Claims

請求の範囲
[1] 電子デバイスを試験する試験装置であって、
前記電子デバイスの試験に用いる試験パターンを、前記電子デバイスに供給する テストモジユー/レと、
前記テストモジュールが前記試験パターンを前記電子デバイスに供給するタイミン グを制御するための第 1タイミング信号を、与えられるタイミング信号の位相に応じて 生成し、前記テストモジュールの予め定められた 1又は複数のピンに供給する主信号 供給部と、
前記主信号供給部から前記タイミング信号を受け取り、前記テストモジュールが前 記試験パターンを前記電子デバイスに供給するタイミングを制御するための第 2タイミ ング信号を、前記主信号供給部から受け取った前記タイミング信号の位相に応じて 生成し、前記テストモジュールのピンのうち、前記主信号供給部とは異なる 1又は複 数のピンに供給する従信号供給部と
を備え、
前記従信号供給部は、前記主信号供給部から受け取った前記タイミング信号を遅 延させることにより、主信号供給部が前記第 1タイミング信号を出力するタイミングと、 従信号供給部が前記第 2タイミング信号を出力するタイミングとを略同一とする位相 調整回路を有する
試験装置。
[2] 基準クロックを生成する基準クロック生成部を更に備え、
前記位相調整回路は、
前記主信号供給部から前記タイミング信号を受け取り、前記基準クロック生成部が 生成した前記基準クロックに応じて、前記タイミング信号を順次受け渡す縦続接続さ れた複数のフリップフロップと、
それぞれの前記フリップフロップが出力する前記タイミング信号を受け取り、受け取 つた複数の前記タイミング信号のうち、いずれ力を選択して前記第 2タイミング信号と して出力するタイミング選択部と
を更に有し、 前記試験装置は、前記タイミング選択部カ^、ずれの前記タイミング信号を選択する 力を制御して、主信号供給部が前記第 1タイミング信号を出力するタイミングと、従信 号供給部が前記第 2タイミング信号を出力するタイミングとを略同一とする制御部を更 に備える
請求項 1に記載の試験装置。
[3] 前記位相調整回路は、前記主信号供給部から受け取った前記タイミング信号を遅 延させる位相調整用可変遅延回路を有し、
前記制御部は、前記位相調整用可変遅延回路の遅延量を順次変化させ、当該タ イミング信号の値が変化するタイミング力 いずれかの前記複数のフリップフロップが 前記タイミング信号の値を取り込むタイミングと略同一となる前記位相調整用可変遅 延回路の遅延量を検出し、検出した前記遅延量から前記基準クロックの略半周期ず れた遅延量に、前記位相調整用可変遅延回路の遅延量を設定する
請求項 2に記載の試験装置。
[4] 前記制御部は、前記タイミング信号を生成し、
前記主信号供給部及び前記従信号供給部は、同一の構成を有する回路であって 前記主信号供給部及び前記従信号供給部は、前記位相調整用可変遅延回路が 遅延させた前記タイミング信号、又は前記制御部が生成した前記タイミング信号のレ、 ずれを前記複数のフリップフロップに供給するかを選択する主従選択部を更に有し、 前記制御部は、前記主信号供給部及び前記従信号供給部が、前記主信号供給部 又は前記従信号供給部のいずれとして機能するかに基づいて、前記主従選択部に いずれの前記タイミング信号を選択させるかを制御する
請求項 3に記載の試験装置。
[5] 前記制御部は、
前記主信号供給部の前記タイミング選択部に、予め定められた前記フリップフロッ プが出力する前記タイミング信号を、前記第 1タイミング信号として選択させ、 前記従信号供給部の前記タイミング選択部がいずれの前記タイミング信号を選択 するかを制御して、主信号供給部が前記第 1タイミング信号を出力するタイミングと、 従信号供給部が前記第 2タイミング信号を出力するタイミングとを略同一とする 請求項 4に記載の試験装置。
前記制御部は、前記主信号供給部の前記タイミング選択部に、縦続接続された前 記複数のフリップフロップのうち、略中央に設けられた前記フリップフロップが出力す る前記タイミング信号を、前記第 1タイミング信号として選択させる
請求項 5に記載の試験装置。
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