JP2537548B2 - 集積回路試験装置 - Google Patents
集積回路試験装置Info
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- JP2537548B2 JP2537548B2 JP1021745A JP2174589A JP2537548B2 JP 2537548 B2 JP2537548 B2 JP 2537548B2 JP 1021745 A JP1021745 A JP 1021745A JP 2174589 A JP2174589 A JP 2174589A JP 2537548 B2 JP2537548 B2 JP 2537548B2
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- Japan
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- phase
- test
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、集積回路（IC）の機能及び性能を試験す
るための集積回路試験装置（ICテスタ）に関するもので
ある。
るための集積回路試験装置（ICテスタ）に関するもので
ある。
従来、集積回路試験装置の理想的な構成としては、第
２図に示すようなパーピンアーキテクチャ方式によるも
のが考えられている。図示のICテスタは、被験IC、即
ち、被測定デバイス（DUT）のピン数ｎ（図示例におい
てはｎ＝512）と同数のそれぞれ本体部１及びテストヘ
ッド（ピンエレクトロニクス）部２よりなるパーピンテ
ストボードTBi（ｉ＝１〜ｎ）、DUTを装着するDUTボー
ド３、ミニコンピュータ22及びコントローラ23等で構成
されている。
２図に示すようなパーピンアーキテクチャ方式によるも
のが考えられている。図示のICテスタは、被験IC、即
ち、被測定デバイス（DUT）のピン数ｎ（図示例におい
てはｎ＝512）と同数のそれぞれ本体部１及びテストヘ
ッド（ピンエレクトロニクス）部２よりなるパーピンテ
ストボードTBi（ｉ＝１〜ｎ）、DUTを装着するDUTボー
ド３、ミニコンピュータ22及びコントローラ23等で構成
されている。
各パーピンテストボードTBiの本体部１は、インヒビ
ット制御回路４、アドレス制御回路５、パターンフォー
マッタ６、タイミング発生器７、サンプリング回路８、
マスク発生器９、データコンパレータ10、期待値発生器
11及びメモリ12等で構成されており、テストヘッド部２
は駆動回路13、VH（ハイレベル電圧）基準電源14、VL
（ローレベル電圧）基準電源15、トライステート出力回
路16、DC（直流）テスト出力回路17、較正出力回路18、
電子負荷回路19、レベルコンパレータ20、VTH（スレッ
シュホルド電圧）基準電源21等で構成されている。
ット制御回路４、アドレス制御回路５、パターンフォー
マッタ６、タイミング発生器７、サンプリング回路８、
マスク発生器９、データコンパレータ10、期待値発生器
11及びメモリ12等で構成されており、テストヘッド部２
は駆動回路13、VH（ハイレベル電圧）基準電源14、VL
（ローレベル電圧）基準電源15、トライステート出力回
路16、DC（直流）テスト出力回路17、較正出力回路18、
電子負荷回路19、レベルコンパレータ20、VTH（スレッ
シュホルド電圧）基準電源21等で構成されている。
コントローラ23はミニコンピュータ22により設定され
る各DUTに応じた試験プログラムに従い各パーピンテス
トボードTBiを制御して、DUTの各ピンに試験パターン信
号を入力させ、これに対するDUTの応答を期待値と比較
する。その結果はミニコンピュータ22に取り込まれ、評
価が行われる。
る各DUTに応じた試験プログラムに従い各パーピンテス
トボードTBiを制御して、DUTの各ピンに試験パターン信
号を入力させ、これに対するDUTの応答を期待値と比較
する。その結果はミニコンピュータ22に取り込まれ、評
価が行われる。
しかしながら、このようなパーピンアーキテクチャに
よる理想的構成のICテスタを製品化するのは、パーピン
テストボードTBiの必要数がDUTのピン数に応じて尨大に
なり（上記例においては512枚）、製品が非常にコスト
高、大型になるため、現実には不可能である。そこで、
ICテスタの製品コストの低減と小型化を達成するため、
機能に制限を持たせるシェアードリソース化の方向が考
えられてきた。
よる理想的構成のICテスタを製品化するのは、パーピン
テストボードTBiの必要数がDUTのピン数に応じて尨大に
なり（上記例においては512枚）、製品が非常にコスト
高、大型になるため、現実には不可能である。そこで、
ICテスタの製品コストの低減と小型化を達成するため、
機能に制限を持たせるシェアードリソース化の方向が考
えられてきた。
このシェアードリソース化では、例えばインヒビット
メモリ、発生ベクタメモリ、期待値ベクタメモリ、マス
クメモリ等を縮小することが考えられるが、これらのメ
モリの縮小はテスタの仕様（ユーザが必要とする容量）
によって決まるものであるから、理想的なパーピンアー
キテクチャでこのような機能制限を行ってもコスト高、
大型化の問題を基本的に解決することはできない。
メモリ、発生ベクタメモリ、期待値ベクタメモリ、マス
クメモリ等を縮小することが考えられるが、これらのメ
モリの縮小はテスタの仕様（ユーザが必要とする容量）
によって決まるものであるから、理想的なパーピンアー
キテクチャでこのような機能制限を行ってもコスト高、
大型化の問題を基本的に解決することはできない。
このとき、DCテスト機能の縮小あるいはキャリブレー
ション（較正）機能の削除も考えられるが、DCテスト機
能を縮小するとスループット（単位時間当たりのIC試験
個数）が低くなるし、キャリブレーション機能を削除す
るとテスタ自体の精度が悪くなる。
ション（較正）機能の削除も考えられるが、DCテスト機
能を縮小するとスループット（単位時間当たりのIC試験
個数）が低くなるし、キャリブレーション機能を削除す
るとテスタ自体の精度が悪くなる。
また、テストヘッドをテスタ本体部と一体化すること
も考えられるが、これではウェーハテスト及びファイナ
ルテスト等における被測定デバイスの形態による汎用性
が小さくなる。
も考えられるが、これではウェーハテスト及びファイナ
ルテスト等における被測定デバイスの形態による汎用性
が小さくなる。
そのため、タイミングクロック及びレベル（ドライバ
ー出力レベル、判定基準レベル）の相数を縮小する（パ
ーピンアーキテクチャテスタでは１ピン単位で設定が可
能であったものをグループ化して相数を縮小する）等の
機能を縮小することが考えられており、現在用いられて
いる一般的なICテスタでは、上記の最後に述べたタイミ
ングクロック及びレベル相をグループ化し、これらの相
数を減らして構成されたものが多く見られる。
ー出力レベル、判定基準レベル）の相数を縮小する（パ
ーピンアーキテクチャテスタでは１ピン単位で設定が可
能であったものをグループ化して相数を縮小する）等の
機能を縮小することが考えられており、現在用いられて
いる一般的なICテスタでは、上記の最後に述べたタイミ
ングクロック及びレベル相をグループ化し、これらの相
数を減らして構成されたものが多く見られる。
このような考え方に基づくICテスタの典型的な構成の
一例を第３図に示す。第３図の例は、それぞれｍ相のタ
イミングクロックCLKj及びレベル出力Lj（ｊ＝１〜ｍ）
を発生するタイミング相部31及びレベル相部32をテスタ
本体部に設け、DUTの各ピン毎のピンエレクトロニクス
部33にデジタルセレクタ34及びアナログセレクタ35を設
けて、プログラムにより試験パターンに応じてデジタル
セレクタ34及びアナログセレクタ35を制御することによ
りDUTボードの各ピンにタイミングクロックCLKj及びレ
ベル出力Ljを選択的に供給するようになっている。
一例を第３図に示す。第３図の例は、それぞれｍ相のタ
イミングクロックCLKj及びレベル出力Lj（ｊ＝１〜ｍ）
を発生するタイミング相部31及びレベル相部32をテスタ
本体部に設け、DUTの各ピン毎のピンエレクトロニクス
部33にデジタルセレクタ34及びアナログセレクタ35を設
けて、プログラムにより試験パターンに応じてデジタル
セレクタ34及びアナログセレクタ35を制御することによ
りDUTボードの各ピンにタイミングクロックCLKj及びレ
ベル出力Ljを選択的に供給するようになっている。
図から明らかなように、これらのタイミング相部31及
びレベル相部32の各相は全てのピンのピンエレクトロニ
クス部33に接続されていて、各タイミングクロックCLKj
及びレベル出力Ljはいくつかのピンで共通に使用するこ
とができる。
びレベル相部32の各相は全てのピンのピンエレクトロニ
クス部33に接続されていて、各タイミングクロックCLKj
及びレベル出力Ljはいくつかのピンで共通に使用するこ
とができる。
このように、第３図の構成のICテスタにあっては、タ
イミングクロック及びレベル出力を相によっていくつか
のグループ（図示例においてはｍグループ）にまとめ、
ピン間でリソースを共用することによって製品コストの
低減と小型化を達成しようとしている。
イミングクロック及びレベル出力を相によっていくつか
のグループ（図示例においてはｍグループ）にまとめ、
ピン間でリソースを共用することによって製品コストの
低減と小型化を達成しようとしている。
しかしながら、タイミングクロック及びレベル出力相
のグループ化という考え方に基づく上記のような従来技
術の集積回路試験装置においても、試験仕様（ユーザー
仕様）が大きく、タイミングクロック及びレベル出力の
相数が増えると、各ピン用のピンエレクトロニクス部へ
の配線量が増大し（第３図の例ではｍ×ピン数）、タイ
ミング相部及びレベル相部から出力される相を試験パタ
ーンに応じて選択するためのセレクタ回路も大きくな
る。その結果、ICテスタの装置自体が大型化し、コスト
も高くなる。
のグループ化という考え方に基づく上記のような従来技
術の集積回路試験装置においても、試験仕様（ユーザー
仕様）が大きく、タイミングクロック及びレベル出力の
相数が増えると、各ピン用のピンエレクトロニクス部へ
の配線量が増大し（第３図の例ではｍ×ピン数）、タイ
ミング相部及びレベル相部から出力される相を試験パタ
ーンに応じて選択するためのセレクタ回路も大きくな
る。その結果、ICテスタの装置自体が大型化し、コスト
も高くなる。
また、特に、タイミングクロックは高速動作をするた
め、各タイミングクロック相間の干渉（ピン数に応じて
配線量が増大するため、過密状態になる）と、ケーブル
による相間のディレー時間のずれ（スキュー）が生じ
て、ICテスタの精度が低下すると共にテスタの設定が困
難になる等の問題が生じる。
め、各タイミングクロック相間の干渉（ピン数に応じて
配線量が増大するため、過密状態になる）と、ケーブル
による相間のディレー時間のずれ（スキュー）が生じ
て、ICテスタの精度が低下すると共にテスタの設定が困
難になる等の問題が生じる。
そこで、この発明の課題は、タイミングクロック及び
レベル出力の相数とピンエレクトロニクス部の各ピンの
配線本数を減らすことにより各相間の干渉を抑え、か
つ、セレクタ回路が不要で、装置の小型化及びコスト低
減を達成することが可能な集積回路試験装置を提供する
ことにある。
レベル出力の相数とピンエレクトロニクス部の各ピンの
配線本数を減らすことにより各相間の干渉を抑え、か
つ、セレクタ回路が不要で、装置の小型化及びコスト低
減を達成することが可能な集積回路試験装置を提供する
ことにある。
〔課題を解決するための手段〕 上記の課題を達成するため、この発明では、タイミン
グクロック入力及びレベル入力を有し、その各入力がそ
れぞれ、タイミングクロックCLKK（Ｋ＝１〜ｌ）及びレ
ベル出力LK（Ｋ＝１〜ｌ）を発生するタイミング相部及
びレベル相部と接続され、それらの発生するタイミング
クロックCLKK（Ｋ＝１〜ｌ）及びレベル出力LK（Ｋ＝１
〜ｌ）から所定の試験パターン信号を出力する複数のピ
ンエレクトロニクスユニットからなるピンエレクトロニ
クス部を、被測定デバイスDUTを装着するDUTボードの各
ピンとそれぞれ接続し、その各試験パターン信号に対す
る被測定デバイスDUTの応答出力を所定の期待値と比較
してその比較結果に基づき被測定デバイスDUTを評価す
る集積回路試験装置であって、上記タイミング相部及び
レベル相部が前記ピンエレクトロニクスユニットと対応
させて設けられるとともに、前記ピンエレクトロニクス
ユニットがタイミング相部及びレベル相部によって入力
される共通のタイミングクロックCLKK（Ｋ＝１〜ｌ）及
びレベル出力LK（Ｋ＝１〜ｌ）から作成する試験パター
ン信号の入力されるDUTボードの各ピンと接続されてい
る構成を採用したのである。
グクロック入力及びレベル入力を有し、その各入力がそ
れぞれ、タイミングクロックCLKK（Ｋ＝１〜ｌ）及びレ
ベル出力LK（Ｋ＝１〜ｌ）を発生するタイミング相部及
びレベル相部と接続され、それらの発生するタイミング
クロックCLKK（Ｋ＝１〜ｌ）及びレベル出力LK（Ｋ＝１
〜ｌ）から所定の試験パターン信号を出力する複数のピ
ンエレクトロニクスユニットからなるピンエレクトロニ
クス部を、被測定デバイスDUTを装着するDUTボードの各
ピンとそれぞれ接続し、その各試験パターン信号に対す
る被測定デバイスDUTの応答出力を所定の期待値と比較
してその比較結果に基づき被測定デバイスDUTを評価す
る集積回路試験装置であって、上記タイミング相部及び
レベル相部が前記ピンエレクトロニクスユニットと対応
させて設けられるとともに、前記ピンエレクトロニクス
ユニットがタイミング相部及びレベル相部によって入力
される共通のタイミングクロックCLKK（Ｋ＝１〜ｌ）及
びレベル出力LK（Ｋ＝１〜ｌ）から作成する試験パター
ン信号の入力されるDUTボードの各ピンと接続されてい
る構成を採用したのである。
このように構成される集積回路試験装置では、被測定
デバイスの試験に用いられる試験パターン信号が全て異
なるタイミングと異なるレベルに基づいて作成されたも
のではなく、従来例でも述べたように、ピンエレクトロ
ニクスで用いられるタイミングクロックCLKK（Ｋ＝１〜
ｌ）及びレベル出力LK（Ｋ＝１〜ｌ）はいくつかのピン
エレクトロニクスで共通に使用することができる。
デバイスの試験に用いられる試験パターン信号が全て異
なるタイミングと異なるレベルに基づいて作成されたも
のではなく、従来例でも述べたように、ピンエレクトロ
ニクスで用いられるタイミングクロックCLKK（Ｋ＝１〜
ｌ）及びレベル出力LK（Ｋ＝１〜ｌ）はいくつかのピン
エレクトロニクスで共通に使用することができる。
そのため、このように共通のタイミングクロックCLKK
（Ｋ＝１〜ｌ）及びレベル出力LK（Ｋ＝１〜ｌ）が入力
されるピンエレクトロニクスをまとめてピンエレクトロ
ニクスユニットとし、そのピンエレクトロニクスをまと
めたピンエレクトロニクスユニットに対してタイミング
相部及びレベル相部を一対一に対応させて設ければ、被
測定デバイスの試験パターン信号作成に必要なタイミン
グクロック及びレベル出力を供給することができるの
で、各ピンエレクトロニクスごとのセレクタ回路が不要
となり、タイミングクロック相及びレベル相の各相とピ
ンエレクトロニクス部を結ぶ配線の本数を減らすことが
できる。このことから、信号間の干渉を少なくし、ま
た、試験装置の小型化及びコストの低減を図ることがで
きる。
（Ｋ＝１〜ｌ）及びレベル出力LK（Ｋ＝１〜ｌ）が入力
されるピンエレクトロニクスをまとめてピンエレクトロ
ニクスユニットとし、そのピンエレクトロニクスをまと
めたピンエレクトロニクスユニットに対してタイミング
相部及びレベル相部を一対一に対応させて設ければ、被
測定デバイスの試験パターン信号作成に必要なタイミン
グクロック及びレベル出力を供給することができるの
で、各ピンエレクトロニクスごとのセレクタ回路が不要
となり、タイミングクロック相及びレベル相の各相とピ
ンエレクトロニクス部を結ぶ配線の本数を減らすことが
できる。このことから、信号間の干渉を少なくし、ま
た、試験装置の小型化及びコストの低減を図ることがで
きる。
以下、第１図に示すこの発明の集積回路試験装置の一
実施例について説明する。
実施例について説明する。
図示の集積回路試験装置は、タイミング相部41、レベ
ル相部42、基準タイミング発生器43、入出力処理部44等
よりなる本体部40、ｌ個（ｌは正の整数）のピンエレク
トロニクスユニットPEK（ｋ＝１〜ｌ）よりなるピンエ
レクトロニクス部45、被測定デバイスDUTを装着するDUT
ボード46、ミニコンピュータやパーソナルコンピュータ
等のホストコンピュータ47、及びテスタコントローラ48
等で構成されている。
ル相部42、基準タイミング発生器43、入出力処理部44等
よりなる本体部40、ｌ個（ｌは正の整数）のピンエレク
トロニクスユニットPEK（ｋ＝１〜ｌ）よりなるピンエ
レクトロニクス部45、被測定デバイスDUTを装着するDUT
ボード46、ミニコンピュータやパーソナルコンピュータ
等のホストコンピュータ47、及びテスタコントローラ48
等で構成されている。
前記DUTボード46の入力ピンＰは、同じタイミングク
ロックCLKK（Ｋ＝１〜ｌ）及びレベル出力LK（Ｋ＝１〜
ｌ）による波形で作成される試験パターンで駆動される
ピンＰ同士をそれぞれ１グループとしてｌ個のグループ
にまとめられ、その各グループの入力ピンＰは各々の試
験パターンを発生するのピンエレクトロニクスユニット
PEKに共通、つまり、同じように接続されている。
ロックCLKK（Ｋ＝１〜ｌ）及びレベル出力LK（Ｋ＝１〜
ｌ）による波形で作成される試験パターンで駆動される
ピンＰ同士をそれぞれ１グループとしてｌ個のグループ
にまとめられ、その各グループの入力ピンＰは各々の試
験パターンを発生するのピンエレクトロニクスユニット
PEKに共通、つまり、同じように接続されている。
前記各ピンエレクトロニクスユニットPEKは、タイミ
ングクロック入力及びレベル入力を有し、それぞれピン
エレクトロニクスユニットPEKと対応して設けられた本
体部40のタイミング相部41のタイミングクロックCLKKと
レベル相部42のレベル出力LKと接続されている。
ングクロック入力及びレベル入力を有し、それぞれピン
エレクトロニクスユニットPEKと対応して設けられた本
体部40のタイミング相部41のタイミングクロックCLKKと
レベル相部42のレベル出力LKと接続されている。
前記本体部40のタイミング相部41は、基準タイミング
発生器43からの基準タイミングクロック信号に基づきｌ
相のタイミングクロックCLKKを発生し、また、レベル相
部42もｌ相のレベル出力LKを発生する。
発生器43からの基準タイミングクロック信号に基づきｌ
相のタイミングクロックCLKKを発生し、また、レベル相
部42もｌ相のレベル出力LKを発生する。
このため、各ピンエレクトロニクスユニットPEKは、
セレクタ回路を介さずにタイミングクロックCLKK及びレ
ベル出力LKが供給されるようになっており、各ピンエレ
クトロニクスユニットPEKは、これらのタイミングクロ
ックCLKK及びレベル出力LKによってそれぞれ所定の波形
の試験パターンを編成し、これらの各試験パターンを上
記の如くまとめられたDUTボード46のそれぞれ対応する
グループの入力ピンＰに共通、つまり、同じように供給
する。
セレクタ回路を介さずにタイミングクロックCLKK及びレ
ベル出力LKが供給されるようになっており、各ピンエレ
クトロニクスユニットPEKは、これらのタイミングクロ
ックCLKK及びレベル出力LKによってそれぞれ所定の波形
の試験パターンを編成し、これらの各試験パターンを上
記の如くまとめられたDUTボード46のそれぞれ対応する
グループの入力ピンＰに共通、つまり、同じように供給
する。
すなわち、実施例の場合、タイミングクロックCLKKの
発生相数はピンエレクトロニクスユニットPEK（ｋ＝１
〜ｌ）の個数に合わせてｌ相でよく、従来のものに比べ
て少なくできる。同様に、レベル相部42もｌ相のレベル
出力LKを発生するものでよい。また、この集積回路試験
装置にあってテスタコントローラ48はホストコンピュー
タ47により設定される各DUTに応じた試験プログララム
に従い本体部40の動作を制御する。即ち、本体部40はテ
スタコントローラ48の指令を入出力処理部44により処理
して前述した如くタイミング相部41及びレベル相部42よ
りタイミングクロックCLKK及びレベル出力LKを発生させ
るが、入出力処理部44は本願発明と直接的な関係はない
ので、その詳細な説明は省く。
発生相数はピンエレクトロニクスユニットPEK（ｋ＝１
〜ｌ）の個数に合わせてｌ相でよく、従来のものに比べ
て少なくできる。同様に、レベル相部42もｌ相のレベル
出力LKを発生するものでよい。また、この集積回路試験
装置にあってテスタコントローラ48はホストコンピュー
タ47により設定される各DUTに応じた試験プログララム
に従い本体部40の動作を制御する。即ち、本体部40はテ
スタコントローラ48の指令を入出力処理部44により処理
して前述した如くタイミング相部41及びレベル相部42よ
りタイミングクロックCLKK及びレベル出力LKを発生させ
るが、入出力処理部44は本願発明と直接的な関係はない
ので、その詳細な説明は省く。
この実施例は、以上のように構成されており、いま、
ピンエレクトロニクスユニットPEKに入力されるタイミ
ングクロックCLKK及びレベル出力LKは、各ピンエレクト
ロニクスごとのセレクタ回路を省き、タイミング相部41
及びレベル相部42とピンエレクトロニクス部45を結ぶ配
線数を減少させたため、信号間の干渉が低減されたもの
となっており、各ピンエレクトロニクスユニットPEKは
この信号によってそれぞれ試験パターン信号を出力す
る。
ピンエレクトロニクスユニットPEKに入力されるタイミ
ングクロックCLKK及びレベル出力LKは、各ピンエレクト
ロニクスごとのセレクタ回路を省き、タイミング相部41
及びレベル相部42とピンエレクトロニクス部45を結ぶ配
線数を減少させたため、信号間の干渉が低減されたもの
となっており、各ピンエレクトロニクスユニットPEKは
この信号によってそれぞれ試験パターン信号を出力す
る。
このように、編成される各試験パターン信号はそれぞ
れDUTボード46の各入力ピンＰに共通、つまり、同じよ
うに供給され、これらの試験パターン信号に対するDUT
の応答が出力ピンより各ピンエレクトロニクスユニット
PEKを介して取り込まれ、入出力処理部44でそれぞれ所
定の期待値と比較される。
れDUTボード46の各入力ピンＰに共通、つまり、同じよ
うに供給され、これらの試験パターン信号に対するDUT
の応答が出力ピンより各ピンエレクトロニクスユニット
PEKを介して取り込まれ、入出力処理部44でそれぞれ所
定の期待値と比較される。
その結果はホストコンピュータ47に取り込まれ、これ
に基づいてDUTの評価が行なわれる。
に基づいてDUTの評価が行なわれる。
この発明は、以上のように構成し、タイミング相部及
びレベル相部が前記ピンエレクトロニクス ユニットと
対応させて設けられるとともに、前記ピンエレクトロニ
クスユニットがタイミング相部及びレベル相部によって
入力される共通のタイミングクロックCLKK及びレベル出
力LKから作成する試験パターン信号の入力されるDUTボ
ードの各ピンと接続されるようにしたことにより、従来
のシェアードリソース化技術における各ピン毎のセレク
タ回路が不要となり、またタイミングクロック相及びレ
ベル相の各相とピンエレクトロニクス部を結ぶ配線の本
数を大幅に減らすことができる。
びレベル相部が前記ピンエレクトロニクス ユニットと
対応させて設けられるとともに、前記ピンエレクトロニ
クスユニットがタイミング相部及びレベル相部によって
入力される共通のタイミングクロックCLKK及びレベル出
力LKから作成する試験パターン信号の入力されるDUTボ
ードの各ピンと接続されるようにしたことにより、従来
のシェアードリソース化技術における各ピン毎のセレク
タ回路が不要となり、またタイミングクロック相及びレ
ベル相の各相とピンエレクトロニクス部を結ぶ配線の本
数を大幅に減らすことができる。
従って、各相信号間の干渉を減殺することができる
上、装置の小型化及びコスト削減を達成することがで
き、製造過程及び調整過程の時間を著しく短縮すること
ができる等の優れた効果をあげることができる。
上、装置の小型化及びコスト削減を達成することがで
き、製造過程及び調整過程の時間を著しく短縮すること
ができる等の優れた効果をあげることができる。
第１図はこの発明による集積回路試験装置の一実施例の
ブロック図、第２図は従来技術のパーピンアーキテクチ
ャ方式による集積回路試験装置の一例のブロック図、第
３図は従来のシェアードリソース方式による集積回路試
験装置の一例の説明図である。 40……本体部、41……タイミング相部、42……レベル相
部、43……基準タイミング発生器、44……入出力処理
部、45……ピンエレクトロニクス部、46……DUTボー
ド、47……ホストコンピュータ、48……テスタコントロ
ーラ、DUT……被測定デバイス、PEK（ｋ＝１〜ｌ）……
ピンエレクトロニクスユニット。
ブロック図、第２図は従来技術のパーピンアーキテクチ
ャ方式による集積回路試験装置の一例のブロック図、第
３図は従来のシェアードリソース方式による集積回路試
験装置の一例の説明図である。 40……本体部、41……タイミング相部、42……レベル相
部、43……基準タイミング発生器、44……入出力処理
部、45……ピンエレクトロニクス部、46……DUTボー
ド、47……ホストコンピュータ、48……テスタコントロ
ーラ、DUT……被測定デバイス、PEK（ｋ＝１〜ｌ）……
ピンエレクトロニクスユニット。
Claims (1)
- 【請求項１】タイミングクロック入力及びレベル入力を
有し、その各入力がそれぞれ、タイミングクロックCLKK
（Ｋ＝１〜ｌ）及びレベル出力LK（Ｋ＝１〜ｌ）を発生
するタイミング相部41及びレベル相部42と接続され、そ
れらの発生するタイミングクロックCLKK（Ｋ＝１〜ｌ）
及びレベル出力LK（Ｋ＝１〜ｌ）から所定の試験パター
ン信号を出力する複数のピンエレクトロニクスユニット
PEK（Ｋ＝１〜ｌ）からなるピンエレクトロニクス部45
を、被測定デバイスDUTを装着するDUTボード46の各ピン
Ｐとそれぞれ接続し、その各試験パターン信号に対する
被測定デバイスDUTの応答出力を所定の期待値と比較し
てその比較結果に基づき被測定デバイスDUTを評価する
集積回路試験装置であって、 上記タイミング相部41及びレベル相部42が前記ピンエレ
クトロニクスユニットPEK（Ｋ＝１〜ｌ）と対応して設
けられるとともに、前記ピンエレクトロニクスユニット
PEK（Ｋ＝１〜ｌ）がタイミング相部41及びレベル相部4
2によって入力される共通のタイミングクロックCLK
K（Ｋ＝１〜ｌ）及びレベル出力LK（Ｋ＝１〜ｌ）から
作成する試験パターン信号の入力されるDUTボード46の
各ピンＰと接続されていることを特徴とする集積回路試
験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1021745A JP2537548B2 (ja) | 1989-01-30 | 1989-01-30 | 集積回路試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1021745A JP2537548B2 (ja) | 1989-01-30 | 1989-01-30 | 集積回路試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02201180A JPH02201180A (ja) | 1990-08-09 |
| JP2537548B2 true JP2537548B2 (ja) | 1996-09-25 |
Family
ID=12063612
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1021745A Expired - Lifetime JP2537548B2 (ja) | 1989-01-30 | 1989-01-30 | 集積回路試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2537548B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011242338A (ja) * | 2010-05-20 | 2011-12-01 | Advantest Corp | 試験装置 |
-
1989
- 1989-01-30 JP JP1021745A patent/JP2537548B2/ja not_active Expired - Lifetime
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| Publication number | Publication date |
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| JPH02201180A (ja) | 1990-08-09 |
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