JP2598580Y2 - Ｉｃ試験装置 - Google Patents
Ｉｃ試験装置Info
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- JP2598580Y2 JP2598580Y2 JP1991100370U JP10037091U JP2598580Y2 JP 2598580 Y2 JP2598580 Y2 JP 2598580Y2 JP 1991100370 U JP1991100370 U JP 1991100370U JP 10037091 U JP10037091 U JP 10037091U JP 2598580 Y2 JP2598580 Y2 JP 2598580Y2
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- Japan
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- waveform
- generator
- control clock
- clock
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- Tests Of Electronic Circuits (AREA)
Description
【０００１】
【産業上の利用分野】この考案は各種のＩＣを試験する
ＩＣ試験装置に関する。
ＩＣ試験装置に関する。
【０００２】
【従来の技術】図２に従来のＩＣ試験装置の概略の構成
を示す。図中１００はタイミング発生器、２００はパタ
ーン発生器、３００は波形発生器、４００はＩ／Ｏコン
トローラ、５００はドライバ、６００は被試験ＩＣをそ
れぞれ示す。タイミング発生器１００は被試験ＩＣ６０
０の各端子ピンに対して共通に使われる。つまり例えば
クロックＡ及びＢは１〜１６の異なる相の波形制御用ク
ロックＡ1 〜Ａ16とＢ1 〜Ｂ16を発生する。各相の波形
制御用クロックＡ1 〜Ａ16及びＢ1 〜Ｂ16は被試験ＩＣ
６００の各端子ピンＰ1 〜ＰN に配分されて適宜に利用
される。これら波形制御用クロックＡとＢは波形発生器
３００に入力される。この波形発生器３００ではパター
ン発生器２００から出力されるパターンデータを実波形
を持つ試験パターン信号ＰA に変換して出力する。クロ
ックＡはこの実波形を持つ試験パターン信号ＰA の立上
りのタイミングを規定し、クロックＢは試験パターン信
号ＰA の立下りのタイミングを規定するクロックとして
利用される。試験パターン信号ＰA はドライバ５００を
通じて被試験ＩＣ６００に与えられる。
を示す。図中１００はタイミング発生器、２００はパタ
ーン発生器、３００は波形発生器、４００はＩ／Ｏコン
トローラ、５００はドライバ、６００は被試験ＩＣをそ
れぞれ示す。タイミング発生器１００は被試験ＩＣ６０
０の各端子ピンに対して共通に使われる。つまり例えば
クロックＡ及びＢは１〜１６の異なる相の波形制御用ク
ロックＡ1 〜Ａ16とＢ1 〜Ｂ16を発生する。各相の波形
制御用クロックＡ1 〜Ａ16及びＢ1 〜Ｂ16は被試験ＩＣ
６００の各端子ピンＰ1 〜ＰN に配分されて適宜に利用
される。これら波形制御用クロックＡとＢは波形発生器
３００に入力される。この波形発生器３００ではパター
ン発生器２００から出力されるパターンデータを実波形
を持つ試験パターン信号ＰA に変換して出力する。クロ
ックＡはこの実波形を持つ試験パターン信号ＰA の立上
りのタイミングを規定し、クロックＢは試験パターン信
号ＰA の立下りのタイミングを規定するクロックとして
利用される。試験パターン信号ＰA はドライバ５００を
通じて被試験ＩＣ６００に与えられる。
【０００３】ドライバ５００はスリーステート型ドライ
バが用いられる。入力端子に与えられる試験パターン信
号ＰA の論理値によって出力端子にＨ論理及びＬ論理を
出力する外に、制御端子５０１に与えられる論理値によ
って高インピーダンスを出力することができる。制御端
子５０１にはＩ／Ｏコントローラ４００からＩ／Ｏ制御
信号ＩＯが与えられ、被試験ＩＣ６００が応答信号を出
力するとき、ドライバ５００から高インピーダンスを出
力させる。
バが用いられる。入力端子に与えられる試験パターン信
号ＰA の論理値によって出力端子にＨ論理及びＬ論理を
出力する外に、制御端子５０１に与えられる論理値によ
って高インピーダンスを出力することができる。制御端
子５０１にはＩ／Ｏコントローラ４００からＩ／Ｏ制御
信号ＩＯが与えられ、被試験ＩＣ６００が応答信号を出
力するとき、ドライバ５００から高インピーダンスを出
力させる。
【０００４】つまり被試験ＩＣ６００の各端子は、一般
に入力端子兼出力端子として動作する。このために被試
験ＩＣ６００の端子ピンが入力端子として動作する期間
はドライバ５００はドライバとして動作し、被試験ＩＣ
６００の端子ピンが出力端子として動作する期間はＩ／
Ｏ制御信号ＩＯを例えばＬ論理に反転させ、ドライバ５
００を高インピーダンスの出力状態に制御する。この高
インピーダンス出力状態によりドライバ５００が被試験
ＩＣ６００の負荷にならないようにし、応答出力信号を
取込む回路（ここでは特に図示していない）が正常に被
試験ＩＣ６００から信号を取込むことができるように構
成している。
に入力端子兼出力端子として動作する。このために被試
験ＩＣ６００の端子ピンが入力端子として動作する期間
はドライバ５００はドライバとして動作し、被試験ＩＣ
６００の端子ピンが出力端子として動作する期間はＩ／
Ｏ制御信号ＩＯを例えばＬ論理に反転させ、ドライバ５
００を高インピーダンスの出力状態に制御する。この高
インピーダンス出力状態によりドライバ５００が被試験
ＩＣ６００の負荷にならないようにし、応答出力信号を
取込む回路（ここでは特に図示していない）が正常に被
試験ＩＣ６００から信号を取込むことができるように構
成している。
【０００５】被試験ＩＣ６００の各端子がＩ／Ｏ機能を
持つ場合は、ドライバ５００はＩ／Ｏ制御信号ＩＯによ
って高インピーダンスと実波形を出力する状態とに切換
制御される。ところでＩＣの中には或る端子ピンに限っ
て入力端子専用として利用することがある。これは高速
動作を要求されるＩＣに多い。このようなＩＣを試験す
る場合、ＩＣ試験装置としても高速試験パターン信号を
発生し、高速試験パターン信号を入力専用端子に与える
必要がある。
持つ場合は、ドライバ５００はＩ／Ｏ制御信号ＩＯによ
って高インピーダンスと実波形を出力する状態とに切換
制御される。ところでＩＣの中には或る端子ピンに限っ
て入力端子専用として利用することがある。これは高速
動作を要求されるＩＣに多い。このようなＩＣを試験す
る場合、ＩＣ試験装置としても高速試験パターン信号を
発生し、高速試験パターン信号を入力専用端子に与える
必要がある。
【０００６】このため従来より図３に示すようにクロッ
クＡとクロックＢの信号路に論理和回路１０１を設け、
この論理和回路１０１に例えばクロックＡ1 とＡ2 及び
Ｂ1，Ｂ2 を与え、クロックＡ1 とＡ2 の論理和を取出
して２倍の周波数を持つダブルクロックＤCLK を得るよ
うにし、このダブルクロックＤCLK によって２倍の速度
で変化する試験パターン信号を発生させ、被試験ＩＣ６
００の入力専用ピンに与えることが行なわれている。こ
のようにダブルクロックモードで動作させることにより
試験パターンを高速化することができ、被試験ＩＣ６０
０を短時間に検査することができる。
クＡとクロックＢの信号路に論理和回路１０１を設け、
この論理和回路１０１に例えばクロックＡ1 とＡ2 及び
Ｂ1，Ｂ2 を与え、クロックＡ1 とＡ2 の論理和を取出
して２倍の周波数を持つダブルクロックＤCLK を得るよ
うにし、このダブルクロックＤCLK によって２倍の速度
で変化する試験パターン信号を発生させ、被試験ＩＣ６
００の入力専用ピンに与えることが行なわれている。こ
のようにダブルクロックモードで動作させることにより
試験パターンを高速化することができ、被試験ＩＣ６０
０を短時間に検査することができる。
【０００７】
【考案が解決しようとする課題】従来ダブルクロックＤ
CLK を得る方法として、クロックＡの例えばＡ1 とＡ2
を論理和回路１０１で取出している。このように２つの
クロックＡ1 ，Ａ2 及びＢ1 ，Ｂ2 を一つの端子ピン用
のクロックの位相に設定してしまうと、他の端子ピンに
割当る位相の種類が不足し、ＩＣの機能を充分試験する
ことができない不都合が生じる。
CLK を得る方法として、クロックＡの例えばＡ1 とＡ2
を論理和回路１０１で取出している。このように２つの
クロックＡ1 ，Ａ2 及びＢ1 ，Ｂ2 を一つの端子ピン用
のクロックの位相に設定してしまうと、他の端子ピンに
割当る位相の種類が不足し、ＩＣの機能を充分試験する
ことができない不都合が生じる。
【０００８】ところで波形制御用クロックＡ及びＢとＩ
／Ｏコントロール用クロックの位相を各端子ピン毎に自
由に設定できるようにするために、タイミング発生器を
被試験ＩＣの端子ピン毎に設ける構造のＩＣ試験装置が
ある。このＩＣ試験装置に用いられるタイミング発生器
は１端子ピン分のクロックだけを出力すればよいから、
出力端子の数は４組でよく、簡易化されている。
／Ｏコントロール用クロックの位相を各端子ピン毎に自
由に設定できるようにするために、タイミング発生器を
被試験ＩＣの端子ピン毎に設ける構造のＩＣ試験装置が
ある。このＩＣ試験装置に用いられるタイミング発生器
は１端子ピン分のクロックだけを出力すればよいから、
出力端子の数は４組でよく、簡易化されている。
【０００９】この簡易化したタイミング発生器によれば
各出力端子に出力されるクロックの位相は自由に設定す
ることができるが、出力端子の数がクロックＡとＢで１
組ずつしか持たないからダブルクロックを生成すること
ができない不都合がある。この結果、各端子ピン毎にタ
イミング発生器を設けた構造のＩＣ試験装置ではダブル
クロックモードを設定することができない大きな欠点が
ある。
各出力端子に出力されるクロックの位相は自由に設定す
ることができるが、出力端子の数がクロックＡとＢで１
組ずつしか持たないからダブルクロックを生成すること
ができない不都合がある。この結果、各端子ピン毎にタ
イミング発生器を設けた構造のＩＣ試験装置ではダブル
クロックモードを設定することができない大きな欠点が
ある。
【００１０】この考案の目的は被試験ＩＣの端子の数に
対応してタイミング発生器を設ける構造のＩＣ試験装置
においてダブルクロックモードでも動作させることがで
きるＩＣ試験装置を提供しようとするものである。
対応してタイミング発生器を設ける構造のＩＣ試験装置
においてダブルクロックモードでも動作させることがで
きるＩＣ試験装置を提供しようとするものである。
【００１１】
【課題を解決するための手段】この考案では、被試験Ｉ
Ｃの端子ピン毎にタイミング発生器を設けると共に、こ
のタイミング発生器から出力される波形制御用クロック
にＩ／Ｏコントロール用クロックを重畳させ、ダブルク
ロックを得る構造としたものである。この考案の構成に
よれば、波形制御用クロックとＩ／Ｏコントロール用ク
ロックの出力端子を２組ずつしか持たない簡易化された
タイミング発生器からでもダブルクロックを得ることが
できる。よって各端子ピン毎にタイミング発生器を設け
た構造のＩＣ試験装置でもダブルクロックモードを設定
して動作させることができ、高速試験を行なうことがで
きる。
Ｃの端子ピン毎にタイミング発生器を設けると共に、こ
のタイミング発生器から出力される波形制御用クロック
にＩ／Ｏコントロール用クロックを重畳させ、ダブルク
ロックを得る構造としたものである。この考案の構成に
よれば、波形制御用クロックとＩ／Ｏコントロール用ク
ロックの出力端子を２組ずつしか持たない簡易化された
タイミング発生器からでもダブルクロックを得ることが
できる。よって各端子ピン毎にタイミング発生器を設け
た構造のＩＣ試験装置でもダブルクロックモードを設定
して動作させることができ、高速試験を行なうことがで
きる。
【００１２】
【実施例】図１にこの考案の一実施例を示す。図中１５
０は簡易タイミング発生器、２００はパターン発生器、
３００は波形発生器、４００はＩ／Ｏコントローラ、５
００はドライバ、６００は被試験ＩＣを示す点は従来の
技術の説明と同じである。この考案の特徴とする構造は
波形制御用クロックの信号伝送路ＬW に論理和回路ＯＲ
A ，ＯＲB を設けると共に、Ｉ／Ｏコントロール用クロ
ック供給器ＬIOに信号切換回路ＳＷを設けた点である。
この信号切換回路ＳＷはＩ／Ｏコントロール信号ＰIO1
とＰIO2 をＩ／Ｏコントローラ４００に与える状態と、
論理和回路ＯＲA とＯＲB とに与える状態に切換る機能
を有する。
０は簡易タイミング発生器、２００はパターン発生器、
３００は波形発生器、４００はＩ／Ｏコントローラ、５
００はドライバ、６００は被試験ＩＣを示す点は従来の
技術の説明と同じである。この考案の特徴とする構造は
波形制御用クロックの信号伝送路ＬW に論理和回路ＯＲ
A ，ＯＲB を設けると共に、Ｉ／Ｏコントロール用クロ
ック供給器ＬIOに信号切換回路ＳＷを設けた点である。
この信号切換回路ＳＷはＩ／Ｏコントロール信号ＰIO1
とＰIO2 をＩ／Ｏコントローラ４００に与える状態と、
論理和回路ＯＲA とＯＲB とに与える状態に切換る機能
を有する。
【００１３】つまり切換制御信号ＣＣにＨ論理を与える
とアンドゲートＡＮＤ1 が開に制御されてＩ／Ｏコント
ロール信号ＰIO1 とＰIO2 はＩ／Ｏコントローラ４００
に供給され、通常モードの試験が実行される。また切換
制御信号ＣＣにＬ論理を与えると、アンドゲートＡＮＤ
1 が閉に制御されて代ってアンドゲートＡＮＤ2 が開に
制御される。この結果Ｉ／Ｏコントロール信号ＰIO1 と
ＰIO2 は波形制御用クロックの供給路ＬW に設けた論理
和回路ＯＲA とＯＲB に与えられ、波形制御用クロック
にＩ／Ｏコントロール用クロックが加えられダブルクロ
ックとして波形発生器３００に与えられる。従ってこの
状態で高速動作試験を行なうことができる。
とアンドゲートＡＮＤ1 が開に制御されてＩ／Ｏコント
ロール信号ＰIO1 とＰIO2 はＩ／Ｏコントローラ４００
に供給され、通常モードの試験が実行される。また切換
制御信号ＣＣにＬ論理を与えると、アンドゲートＡＮＤ
1 が閉に制御されて代ってアンドゲートＡＮＤ2 が開に
制御される。この結果Ｉ／Ｏコントロール信号ＰIO1 と
ＰIO2 は波形制御用クロックの供給路ＬW に設けた論理
和回路ＯＲA とＯＲB に与えられ、波形制御用クロック
にＩ／Ｏコントロール用クロックが加えられダブルクロ
ックとして波形発生器３００に与えられる。従ってこの
状態で高速動作試験を行なうことができる。
【００１４】
【考案の効果】以上説明したように、この考案によれば
Ｉ／Ｏコントロール用信号クロックＰIO1 とＰIO2 をＩ
／Ｏコントロールを必要としない場合に限って波形制御
用クロックに流用することにより倍速動作に必要なダブ
ルクロックを得ることができる構造としたから波形制御
用クロックの出力端子を２組と、Ｉ／Ｏコントロール用
クロックの出力端子を２組しか持たない簡易化された簡
易タイミング発生器１５０でもダブルクロックを生成す
ることができる。然もタイミング発生器は被試験ＩＣ６
００の各端子ピン毎に設けたから波形制御用クロック及
びＩ／Ｏコントロール用クロックの何れもが、他の端子
ピンに使われる位相に関係なく、自由に設定して使用す
ることができる。よって各端子ピン毎に任意に所望の位
相を持つダブルクロックを得ることができ被試験ＩＣを
充分に試験することができる。
Ｉ／Ｏコントロール用信号クロックＰIO1 とＰIO2 をＩ
／Ｏコントロールを必要としない場合に限って波形制御
用クロックに流用することにより倍速動作に必要なダブ
ルクロックを得ることができる構造としたから波形制御
用クロックの出力端子を２組と、Ｉ／Ｏコントロール用
クロックの出力端子を２組しか持たない簡易化された簡
易タイミング発生器１５０でもダブルクロックを生成す
ることができる。然もタイミング発生器は被試験ＩＣ６
００の各端子ピン毎に設けたから波形制御用クロック及
びＩ／Ｏコントロール用クロックの何れもが、他の端子
ピンに使われる位相に関係なく、自由に設定して使用す
ることができる。よって各端子ピン毎に任意に所望の位
相を持つダブルクロックを得ることができ被試験ＩＣを
充分に試験することができる。
【図１】この考案の一実施例を示すブロック図。
【図２】従来の技術を説明するためのブロック図。
【図３】従来のダブルクロックを得る構造を説明するた
めのブロック図。
めのブロック図。
１００ タイミング発生器 １５０ 簡易タイミング発生器 ２００ パターン発生器 ３００ 波形発生器 ４００ Ｉ／Ｏコントローラ ５００ ドライバ ６００ 被試験ＩＣ ＬW 波形制御用クロック系 ＬIO Ｉ／Ｏコントロール用クロック系 ＯＲA ，ＯＲB 論理回路 ＳＷ 切換回路ＣＣ 切換制御信号
Claims (1)
- 【請求項１】 被試験ＩＣの各端子ピンに与える試験パ
ターン信号の論理データを出力するパターン発生器と、
このパターン発生器が出力する論理データとタイミング
発生器が出力する立上りのタイミング及び立下りのタイ
ミングを規定する波形制御クロックに従って実波形を持
つ試験パターン信号を生成する波形発生器と、この波形
発生器と被試験ＩＣとの間に介挿され被試験ＩＣが応答
信号を出力するとき高インピーダンス出力状態に制御さ
れるドライバと、このドライバを上記タイミング発生器
から出力されるＩ／Ｏコントロール用クロックに従って
波形出力状態と高インピーダンス出力状態とに切換るＩ
／Ｏコントローラとを具備して構成されるＩＣ試験装置
において、 上記タイミング発生器として波形制御用クロックとＩ／
Ｏコントロール用クロックの出力端子を２組ずつ具備し
た簡易タイミング発生器を被試験ＩＣの端子の数に対応
して設けると共に、この簡易タイミング発生器から上記
波形発生器に供給される波形制御クロックの信号路に論
理和回路を設け、上記タイミング発生器からＩ／Ｏコン
トローラに与えるＩ／Ｏコントロール用クロックの信号
路にこの信号路を通るＩ／Ｏコントロール用クロックを
上記論理和回路に与える状態と上記Ｉ／Ｏコントローラ
に与える状態とに切換る切換回路を設け、上記被試験Ｉ
Ｃの端子が入力専用端子である場合に限って上記Ｉ／Ｏ
コントロール用クロックを上記論理和回路に与えられる
状態に上記切換回路を切換え上記波形制御クロックと上
記Ｉ／Ｏコントロール用クロックを上記波形発生器に与
え、上記波形発生器を倍速動作させるように構成したこ
とを特徴とするＩＣ試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1991100370U JP2598580Y2 (ja) | 1991-12-05 | 1991-12-05 | Ｉｃ試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1991100370U JP2598580Y2 (ja) | 1991-12-05 | 1991-12-05 | Ｉｃ試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0550375U JPH0550375U (ja) | 1993-07-02 |
| JP2598580Y2 true JP2598580Y2 (ja) | 1999-08-16 |
Family
ID=14272164
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1991100370U Expired - Lifetime JP2598580Y2 (ja) | 1991-12-05 | 1991-12-05 | Ｉｃ試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2598580Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012149955A (ja) * | 2011-01-18 | 2012-08-09 | Yokogawa Electric Corp | 半導体試験装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63201576A (ja) * | 1987-02-17 | 1988-08-19 | Nec Corp | 波形フオ−マツタ |
-
1991
- 1991-12-05 JP JP1991100370U patent/JP2598580Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0550375U (ja) | 1993-07-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990330 |
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