JP2897540B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JP2897540B2 JP2897540B2 JP4219865A JP21986592A JP2897540B2 JP 2897540 B2 JP2897540 B2 JP 2897540B2 JP 4219865 A JP4219865 A JP 4219865A JP 21986592 A JP21986592 A JP 21986592A JP 2897540 B2 JP2897540 B2 JP 2897540B2
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- circuit
- test mode
- signal
- voltage detection
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に内部の回路のテストモード設定に関する。
特に内部の回路のテストモード設定に関する。
【０００２】
【従来の技術】従来の半導体集積回路（以下、ＩＣと略
す）は図５に示すように、内部の回路にそれぞれ電源端
子Ｔ１，Ｔ２を介して独立した二系統の電源電圧Ｖ１，
Ｖ２を内部の回路に供給して動作させている。
す）は図５に示すように、内部の回路にそれぞれ電源端
子Ｔ１，Ｔ２を介して独立した二系統の電源電圧Ｖ１，
Ｖ２を内部の回路に供給して動作させている。
【０００３】この内部回路の回路を被試験回路１１とし
て動作を試験する場合は、その試験時間の短縮を図るた
めに、図６に示す二つの電源電圧Ｖ１，Ｖ２が定常状態
に達した後にＩＣを通常の動作状態とは異なる試験状
態、すなわちテストモードにする。
て動作を試験する場合は、その試験時間の短縮を図るた
めに、図６に示す二つの電源電圧Ｖ１，Ｖ２が定常状態
に達した後にＩＣを通常の動作状態とは異なる試験状
態、すなわちテストモードにする。
【０００４】テストモードに設定するためには、専用に
設けられているテストモード信号入力端子ＴＭにテスト
モード信号ＳＭを印加し、テストモード節点Ｎを介して
被試験回路１１に供給する。
設けられているテストモード信号入力端子ＴＭにテスト
モード信号ＳＭを印加し、テストモード節点Ｎを介して
被試験回路１１に供給する。
【０００５】
【発明が解決しようとする課題】従来の半導体集積回路
では、内部の回路を試験するために専用のテストモード
端子が必要となり、ＩＣのピン数を増加させるという問
題があった。
では、内部の回路を試験するために専用のテストモード
端子が必要となり、ＩＣのピン数を増加させるという問
題があった。
【０００６】本発明の目的は、専用テストモード端子が
不要の半導体集積回路を提供することにある。
不要の半導体集積回路を提供することにある。
【０００７】
【課題を解決するための手段】本発明の半導体集積回路
は、第１および第２の電源入力端子にそれぞれ立上り時
間の異る第１および第２の電源電圧を入力して内部の回
路を動作させ、テストモードではテストモード節点を介
して被試験回路である前記回路にテストモード信号が供
給される半導体集積回路において、前記第１および第２
の電源電圧がそれぞれ所定の基準電圧値に達した時点を
検出して対応する第１および第２の電源電圧検出信号を
出力する第１および第２の電源電圧検出回路と、前記第
２の電源電圧検出信号を所定時間遅延する遅延回路と、
前記第１の電源電圧検出信号の出力時点と前記所定時間
遅延時点との前後関係を判定する判定回路とを付加し、
前記第１の電源電圧検出信号の立上り時間を制御して前
記テストモード信号を前記テストモード節点に供給して
構成されている。
は、第１および第２の電源入力端子にそれぞれ立上り時
間の異る第１および第２の電源電圧を入力して内部の回
路を動作させ、テストモードではテストモード節点を介
して被試験回路である前記回路にテストモード信号が供
給される半導体集積回路において、前記第１および第２
の電源電圧がそれぞれ所定の基準電圧値に達した時点を
検出して対応する第１および第２の電源電圧検出信号を
出力する第１および第２の電源電圧検出回路と、前記第
２の電源電圧検出信号を所定時間遅延する遅延回路と、
前記第１の電源電圧検出信号の出力時点と前記所定時間
遅延時点との前後関係を判定する判定回路とを付加し、
前記第１の電源電圧検出信号の立上り時間を制御して前
記テストモード信号を前記テストモード節点に供給して
構成されている。
【０００８】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の第１の実施例の回路図である。本実
施例の半導体集積回路は、従来の第１，第２の電源端子
Ｔ１，Ｔ２およびクロック端子ＴＣＫとテストモード接
点Ｎとの間にテストモード信号発生回路１０ａを挿入
し、テストモード信号入力端子ＴＭを除去した点以外は
従来の半導体集積回路と同様である。
る。図１は本発明の第１の実施例の回路図である。本実
施例の半導体集積回路は、従来の第１，第２の電源端子
Ｔ１，Ｔ２およびクロック端子ＴＣＫとテストモード接
点Ｎとの間にテストモード信号発生回路１０ａを挿入
し、テストモード信号入力端子ＴＭを除去した点以外は
従来の半導体集積回路と同様である。
【０００９】テストモード信号発生回路１０ａは、正入
力端が第１の電源端子Ｔ１に接続され負入力端が基準電
圧Ｅ１に接続され電源電圧検出信号Ｓ１を出力する第１
のコンパレータ１と、正入力端が第２の電源端子Ｔ２に
接続され負入力端が基準電圧Ｅ２に接続され電圧検出信
号Ｓ２を出力する第２のコンパレータ２の、クロック端
子ＴＣＫからクロック端子Ｃにクロック信号ＣＫを入力
し電圧検出信号Ｓ２をリセット端Ｒに入力して出力端Ｑ
が次段のクロック端Ｃ接続されるＴ型フリップフロップ
Ｆ／Ｆをｍ段カスケード接続し遅延信号Ｓ３を出力する
遅延回路３と、一方に第１の電源電圧検出信号Ｓ１を入
力し他方に遅延信号Ｓ３を入力してＯＲ出力信号Ｓ４を
出力するＯＲゲート４と、リセット端ＮＲにＯＲ出力信
号Ｓ４をまたセット端ＮＳ第２の電源電圧検出信号Ｓ２
を入力してモストモード節点Ｎにモストモード信号ＳＮ
を出力しＯＲゲート４と共に判定回路６を構成するＲＳ
フリップフロップ５とを有している。
力端が第１の電源端子Ｔ１に接続され負入力端が基準電
圧Ｅ１に接続され電源電圧検出信号Ｓ１を出力する第１
のコンパレータ１と、正入力端が第２の電源端子Ｔ２に
接続され負入力端が基準電圧Ｅ２に接続され電圧検出信
号Ｓ２を出力する第２のコンパレータ２の、クロック端
子ＴＣＫからクロック端子Ｃにクロック信号ＣＫを入力
し電圧検出信号Ｓ２をリセット端Ｒに入力して出力端Ｑ
が次段のクロック端Ｃ接続されるＴ型フリップフロップ
Ｆ／Ｆをｍ段カスケード接続し遅延信号Ｓ３を出力する
遅延回路３と、一方に第１の電源電圧検出信号Ｓ１を入
力し他方に遅延信号Ｓ３を入力してＯＲ出力信号Ｓ４を
出力するＯＲゲート４と、リセット端ＮＲにＯＲ出力信
号Ｓ４をまたセット端ＮＳ第２の電源電圧検出信号Ｓ２
を入力してモストモード節点Ｎにモストモード信号ＳＮ
を出力しＯＲゲート４と共に判定回路６を構成するＲＳ
フリップフロップ５とを有している。
【００１０】ここで遅延回路３と判定回路６は遅延判定
回路９ａを構成する。図２（ａ）〜（ｃ）は図１の回路
の動作を説明するための各信号のタイミングチャートで
ある。まず図２（ａ）において第２のコンパレータ２の
出力する検出信号Ｓ２の波形について述べると、第２の
電源端子Ｔ２の電位Ｖ２が基準電圧Ｅ２以下の場合に電
源電圧検出信号Ｓ２は″Ｌ″レベルであり、電圧Ｅ２以
上となる時点ｔ１からは検出信号Ｓ２は″Ｈ″レベルと
なる。
回路９ａを構成する。図２（ａ）〜（ｃ）は図１の回路
の動作を説明するための各信号のタイミングチャートで
ある。まず図２（ａ）において第２のコンパレータ２の
出力する検出信号Ｓ２の波形について述べると、第２の
電源端子Ｔ２の電位Ｖ２が基準電圧Ｅ２以下の場合に電
源電圧検出信号Ｓ２は″Ｌ″レベルであり、電圧Ｅ２以
上となる時点ｔ１からは検出信号Ｓ２は″Ｈ″レベルと
なる。
【００１１】ここで、遅延信号Ｓ３はｍ個のＴ型フリッ
プフロップの遅延回路３によってクロック信号ＣＫのｍ
分周された波形となり、時点ｔ１から周期τｍ後の時点
ｔｍで″Ｌ″レベルになる。
プフロップの遅延回路３によってクロック信号ＣＫのｍ
分周された波形となり、時点ｔ１から周期τｍ後の時点
ｔｍで″Ｌ″レベルになる。
【００１２】図２（ｂ）はコンパレータ１の電源電圧検
出信号Ｓ１の″Ｌ″レベルに立上る時点ｔｆが遅延信号
Ｓ３の立下り時点ｔｍよりも早い場合の波形Ｓ１ｆに対
応するＯＲゲート４のＯＲ出力信号Ｓ４と判定回路６の
出力するテストモード信号ＳＮの波形を示している。
出信号Ｓ１の″Ｌ″レベルに立上る時点ｔｆが遅延信号
Ｓ３の立下り時点ｔｍよりも早い場合の波形Ｓ１ｆに対
応するＯＲゲート４のＯＲ出力信号Ｓ４と判定回路６の
出力するテストモード信号ＳＮの波形を示している。
【００１３】この場合、ＯＲ出力信号Ｓ４は常に″Ｈ″
レベルなので、ＲＳフリップフロップ５はセットされる
ことなく、テストモード信号ＳＮも常に″Ｈ″レベルで
ある。
レベルなので、ＲＳフリップフロップ５はセットされる
ことなく、テストモード信号ＳＮも常に″Ｈ″レベルで
ある。
【００１４】テストモード節点Ｎを介して被試験回路１
１に入力するテストモード信号ＳＮは″Ｈ″レベルの時
は通常動作で、″Ｌ″レベルの場合にテストモードに入
るので、電源電圧Ｖ１と電源電圧Ｖ２のタイミングを設
定することによって、いずれのモードにも制御できる。
１に入力するテストモード信号ＳＮは″Ｈ″レベルの時
は通常動作で、″Ｌ″レベルの場合にテストモードに入
るので、電源電圧Ｖ１と電源電圧Ｖ２のタイミングを設
定することによって、いずれのモードにも制御できる。
【００１５】図２（ｃ）は電源電圧Ｖ２の立上りが遅く
て電源電圧検出信号Ｓ１が時点ｔｍに対して遅い時点ｔ
ｓの波形Ｓ１Ｓの場合のＯＲ出力信号Ｓ４とテストモー
ド信号ＳＮの波形である。
て電源電圧検出信号Ｓ１が時点ｔｍに対して遅い時点ｔ
ｓの波形Ｓ１Ｓの場合のＯＲ出力信号Ｓ４とテストモー
ド信号ＳＮの波形である。
【００１６】この場合、ＯＲ出力信号Ｓ４に時点ｔｍ〜
ｔｓの間の″Ｌ″レベルになる期間が生じる。このため
ＲＳフリップフロップ５がセットされ、テストモード信
号ＳＮは時点ｔｍから″Ｌ″レベルに保持されてテスト
モードとなる。
ｔｓの間の″Ｌ″レベルになる期間が生じる。このため
ＲＳフリップフロップ５がセットされ、テストモード信
号ＳＮは時点ｔｍから″Ｌ″レベルに保持されてテスト
モードとなる。
【００１７】なお、一般にＩＣがこのように２系統の電
源で動作する場合に通常でも２つの電源のそれぞれの立
上り時間には数１０〜数１００ｍｓｅｃの差が出る。こ
のような場合でも誤まってテストモードを約１秒にす
る。
源で動作する場合に通常でも２つの電源のそれぞれの立
上り時間には数１０〜数１００ｍｓｅｃの差が出る。こ
のような場合でも誤まってテストモードを約１秒にす
る。
【００１８】本実施例で説明したように、２つの電源電
圧の立上り時間のタイミング差を用いて、ＩＣ内の被試
験回路１１をテストモードにできるので、図５に示した
従来のテストモード信号端子ＴＭが不要となり、ピン数
が１つ削減できる。
圧の立上り時間のタイミング差を用いて、ＩＣ内の被試
験回路１１をテストモードにできるので、図５に示した
従来のテストモード信号端子ＴＭが不要となり、ピン数
が１つ削減できる。
【００１９】図３は本発明の第２の実施例の回路図であ
る。電源電圧信号Ｓ１，Ｓ２を発生する回路構成は、図
１の第１の実施例と同様なので、説明を省く。
る。電源電圧信号Ｓ１，Ｓ２を発生する回路構成は、図
１の第１の実施例と同様なので、説明を省く。
【００２０】本実施例のテストモード信号発生回路１０
ｂの遅延回路９ｂは、第２の電源電圧検出信号Ｓ２とそ
れを所定時間をＣＲで遅延させるたため信号ＳＣとを入
力するＮＡＮＤゲート７と、その出力信号Ｓ７をクロッ
ク端Ｃに入力しデータ端Ｄには第１の電源電圧検出信号
ＳＩを入力しリセット端Ｒに検出信号Ｓ２を入力して出
力端Ｑからテストモード信号ＳＮをテストモード節点Ｎ
に出力するＴ型フリップフロップ８を有している。
ｂの遅延回路９ｂは、第２の電源電圧検出信号Ｓ２とそ
れを所定時間をＣＲで遅延させるたため信号ＳＣとを入
力するＮＡＮＤゲート７と、その出力信号Ｓ７をクロッ
ク端Ｃに入力しデータ端Ｄには第１の電源電圧検出信号
ＳＩを入力しリセット端Ｒに検出信号Ｓ２を入力して出
力端Ｑからテストモード信号ＳＮをテストモード節点Ｎ
に出力するＴ型フリップフロップ８を有している。
【００２１】図４（ａ）〜（ｃ）は図３の回路の動作を
説明するための各信号のタイミングチャートである。図
４（ａ）に示すＣＲ遅延信号ＳＣがＮＡＮＤゲート７を
しきい値電圧Ｖｔｈに達した時点ｔＴＨに対して、図４
（ｂ）、（ｃ）に示すようにそれぞれ第１の電源電圧検
出信号Ｓ１が早い時点ｔｆの信号Ｓ１ｆと遅い場合の信
号Ｓ１Ｓがあり、図２で説明した第１の実施例と同様の
動作と効果がある。本実施例は設定時間ｔＴＨの安定度
は多少悪いが第１の実施例の回路に比べ部品点数が少な
くてすむという利点がある。
説明するための各信号のタイミングチャートである。図
４（ａ）に示すＣＲ遅延信号ＳＣがＮＡＮＤゲート７を
しきい値電圧Ｖｔｈに達した時点ｔＴＨに対して、図４
（ｂ）、（ｃ）に示すようにそれぞれ第１の電源電圧検
出信号Ｓ１が早い時点ｔｆの信号Ｓ１ｆと遅い場合の信
号Ｓ１Ｓがあり、図２で説明した第１の実施例と同様の
動作と効果がある。本実施例は設定時間ｔＴＨの安定度
は多少悪いが第１の実施例の回路に比べ部品点数が少な
くてすむという利点がある。
【００２２】
【発明の効果】以上説明したように本発明は立上りの異
なる２系統の電圧の検出回路と、遅延・判定回路を有す
るテストモード信号発生回路を設けたので、二つの電源
投入のタイミングによってＩＣの内部でテストモード信
号を生成でき、テストモード端子を省きＩＣのピン数削
減する効果を有する。
なる２系統の電圧の検出回路と、遅延・判定回路を有す
るテストモード信号発生回路を設けたので、二つの電源
投入のタイミングによってＩＣの内部でテストモード信
号を生成でき、テストモード端子を省きＩＣのピン数削
減する効果を有する。
【図１】本発明の第１の実施例の回路図である。
【図２】図１の回路の動作を説明するための各信号のタ
イミングチャートである。
イミングチャートである。
【図３】本発明の第２の実施例の回路図である。
【図４】図３の回路の動作を説明するための各信号のタ
イミングチャートである。
イミングチャートである。
【図５】従来の半導体集積回路の一例の回路図である。
【図６】図５の回路の動作を説明するための各信号のタ
イミグチャートである。
イミグチャートである。
１，２ コンパレータ ３ 遅延回路 ４ ＯＲゲート ５ ＲＳフリップフロップ ６ 判定回路 ７ ＮＡＮＤゲート ８ Ｄ型フリップフロップ ９，９ａ 遅延判定回路 １０，１０ａ テストモード信号発生回路 １１ 被試験回路 Ｔ１，Ｔ２ 第１，第２の電源入力端子 ＴＣＫ クロック信号端子 Ｖ１，Ｖ２ 第１，第２の電源電圧 Ｓ１ｆ 通常モード設定信号 Ｓ１Ｓ テスモード設定信号 ＳＮ テストモード信号 Ｓ１，Ｓ２ 第１，第２の電源電圧検出信号 Ｓ３ 遅延素子 Ｓ４ ＯＲ出力信号 Ｎ テストモード節点 Ｅ１，Ｅ２ 基準電圧 ＣＫ クロック信号 τｍ 設定期間 ｔ１，ｔ２，ｔｍ，ｔｓ 時点
Claims (1)
- 【請求項１】 第１および第２の電源入力端子にそれぞ
れ立上り時間の異る第１および第２の電源電圧を入力し
て内部の回路を動作させ、テストモードではテストモー
ド節点を介して被試験回路である前記回路にテストモー
ド信号が供給される半導体集積回路において、前記第１
および第２の電源電圧がそれぞれ所定の基準電圧値に達
した時点を検出して対応する第１および第２の電源電圧
検出信号を出力する第１および第２の電源電圧検出回路
と、前記第２の電源電圧検出信号を所定時間遅延する遅
延回路と、前記第１の電源電圧検出信号の出力時点と前
記所定時間遅延時点との前後関係を判定する判定回路と
を付加し、前記第１の電源電圧検出信号の立上り時間を
制御して前記テストモード信号を前記テストモード節点
に供給することを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4219865A JP2897540B2 (ja) | 1992-08-19 | 1992-08-19 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4219865A JP2897540B2 (ja) | 1992-08-19 | 1992-08-19 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0666899A JPH0666899A (ja) | 1994-03-11 |
| JP2897540B2 true JP2897540B2 (ja) | 1999-05-31 |
Family
ID=16742273
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4219865A Expired - Lifetime JP2897540B2 (ja) | 1992-08-19 | 1992-08-19 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2897540B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100318432B1 (ko) * | 1999-10-30 | 2001-12-24 | 박종섭 | 집적 회로 카드에서 테스트 핀 및 퓨즈 핀을 공유하기 위한 공유 회로 |
-
1992
- 1992-08-19 JP JP4219865A patent/JP2897540B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0666899A (ja) | 1994-03-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990209 |