KR970007263B1 - 마이크로 콘트롤러의 진단 롬 테스트 모드 인에이블 회로 - Google Patents
마이크로 콘트롤러의 진단 롬 테스트 모드 인에이블 회로 Download PDFInfo
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Abstract
내용없음
Description
제1도는 종래의 마이크로 콘트롤러의 진단 롬 테스트 모드 인에이블 회로,
제2도는 본 발명에 따라 소프트웨어적인 제어방법으로 마이크로 콘트롤러의 진단 롬 테스트 모드 인에이블 회로,
제3도는 제2도의 각 부분의 동작을 나타내는 파형도이다.
본 발명은 마이크로 콘트롤러의 진단 롬 테스트 모드 인에이블 회로에 관한 것으로, 특히 소프트웨어적인 제어방법으로 마이크로 콘트롤러의 진단 롬 테스트 모드인에이블 회로에 관한 것이다.
마이크로 콘트롤러가 올바르게 설계되었는지를 검증하기 위한 방법으로는 정상적인 테스트 모드와 진단롬(Diagnostic ROM)을 이용한 진단 롬 테스트 모드방법이다.
정상적인 테스트 모드의 경우 외부 롬을 이용하여 롬에 저장된 명령어(Instruction)들을 받아들여 입력핀에 입력된 명령어가 올바르게 수행되는지의 여부를 테스트하며 진단 롬 테스트 방법은 내부 롬의 일부분에 마이크로 콘트롤러를 테스트 하기 위한 명령어들을 저장한 진단 롬을 이용하여 정상동작시 상기의 명령어 입력핀들을 출력핀으로도 사용하여 출력된 데이타들을 검색하므로서 마이크로 콘트롤러가 올바르게 설계되었는지를 검증할 수 있다.
일반적으로 마이크로 콘트롤러를 테스트 하기 위하여 하나의 테스트 입력핀을 사용하여 하드웨어적인 제어방법으로 테스트 입력핀에 5볼트 인가시에는 정상적인 테스트 모드로 진입하여 12볼트 인가시에는 진단롬 테스트 모드로 진입하게 해 줌으로써 별도의 전압공급소스를 사용하여야 하는 문제점을 가지고 있다.
따라서 본 발명의 목적은 상기와 같은 종래기술의 문제점을 해결하기 위하여 별도의 전압공급소스를 사용하지 않고 소프트웨어적인 제어방법으로 진단 롬 테스트 모드로 진압할 수 있는 마이크로 콘트롤러의 진단 롬 테스트 모드 인에이블 회로를 제공함에 있다.
본 발명은 다른 목적은 소프트웨어적인 제어방법으로 진단 롬 테스트 모드로 진입과 함께 일정시간 시스템을 초기와 하는 진단 롬 리세트 신호를 발생하는 마이크로 콘트롤러의 진단 롬 테스트 모드 인에이블 회로를 제공함에 있다.
상기 목적들을 달성하기 위하여 본 발명인 진단 롬 테스트 모드 인에이블 회로는 중앙처리장치의 데이타버스 및 주소버스를 통하여 진단 롬 테스트 신호를 발생하는 진단 롬 테스트 모드 레기스터 수단, 상기의 진단 롬 테스트 신호가 활성화 되기전까지 전 데이타를 래치하며 상기의 진단 롬 테스트 신호가 활성화되면 로우논리값을 갖는 제1중간신호를 발생하는 래치수단, 상기의 제1중간신호를 수신하여 제1중간신호의 반전된 신호를 일정시간 이상 지연시킨 제2중간신호를 발생하는 지연수단, 상기의 제1중간신호를 수신하여 이를 반전시킨 진단 롬 테스트 모드 인에이블 신호를 출력하는 제1인버 및 상기의 제1중간신호와 제2중간신호를 수신하여 부논리합하여 진단 롬 리세트신호를 발생하는 제1노아게이트로 구성된 겻을 특징으로 한다.
이하 본 발명을 첨부된 도면을 참조하여 상세히 설명한다.
제1도는 하드웨어적인 제어방법으로 진단 롬 테스트 모드로 진입하는 종래의 진단 롬 테스트 모드 인에이블 회로로서 전압강하수단 1, 풀다운 트랜지스터 T4, 제1인버터 2, 제2인버터 3, 제3인버터 4, 제1앤드게이트 5, 제2앤드게이트 6으로 구성되어 있다.
전압강하수단 1은 제1드레인/소스, 게이트, 제2드레인/소스를 가진 3개의 N형 모스트랜지스터들인 제1트랜지스터 T1, 제2트랜지스터 T2, 제3트랜지스터 T3로 구성되어 있다.
전압강하수단 1의 제1트랜지스터 T1의 제1드레인/소스와 게이트는 테스트 입력핀에 연결되어 았으며 제1트랜지스터 T1의 제2드레인/소스는 제2트랜기스터 T2의 제1드레인/소스와 게이트에 연결되어 있고 제2드레인/소스는 제3트랜지스터 T3의 제1드레인/소스와 게이트에 연결되어 있으며 제2드레인/소스는 제1중간신호 A를 출력한다. 즉 상기의 제1, 제2, 제3트랜지스터들 T1, T2, T3는 직렬로 연결되어 있다.
제1드레인/소스, 게이트, 제2드레인/소스를 가진 P형 트랜지스터인 풀다운 트랜지스터 T4의 제1드레인/소스는 상기의 제1중간신호 A와 연결되어 있고 제2드레인/소스와 게이트는 Vss 전압에 연결되어 있다.
제1인버터 2는 상기의 제1중간신호 A를 수신하여 이를 반전하여 제2중간신호 B를 출력하며 제2인버터 3은 상기의 제2중간신호 B를 수신하여 이를 반전하여 진단 롬 테스트 모드 인에이블 신호 DIAGEN를 발생한다. 제1앤드게이트 5의 하나의 입력단에는 상기의 제2중간신호 B와 연결되어 있고 다른 하나의 입력단에는 테스트 입력핀에 연결되어 있으며 제1앤드게이트 5의 출력은 제2앤드게이트 6의 하나의 입력단에 연결되어 있다. 제3인버터 4는 시스템을 초기화 하는 리세트신호를 수신하여 이를 반전시켜며 제3인버터 4의 출력은 제2앤드게이트 6의 다른 입력단에 연결되어 있다. 제2앤드게이트 6의 출력은 정상적인 테스트 모드 인에이블 신호 TMOD를 출력한다.
상술한 구성에 의거 제1도의 종래회로의 동작은 다음과 같다.
시스템을 초기화 하기 위하여 리세트신호는 하이논리값을 갖게되며 제3인버터 4 및 제2앤드게이트 6에 의하여 정상적인 테스트 모드 인에이블 신호 TMOD는 로우논리값을 출력한다.
마이크로 콘트롤러의 정상동작시 즉, 테스트 모드가 아닌 경우에는 테스트 입력핀에는 데이타가 입력되지 않고 풀다운 트랜지스터 T4에 의해 제1중간신호 A는 로우논리값을 갖게되어 진단 롬 테스트 모드 인에이블 신호 DIAGEN는 로우논리값을 출력한다.
테스트 입력핀에 5볼트를 인가하면 전압강하수단 1의 3개의 N형 모스 트랜지스터들에 의하여 전압강하가 일어나 제1인버터 2의 출력인 제2중간신호 B는 하이논리값을 출력하여 진단 롬 테스트 모드 인에이블 신호 DIAGEN는 로우논리값을 출력하므로 진단 롬 테스트 모드로 진입하지 않으며 상기의 하이논리값을 갖는 제2중간신호 B와 테스트 입력핀의 신호에 의하여 제1앤드게이트 5는 하이논리값을 출력하고 제2앤드게이트 6의 출력인 정상적인 테스트 모드 인에이블 신호 TMOD는 하이논리값을 출력하므로 정상적인 테스트 모드로 진입하게 된다.
테스트 입력핀에 9.8볼트 이상의 전압이 인가되는 경우에는 전압강하수단 1에 의하여 전압강하가 일어나더라도 제1중간신호 A는 제1인버터 2의 출력인 제2중간신호 B를 논리값 로우가 될 수 있도록 높은 전압을 가지게 되므로 로우논리값인 제2중간신호 B에 의해 정상적인 테스트 모드 인에이블 신호 TMOD는 로우논리값을 출력하며 진단 롬 테스트 모드 인에이블 신호 DIAGEN은 하이논리값을 출력하여 진단 롬 테스트 모드로 진입한다. 즉, 하드웨어적인 제어방법으로 테스트 입력핀에 5볼트의 전압인가시에는 진단 롬 테스트 모드 인에이블 신호 DIAGEN는 비활성화 되고 정상적인 테스트 모드 인에이블 신호 TMOD는 활성화되어 정상적인 테스트 모드로 진입하며, 테스트 입력핀에 9.8볼트 이상의 전압인가시에는 정상적인 테스트 모드 인에이블 신호 TMOD는 비활성화되고 진단 롬 테스트 모드 인에이블 신호 DIAGEN는 활성화 되어 진단 롬 테스트 모드로 진입하게 된다.
제2도는 본 발명을 수행하는 구체적인 실시예의 도면으로서 소프트 웨어적인 제어방법으로 진단 롬 테스트 모드로 진입하는 마이크로 모드의 진단 롬 테스트 모드 인에이블 회로는 중앙처리장치 10, 테스트 모드레지스터 수단 20, 래치수단 30, 래치회로 50,60,70 및 트랜스미션 게이트 80으로 구성된 지연수단 90, 제1인버터 100, 제1노아게이트 110 및 정상적인 테스트 모드를 위한 제2인버터 120, 제1앤드게이트 130으로 구성되어 있다.
테스트 모드 레지스터 수단 20은 중앙처리장치 10의 데이타버스 및 주소버스를 통하여 중앙처리장치 10과 연결되어 있고 시스템을 초기화하는 리세트신호가 입력되며 진단 롬 테스트 신호를 출력한다.
래치수단 30은 2개의 노아게이트 31,32로 구성되어 있으며 노아게이트 31의 하나의 입력단은 상기의 리세트신호가 입력되며 노아게이트 31의 다른 입력단은 상기의 노아게이트 32의 출력인 제1중간신호 A에 연결되어 있으며 노아게이트 31의 출력은 노아게이트 32의 하나의 입력단에 연결되어 있고 노아게이트 32의 다른 입력단은 상기의 테스트 모드 래치스터 수단 20의 출력인 진단 롬 테스트 신호에 연결되어 있다.
지연수단 90은 마이크로 콘트롤러의 내부 클럭신호가 하이일 때 상기의 제1중간신호를 수신하고 로우일 때 수신된 데이타를 래치하는 제1래치회로 50, 상기의 내부 클럭신호가 로우일 때 상기의 제1래치신호의 출력을 수신하고 하이일 때 수신된 데이타를 래치하는 제2래치회로, 60, 상기의 내부 클럭신호가 하이일 때 상기의 제2래치회로의 출력을 수신하고 로우일 때 수신된 데이타를 래치하는 제3래치회로 70 및 상기의 내부 클럭신호가 로우일 때 제3래치회로의 출력을 수신하여 제2중간신호를 발생하는 트랜스미션 게이트 80으로 구성되어 있다.
래치회로 50은 트랜스미션 게이트 51, 제3인버터 52, 제4인버터 53으로 구성되어 있으며 트랜스미션 게이트 51은, 상기의 제1중간신호 A를 수신하며 트탠스미션 게이트 51의 n형 트랜지스터의 게이트는 상기의 내부클럭신호와 연결되어 있고 P형 트래니스터의 게이트는 상기의 내부 클럭신호를 반전한 제5인버터 40의 출력에 연결되어 있다. 상기의 트랜스미션 게이트 51의 출력은 상기의 제3인버터 52에 입력되며 상기의 제1인버터 52의 출력은 상기의 제2인버터 53에 입력되고 래치수단 60의 트랜스미션 게이트 61에 입력된다. 상기의 제2인버터 53의 출력은 상기의 트랜스미션 게이트 51의 출력과 연결되어 있다.
래치회로 60,70의 구성은 래치회로 50과 동일하나 다만, 래치회로 60의 경우 트랜스미션 게이트 61의 P형 트랜지스터의 게이트는 상기의 내부 클럭신호와 연결되어 있고 트랜스미션 게이트 61의 P형 트랜지스터의 게이트는 상기의 내부 클럭신호를 수신하여 반전된 제5인버터 40의 출력에 연결되어 있다.
래치회로 70은 래치회로 50과 동일하며 래치회로 70의 트랜스미션 게이트 71은 래치회로 60의 출력을 수신하며 래치회로 70의 출력은 트랜스이션 게이트 80에 입력된다.
제1인버터 100은 상기의 제1중간신호 A를 수신하여 이를 반전하여 진단 롬 테스트 모드 인에이블 신호 DIAGEN을 출력하며 제1노아게이트 110의 하나의 입력단은 상기의 제1중간신호 A와 연결되어 있고 다른 입력단은 제2중간신호 B와 연결되어 있으며 상기의 제1노아게이트 110은 진단 롬 테스트 모드시 초기화를 위한 진단 롬 리제트신호 DIAGRST를 출력한다.
제2인버터 120은 상기의 리세트신호를 수신하여 이를 반전하며 제1앤드게이트 130의 하나의 입력단은 테스트 입력핀에 연결되어 있으며 다른 입력단은 상기의 인버터 120의 출력에 연결되어 정상적인 테스트 모드 인에이블 신호 TMOD를 출력한다.
상술한 제2도의 구성 및 제3도의 동작파형도에 의거 본 발명인 진단 롬 테스트 모드 인에이블 회로의 동작은 다음과 같다.
먼저 시스템을 초기화 하기 위하여 0에서 t2 시간동안 리세트신호가 하이논리값을 갖게 되어 제2인버터 120의 출력은 로우논리값을 갖게되므로 제1앤드게이트 130의 출력인 정상적인 테스트 모드 인에이블 신호 TMOD는 로우논리값을 갖게 된다. 상기의 하이논리값을 갖는 리세트신호에 의하여 테스트 모드 레지스터스단 20의 출력인 진단 롬 테스트 신호는 로우 논리값을 갖으므로 제1중간신호 A는 하이논리값을 갖게되며 지연수단 90의 출력인 제2중간신호 B는 상기의 리세트신호가 활성화되어 상기의 제1중간신호 A가 로우논리값을 갖게 된 이후 마이크로 콘트롤러의 내부 클럭신호의 두 개의 클럭펄스 이후인 t1 시간에서 로우논리값을 갖게 된다.
제1인버터 100의 출력인 진단 롬 테스트 모드 인에이블 신호 DIAGEN은 상기의 하이논리값을 갖는 제1중간신호 A에 의하여 로우논리값을 출력하므로 진단 롬 테스트 모드는 비활성화되며 제3노아게이트 110의 출력인 진단 롬 테스트 모드 리세트신호 DIAGRST는 로우논리값을 갖는다. 즉 리세트신호가 하이논리값을 갖게되면 시스템을 초기화 하기 위하여 정상적인 테스트 모드 인에이블 신호 TMOD, 진단 롬 테스트 모드 인에이블 신호 DIAGEN, 진단 롬 리세트신호 DIAGRST는 초기값인 로우논리값을 출력한다.
상기의 리세트신호는 시스템을 초기화 할 수 있는 충분한 시간동안 활성화되며, 초기화가 이루어진 후 마이크로 콘트롤러의 정상동작시와 테스트 모드시에는 로우논리값을 갖게 되어 비활성화 된다.
상기의 초기화 이후 정상적인 테스트 모드로 진입하기 위하여 t3에저 t4 시간동안에 테스트 입력핀을 활성화시킨다. 즉 정상적인 테스트 모드시 리세트신호는 로우논리값을 갖으며 테스트 입력핀은 하이논리값을 가지므로 제1앤드게이트 130의 출력인 정상적인 테스트 모드 인에이블 신호 TMOD는 하이논리값을 출력하고 진단 롬 테스트 모드 인에이블 신호 DIAGEN, 진단 롬 리세트신호 DIAGRST는 로우논리값을 출력하므로 정상적인 테스트 모드로 진입하여 외부 롬을 사용하여 외부 롬에 저장한 명령어들이 인스트럭션 입력포트로 입력되어 마이크로 콘트롤러의 정상동작 여부를 검증할 수 있다.
상기의 인스트럭션 입력포트를 출력포트로 사용하여 마이크로 콘트롤러의 정상동작 여부를 검증하기 위한 진단 롬 테스트 모드를 위하여 소프트웨어적인 제어방법으로 명령어에 의해서 중앙처리장치 10에 의해 데이타버스 및 주소버스를 통하여 테스트 모드 레지스터 수단 20에 하이논리값을 저장하도록 하여 상기의 테스트 모드 레지스터 수단 20의 출력인 진단 롬 테스트 신호는 t5 시간이후 부터 하이논리값을 출력한다. 따라서, 래치수단 30의 제2노아게이트 32의 출력인 제1중간신호 A는 로우논리값을 갖게되며 제1인버터 100의 출력인 진단 롬 테스트 모드 인에이블 신호 DIAGEN는 하이논리값이 되어 진단 롬 테스트 모드로 진입하며 제1중간신호 A가 하이논리값에서 로우논리값으로 전이된 이후인 t5 시간부터 지연수단 90의 래치회로 50,60,70 및 트랜스미션 게이트 80에 의하여 지연수단 90의 출력인 제2중간신호 B는 마이크로 콘트롤러의 내부 클럭신호가 t5 시간이후의 두번째 하이에서 로우로 천이될 때 상기의 제1중간신호 A의 반전된 신호인 하이 논리값을 출력한다. 즉 제2주간신호 B는 제1중간신호 A의 반전된 논리값을 일정 시간 이상(t5 시간부터 t6 시간까지) 지연시켜 출력한다.
t5 시간부터 t6 시간동안에는 상기의 제1중간신호 A와 제2중간신호 B는 로우논리값을 가지므로 제1노아게이트 110의 출력인 진단 롬 테스트 신호 DIAGRST는 하이논리값을 출력하며 t6 시간이후에는 상기의 제2중간신호 B는 하이논리값을 갖게되어 상기의 진단 롬 리제트신호 DIAGRST는 로우논리값을 출력한다.
따라서 상기의 진단 롬 리세트 신호 DIAGRST는 t5 시간에서 t6 시간동안 활성화되어 진단 롬 테스트모드를 위하여 시스템을 초기화한다.
상기의 진단 롬 리세트 신호 DIAGRST의 활성화 되어 있는 시간이 더 필요할 경우에는 상기의 지연수단 90에 래치회로 50, 60과 동일한 래치회로를 더 구비하여 제2주간신호 B가 로우논리값에서 하이논리값으로 변하는 시간을 지연시킬 수 있다.
상술한 바와 같이 본 발명인 진단 롬 테스트 모드 인에이블 회로는 소프트웨어적인 제어방법으로 진단 롬 테스트 모드로 진입할 수 있도록 함으로써 별도의 전압공급소스를 사용하지 않고 테스트를 용이하게 할 수 있다.
본 발명에 따른 실시예에 있어서 사용된 각 구성요소들과 동일한 기능을 가지며 다르게 변형된 구성요소들을 사용하는 것은 본 발명의 기술분야에 있어서 통상의 지식을 가진 자에게는 용이한 것이다.
Claims (4)
- 마이크로 콘트롤러의 정상적인 동작여부를 검증하기 위한 테스트 회로에 있어서, 중앙처리장치의 데이타버스 및 주소버스를 통하여 진단 롬 테스트 신호를 발생하는 진단 롬 테스트 모드 래지스터 수단 : 상기의 진단 롬 테스트 신호가 활성화되기 전까지 전 데이타를 래치하여 상기의 진단 롬 테스트 신호가 활성화되면 로우논리값을 갖는 제1중간신호를 발생하는 래치수단 : 상기의 제1중간신호를 수신하여 제1중간신호의 반전된 신호를 일정시간 이상 지연시킨 제2중간신호를 발생하는 지연수단 : 상기의 제1중간신호를 수신하여 이를 반전시킨 진단 롬 테스트 모드인에이블 신호를 출력하는 제1인버터 및 상기의 제1중간신호와 제2중간신호를 수신하여 부논리합하여 진단 롬 리세트신호를 발생하는 제1노아게이트를 구비한 것을 특징으로 하는 진단 롬 테스트 모드 인에이블 회로.
- 제1항에 잇어서, 정상적인 테스트 모드를 위해 테스트 입력신호와 상기의 리세트 신호를 반전시킨 신호를 논리곱하여 정상적인 테스트 모드 인에이블 신호를 발생하는 제1앤드게이트를 더 구비하는 것을 특징으로 하는 진단 롬 테스트 모드 인에이블 회로.
- 제1항 또는 제2항에 있어서, 지연수단은 마이크로 콘트롤러의 내부클럭신호가 하이일 때 상기의 제1중간신호를 수신하고 로우일 때 수신된 데이타를 래치하는 제1래치회로, 상기의 내부 클럭신호가 로우일때 상기의 제1래치회로의 출력을 수신하고 하이일 때 수신된 데이타를 래치하는 제2래치회로, 상기의 내부 클럭신호가 하이일 때 상기의 제2래치회로의 출력을 수신하고 로우일 때 수신된 데이타를 래치하는 제3래치회로 및 상기의 내부 클럭신호가 로우일 때 제3래치호로의 출력을 수신하며 제2중간신호를 발생하는 트랜스미션 게이트로 구성된 것을 특징으로 하는 진단 롬 테스트 모드 인에이블 회로.
- 제3항에 있어서, 제1,2,3 래치회로는 마이크로 콘트롤러의 내부 클럭신호에 따라 데이타를 수신하는 트랜스이션 게이트, 상기의 트랜스미션 게이트의 출력을 수신하여 이를 반전시키는 제2인버터, 상기의 제2인버터의 출력을 수신하여 이를 반전시키며 상기의 반전된 신호가 제2인버터의 입력단과 연결되는 제3인버터로 구성된 것을 특징으로 하는 진단 롬 테스트 모드 인에이블 회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940028879A KR970007263B1 (ko) | 1994-11-04 | 1994-11-04 | 마이크로 콘트롤러의 진단 롬 테스트 모드 인에이블 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940028879A KR970007263B1 (ko) | 1994-11-04 | 1994-11-04 | 마이크로 콘트롤러의 진단 롬 테스트 모드 인에이블 회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR960018892A KR960018892A (ko) | 1996-06-17 |
| KR970007263B1 true KR970007263B1 (ko) | 1997-05-07 |
Family
ID=19397099
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019940028879A KR970007263B1 (ko) | 1994-11-04 | 1994-11-04 | 마이크로 콘트롤러의 진단 롬 테스트 모드 인에이블 회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR970007263B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11769565B2 (en) | 2021-02-02 | 2023-09-26 | SK Hynix Inc. | Memory device and operating method thereof |
-
1994
- 1994-11-04 KR KR1019940028879A patent/KR970007263B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11769565B2 (en) | 2021-02-02 | 2023-09-26 | SK Hynix Inc. | Memory device and operating method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| KR960018892A (ko) | 1996-06-17 |
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| G160 | Decision to publish patent application | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
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Payment date: 20060830 Year of fee payment: 10 |
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| LAPS | Lapse due to unpaid annual fee |