JPH052052A - 半導体装置のテスト信号発生回路 - Google Patents
半導体装置のテスト信号発生回路Info
- Publication number
- JPH052052A JPH052052A JP3181831A JP18183191A JPH052052A JP H052052 A JPH052052 A JP H052052A JP 3181831 A JP3181831 A JP 3181831A JP 18183191 A JP18183191 A JP 18183191A JP H052052 A JPH052052 A JP H052052A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- external clock
- test
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【目的】 既存の外部入力ピンを使用することができ、
この外部入力ピンに高電圧を印加しないでテスト信号を
発生させることができる半導体装置のテスト信号発生回
路を提供する。 【構成】 テスト動作時においては、時刻ｔ6 乃至ｔ8
にて外部クロック信号φ1 にその規定周期とは異なる周
期の短パルスの制御信号を挿入する。この場合、外部ク
ロック信号φ1 が時刻ｔ6 でＬｏｗになると、通常動作
時と同様にして、ＮＯＲ回路３がインバータ２の出力信
号ｂと外部クロック信号φ1 とのＮＯＲ論理をとるた
め、ＮＯＲ回路３の出力信号ｃは時刻ｔ7 でＨｉｇｈに
なる。そして、時刻ｔ8 で外部クロック信号φ1 がＨｉ
ｇｈになると、Ｄ型フリップフロップ４はＮＯＲ回路３
の出力信号ｃのＨｉｇｈをラッチするので、Ｄ型フリッ
プフロップ４の出力は時刻ｔ9 でＨｉｇｈになったまま
の状態を保持する。これにより、半導体装置のテスト回
路にＨｉｇｈレベルのテスト信号が供給される。
この外部入力ピンに高電圧を印加しないでテスト信号を
発生させることができる半導体装置のテスト信号発生回
路を提供する。 【構成】 テスト動作時においては、時刻ｔ6 乃至ｔ8
にて外部クロック信号φ1 にその規定周期とは異なる周
期の短パルスの制御信号を挿入する。この場合、外部ク
ロック信号φ1 が時刻ｔ6 でＬｏｗになると、通常動作
時と同様にして、ＮＯＲ回路３がインバータ２の出力信
号ｂと外部クロック信号φ1 とのＮＯＲ論理をとるた
め、ＮＯＲ回路３の出力信号ｃは時刻ｔ7 でＨｉｇｈに
なる。そして、時刻ｔ8 で外部クロック信号φ1 がＨｉ
ｇｈになると、Ｄ型フリップフロップ４はＮＯＲ回路３
の出力信号ｃのＨｉｇｈをラッチするので、Ｄ型フリッ
プフロップ４の出力は時刻ｔ9 でＨｉｇｈになったまま
の状態を保持する。これにより、半導体装置のテスト回
路にＨｉｇｈレベルのテスト信号が供給される。
Description
【０００１】
【産業上の利用分野】本発明は外部から供給されるパル
ス波形の制御信号を入力することによりテスト信号を発
生させる半導体装置のテスト信号発生回路に関する。
ス波形の制御信号を入力することによりテスト信号を発
生させる半導体装置のテスト信号発生回路に関する。
【０００２】
【従来の技術】従来、半導体装置のテスト回路を起動さ
せるためのテスト信号を供給する方法としては、以下に
示すものがある。図５乃至７は従来の半導体装置のテス
ト信号発生回路を示すブロック図である。
せるためのテスト信号を供給する方法としては、以下に
示すものがある。図５乃至７は従来の半導体装置のテス
ト信号発生回路を示すブロック図である。
【０００３】先ず、図５においては、テスト信号発生回
路２１には半導体装置の外部入力ピン２２が接続されて
いて、この外部入力ピン２２を介して所定の信号が入力
される。この場合、半導体装置の通常動作時には、外部
入力ピン２２に入力される信号の電圧は電源電圧以下で
あって、テスト信号発生回路２１の出力はＬｏｗレベル
になる。一方、半導体装置のテスト時においては、外部
入力ピン２２には電源電圧を超える高電圧が印加され
る。これにより、テスト信号発生回路２１はこの電圧を
検出してＨｉｇｈレベルのテスト信号を発生させる。テ
スト信号発生回路２１から出力されるテスト信号は半導
体装置のテスト回路に供給される。
路２１には半導体装置の外部入力ピン２２が接続されて
いて、この外部入力ピン２２を介して所定の信号が入力
される。この場合、半導体装置の通常動作時には、外部
入力ピン２２に入力される信号の電圧は電源電圧以下で
あって、テスト信号発生回路２１の出力はＬｏｗレベル
になる。一方、半導体装置のテスト時においては、外部
入力ピン２２には電源電圧を超える高電圧が印加され
る。これにより、テスト信号発生回路２１はこの電圧を
検出してＨｉｇｈレベルのテスト信号を発生させる。テ
スト信号発生回路２１から出力されるテスト信号は半導
体装置のテスト回路に供給される。
【０００４】次に、図６においては、テスト信号発生回
路２１には外部入力ピン２２とは別個にテスト信号発生
回路駆動専用ピン２３が接続されていて、この駆動専用
ピン２３を介してテスト制御信号が入力される。この場
合、テスト信号発生回路２１はテスト制御信号に基づい
て動作し、半導体装置のテスト時にテスト信号を発生さ
せる。
路２１には外部入力ピン２２とは別個にテスト信号発生
回路駆動専用ピン２３が接続されていて、この駆動専用
ピン２３を介してテスト制御信号が入力される。この場
合、テスト信号発生回路２１はテスト制御信号に基づい
て動作し、半導体装置のテスト時にテスト信号を発生さ
せる。
【０００５】次に、図７においては、テスト動作を行う
必要がある場合に、半導体装置に設けられた内部非接続
ピン２４とテスト信号発生回路２１とをボンディングワ
イヤ２５により接続し、この内部非接続ピン２４を介し
てテスト信号発生回路２１にテスト制御信号が入力され
る。この場合にも、テスト信号発生回路２１はテスト制
御信号に基づいて動作し、半導体装置のテスト時にテス
ト信号を発生させる。
必要がある場合に、半導体装置に設けられた内部非接続
ピン２４とテスト信号発生回路２１とをボンディングワ
イヤ２５により接続し、この内部非接続ピン２４を介し
てテスト信号発生回路２１にテスト制御信号が入力され
る。この場合にも、テスト信号発生回路２１はテスト制
御信号に基づいて動作し、半導体装置のテスト時にテス
ト信号を発生させる。
【０００６】
【発明が解決しようとする課題】しかしながら、上述し
た従来の半導体装置のテスト信号発生回路には、以下に
示す問題点がある。
た従来の半導体装置のテスト信号発生回路には、以下に
示す問題点がある。
【０００７】先ず、図５に示すものは、外部入力ピン２
２に高電圧を印加するため、この高電圧に耐える構造が
必要であり、半導体装置にこのような構造を設けるため
の工程が必要である。
２に高電圧を印加するため、この高電圧に耐える構造が
必要であり、半導体装置にこのような構造を設けるため
の工程が必要である。
【０００８】また、図６に示すものは、外部入力ピン２
２とは別個にテスト信号発生回路駆動専用ピン２３を設
けるため、半導体装置のピン数が増大してしまう。
２とは別個にテスト信号発生回路駆動専用ピン２３を設
けるため、半導体装置のピン数が増大してしまう。
【０００９】更に、図７に示すものは、半導体装置の製
造過程においてテストモード使用の可否が決定されるた
め、テストモードを使用できる半導体装置が限定されて
しまう。
造過程においてテストモード使用の可否が決定されるた
め、テストモードを使用できる半導体装置が限定されて
しまう。
【００１０】本発明はかかる問題点に鑑みてなされたも
のであって、既存の外部入力ピンを使用することがで
き、この外部入力ピンに高電圧を印加しないでテスト信
号を発生させることができる半導体装置のテスト信号発
生回路を提供することを目的とする。
のであって、既存の外部入力ピンを使用することがで
き、この外部入力ピンに高電圧を印加しないでテスト信
号を発生させることができる半導体装置のテスト信号発
生回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明に係る半導体装置
のテスト信号発生回路は、外部クロック信号をその規定
周期より短い遅延時間で遅延させる遅延素子と、前記外
部クロック信号及び前記遅延素子の出力信号に基づいて
パルス信号を発生させるパルス信号発生回路と、前記パ
ルス信号を前記外部クロック信号に基づいて取り込むラ
ッチ回路とを有し、テスト動作時に前記外部クロック信
号に前記規定周期とは異なる周期の制御信号を挿入する
ことを特徴とする。
のテスト信号発生回路は、外部クロック信号をその規定
周期より短い遅延時間で遅延させる遅延素子と、前記外
部クロック信号及び前記遅延素子の出力信号に基づいて
パルス信号を発生させるパルス信号発生回路と、前記パ
ルス信号を前記外部クロック信号に基づいて取り込むラ
ッチ回路とを有し、テスト動作時に前記外部クロック信
号に前記規定周期とは異なる周期の制御信号を挿入する
ことを特徴とする。
【００１２】
【作用】本発明に係る半導体装置のテスト信号発生回路
においては、パルス発生回路が外部クロック信号及び遅
延素子の出力信号に基づいてパルス信号を発生させる。
通常動作時においては、前記外部クロック信号は規定周
期を有しているため、前記パルス信号は前記外部クロッ
ク信号の立ち上がり時にラッチ回路に取り込まれない。
このため、前記ラッチ回路の出力は例えばＬｏｗ状態を
保持し、半導体装置のテスト回路にはテスト信号が供給
されない。一方、テスト動作時においては、前記外部ク
ロック信号に前記規定周期とは異なる周期のパルス波形
の制御信号を挿入する。この場合、パルス発生回路が発
生させるパルス信号は前記制御信号の立ち上がり時に前
記ラッチ回路の取り込まれる。このため、前記ラッチ回
路の出力は例えばＨｉｇｈ状態を保持し、半導体装置の
テスト回路にテスト信号が供給される。
においては、パルス発生回路が外部クロック信号及び遅
延素子の出力信号に基づいてパルス信号を発生させる。
通常動作時においては、前記外部クロック信号は規定周
期を有しているため、前記パルス信号は前記外部クロッ
ク信号の立ち上がり時にラッチ回路に取り込まれない。
このため、前記ラッチ回路の出力は例えばＬｏｗ状態を
保持し、半導体装置のテスト回路にはテスト信号が供給
されない。一方、テスト動作時においては、前記外部ク
ロック信号に前記規定周期とは異なる周期のパルス波形
の制御信号を挿入する。この場合、パルス発生回路が発
生させるパルス信号は前記制御信号の立ち上がり時に前
記ラッチ回路の取り込まれる。このため、前記ラッチ回
路の出力は例えばＨｉｇｈ状態を保持し、半導体装置の
テスト回路にテスト信号が供給される。
【００１３】本発明によれば、テスト動作時において外
部クロック信号にその規定周期とは異なる周期の制御信
号を挿入することによりテスト信号を発生させることが
できる。この外部クロック信号は半導体装置に設けられ
た既存の外部入力ピンを使用して入力することができる
ので、テスト信号発生回路駆動専用ピン等を設ける必要
はなく、ピン数の増大等を回避できる。また、外部入力
ピンに高電圧を印加しないでテスト信号を発生させるこ
とができるので、半導体装置における電圧に対する耐久
構造を簡素化することができる。
部クロック信号にその規定周期とは異なる周期の制御信
号を挿入することによりテスト信号を発生させることが
できる。この外部クロック信号は半導体装置に設けられ
た既存の外部入力ピンを使用して入力することができる
ので、テスト信号発生回路駆動専用ピン等を設ける必要
はなく、ピン数の増大等を回避できる。また、外部入力
ピンに高電圧を印加しないでテスト信号を発生させるこ
とができるので、半導体装置における電圧に対する耐久
構造を簡素化することができる。
【００１４】なお、パルス信号発生回路は前記遅延素子
の出力信号と前記外部クロック信号とを比較する論理回
路で構成することができる。この場合、パルス信号発生
回路は前記遅延素子の遅延時間に応じたパルス信号を発
生させることができる。
の出力信号と前記外部クロック信号とを比較する論理回
路で構成することができる。この場合、パルス信号発生
回路は前記遅延素子の遅延時間に応じたパルス信号を発
生させることができる。
【００１５】
【実施例】次に、本発明の実施例について添付の図面を
参照して説明する。
参照して説明する。
【００１６】図１は本発明の第１の実施例に係る半導体
装置のテスト信号発生回路を示す回路図、図２はその動
作を示すタイミングチャート図である。ディレイ素子１
は規定周期をもつ外部クロック信号φ1 を入力し、この
外部クロック信号φをその規定周期より短いディレイ時
間ｔD で遅延させる。インバータ２は電源間に直列に接
続された第１及び第２のＭＯＳトランジスタで構成され
ており、この第１及び第２のＭＯＳトランジスタの各ゲ
ートにディレイ素子１の出力信号ａが入力されている。
ＮＯＲ回路３は電源間に直列に接続された第３乃至第５
のＭＯＳトランジスタ及び前記第４のＭＯＳトランジス
タと並列に接続された第６のＭＯＳトランジスタで構成
されており、前記第３及び前記第４のＭＯＳトランジス
タの各ゲートにインバータ２の出力信号ｂが入力され、
前記第５及び前記第６のＭＯＳトランジスタの各ゲート
には外部クロック信号φ1 が入力されている。これらの
インバータ２及びＮＯＲ回路３によりパルス信号発生回
路が構成されている。Ｄ型フリップフロップ（Ｄ−Ｆ／
Ｆ）４はＮＯＲ回路３の出力信号ｃをデータ入力し、外
部クロック信号φ1 をクロック入力して、この外部クロ
ック信号φ1 に基づいてＮＯＲ回路３の出力信号ｃを取
り込む。Ｄ型フリップフロップ４の出力信号はテスト信
号として半導体装置のテスト回路に供給される。
装置のテスト信号発生回路を示す回路図、図２はその動
作を示すタイミングチャート図である。ディレイ素子１
は規定周期をもつ外部クロック信号φ1 を入力し、この
外部クロック信号φをその規定周期より短いディレイ時
間ｔD で遅延させる。インバータ２は電源間に直列に接
続された第１及び第２のＭＯＳトランジスタで構成され
ており、この第１及び第２のＭＯＳトランジスタの各ゲ
ートにディレイ素子１の出力信号ａが入力されている。
ＮＯＲ回路３は電源間に直列に接続された第３乃至第５
のＭＯＳトランジスタ及び前記第４のＭＯＳトランジス
タと並列に接続された第６のＭＯＳトランジスタで構成
されており、前記第３及び前記第４のＭＯＳトランジス
タの各ゲートにインバータ２の出力信号ｂが入力され、
前記第５及び前記第６のＭＯＳトランジスタの各ゲート
には外部クロック信号φ1 が入力されている。これらの
インバータ２及びＮＯＲ回路３によりパルス信号発生回
路が構成されている。Ｄ型フリップフロップ（Ｄ−Ｆ／
Ｆ）４はＮＯＲ回路３の出力信号ｃをデータ入力し、外
部クロック信号φ1 をクロック入力して、この外部クロ
ック信号φ1 に基づいてＮＯＲ回路３の出力信号ｃを取
り込む。Ｄ型フリップフロップ４の出力信号はテスト信
号として半導体装置のテスト回路に供給される。
【００１７】次に、上述した半導体装置のテスト信号発
生回路の動作について、図２のタイミングチャート図を
参照して説明する。なお、出力信号ａは外部クロック信
号φ1 より遅延時間ｔD だけ遅延した外部クロック信号
φ1 の同相信号であり、出力信号ｂは出力信号ａの逆相
信号である。また、Ｄ型フリップフロップ４の出力の初
期状態はＬｏｗである。
生回路の動作について、図２のタイミングチャート図を
参照して説明する。なお、出力信号ａは外部クロック信
号φ1 より遅延時間ｔD だけ遅延した外部クロック信号
φ1 の同相信号であり、出力信号ｂは出力信号ａの逆相
信号である。また、Ｄ型フリップフロップ４の出力の初
期状態はＬｏｗである。
【００１８】先ず、通常動作時においては、外部クロッ
ク信号φ1 が時刻ｔ1 でＬｏｗになると、ディレイ素子
１の出力信号ａは時刻ｔ1 から遅延時間ｔD だけ経過し
た後にＬｏｗになる。これにより、インバータ２の出力
信号ｂは時刻ｔ3 でＨｉｇｈになる。このとき、ＮＯＲ
回路３が出力信号ｂと外部クロック信号φ1 とのＮＯＲ
論理をとるため、ＮＯＲ回路３の出力信号ｃは時刻ｔ2
乃至ｔ4 においてＨｉｇｈになる。次いで、外部クロッ
ク信号φ1 が時刻ｔ5 でＬｏｗからＨｉｇｈへ移行する
と、Ｄ型フリップフロップ４は外部クロック信号φ1 の
立ち上がりエッジで入力データ、即ちＮＯＲ回路３の出
力信号ｃをラッチするので、Ｄ型フリップフロップ４の
出力はＬｏｗ状態を保持する。
ク信号φ1 が時刻ｔ1 でＬｏｗになると、ディレイ素子
１の出力信号ａは時刻ｔ1 から遅延時間ｔD だけ経過し
た後にＬｏｗになる。これにより、インバータ２の出力
信号ｂは時刻ｔ3 でＨｉｇｈになる。このとき、ＮＯＲ
回路３が出力信号ｂと外部クロック信号φ1 とのＮＯＲ
論理をとるため、ＮＯＲ回路３の出力信号ｃは時刻ｔ2
乃至ｔ4 においてＨｉｇｈになる。次いで、外部クロッ
ク信号φ1 が時刻ｔ5 でＬｏｗからＨｉｇｈへ移行する
と、Ｄ型フリップフロップ４は外部クロック信号φ1 の
立ち上がりエッジで入力データ、即ちＮＯＲ回路３の出
力信号ｃをラッチするので、Ｄ型フリップフロップ４の
出力はＬｏｗ状態を保持する。
【００１９】次に、テスト動作時においては、時刻ｔ6
乃至ｔ8 にて外部クロック信号φ1にその規定周期とは
異なる周期の短パルスの制御信号を挿入する。この場
合、外部クロック信号φ1 が時刻ｔ6 でＬｏｗになる
と、通常動作時と同様にして、ＮＯＲ回路３がインバー
タ２の出力信号ｂと外部クロック信号φ1 とのＮＯＲ論
理をとるため、ＮＯＲ回路３の出力信号ｃは時刻ｔ7 で
Ｈｉｇｈになる。そして、時刻ｔ8 で外部クロック信号
φ1 がＨｉｇｈになると、Ｄ型フリップフロップ４はＮ
ＯＲ回路３の出力信号ｃのＨｉｇｈをラッチするので、
Ｄ型フリップフロップ４の出力は時刻ｔ9 でＨｉｇｈに
なったままの状態を保持する。これにより、半導体装置
のテスト回路にテスト信号が供給される。
乃至ｔ8 にて外部クロック信号φ1にその規定周期とは
異なる周期の短パルスの制御信号を挿入する。この場
合、外部クロック信号φ1 が時刻ｔ6 でＬｏｗになる
と、通常動作時と同様にして、ＮＯＲ回路３がインバー
タ２の出力信号ｂと外部クロック信号φ1 とのＮＯＲ論
理をとるため、ＮＯＲ回路３の出力信号ｃは時刻ｔ7 で
Ｈｉｇｈになる。そして、時刻ｔ8 で外部クロック信号
φ1 がＨｉｇｈになると、Ｄ型フリップフロップ４はＮ
ＯＲ回路３の出力信号ｃのＨｉｇｈをラッチするので、
Ｄ型フリップフロップ４の出力は時刻ｔ9 でＨｉｇｈに
なったままの状態を保持する。これにより、半導体装置
のテスト回路にテスト信号が供給される。
【００２０】次に、外部クロック信号φ1 が規定周期に
基づいて時刻11で再びＬｏｗになると、ＮＯＲ回路３が
インバータ２の出力信号ｂと外部クロック信号φ1 との
ＮＯＲ論理をとるため、ＮＯＲ回路３の出力信号ｃは時
刻ｔ12乃至ｔ13においてＨｉｇｈになる。この場合、外
部クロック信号φ1 がＬｏｗのままであるため、Ｄ型フ
リップフロップ４の出力は変化しない。次いで、外部ク
ロック信号φ1 が時刻ｔ14でＬｏｗからＨｉｇｈへ移行
すると、Ｄ型フリップフロップ４は外部クロック信号φ
1 の立ち上がりエッジでＮＯＲ回路３の出力信号ｃをラ
ッチする。このとき、出力信号ｃはＬｏｗであるので、
Ｄ型フリップフロップ４の出力は時刻ｔ15でＬｏｗにな
る。これにより、テスト信号の発生が終了する。
基づいて時刻11で再びＬｏｗになると、ＮＯＲ回路３が
インバータ２の出力信号ｂと外部クロック信号φ1 との
ＮＯＲ論理をとるため、ＮＯＲ回路３の出力信号ｃは時
刻ｔ12乃至ｔ13においてＨｉｇｈになる。この場合、外
部クロック信号φ1 がＬｏｗのままであるため、Ｄ型フ
リップフロップ４の出力は変化しない。次いで、外部ク
ロック信号φ1 が時刻ｔ14でＬｏｗからＨｉｇｈへ移行
すると、Ｄ型フリップフロップ４は外部クロック信号φ
1 の立ち上がりエッジでＮＯＲ回路３の出力信号ｃをラ
ッチする。このとき、出力信号ｃはＬｏｗであるので、
Ｄ型フリップフロップ４の出力は時刻ｔ15でＬｏｗにな
る。これにより、テスト信号の発生が終了する。
【００２１】本実施例によれば、テスト動作時に外部ク
ロック信号φ1 にその規定周期とは異なる周期の制御信
号を挿入することにより、時刻ｔ9 乃至ｔ15においてテ
スト信号を発生させることができる。この外部クロック
信号φ1 は既存の外部入力ピンを使用して入力すること
ができるので、テスト信号発生回路の駆動専用ピン又は
半導体装置の内部非接続ピンを使用する必要はなく、こ
れによりピン数の増大等を回避できる。また、外部入力
ピンに高電圧を印加しないでテスト信号を発生させるこ
とができるので、半導体装置における電圧に対する耐久
構造を簡素化することができる。
ロック信号φ1 にその規定周期とは異なる周期の制御信
号を挿入することにより、時刻ｔ9 乃至ｔ15においてテ
スト信号を発生させることができる。この外部クロック
信号φ1 は既存の外部入力ピンを使用して入力すること
ができるので、テスト信号発生回路の駆動専用ピン又は
半導体装置の内部非接続ピンを使用する必要はなく、こ
れによりピン数の増大等を回避できる。また、外部入力
ピンに高電圧を印加しないでテスト信号を発生させるこ
とができるので、半導体装置における電圧に対する耐久
構造を簡素化することができる。
【００２２】図３は本発明の第２の実施例に係る半導体
装置のテスト信号発生回路を示す回路図、図４はその動
作を示すタイミングチャート図である。ディレイ素子１
１は規定周期をもつ外部クロック信号φ1 を入力し、こ
の外部クロック信号φをその規定周期より短いディレイ
時間ｔD で遅延させる。インバータ１２は電源間に直列
に接続された第１及び第２のＭＯＳトランジスタで構成
されており、この第１及び第２のＭＯＳトランジスタの
各ゲートに外部クロック信号φ1 が入力されている。Ｎ
ＡＮＤ回路１３は電源間に直列に接続された第３，第４
及び第６のＭＯＳトランジスタ及び前記第３のＭＯＳト
ランジスタと並列に接続された第５のＭＯＳトランジス
タで構成されており、前記第３及び前記第４のＭＯＳト
ランジスタの各ゲートにディレイ素子１１の出力信号ａ
が入力され、前記第５及び前記第６のＭＯＳトランジス
タの各ゲートにはインバータ１２の出力信号ｂが入力さ
れている。インバータ１４は電源間に直列に接続された
第７及び第８のＭＯＳトランジスタで構成されており、
この第７及び第８のＭＯＳトランジスタの各ゲートには
ＮＡＮＤ回路１３の出力信号ｃが入力されている。これ
らのインバータ１２，１４及びＮＡＮＤ回路１３により
パルス信号発生回路が構成されている。Ｄ型フリップフ
ロップ（Ｄ−Ｆ／Ｆ）１５はインバータの出力信号ｄを
データ入力し、外部クロック信号φ1 をクロック入力し
て、この外部クロック信号φ1 に基づいてインバータ１
４の出力信号ｄを取り込む。Ｄ型フリップフロップ１５
の出力信号はテスト信号として半導体装置のテスト回路
に供給される。
装置のテスト信号発生回路を示す回路図、図４はその動
作を示すタイミングチャート図である。ディレイ素子１
１は規定周期をもつ外部クロック信号φ1 を入力し、こ
の外部クロック信号φをその規定周期より短いディレイ
時間ｔD で遅延させる。インバータ１２は電源間に直列
に接続された第１及び第２のＭＯＳトランジスタで構成
されており、この第１及び第２のＭＯＳトランジスタの
各ゲートに外部クロック信号φ1 が入力されている。Ｎ
ＡＮＤ回路１３は電源間に直列に接続された第３，第４
及び第６のＭＯＳトランジスタ及び前記第３のＭＯＳト
ランジスタと並列に接続された第５のＭＯＳトランジス
タで構成されており、前記第３及び前記第４のＭＯＳト
ランジスタの各ゲートにディレイ素子１１の出力信号ａ
が入力され、前記第５及び前記第６のＭＯＳトランジス
タの各ゲートにはインバータ１２の出力信号ｂが入力さ
れている。インバータ１４は電源間に直列に接続された
第７及び第８のＭＯＳトランジスタで構成されており、
この第７及び第８のＭＯＳトランジスタの各ゲートには
ＮＡＮＤ回路１３の出力信号ｃが入力されている。これ
らのインバータ１２，１４及びＮＡＮＤ回路１３により
パルス信号発生回路が構成されている。Ｄ型フリップフ
ロップ（Ｄ−Ｆ／Ｆ）１５はインバータの出力信号ｄを
データ入力し、外部クロック信号φ1 をクロック入力し
て、この外部クロック信号φ1 に基づいてインバータ１
４の出力信号ｄを取り込む。Ｄ型フリップフロップ１５
の出力信号はテスト信号として半導体装置のテスト回路
に供給される。
【００２３】次に、上述した半導体装置のテスト信号発
生回路の動作について、図４のタイミングチャート図を
参照して説明する。なお、出力信号ａは外部クロック信
号φ1 より遅延時間ｔD だけ遅延した外部クロック信号
φ1 の同相信号であり、出力信号ｂは外部クロック信号
φ1 の逆相信号であり、出力信号ｃは出力信号ａと出力
信号ｂとのＮＡＮＤ論理をとった信号であり、出力信号
ｄは出力信号ｃの逆相信号である。また、Ｄ型フリップ
フロップ１５の出力の初期状態はＬｏｗである。
生回路の動作について、図４のタイミングチャート図を
参照して説明する。なお、出力信号ａは外部クロック信
号φ1 より遅延時間ｔD だけ遅延した外部クロック信号
φ1 の同相信号であり、出力信号ｂは外部クロック信号
φ1 の逆相信号であり、出力信号ｃは出力信号ａと出力
信号ｂとのＮＡＮＤ論理をとった信号であり、出力信号
ｄは出力信号ｃの逆相信号である。また、Ｄ型フリップ
フロップ１５の出力の初期状態はＬｏｗである。
【００２４】先ず、通常動作時においては、外部クロッ
ク信号φ1 が時刻ｔ1 でＬｏｗになると、ディレイ素子
１１の出力信号ａは時刻ｔ1 から遅延時間ｔD だけ経過
した後にＬｏｗになる。また、インバータ１２の出力信
号ｂは時刻ｔ3 でＨｉｇｈになる。このとき、ＮＡＮＤ
回路１３が出力信号ａと出力信号ｂとのＮＡＮＤ論理を
とるため、ＮＡＮＤ回路１３の出力信号ｃは時刻ｔ3 乃
至ｔ5 においてＬｏｗになり、インバータ１４の出力信
号ｄは時刻ｔ4 乃至ｔ6 においてＨｉｇｈになる。次い
で、外部クロック信号φ1 が時刻ｔ7 でＬｏｗからＨｉ
ｇｈへ移行すると、Ｄ型フリップフロップ１５は外部ク
ロック信号φ1 の立ち上がりエッジで入力データ、即ち
インバータ１４の出力信号ｄをラッチするので、Ｄ型フ
リップフロップ１５の出力はＬｏｗ状態を保持する。
ク信号φ1 が時刻ｔ1 でＬｏｗになると、ディレイ素子
１１の出力信号ａは時刻ｔ1 から遅延時間ｔD だけ経過
した後にＬｏｗになる。また、インバータ１２の出力信
号ｂは時刻ｔ3 でＨｉｇｈになる。このとき、ＮＡＮＤ
回路１３が出力信号ａと出力信号ｂとのＮＡＮＤ論理を
とるため、ＮＡＮＤ回路１３の出力信号ｃは時刻ｔ3 乃
至ｔ5 においてＬｏｗになり、インバータ１４の出力信
号ｄは時刻ｔ4 乃至ｔ6 においてＨｉｇｈになる。次い
で、外部クロック信号φ1 が時刻ｔ7 でＬｏｗからＨｉ
ｇｈへ移行すると、Ｄ型フリップフロップ１５は外部ク
ロック信号φ1 の立ち上がりエッジで入力データ、即ち
インバータ１４の出力信号ｄをラッチするので、Ｄ型フ
リップフロップ１５の出力はＬｏｗ状態を保持する。
【００２５】次に、テスト動作時においては、時刻ｔ8
乃至ｔ10にて外部クロック信号φ1にその規定周期とは
異なる周期の短パルスの制御信号を挿入する。この場
合、外部クロック信号φ1 が時刻ｔ8 でＬｏｗになる
と、通常動作時と同様にして、ＮＡＮＤ回路１３がイン
バータ１２の出力信号ｂとディレイ素子１１の出力信号
ａとのＮＡＮＤ論理をとるため、インバータ１４の出力
信号ｄは時刻ｔ9 でＨｉｇｈになる。そして、時刻ｔ10
で外部クロック信号φ1 がＨｉｇｈになると、Ｄ型フリ
ップフロップ１５はインバータ１４の出力信号ｄのＨｉ
ｇｈをラッチするので、Ｄ型フリップフロップ１５の出
力は時刻ｔ11でＨｉｇｈになったままの状態を保持す
る。これにより、半導体装置のテスト回路にテスト信号
が供給される。
乃至ｔ10にて外部クロック信号φ1にその規定周期とは
異なる周期の短パルスの制御信号を挿入する。この場
合、外部クロック信号φ1 が時刻ｔ8 でＬｏｗになる
と、通常動作時と同様にして、ＮＡＮＤ回路１３がイン
バータ１２の出力信号ｂとディレイ素子１１の出力信号
ａとのＮＡＮＤ論理をとるため、インバータ１４の出力
信号ｄは時刻ｔ9 でＨｉｇｈになる。そして、時刻ｔ10
で外部クロック信号φ1 がＨｉｇｈになると、Ｄ型フリ
ップフロップ１５はインバータ１４の出力信号ｄのＨｉ
ｇｈをラッチするので、Ｄ型フリップフロップ１５の出
力は時刻ｔ11でＨｉｇｈになったままの状態を保持す
る。これにより、半導体装置のテスト回路にテスト信号
が供給される。
【００２６】次に、外部クロック信号φ1 が規定周期に
基づいて時刻13で再びＬｏｗになると、インバータ１４
の出力信号ｄは時刻ｔ14乃至ｔ15においてＨｉｇｈにな
る。この場合、外部クロック信号φ1 がＬｏｗのままで
あるため、Ｄ型フリップフロップ１５の出力は変化しな
い。次いで、外部クロック信号φ1 が時刻ｔ16でＬｏｗ
からＨｉｇｈへ移行すると、Ｄ型フリップフロップ１５
は外部クロック信号φ1 の立ち上がりエッジでインバー
タ１４の出力信号ｄをラッチする。このとき、出力信号
ｄはＬｏｗであるので、Ｄ型フリップフロップ１５の出
力は時刻ｔ17でＬｏｗになる。これにより、テスト信号
の発生が終了する。
基づいて時刻13で再びＬｏｗになると、インバータ１４
の出力信号ｄは時刻ｔ14乃至ｔ15においてＨｉｇｈにな
る。この場合、外部クロック信号φ1 がＬｏｗのままで
あるため、Ｄ型フリップフロップ１５の出力は変化しな
い。次いで、外部クロック信号φ1 が時刻ｔ16でＬｏｗ
からＨｉｇｈへ移行すると、Ｄ型フリップフロップ１５
は外部クロック信号φ1 の立ち上がりエッジでインバー
タ１４の出力信号ｄをラッチする。このとき、出力信号
ｄはＬｏｗであるので、Ｄ型フリップフロップ１５の出
力は時刻ｔ17でＬｏｗになる。これにより、テスト信号
の発生が終了する。
【００２７】本実施例によれば、テスト動作時に外部ク
ロック信号φ1 にその規定周期とは異なる周期の制御信
号を挿入することにより、時刻ｔ11乃至ｔ16においてテ
スト信号を発生させることができる。この外部クロック
信号φ1 は既存の外部入力ピンを使用して入力すること
ができるので、従来とは異なってピン数の増大等を回避
できる。また、外部入力ピンに高電圧を印加しないでテ
スト信号を発生させることができるので、半導体装置に
おける電圧に対する耐久構造を簡素化することができ
る。
ロック信号φ1 にその規定周期とは異なる周期の制御信
号を挿入することにより、時刻ｔ11乃至ｔ16においてテ
スト信号を発生させることができる。この外部クロック
信号φ1 は既存の外部入力ピンを使用して入力すること
ができるので、従来とは異なってピン数の増大等を回避
できる。また、外部入力ピンに高電圧を印加しないでテ
スト信号を発生させることができるので、半導体装置に
おける電圧に対する耐久構造を簡素化することができ
る。
【００２８】
【発明の効果】以上説明したように本発明によれば、パ
ルス信号発生回路は外部クロック信号及びこの外部クロ
ック信号を遅延させる遅延素子の出力信号に基づいてパ
ルス信号を発生させ、テスト動作時に前記外部クロック
信号にその規定周期とは異なる周期の制御信号を挿入す
ることによりラッチ回路が前記パルス信号を取り込むか
ら、既存の外部入力ピンを使用することができ、この外
部入力ピンに高電圧を印加しないでテスト信号を発生さ
せることができる。これにより、半導体装置におけるピ
ン数の増大等を回避できると共に、電圧に対する耐久構
造を簡素化することができる。
ルス信号発生回路は外部クロック信号及びこの外部クロ
ック信号を遅延させる遅延素子の出力信号に基づいてパ
ルス信号を発生させ、テスト動作時に前記外部クロック
信号にその規定周期とは異なる周期の制御信号を挿入す
ることによりラッチ回路が前記パルス信号を取り込むか
ら、既存の外部入力ピンを使用することができ、この外
部入力ピンに高電圧を印加しないでテスト信号を発生さ
せることができる。これにより、半導体装置におけるピ
ン数の増大等を回避できると共に、電圧に対する耐久構
造を簡素化することができる。
【図１】本発明の第１の実施例に係る半導体装置のテス
ト信号発生回路を示す回路図である。
ト信号発生回路を示す回路図である。
【図２】本発明の第１の実施例に係る半導体装置のテス
ト信号発生回路の動作を示すタイミングチャート図であ
る。
ト信号発生回路の動作を示すタイミングチャート図であ
る。
【図３】本発明の第２の実施例に係る半導体装置のテス
ト信号発生回路を示す回路図である。
ト信号発生回路を示す回路図である。
【図４】本発明の第２の実施例に係る半導体装置のテス
ト信号発生回路の動作を示すタイミングチャート図であ
る。
ト信号発生回路の動作を示すタイミングチャート図であ
る。
【図５】従来の半導体装置のテスト信号発生回路を示す
回路図である。
回路図である。
【図６】従来の半導体装置のテスト信号発生回路を示す
回路図である。
回路図である。
【図７】従来の半導体装置のテスト信号発生回路を示す
回路図である。
回路図である。
１，１１；ディレイ素子
２，１２，１４；インバータ
３，１３；ＮＯＲ回路
４，１５；Ｄ型フリップフロップ
Claims (2)
- 【請求項１】 外部クロック信号をその規定周期より短
い遅延時間で遅延させる遅延素子と、前記外部クロック
信号及び前記遅延素子の出力信号に基づいてパルス信号
を発生させるパルス信号発生回路と、前記パルス信号を
前記外部クロック信号に基づいて取り込むラッチ回路と
を有し、テスト動作時に前記外部クロック信号に前記規
定周期とは異なる周期の制御信号を挿入することを特徴
とする半導体装置のテスト信号発生回路。 - 【請求項２】 前記パルス信号発生回路は前記遅延素子
の出力信号と前記外部クロック信号とを比較する論理回
路を有することを特徴とする請求項１に記載の半導体装
置のテスト信号発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3181831A JPH052052A (ja) | 1991-06-26 | 1991-06-26 | 半導体装置のテスト信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3181831A JPH052052A (ja) | 1991-06-26 | 1991-06-26 | 半導体装置のテスト信号発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH052052A true JPH052052A (ja) | 1993-01-08 |
Family
ID=16107585
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3181831A Pending JPH052052A (ja) | 1991-06-26 | 1991-06-26 | 半導体装置のテスト信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH052052A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002340992A (ja) * | 2001-05-18 | 2002-11-27 | Rohm Co Ltd | Ｄａｃを有する半導体装置 |
| JP2003515747A (ja) * | 1999-11-29 | 2003-05-07 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 回路の単一ピンにテストパターンを供給する方法及び集積回路 |
| KR100870630B1 (ko) * | 2003-04-28 | 2008-11-26 | 마이크론 테크놀로지 인코포레이티드 | 마이크로피처 공작물의 기계적 및/또는 화학-기계적 연마를위한 시스템 및 방법 |
-
1991
- 1991-06-26 JP JP3181831A patent/JPH052052A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003515747A (ja) * | 1999-11-29 | 2003-05-07 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 回路の単一ピンにテストパターンを供給する方法及び集積回路 |
| JP2002340992A (ja) * | 2001-05-18 | 2002-11-27 | Rohm Co Ltd | Ｄａｃを有する半導体装置 |
| KR100870630B1 (ko) * | 2003-04-28 | 2008-11-26 | 마이크론 테크놀로지 인코포레이티드 | 마이크로피처 공작물의 기계적 및/또는 화학-기계적 연마를위한 시스템 및 방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5606567A (en) | Delay testing of high-performance digital components by a slow-speed tester | |
| US7051294B2 (en) | Cold clock power reduction | |
| US6433603B1 (en) | Pulse-based high speed flop circuit | |
| US6275081B1 (en) | Gated clock flip-flops | |
| JPH06160476A (ja) | スキャンパスのテスト制御回路 | |
| JPH052052A (ja) | 半導体装置のテスト信号発生回路 | |
| US5734662A (en) | Period generating device | |
| JP3662411B2 (ja) | トリガ回路 | |
| JPH0295283A (ja) | 半導体集積回路装置 | |
| JPS6316276A (ja) | 半導体集積回路 | |
| JP2897540B2 (ja) | 半導体集積回路 | |
| KR970007263B1 (ko) | 마이크로 콘트롤러의 진단 롬 테스트 모드 인에이블 회로 | |
| KR970002062B1 (ko) | 바운더리 스캔 구조의 테스트 데이타 출력 장치 | |
| JPH04183017A (ja) | フリップフロップ回路 | |
| KR0145789B1 (ko) | 바운더리 스캔 구조의 테스트 클럭 발생 장치 | |
| JP3214611B2 (ja) | 半導体集積回路のテスト方法 | |
| JPH07306244A (ja) | スキャンパスフリップフロップおよびフリップフロップスキャンパスチェーン | |
| JPH0749680Y2 (ja) | シフトレジスタの駆動回路 | |
| JPH1050090A (ja) | ダイナミックシフトレジスタ | |
| JPH04306911A (ja) | パルス遅延回路 | |
| JPH01236498A (ja) | シフトレジスタ回路 | |
| JP2002062338A (ja) | 電子装置およびその検査方法 | |
| JPH11142478A (ja) | 半導体集積回路およびその使用方法 | |
| JPH08288822A (ja) | 半導体装置 | |
| JPH1026250A (ja) | 排他制御回路及びこれを用いた電磁弁駆動回路 |