JPH04306911A - パルス遅延回路 - Google Patents
パルス遅延回路Info
- Publication number
- JPH04306911A JPH04306911A JP3071175A JP7117591A JPH04306911A JP H04306911 A JPH04306911 A JP H04306911A JP 3071175 A JP3071175 A JP 3071175A JP 7117591 A JP7117591 A JP 7117591A JP H04306911 A JPH04306911 A JP H04306911A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- pulse
- delay circuit
- delay
- missing
- Prior art date
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- Granted
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- 239000004065 semiconductor Substances 0.000 claims abstract description 10
- 230000001934 delay Effects 0.000 claims description 2
- 230000002950 deficient Effects 0.000 abstract 1
- 230000003111 delayed effect Effects 0.000 description 7
- 208000008312 Tooth Loss Diseases 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
Landscapes
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は各種のパルス回路に用
いられるパルス遅延回路に関する。
いられるパルス遅延回路に関する。
【０００２】
【従来の技術】従来よりパルス信号を所望の時間遅延さ
せるパルス遅延回路として、半導体回路を利用すること
が知られている。半導体回路の例えばゲートと呼ばれる
回路を所望の段数継続接続することにより、その接続段
数に応じた遅延時間を得ることができる。
せるパルス遅延回路として、半導体回路を利用すること
が知られている。半導体回路の例えばゲートと呼ばれる
回路を所望の段数継続接続することにより、その接続段
数に応じた遅延時間を得ることができる。
【０００３】一方ＩＣ試験装置のように装置が大規模化
した場合、全体の電力消費量が大きくなる不都合がある
。このため装置の電力消費量を低減することを目的とし
て、装置全体をＭＯＳ型ＩＣによって構成することが考
えられる。ＭＯＳ型ＩＣはスイッチ素子がオンの状態で
もオフの状態でも、電力消費量がわずかであり、スイッ
チ素子がオンからオフ、又はオフからオンの状態に反転
するとき最も電力を消費する。このような特性を持つこ
とから装置全体をＭＯＳ型ＩＣによって構成すると電力
消費量を低減することができる。
した場合、全体の電力消費量が大きくなる不都合がある
。このため装置の電力消費量を低減することを目的とし
て、装置全体をＭＯＳ型ＩＣによって構成することが考
えられる。ＭＯＳ型ＩＣはスイッチ素子がオンの状態で
もオフの状態でも、電力消費量がわずかであり、スイッ
チ素子がオンからオフ、又はオフからオンの状態に反転
するとき最も電力を消費する。このような特性を持つこ
とから装置全体をＭＯＳ型ＩＣによって構成すると電力
消費量を低減することができる。
【０００４】
【発明が解決しようとする課題】装置の低電力化を目的
として、装置全体の回路をＭＯＳ型ＩＣによって構成し
た場合、特に遅延回路をＭＯＳ型ＩＣによって構成した
とすると、ＭＯＳ型回路は上述したようにオンとオフの
反転動作を行なう毎に電力を消費するから、反転動作に
比例してＩＣ内部の温度をが上昇する傾向がある。
として、装置全体の回路をＭＯＳ型ＩＣによって構成し
た場合、特に遅延回路をＭＯＳ型ＩＣによって構成した
とすると、ＭＯＳ型回路は上述したようにオンとオフの
反転動作を行なう毎に電力を消費するから、反転動作に
比例してＩＣ内部の温度をが上昇する傾向がある。
【０００５】このために動作中に遅延させるべき入力パ
ルス信号に歯抜けが発生したりすると、ＩＣ内部の温度
が変動し、これによって遅延時間が変動してしまう欠点
が生じる。この発明の目的はＭＯＳ型ＩＣによって遅延
回路を構成した場合、遅延させるべきパルスの入来個数
が変動しても、ＩＣ内部の電力消費量の変動を抑え、遅
延時間が変動することを阻止することができるパルス遅
延回路を提供しようとするものである。
ルス信号に歯抜けが発生したりすると、ＩＣ内部の温度
が変動し、これによって遅延時間が変動してしまう欠点
が生じる。この発明の目的はＭＯＳ型ＩＣによって遅延
回路を構成した場合、遅延させるべきパルスの入来個数
が変動しても、ＩＣ内部の電力消費量の変動を抑え、遅
延時間が変動することを阻止することができるパルス遅
延回路を提供しようとするものである。
【０００６】
【課題を解決するための手段】この発明ではＭＯＳ型Ｉ
Ｃによって構成した遅延回路において、遅延回路を構成
するＭＯＳ型ＩＣと同一の半導体チップ内に遅延回路と
同等の動作する疑似回路と、遅延すべきパルス信号の歯
抜けを検出し、歯抜けに応じた数のパルスを疑似回路に
与えるパルス補正回路を設けて遅延回路を構成したもの
である。
Ｃによって構成した遅延回路において、遅延回路を構成
するＭＯＳ型ＩＣと同一の半導体チップ内に遅延回路と
同等の動作する疑似回路と、遅延すべきパルス信号の歯
抜けを検出し、歯抜けに応じた数のパルスを疑似回路に
与えるパルス補正回路を設けて遅延回路を構成したもの
である。
【０００７】この発明の構成によれば、遅延回路に与え
られるパルスに歯抜けが生じると、その歯抜けに応じた
数のパルスが疑似回路に与えられる。この結果遅延回路
を構成するＭＯＳ型ＩＣの半導体チップ内の電力消費量
の変動を抑えることができ、遅延時間の変動を阻止する
ことができる。
られるパルスに歯抜けが生じると、その歯抜けに応じた
数のパルスが疑似回路に与えられる。この結果遅延回路
を構成するＭＯＳ型ＩＣの半導体チップ内の電力消費量
の変動を抑えることができ、遅延時間の変動を阻止する
ことができる。
【０００８】
【実施例】図１にこの発明の一実施例を示す。図中１は
ＭＯＳ型ＩＣを示す。このＭＯＳ型ＩＣ１内に遅延回路
２と、疑似回路３とが形成される。遅延回路２は入力端
子５に与えられるパルス信号ＰＢ （図２Ｂ）を所定時
間遅延させて出力端子６に出力する動作を行なう。
ＭＯＳ型ＩＣを示す。このＭＯＳ型ＩＣ１内に遅延回路
２と、疑似回路３とが形成される。遅延回路２は入力端
子５に与えられるパルス信号ＰＢ （図２Ｂ）を所定時
間遅延させて出力端子６に出力する動作を行なう。
【０００９】この発明ではパルス補正回路４を設ける。
このパルス補正回路４は遅延回路２に入力される入力パ
ルス信号ＰＢ が歯抜けしたことを検出し、歯抜けした
パルス数に対応する数のパルスを疑似回路に与える動作
を行なう。パルス補正回路４は２個のＤ型フリップフロ
ップ４Ａ、４Ｂと、基準クロックＰＡ （図２Ａ）を一
定の時間遅延させる遅延素子４Ｃと、Ｄ型フリップフロ
ップ４Ｂの出力信号ＰＤ （図２Ｄ）によって開閉制御
され、遅延素子４Ｃによって遅延された信号ＰＥ （図
２Ｅ）を取出すアンドゲート４Ｄと、入力パルスＰＢ
の入来をＤ型フリップフロップ４Ａに知らせるインバー
タ４Ｅとによって構成することができる。
ルス信号ＰＢ が歯抜けしたことを検出し、歯抜けした
パルス数に対応する数のパルスを疑似回路に与える動作
を行なう。パルス補正回路４は２個のＤ型フリップフロ
ップ４Ａ、４Ｂと、基準クロックＰＡ （図２Ａ）を一
定の時間遅延させる遅延素子４Ｃと、Ｄ型フリップフロ
ップ４Ｂの出力信号ＰＤ （図２Ｄ）によって開閉制御
され、遅延素子４Ｃによって遅延された信号ＰＥ （図
２Ｅ）を取出すアンドゲート４Ｄと、入力パルスＰＢ
の入来をＤ型フリップフロップ４Ａに知らせるインバー
タ４Ｅとによって構成することができる。
【００１０】Ｄ型フリップフロップ４Ａのデータ入力端
子ＤにはＨ論理電圧を与え、またトリガ入力端子には図
２Ａに示す基準クロックＰＡ を与える。またこのＤ型
フリップフロップ４Ａのリセット端子にはインバータ４
Ｅを通じて入力パルス信号ＰＢ を与える。次段のＤ型
フリップフロップ４Ｂのデータ入力端子Ｄには、前段の
Ｄ型フリップフロップ４Ａの出力端子を与え、トリガ入
力端子には、基準クロックＰＡ を与える。
子ＤにはＨ論理電圧を与え、またトリガ入力端子には図
２Ａに示す基準クロックＰＡ を与える。またこのＤ型
フリップフロップ４Ａのリセット端子にはインバータ４
Ｅを通じて入力パルス信号ＰＢ を与える。次段のＤ型
フリップフロップ４Ｂのデータ入力端子Ｄには、前段の
Ｄ型フリップフロップ４Ａの出力端子を与え、トリガ入
力端子には、基準クロックＰＡ を与える。
【００１１】このように構成することにより、前段のＤ
型フリップフロップ４Ａは、基準クロックＰＡ が入力
される毎に、データ入力端子Ｄに与えられているＨ論理
を読込む。これと共に、このＤ型フリップフロップ４Ａ
は入力パルス信号ＰＢ が入力される毎にこの入力パル
ス信号ＰＢ がリセット端子に入力されるためＤ型フリ
ップフロップ４Ａはリセットされる。
型フリップフロップ４Ａは、基準クロックＰＡ が入力
される毎に、データ入力端子Ｄに与えられているＨ論理
を読込む。これと共に、このＤ型フリップフロップ４Ａ
は入力パルス信号ＰＢ が入力される毎にこの入力パル
ス信号ＰＢ がリセット端子に入力されるためＤ型フリ
ップフロップ４Ａはリセットされる。
【００１２】従って入力パルス信号ＰＢ の入力が継続
している状態（図２に示す期間Ｔ１ ）では前段のＤ型
フリップフロップ４Ａは入力パルス信号ＰＢ によって
リセットが繰返される。よって次段のＤ型フリップフロ
ップ４Ｂは入力パルスＰＢ が継続して入力されている
間はＨ論理を読込む機会がなく、このＤ型フリップフロ
ップ４Ｂの出力は図２に示す期間Ｔ１ に示すようにＬ
論理に維持される。従ってアンドゲート４Ｄは閉状態に
維持される。
している状態（図２に示す期間Ｔ１ ）では前段のＤ型
フリップフロップ４Ａは入力パルス信号ＰＢ によって
リセットが繰返される。よって次段のＤ型フリップフロ
ップ４Ｂは入力パルスＰＢ が継続して入力されている
間はＨ論理を読込む機会がなく、このＤ型フリップフロ
ップ４Ｂの出力は図２に示す期間Ｔ１ に示すようにＬ
論理に維持される。従ってアンドゲート４Ｄは閉状態に
維持される。
【００１３】これに対し、入力パルス信号ＰＢ に歯抜
が生じた場合（図２に示す期間Ｔ２ ）には、歯抜けの
期間だけ前段のＤ型フリップフロップ４Ａはリセットさ
れない。よってこの期間Ｔ２ では次段のＤ型フリップ
フロップ４Ｂは基準クロックＰＡ の立上りに同期して
前段のＤ型フリップフロップ４ＡのＨ論理出力を読込み
、その出力にパルスＰＤ を出力する。
が生じた場合（図２に示す期間Ｔ２ ）には、歯抜けの
期間だけ前段のＤ型フリップフロップ４Ａはリセットさ
れない。よってこの期間Ｔ２ では次段のＤ型フリップ
フロップ４Ｂは基準クロックＰＡ の立上りに同期して
前段のＤ型フリップフロップ４ＡのＨ論理出力を読込み
、その出力にパルスＰＤ を出力する。
【００１４】このパルスＰＤ が出力されることによっ
てアンドゲート４Ｄが開に制御され遅延素子４Ｃで一定
時間遅延されたパルスＰＥ を抽出し、パルスＰＦ と
して出力する。アンドゲート４Ｄから出力されるパルス
ＰＦ は入力パルス信号ＰＢ が歯抜けによって欠落し
たパルスの数に対応する。つまり図２に示す例では入力
パルス信号ＰＢ が点線で示すように１個のパルスが歯
抜けした場合にはアンドゲート４Ｄからは１個のパルス
ＰＦ が出力される。
てアンドゲート４Ｄが開に制御され遅延素子４Ｃで一定
時間遅延されたパルスＰＥ を抽出し、パルスＰＦ と
して出力する。アンドゲート４Ｄから出力されるパルス
ＰＦ は入力パルス信号ＰＢ が歯抜けによって欠落し
たパルスの数に対応する。つまり図２に示す例では入力
パルス信号ＰＢ が点線で示すように１個のパルスが歯
抜けした場合にはアンドゲート４Ｄからは１個のパルス
ＰＦ が出力される。
【００１５】このようにアンドゲート４Ｄから入力パル
ス信号ＰＢ 歯抜に応じた数のパルスＰＦ が出力され
るから、このパルスＰＦ を疑似回路３に入力すること
により遅延回路２に与えられるパルスの数と疑似回路３
に与えられるパルスの数の和は単位時間内の比較的長い
同期（基準クロックＰＡ の２〜３周期）で見る限り一
定となる。図２Ｇに示すパルスＢは遅延回路２に入力さ
れたパルス、Ａは疑似回路３に入力したパルスを示す。 これらパルスＡとＢの総数Ｍ＝１０は図２Ｈに示す基準
クロックＰＡ の数Ｎ＝１１に近似している。
ス信号ＰＢ 歯抜に応じた数のパルスＰＦ が出力され
るから、このパルスＰＦ を疑似回路３に入力すること
により遅延回路２に与えられるパルスの数と疑似回路３
に与えられるパルスの数の和は単位時間内の比較的長い
同期（基準クロックＰＡ の２〜３周期）で見る限り一
定となる。図２Ｇに示すパルスＢは遅延回路２に入力さ
れたパルス、Ａは疑似回路３に入力したパルスを示す。 これらパルスＡとＢの総数Ｍ＝１０は図２Ｈに示す基準
クロックＰＡ の数Ｎ＝１１に近似している。
【００１６】
【発明の効果】上述したようにこの発明によれば遅延回
路２と疑似回路３に入力されるパルスの数の和は単位時
間内では一定値となる。従って遅延回路２及び疑似回路
３で消費する電力量は入力パルス信号ＰＢ の歯抜にか
かわらず一定値に抑えられる。よってこの発明によれば
遅延させるべき入力パルス信号ＰＢ に途中で歯抜けが
発生しても、その歯抜けによって生じた入力パルス信号
ＰＢ の不足分は疑似回路３に補足される。この結果Ｍ
ＯＳ型ＩＣ１内の電力消費量は一定値に維持され、よっ
て遅延回路２と疑似回路３を構成する半導体チップ内の
温度は一定値に維持され、遅延回路２の遅延時間は変動
しないことになる。
路２と疑似回路３に入力されるパルスの数の和は単位時
間内では一定値となる。従って遅延回路２及び疑似回路
３で消費する電力量は入力パルス信号ＰＢ の歯抜にか
かわらず一定値に抑えられる。よってこの発明によれば
遅延させるべき入力パルス信号ＰＢ に途中で歯抜けが
発生しても、その歯抜けによって生じた入力パルス信号
ＰＢ の不足分は疑似回路３に補足される。この結果Ｍ
ＯＳ型ＩＣ１内の電力消費量は一定値に維持され、よっ
て遅延回路２と疑似回路３を構成する半導体チップ内の
温度は一定値に維持され、遅延回路２の遅延時間は変動
しないことになる。
【００１７】よってＭＯＳ型ＩＣを用いて遅延回路を構
成し、入来する入力パルス信号ＰＢ の数が変動しても
、遅延時間が変動しない遅延回路を提供することができ
る。
成し、入来する入力パルス信号ＰＢ の数が変動しても
、遅延時間が変動しない遅延回路を提供することができ
る。
【図１】この発明の一実施例を示すブロック図。
【図２】この発明の動作を説明するための波形図。
１ ＭＯＳ型ＩＣ
２ 遅延素子
３ 疑似回路
４ パルス補正回路
５ 入力端子
６ 出力端子
Claims (1)
- 【請求項１】Ａ．入力されたパルス信号をＭＯＳ型半導
体回路によって所定時間遅延させる遅延回路において、
Ｂ．上記ＭＯＳ型半導体回路を構成する半導体チップ内
に設けた疑似回路と、Ｃ．上記半導体回路に与えられる
入力パルス信号の歯抜けを検出し、この歯抜けに応じた
数のパルスを上記疑似回路に与えるパルス補正回路と、
を設けたことを特徴とするパルス遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3071175A JP2785075B2 (ja) | 1991-04-03 | 1991-04-03 | パルス遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3071175A JP2785075B2 (ja) | 1991-04-03 | 1991-04-03 | パルス遅延回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04306911A true JPH04306911A (ja) | 1992-10-29 |
| JP2785075B2 JP2785075B2 (ja) | 1998-08-13 |
Family
ID=13453067
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3071175A Expired - Lifetime JP2785075B2 (ja) | 1991-04-03 | 1991-04-03 | パルス遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2785075B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008014594A1 (en) * | 2006-07-31 | 2008-02-07 | Mosaid Technologies Incorporated | Pulse counter with clock edge recovery |
| EP3230818A4 (en) * | 2014-12-11 | 2018-07-18 | Intel Corporation | Edge-aware synchronization of a data signal |
-
1991
- 1991-04-03 JP JP3071175A patent/JP2785075B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008014594A1 (en) * | 2006-07-31 | 2008-02-07 | Mosaid Technologies Incorporated | Pulse counter with clock edge recovery |
| US7742551B2 (en) | 2006-07-31 | 2010-06-22 | Mosaid Technologies Incorporated | Pulse counter with clock edge recovery |
| EP3230818A4 (en) * | 2014-12-11 | 2018-07-18 | Intel Corporation | Edge-aware synchronization of a data signal |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2785075B2 (ja) | 1998-08-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980407 |